KR20100100243A - 액정 표시 장치 및 액정 표시 장치의 구동 방법 - Google Patents

액정 표시 장치 및 액정 표시 장치의 구동 방법 Download PDF

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Abstract

본 발명은 액적층에 전계를 인가하는 전극이 일정 기간마다 특정 전위를 가지도록 하여 전극에 원치 않는 전하가 축적되지 않도록 하여 원하지 않는 전계에 따라 액정층이 배열되는 것을 막는다. 그 결과 백라이트로부터 입사된 빛이 누설되지 않으며, 잔상 효과가 발생하는 것을 막는다. 또한, 전극이 특정 전위를 가지도록 하는 기간을 매우 짧게 하여 액정층이 특정 전위에 따라 배열할 시간을 제공하지 않음으로 투과광의 손실이 발생하지 않는다. 또한, 반전 구동시 전극에 인가된 전압이 일순간 변하는데, 변하는 전압의 크기를 줄여 반전 구동으로 인한 전압의 스윙 폭을 줄일 수 있다.
액정 표시 장치, 쇼트, 잔상, 누적 전하, 반전 전압 인가 구동

Description

액정 표시 장치 및 액정 표시 장치의 구동 방법{LIQUID CRYSTAL DISPLAY AND THE DRIVING METHOD THEREOF}
본 발명은 액정 표시 장치 및 이를 구동하는 방법에 대한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고 이를 통하여 액정층의 액정 분자들의 배열을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치에서는 액정층에 인가되는 전압이 프레임 별로 극성이 바뀌도록 하여 액정층이 열화되는 것을 방지하는 극성 반전 구동을 수행한다. 이러한 극성 반전 구동은 화소 단위, 화소 행 단위, 화소 열 단위등 다양한 방식으로 구동될 수 있다.
또한, 액정층은 일정한 레벨의 전압을 인가받는 전극과 매 프레임마다 다른 전압을 인가받는 전극에 의하여 발생하는 전계에 따라서 배열한다. 이와 같은 액정 표시 장치는 일 전극에 인가하는 전압의 크기가 커야 하는데, 이러한 문제점을 제거하기 위하여 양 전극에 각각 프레임 별로 다른 전압을 인가 받도록 하는 구동 방식도 사용되고 있다.
이와 같은 구동 방식은 양 전극에 인가되는 전압이 매번 달라지지만, 장기간 사용시 두 전극에 전하가 불규칙하게 축적될 수 있으며, 그 결과 두 전극 사이에 원하지 않는 전계가 발생하여 액정층이 일정 방향으로 배열하고 그 결과 빛이 누설되며 잔상이 발생하는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 두 전극에 축적된 불규칙한 전하로 인한 전계가 발생하지 않도록 하는 액정 표시 장치 및 이의 구동 방법을 제공하고자 한다.
이러한 과제를 해결하기 위하여 본 발명에서는 액적층에 전계를 인가하는 전극이 일정 기간마다 특정 전위를 가지도록 하는 액정 표시 장치 및 이의 구동 방법을 제공하고자 한다.
본 발명의 한 실시예에 따른 액정 표시 장치는 제1 기판, 상기 제1 기판에 형성되어 있는 게이트선, 상기 제1 기판에 형성되며, 상기 게이트선과 절연 교차하는 제1 데이터선, 상기 게이트선 및 상기 제1 데이터선에 연결되어 있는 제1 박막 트랜지스터, 상기 제1 박막 트랜지스터에 연결되어 있는 제1 화소 전극, 상기 제1 화소 전극을 일측 단자로 하며, 타측 단자로 제2 화소 전극을 가지며, 액정층을 포 함하는 액정 커패시터, 및 전단 게이트선에 제어 단자가 연결되며, 상기 제1 화소 전극을 쇼트시키는 쇼트 트랜지스터를 포함한다.
상기 쇼트 트랜지스터의 입력 단자 및 출력 단자는 각각 상기 제1 화소 전극 및 상기 제2 화소 전극에 연결되어 있을 수 있다.
상기 제1 데이터선과 평행하는 제2 데이터선, 및 상기 게이트선과 제어단자가 연결되고 상기 제2 데이터선과 입력 단자가 연결되며, 상기 제2 화소 전극과 출력 단자가 연결되어 있는 제2 박막 트랜지스터를 더 포함할 수 있다.
상기 제1 화소 전극은 상기 데이터선에 평행하는 복수개의 제1 선형 전극, 상기 복수의 선형 전극을 연결하는 제1 줄기부, 상기 제1 선형 전극 및 제1 줄기부를 상기 제1 박막 트랜지스터와 연결하는 제1 연장부 및 상기 제1 선형 전극 및 제1 줄기부를 상기 쇼트 트랜지스터와 연결하는 제1 쇼트부를 포함하며, 상기 제2 화소 전극은 상기 데이터선에 평행하는 복수개의 제2 선형 전극, 상기 복수의 선형 전극을 연결하는 제2 줄기부, 상기 제2 선형 전극 및 제2 줄기부를 상기 제2 박막 트랜지스터와 연결하는 제2 연장부 및 상기 제2 선형 전극 및 제2 줄기부를 상기 쇼트 트랜지스터와 연결하는 제2 쇼트부를 포함할 수 있다.
상기 데이터선을 기준으로 인접하는 화소를 각각 제1 화소 및 제2 화소라 하면, 제1 화소 및 제2 화소는 그 사이에 위치하는 데이터선을 공유할 수 있다.
상기 제1 화소에 형성된 제1 박막 트랜지스터 및 제2 박막 트랜지스터와 상기 제2 화소에 형성된 제1 박막 트랜지스터 및 제2 박막 트랜지스터가 턴 온 되는 타이밍이 서로 다르며, 두 화소 중 하나에 형성된 쇼트 트랜지스터의 턴 온 타이밍 에 다른 하나의 화소의 제1 박막 트랜지스터 및 제2 박막 트랜지스터가 턴 온될 수 있다.
두 전압 레벨을 한프레임을 주기로 스윙하는 스윙 배선을 더 포함하며, 상기 제2 화소 전극은 상기 스윙 배선과 연결되어 있을 수 있다.
상기 두 전압 레벨은 0V와 Avdd 전압일 수 있다.
공통 전압이 인가되는 공통 전압 배선을 더 포함하며, 상기 제2 화소 전극은 상기 공통 전압 배선과 연결되어 있을 수 있다.
상기 쇼트 트랜지스터의 입력 단자 및 출력 단자는 각각 상기 제1 화소 전극 및 공통 전압이 인가되는 공통 전압 배선에 연결되어 있을 수 있다.
상기 제1 화소 전극을 일측 단자로 하며, 상기 공통 전압 배선을 타측 단자로 하는 유지 용량 커패시터를 더 포함할 수 있다.
두 전압 레벨을 한 프레임을 주기로 스윙하는 스윙 배선을 더 포함하며, 상기 제2 화소 전극은 상기 스윙 배선과 연결되어 있을 수 있다.
상기 게이트선에 제어 단자가 연결되어 있으며, 상기 스윙 배선 및 상기 제2화소 전극에 각각 입력 단자 및 출력 단자가 연결되어 있는 제2 박막 트랜지스터를 더 포함할 수 있다.
본 발명의 실시예에 따른 액정 표시 장치의 구동 방법은 게이트선, 데이터선, 제1 화소 전극, 제2 화소 전극 및 쇼트 트랜지스터를 포함하는 액정 표시 장치의 구동 방법에서, 상기 게이트선에 게이트 온 전압을 인가하는 단계, 상기 데이터선에 데이터 전압을 인가하는 단계, 상기 제1 화소 전극 및 상기 제2 화소 전극 중 적어도 하나에 전압을 인가하고 이를 유지하는 단계, 상기 쇼트 트랜지스터를 턴 온 시켜 상기 제1 화소 전극을 쇼트 시키는 단계를 포함한다.
상기 쇼트 트랜지스터를 턴 온 시켜 상기 제1 화소 전극을 쇼트 시키는 단계는 상기 쇼트 트랜지스터를 전단 게이트선의 신호에 의하여 턴 온 시키는 단계, 상기 제1 화소 전극 및 상기 제2 화소 전극을 쇼트시키는 단계를 포함할 수 있다.
상기 데이터선에 데이터 전압을 인가하는 단계는 제1 데이터선에 제1 데이터 전압을 인가하는 단계 및 제2 데이터선에 상기 제1 데이터 전압과 극성이 다른 제2 데이터 전압을 인가하는 단계를 포함하며, 상기 제1 화소 전극은 상기 제1 데이터 전압을 인가 받도록 하며, 상기 제2 화소 전극은 상기 제2 데이터 전압을 인가 받도록 할 수 있다.
상기 제2 화소 전극에 두 전압 레벨을 한 프레임 주기로 스윙하는 전압을 인가하는 단계를 더 포함할 수 있다.
상기 제1 화소 전극 및 상기 제2 화소 전극 중 적어도 하나에 전압을 인가하고 이를 유지하는 단계에서 유지 단계는 상기 제1 화소 전극 및 상기 제2 화소 전극 중 적어도 하나와 공통 전압이 인가되는 공통 전압 배선이 중첩하여 생성된 유지 용량 커패시터에 의하여 유지할 수 있다.
상기 쇼트 트랜지스터를 턴 온 시켜 상기 제1 화소 전극을 쇼트 시키는 단계는 상기 쇼트 트랜지스터를 전단 게이트선의 신호에 의하여 턴 온 시키는 단계, 상기 제1 화소 전극 및 상기 공통 전압 배선을 쇼트시키는 단계를 포함할 수 있다.
상기 제2 화소 전극에 두 전압 레벨을 한 프레임을 주기로 스윙하는 전압을 인가하는 단계를 더 포함할 수 있다.
이상과 같이 액적층에 전계를 인가하는 전극이 일정 기간마다 특정 전위를 가지도록 하여 전극에 원치않는 전하가 축적되지 않도록 하여 원하지 않는 전계에 따라 액정층이 배열되는 것을 막는다. 그 결과 백라이트로부터 입사된 빛이 누설되지 않으며, 잔상 효과가 발생하는 것을 막는다. 또한, 전극이 특정 전위를 가지도록 하는 기간을 매우 짧게 하여 액정층이 특정 전위에 따라 배열할 시간을 제공하지 않음으로 투과광의 손실이 발생하지 않는다. 또한, 반전 구동시 전극에 인가된 전압이 일순간 변하는데, 변하는 전압의 크기를 줄여 반전 구동으로 인한 전압의 스윙 폭을 줄일 수 있다.
먼저 본 발명의 한 실시예에 따른 액정 표시 장치에 대하여 도 1 및 도 2를 참고로 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치에서 한 화소의 배치도이고, 도 2는 도 1의 액정 표시 장치를 II-II선을 따라 자른 단면도이다.
도 1 및 도 2를 참고하면 본 발명의 한 실시예에 따른 액정 표시 장치 중 하나의 화소에는 2개의 데이터선(171-1, 171-2), 3개의 TFT 및 2개의 화소 전극(190-1, 190-2)이 형성되어 있다.
그러면 본 발명의 한 실시예에 따른 액정 표시 장치의 상세 구조에 대하여 도 1 및 도 2를 참고하여 상세하게 설명한다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 돌출한 복수의 게이트 전극(gate electrode)(124-1, 124-2) 및 아래로 돌출한 복수의 게이트 전극(124-3)을 포함한다. 하나의 화소당 3개의 게이트 전극(124-1, 124-2, 124-3)이 형성되어 있으며, 이하에서는 도 1을 기준으로 좌측의 게이트 전극을 제1 게이트 전극(124-1)이라 하고, 우측의 게이트 전극을 제2 게이트 전극(124-2)이라고 하며, 전단의 게이트선에서 아래로 돌출한 상측의 게이트 전극을 제3 게이트 전극(124-3)으로 구분한다.
게이트선(121) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 섬형 반도체(154-1, 154-2, 154-3)가 형성되어 있다. 섬형 반도체도 각각의 화소당 3개씩 형성되어 있으며, 이하에서는 도 1을 기준으로 좌측의 섬형 반도체를 제1 반도체(154-1)라 하고, 우측의 섬형 반도체를 제2 반도체(154-2)라 하며, 상측의 섬형 반도체를 제3 반도체(154-3)로 구분한다. 제1 반도체(154-1)는 제1 게이트 전극(124-1) 위에 위치하며, 제2 반도체(154-2)는 제2 게이트 전극(124-2)위에 위치하고, 제3 반도체(154-3)는 제3 게이트 전극(124-3)위에 위치한다.
반도체(154-1, 154-2, 154-3) 위에는 복수의 섬형 저항성 접촉 부재(ohmic contact; 163-1, 163-2, 163-3, 165-1, 165-2, 165-3)가 형성되어 있다. 저항성 접촉 부재는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재는 쌍을 이루어 반도체(154-1, 154-2, 154-3) 위에 배치되어 있다.
저항성 접촉 부재(163-1, 163-2, 163-3, 165-1, 165-2, 165-3) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171-1, 171-2), 복수의 드레인 전극(drain electrode)(175-1, 175-2) 및 연결 전극(173-3, 175-3)이 형성되어 있다. 데이터선(171-1, 171-2), 드레인 전극(175-1, 175-2)도 각 화소당 2개씩 형성되어 있으며, 이하에서는 도 1을 기준으로 좌측에 형성된 데이터선 및 드레인 전극을 각각 제1 데이터선(171-1) 및 제1 드레인 전극(175-1)라 하고, 우측의 데이터선 및 드레인 전극을 각각 제2 데이터선(171-2) 및 제2 드레인 전극(175-2)이라 하며, 상측에 형성된 데이터선 및 드레인 전극을 각각 제1 연결 전극(173-3) 및 제2 연결 전극(175-3)이라 한다.
데이터선(171-1, 171-2)은 서로 다른 극성의 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171-1, 171-2)은 각각 게이트 전극(124-1, 124-2)을 향하여 뻗은 복수의 소스 전극(source electrode)(173-1, 173-2)을 포함한다. 소스 전극(173-1, 173-2)도 하나의 화소당 2개씩 형성되어 있으며, 이하에서는 도 1을 기준으로 좌측에 형성된 소스 전극을 제1 소스 전극(173-1)이라 하고, 우측의 소스 전극을 제2 소스 전극(173-2)이라 한 다.
드레인 전극(175-1, 175-2)은 데이터선(171-1, 171-2)과 각각 분리되어 있고 게이트 전극(124-1, 124-2)을 중심으로 소스 전극(173-1, 173-2)과 마주 본다.
하나의 게이트 전극(124-1, 124-2), 하나의 소스 전극(173-1, 173-2) 및 하나의 드레인 전극(175-1, 175-2)은 반도체(154-1, 154-2)와 함께 각각 하나의 박막 트랜지스터(thin film transistor, TFT1, TFT2)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173-1, 173-2)과 드레인 전극(175-1, 175-2) 사이의 반도체(154-1, 154-2)에 형성된다. 이상과 같이 하나의 화소에 2개의 박막 트랜지스터(TFT1, TFT2)가 형성되며, 이하에서는 도 1을 기준으로 좌측의 박막 트랜지스터는 제1 박막 트랜지스터(TFT1)라 하고, 우측의 박막 트랜지스터는 제2 박막 트랜지스터(TFT2)라 한다. 한편, 제3 게이트 전극(124-3), 제1 연결 전극(173-3), 제2 연결 전극(175-3)은 제3 반도체(154-3)와 함께 하나의 박막 트랜지스터를 이루며, 이를 이하 쇼트 트랜지스터(STFT)라 한다.
데이터선(171-1, 171-2), 드레인 전극(175-1, 175-2), 연결 전극(173-3, 175-3) 및 노출된 반도체(154-1, 154-2) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectric constant)는 약 4.0 이하인 것이 바람직하다. 또한, 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(154-1, 154-2) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다.
보호막(180)에는 드레인 전극(175-1, 175-2) 및 연결 전극(173-3, 175-3)을 각각 드러내는 복수의 접촉 구멍(contact hole)이 형성되어 있다. 제1 드레인 전극(175-1)을 드러내는 접촉 구멍은 제1 접촉 구멍(185-1)이라 하며, 제2 드레인 전극(175-2)을 드러내는 접촉 구멍은 제2 접촉 구멍(185-2)이라 하고, 연결 전극(173-3, 175-3)을 각각 드러내는 접촉 구멍은 제3 접촉 구멍(185-3), 제4 접촉 구멍(185-4)이라 한다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(190-1, 190-2)이 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질로 형성되어 있으며, 화소 전극(190-1, 190-2)도 각 화소당 2개씩 형성된다.
제1 화소 전극(190-1)은 제1 접촉 구멍(185-1)을 통하여 제1 드레인 전극(175-1)과 물리적·전기적으로 연결되어 있으며, 제1 드레인 전극(175)으로부터 제1 데이터 전압을 인가 받는다. 제1 화소 전극(190-1)은 데이터선(171, 171-1)에 평행한 복수의 제1 선형 전극(191-1)을 포함하며, 제1 선형 전극(191-1)을 연결하며, 제1 선형 전극(191-1)에 수직한 제1 줄기부(192-1)를 포함하며, 제1 선형 전극(191-1) 및 제1 줄기부(192-1)를 제1 드레인 전극(175-1)과 연결되도록 연장하는 제1 연장부(193-1)를 포함하고, 제1 연결 전극(173-3)을 통하여 쇼트 트랜지스터(STFT)와 연결되도록 연장하는 제1 쇼트부(194-1)를 포함한다.
한편, 제2 화소 전극(191-2)은 제2 접촉 구멍(185-2)을 통하여 제2 드레인 전극(175-2)과 물리적·전기적으로 연결되어 있으며, 제2 드레인 전극(175-2)으로부터 제2 데이터 전압을 인가 받는다. 제2 화소 전극(190-2)은 데이터선(171, 171-1)에 평행한 복수의 제2 선형 전극(191-2)을 포함하며, 제2 선형 전극(191-2)을 연결하며, 제2 선형 전극(191-2)에 수직한 제2 줄기부(192-2)를 포함하며, 제2 선형 전극(191-2) 및 제2 줄기부(192-2)를 제2 드레인 전극(175-21)과 연결되도록 연장하는 제2 연장부(193-2)를 포함하고, 제2 연결 전극(175-3)을 통하여 쇼트 트랜지스터(STFT)와 연결되도록 연장하는 제2 쇼트부(194-2)를 포함한다.
여기서, 제1 선형 전극(191-1)과 제2 선형 전극(191-2)는 일정 거리를 두고 교대로 형성되며, 서로 평행한다.
한편, 상부 기판에는 컬러 필터, 블랙 매트릭스 따위가 형성될 수 있으며, 실시예에 따라서는 상부 기판을 덮는 대향 전극이 형성될 수 있다.
상부 기판과 하부 절연 기판(110)의 사이에는 액정층이 주입되어 있다. 액정층은 화소 전극(190-1, 190-2)에 전압이 인가되지 않았을 때 기판에 대하여 수직하게 배향될 수 있다. 액정층은 화소 전극(190-1, 190-2) 사이에서 발생된 전계에 의하여 배열된다.
도 3은 도 1 및 도 2의 실시예에 따른 화소의 등가 회로도이며, 도 4는 도 1 및 도 2 실시예에서 신호 인가에 따른 전압을 나타내는 그래프이다.
도 3은 도 1 및 도 2 실시예에 따른 화소를 회로도로 나타낸 것이다.
여기서 Gn, Gn-1은 게이트선을 나타내며, Gn은 n번째 게이트선이며, Gn-1은 n-1번째 게이트선이다. Dm, Dm+1은 데이터선을 나타내며, Dm은 m번째 데이터선이 며, Dm+1은 m+1번째 데이터선이다. TFT1은 제1 박막 트랜지스터를 나타내며, TFT2는 제2 박막 트랜지스터를 나타내고, STFT는 쇼트 트랜지스터를 나타낸다.
또한, Clc는 화소 전극(190-1, 190-2)과 여기서 발생되는 전계에 의하여 제어되는 액정층을 포함하는 액정 커패시터를 나타내며, Cst1 및 Cst2는 각각 제1 유지 용량 커패시터 및 제2 유지 용량 커패시터를 나타낸다. 도 1 및 도 2에서는 Vcom선을 도시하지 않았지만, 도 3과 같이 Vcom 배선을 가질 수 있으며, Vcom 배선은 일정한 전압(Vcom 전압)이 인가되며, 게이트선(Gn, Gn-1)에 평행하고, 화소 전극(190-1, 190-2)에 일부 중첩한다. 제1 유지 용량 커패시터(Cst1)는 제1 화소 전극(190-1) 및 Vcom 배선이 중첩하면서 형성되는 커패시터이며, 제2 유지 용량 커패시터(Cst2)는 제2 화소 전극(190-2) 및 Vcom 배선이 중첩하면서 형성되는 커패시터이다.
이상과 같은 구조에서 도 4와 같이 구동한다.
우선 게이트선(Gn, Gn-1)은 순차적으로 게이트 온 신호가 인가되며, 모든 게이트선에 게이트 온 신호가 인가되면, 1 프레임(frame)이 경과된다. 한편, 데이터선(Dm, Dm+1)에는 서로 다른 극성의 데이터 전압이 인가되며, 실시예에 따라서는 양 전압의 크기는 동일할 수 있다. 데이터 전압의 극성은 일정 주기로 바뀔 수 있다. Dm 데이터선을 통하여 인가된 데이터 전압은 제1 박막 트랜지스터(TFT1)가 턴 온 상태일 때 제1 박막 트랜지스터(TFT1)를 지나 A 지점으로 인가된다. 또한, Dm+1 데이터선을 통하여 인가된 데이터 전압은 제2 박막 트랜지스터(TFT2)가 턴 온 상태일 때 제2 박막 트랜지스터(TFT2)를 지나 B 지점으로 인가된다. A 및 B 지점 으로 인가된 데이터 전압은 액정 커패시터(Clc)의 양 단의 전압을 이루어 전계를 형성하며, 이에 따라 액정층이 배향되면서 빛의 투과율이 변경된다. 한편, A 및 B 지점으로 인가된 데이터 전압은 각각 제1 유지 용량 커패시터(Cst1) 및 제2 유지 용량 커패시터(Cst2)에 의하여 한 프레임동안 유지된다.
다음 프레임에서 n-1번째 행의 게이트선(Gn-1)에 게이트 온 신호가 인가되면, 쇼트 트랜지스터(STFT)가 턴 온 되어 액정 커패시터(Clc)의 양단 전압을 쇼트시키며, 그 결과 A 지점과 B 지점의 전압 레벨이 동일해 진다. 이는 도 4에서 S로 도시하고 있으며, 이하 이를 쇼팅 구간(S)이라고 한다. 그 결과 액정 커패시터(Clc) 양 단(즉, 제1 화소 전극(190-1) 및 제2 화소 전극(190-2))에 원치 않는 전하가 축적되지 않는다.
한편, 도 4의 쇼팅 구간(S)은 전단 게이트선(Gn-1)에 게이트 온 전압이 인가되는 구간 동안 지속되며, 게이트 온 전압이 인가되는 시간은 수㎲ 이며, 이 시간 동안에 전하의 이동은 가능한 시간이지만, 액정층이 재배열하기에는 어려운 시간이다. 그 결과 액정층의 배열은 쇼팅 구간(S) 동안 변하지 않아 휘도의 변화가 없고 투과율의 변화가 없다.
도 1 및 도 2의 실시예에서는 쇼트 트랜지스터(STFT)를 형성하기 위하여 별도의 연결 전극(173-3, 175-3)을 형성하는 구조를 도시하였다. 하지만, 실시예에 따라서는 연결 전극(173-3, 175-3) 없이도 쇼트 트랜지스터(STFT)를 형성할 수도 있다. 예를 들면, 도 1 및 도 2의 실시예에서는 게이트선이 데이터선보다 하측에 위치하고 있지만, 데이터선이 하측에 위치하고 게이트선이 상측에 위치할 수도 있 어 별도의 연결 전극이 필요하지 않을 수도 있다.
이하에서는 도 5 내지 도 7을 이용하여 본 발명의 또 다른 실시예에 대하여 살펴본다.
도 5는 본 발명의 또 다른 실시예에 따른 액정 표시 장치에서 한 화소의 배치도이고, 도 6은 도 5의 액정 표시 장치를 VI-VI선을 따라 자른 단면도이고, 도 7은 도 5 및 도 6의 실시예에 따른 화소의 등가 회로도이다.
우선 도 5 및 도 6을 통하여 본 발명의 또 다른 실시예에 따른 화소의 구조를 살펴본다.
도 5 및 도 6을 참고하면 본 발명의 한 실시예에 따른 액정 표시 장치 중 하나의 화소에는 2개의 데이터선(171-1, 171-2), 2개의 게이트선(121, 122), 3개의 TFT 및 2개의 화소 전극(190-1, 190-2)이 형성되어 있다. 또한, 인접하는 두개의 화소는 하나의 데이터선(171-2)을 공유하고 있다.
먼저 도 5 및 도 6을 참고로 하여 인접하는 두 개의 화소 중 좌측의 화소에 대하여 살펴본다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 제1 게이트선(gate line)(121) 및 복수의 제2 게이트선(122)이 형성되어 있다.
게이트선(121, 122)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 제1 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124-1, 124-2)을 포함한다. 제2 게이트선(122)은 아래로 돌출한 복수의 게이트 전극(124-3)을 포함한다. 즉, 하나의 화소당 3개의 게이트 전극(124-1, 124-2, 124-3)이 형성되어 있으며, 이하에서는 도 5의 좌측 화소를 기준으로 좌측의 게이트 전극을 제1 게이트 전극(124-1)이라 하고, 우측의 게이트 전극을 제2 게이트 전극(124-2)이라고 하며, 제2 게이트선(122)에서 아래로 돌출한 상측의 게이트 전극을 제3 게이트 전극(124-3)으로 구분한다.
게이트선(121, 122) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 섬형 반도체(154-1, 154-2, 154-3)가 형성되어 있다. 섬형 반도체도 각각의 화소당 3개씩 형성되어 있으며, 이하에서는 도 5의 좌측 화소를 기준으로 좌측의 섬형 반도체를 제1 반도체(154-1)라 하고, 우측의 섬형 반도체를 제2 반도체(154-2)라 하며, 상측의 섬형 반도체를 제3 반도체(154-3)로 구분한다. 제1 반도체(154-1)는 제1 게이트 전극(124-1) 위에 위치하며, 제2 반도체(154-2)는 제2 게이트 전극(124-2)위에 위치하고, 제3 반도체(154-3)는 제3 게이트 전극(124-3)위에 위치한다.
반도체(154-1, 154-2, 154-3) 위에는 복수의 섬형 저항성 접촉 부재(ohmic contact; 163-1, 163-2, 163-3, 165-1, 165-2, 165-3)가 형성되어 있다. 저항성 접촉 부재는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재는 쌍을 이루어 반도체(154-1, 154-2, 154-3) 위에 배치되어 있다.
저항성 접촉 부재(163-1, 163-2, 163-3, 165-1, 165-2, 165-3) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171-1, 171-2), 복수의 드레인 전극(drain electrode)(175-1, 175-2) 및 연결 전극(173-3, 175-3)이 형성되어 있다. 데이터선(171-1, 171-2), 드레인 전극(175-1, 175-2)도 각 화소당 2개씩 형성되어 있으며, 이하에서는 도 5의 좌측 화소를 기준으로 좌측에 형성된 데이터선 및 드레인 전극을 각각 제1 데이터선(171-1) 및 제1 드레인 전극(175-1)라 하고, 우측의 데이터선 및 드레인 전극을 각각 제2 데이터선(171-2) 및 제2 드레인 전극(175-2)이라 하며, 상측에 형성된 데이터선 및 드레인 전극을 각각 제1 연결 전극(173-3) 및 제2 연결 전극(175-3)이라 한다. 여기서, 제2 데이터선(171-2)은 인접한 화소와 공유되어 있다.
데이터선(171-1, 171-2)은 서로 다른 극성의 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121, 122)과 교차한다. 각 데이터선(171-1, 171-2)은 각각 게이트 전극(124-1, 124-2)을 향하여 뻗은 복수의 소스 전극(source electrode)(173-1, 173-2)을 포함한다. 소스 전극(173-1, 173-2)도 하나의 화소당 2개씩 형성되어 있으며, 이하에서는 도 5의 좌측 화소를 기준으로 좌측에 형성된 소스 전극을 제1 소스 전극(173-1)이라 하고, 우측의 소스 전극을 제2 소스 전극(173-2)이라 한다.
드레인 전극(175-1, 175-2)은 데이터선(171-1, 171-2)과 각각 분리되어 있고 게이트 전극(124-1, 124-2)을 중심으로 소스 전극(173-1, 173-2)과 마주 본다.
하나의 게이트 전극(124-1, 124-2), 하나의 소스 전극(173-1, 173-2) 및 하 나의 드레인 전극(175-1, 175-2)은 반도체(154-1, 154-2)와 함께 각각 하나의 박막 트랜지스터(thin film transistor, TFT1, TFT2)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173-1, 173-2)과 드레인 전극(175-1, 175-2) 사이의 반도체(154-1, 154-2)에 형성된다. 이상과 같이 하나의 화소에 2개의 박막 트랜지스터(TFT1, TFT2)가 형성되며, 이하에서는 도 5의 좌측 화소를 기준으로 좌측의 박막 트랜지스터는 제1 박막 트랜지스터(TFT1)라 하고, 우측의 박막 트랜지스터는 제2 박막 트랜지스터(TFT2)라 한다. 한편, 제3 게이트 전극(124-3), 제1 연결 전극(173-3), 제2 연결 전극(175-3)은 제3 반도체(154-3)와 함께 하나의 박막 트랜지스터를 이루며, 이를 이하 쇼트 트랜지스터(STFT)라 한다.
데이터선(171-1, 171-2), 드레인 전극(175-1, 175-2), 연결 전극(173-3, 175-3) 및 노출된 반도체(154-1, 154-2) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectric constant)는 약 4.0 이하인 것이 바람직하다. 또한, 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(154-1, 154-2) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다.
보호막(180)에는 드레인 전극(175-1, 175-2) 및 연결 전극(173-3, 175-3)을 각각 드러내는 복수의 접촉 구멍(contact hole)이 형성되어 있다. 제1 드레인 전 극(175-1)을 드러내는 접촉 구멍은 제1 접촉 구멍(185-1)이라 하며, 제2 드레인 전극(175-2)을 드러내는 접촉 구멍은 제2 접촉 구멍(185-2)이라 하고, 연결 전극(173-3, 175-3)을 각각 드러내는 접촉 구멍은 제3 접촉 구멍(185-3), 제4 접촉 구멍(185-4)이라 한다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(190-1, 190-2)이 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질로 형성되어 있으며, 화소 전극(190-1, 190-2)도 각 화소당 2개씩 형성된다.
제1 화소 전극(190-1)은 제1 접촉 구멍(185-1)을 통하여 제1 드레인 전극(175-1)과 물리적·전기적으로 연결되어 있으며, 제1 드레인 전극(175)으로부터 제1 데이터 전압을 인가 받는다. 제1 화소 전극(190-1)은 데이터선(171, 171-1)에 평행한 복수의 제1 선형 전극(191-1)을 포함하며, 제1 선형 전극(191-1)을 연결하며, 제1 선형 전극(191-1)에 수직한 제1 줄기부(192-1)를 포함하며, 제1 선형 전극(191-1) 및 제1 줄기부(192-1)를 제1 드레인 전극(175-1)과 연결되도록 연장하는 제1 연장부(193-1)를 포함하고, 제1 연결 전극(173-3)을 통하여 쇼트 트랜지스터(STFT)와 연결되도록 연장하는 제1 쇼트부(194-1)를 포함한다.
한편, 제2 화소 전극(191-2)은 제2 접촉 구멍(185-2)을 통하여 제2 드레인 전극(175-2)과 물리적·전기적으로 연결되어 있으며, 제2 드레인 전극(175-2)으로부터 제2 데이터 전압을 인가 받는다. 제2 화소 전극(190-2)은 데이터선(171, 171-1)에 평행한 복수의 제2 선형 전극(191-2)을 포함하며, 제2 선형 전극(191-2)을 연결하며, 제2 선형 전극(191-2)에 수직한 제2 줄기부(192-2)를 포함하며, 제2 선형 전극(191-2) 및 제2 줄기부(192-2)를 제2 드레인 전극(175-21)과 연결되도록 연장하는 제2 연장부(193-2)를 포함하고, 제2 연결 전극(175-3)을 통하여 쇼트 트랜지스터(STFT)와 연결되도록 연장하는 제2 쇼트부(194-2)를 포함한다.
여기서, 제1 선형 전극(191-1)과 제2 선형 전극(191-2)는 일정 거리를 두고 교대로 형성되며, 서로 평행한다.
이상에서는 도 5의 좌측 화소에 대하여 살펴보았다. 이하 도 5의 우측 화소에 대하여 살펴본다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 제1 게이트선(gate line)(121) 및 복수의 제2 게이트선(122)이 형성되어 있다.
게이트선(121, 122)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 제2 게이트선(122)은 위로 돌출한 복수의 게이트 전극(gate electrode)(124-1, 124-2)을 포함한다. 제1 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(124-3)을 포함한다. 즉, 하나의 화소당 3개의 게이트 전극(124-1, 124-2, 124-3)이 형성되어 있으며, 이하에서는 도 5의 우측 화소를 기준으로 좌측의 게이트 전극을 제1 게이트 전극(124-1)이라 하고, 우측의 게이트 전극을 제2 게이트 전극(124-2)이라고 하며, 제1 게이트선(121)에서 아래로 돌출한 상측의 게이트 전극을 제3 게이트 전극(124-3)으로 구분한다.
게이트선(121, 122) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 섬형 반도체(154-1, 154-2, 154-3)가 형성되어 있다. 섬형 반도체도 각각의 화소당 3개씩 형성되어 있으며, 이하에서는 도 5의 우측 화소를 기준으로 좌측의 섬형 반도체를 제1 반도체(154-1)라 하고, 우측의 섬형 반도체를 제2 반도체(154-2)라 하며, 상측의 섬형 반도체를 제3 반도체(154-3)로 구분한다. 제1 반도체(154-1)는 제1 게이트 전극(124-1) 위에 위치하며, 제2 반도체(154-2)는 제2 게이트 전극(124-2)위에 위치하고, 제3 반도체(154-3)는 제3 게이트 전극(124-3)위에 위치한다.
반도체(154-1, 154-2, 154-3) 위에는 복수의 섬형 저항성 접촉 부재(ohmic contact; 163-1, 163-2, 163-3, 165-1, 165-2, 165-3)가 형성되어 있다. 저항성 접촉 부재는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재는 쌍을 이루어 반도체(154-1, 154-2, 154-3) 위에 배치되어 있다.
저항성 접촉 부재(163-1, 163-2, 163-3, 165-1, 165-2, 165-3) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171-1, 171-2), 복수의 드레인 전극(drain electrode)(175-1, 175-2) 및 연결 전극(173-3, 175-3)이 형성되어 있다. 데이터선(171-1, 171-2), 드레인 전극(175-1, 175-2)도 각 화소당 2개씩 형성되어 있으며, 이하에서는 도 5의 우측 화소를 기준으로 좌측에 형성된 데이터선 및 드레인 전극을 각각 제2 데이터선(171-2) 및 제1 드레인 전극(175-1)라 하고, 우측의 데이터선 및 드레인 전극을 각각 제1 데이터선(171-1) 및 제2 드레인 전극(175-2) 이라 하며, 상측에 형성된 데이터선 및 드레인 전극을 각각 제1 연결 전극(173-3) 및 제2 연결 전극(175-3)이라 한다. 여기서, 제2 데이터선(171-2)은 인접한 화소와 공유되어 있다.
데이터선(171-1, 171-2)은 서로 다른 극성의 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121, 122)과 교차한다. 각 데이터선(171-1, 171-2)은 게이트 전극(124-1, 124-2)을 향하여 뻗은 복수의 소스 전극(source electrode)(173-1, 173-2)을 포함한다. 소스 전극(173-1, 173-2)도 하나의 화소당 2개씩 형성되어 있으며, 이하에서는 도 5의 우측 화소를 기준으로 좌측에 형성된 소스 전극을 제1 소스 전극(173-1)이라 하고, 우측의 소스 전극을 제2 소스 전극(173-2)이라 한다.
드레인 전극(175-1, 175-2)은 데이터선(171-1, 171-2)과 분리되어 있고 게이트 전극(124-1, 124-2)을 중심으로 소스 전극(173-1, 173-2)과 마주 본다.
하나의 게이트 전극(124-1, 124-2), 하나의 소스 전극(173-1, 173-2) 및 하나의 드레인 전극(175-1, 175-2)은 반도체(154-1, 154-2)와 함께 각각 하나의 박막 트랜지스터(thin film transistor, TFT1, TFT2)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173-1, 173-2)과 드레인 전극(175-1, 175-2) 사이의 반도체(154-1, 154-2)에 형성된다. 이상과 같이 하나의 화소에 2개의 박막 트랜지스터(TFT1, TFT2)가 형성되며, 이하에서는 도 5의 우측 화소를 기준으로 좌측의 박막 트랜지스터는 제1 박막 트랜지스터(TFT1)라 하고, 우측의 박막 트랜지스터는 제2 박막 트랜지스터(TFT2)라 한다. 한편, 제3 게이트 전극(124-3), 제1 연결 전 극(173-3), 제2 연결 전극(175-3)은 제3 반도체(154-3)와 함께 하나의 박막 트랜지스터를 이루며, 이를 이하 쇼트 트랜지스터(STFT)라 한다.
데이터선(171-1, 171-2), 드레인 전극(175-1, 175-2), 연결 전극(173-3, 175-3) 및 노출된 반도체(154-1, 154-2) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectric constant)는 약 4.0 이하인 것이 바람직하다. 또한, 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(154-1, 154-2) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다.
보호막(180)에는 드레인 전극(175-1, 175-2) 및 연결 전극(173-3, 175-3)을 각각 드러내는 복수의 접촉 구멍(contact hole)이 형성되어 있다. 제1 드레인 전극(175-1)을 드러내는 접촉 구멍은 제1 접촉 구멍(185-1)이라 하며, 제2 드레인 전극(175-2)을 드러내는 접촉 구멍은 제2 접촉 구멍(185-2)이라 하고, 연결 전극(173-3, 175-3)을 각각 드러내는 접촉 구멍은 제3 접촉 구멍(185-3), 제4 접촉 구멍(185-4)이라 한다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(190-1, 190-2)이 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질로 형성되어 있으며, 화소 전극(190-1, 190-2)도 각 화소당 2개씩 형성된다.
제1 화소 전극(190-1)은 제1 접촉 구멍(185-1)을 통하여 제1 드레인 전극(175-1)과 물리적·전기적으로 연결되어 있으며, 제1 드레인 전극(175)으로부터 제1 데이터 전압을 인가 받는다. 제1 화소 전극(190-1)은 데이터선(171, 171-1)에 평행한 복수의 제1 선형 전극(191-1)을 포함하며, 제1 선형 전극(191-1)을 연결하며, 제1 선형 전극(191-1)에 수직한 제1 줄기부(192-1)를 포함하며, 제1 선형 전극(191-1) 및 제1 줄기부(192-1)를 제1 드레인 전극(175-1)과 연결되도록 연장하는 제1 연장부(193-1)를 포함하고, 제1 연결 전극(173-3)을 통하여 쇼트 트랜지스터(STFT)와 연결되도록 연장하는 제1 쇼트부(194-1)를 포함한다.
한편, 제2 화소 전극(191-2)은 제2 접촉 구멍(185-2)을 통하여 제2 드레인 전극(175-2)과 물리적·전기적으로 연결되어 있으며, 제2 드레인 전극(175-2)으로부터 제2 데이터 전압을 인가 받는다. 제2 화소 전극(190-2)은 데이터선(171, 171-1)에 평행한 복수의 제2 선형 전극(191-2)을 포함하며, 제2 선형 전극(191-2)을 연결하며, 제2 선형 전극(191-2)에 수직한 제2 줄기부(192-2)를 포함하며, 제2 선형 전극(191-2) 및 제2 줄기부(192-2)를 제2 드레인 전극(175-21)과 연결되도록 연장하는 제2 연장부(193-2)를 포함하고, 제2 연결 전극(175-3)을 통하여 쇼트 트랜지스터(STFT)와 연결되도록 연장하는 제2 쇼트부(194-2)를 포함한다.
여기서, 제1 선형 전극(191-1)과 제2 선형 전극(191-2)는 일정 거리를 두고 교대로 형성되며, 서로 평행한다.
이상과 같이 도 5의 실시예에 따른 화소는 제2 데이터선(171-2)을 기준으로 좌측 및 우측에 서로 다른 배치를 가지는 화소를 가지며, 제2 데이터선(171-2)을 공유한다.
한편, 상부 기판에는 컬러 필터, 블랙 매트릭스 따위가 형성될 수 있으며, 실시예에 따라서는 상부 기판을 덮는 대향 전극이 형성될 수 있다.
상부 기판과 하부 절연 기판(110)의 사이에는 액정층이 주입되어 있다. 액정층은 화소 전극(190-1, 190-2)에 전압이 인가되지 않았을 때 기판에 대하여 수직하게 배향될 수 있다. 액정층은 화소 전극(190-1, 190-2) 사이에서 발생된 전계에 의하여 배열된다.
도 7은 도 5 및 도 6의 실시예에 따른 화소를 회로도로 나타낸 것이다.
여기서 Gn(a), Gn-1(b), Gn+1(a), Gn(b)는 게이트선을 나타내며, Gn(a) 및Gn+1(a)는 제1 게이트선을 나타내며, Gn(a)는 제1 게이트선 중 n번째 게이트선이며, Gn+1(a)은 n+1번째 제1 게이트선이다. 또한, Gn-1(b), Gn(b)는 제2 게이트선을 나타내며, Gn-1(b)은 n-1번째 제2 게이트선이며, Gn(b)는 n번재 제2 게이트선이다. Dm, Dm+1, Dm+2는 데이터선을 나타내며, Dm은 m번째 데이터선이며, Dm+1은 m+1번째 데이터선이고, Dm+2는 m+2번째 데이터선이다. TFT1은 제1 박막 트랜지스터를 나타내며, TFT2는 제2 박막 트랜지스터를 나타내고, STFT는 쇼트 트랜지스터를 나타낸다.
또한, Clc는 화소 전극(190-1, 190-2)과 여기서 발생되는 전계에 의하여 제어되는 액정층을 포함하는 액정 커패시터를 나타내며, Cst1 및 Cst2는 각각 제1 유지 용량 커패시터 및 제2 유지 용량 커패시터를 나타낸다. 도 5 및 도 6에서는 Vcom선을 도시하지 않았지만, 도 7과 같이 Vcom 배선을 가질 수 있으며, Vcom 배선 은 일정한 전압(Vcom 전압)이 인가되며, 게이트선(Gn(a), Gn-1(b), Gn+1(a), Gn(b))에 평행하고, 화소 전극(190-1, 190-2)에 일부 중첩한다. 제1 유지 용량 커패시터(Cst1)는 제1 화소 전극(190-1) 및 Vcom 배선이 중첩하면서 형성되는 커패시터이며, 제2 유지 용량 커패시터(Cst2)는 제2 화소 전극(190-2) 및 Vcom 배선이 중첩하면서 형성되는 커패시터이다.
이상과 같은 도 5 내지 도 7의 화소는 아래와 같이 구동한다.
우선 게이트선(Gn(a), Gn-1(b), Gn+1(a), Gn(b))은 제1 게이트선과 제2 게이트선의 구분없이 순차적으로 게이트 온 신호가 인가된다. 즉, 도 7에서 Gn-1(b), Gn(a), Gn(b), Gn+1(a)의 순서로 게이트 온 신호가 인가된다. 또한, 모든 게이트선에 게이트 온 신호가 인가되면, 1 프레임(frame)이 경과된다. 한편, 데이터선(Dm 및 Dm+1, 또는 Dm+1 및 Dm+2) 사이에는 서로 다른 극성의 데이터 전압이 인가되며, 실시예에 따라서는 양 전압의 크기는 동일할 수 있다. 데이터 전압의 극성은 일정 주기로 바뀔 수 있다.
도 7의 좌측 화소를 중심으로 동작을 살펴본다.
Dm 데이터선을 통하여 인가된 데이터 전압은 제1 박막 트랜지스터(TFT1)가 턴 온 상태일 때 제1 박막 트랜지스터(TFT1)를 지나 A 지점으로 인가된다. 또한, Dm+1 데이터선을 통하여 인가된 데이터 전압은 제2 박막 트랜지스터(TFT2)가 턴 온 상태일 때 제2 박막 트랜지스터(TFT2)를 지나 B 지점으로 인가된다. A 및 B 지점으로 인가된 데이터 전압은 액정 커패시터(Clc)의 양 단의 전압을 이루어 전계를 형성하며, 이에 따라 액정층이 배향되면서 빛의 투과율이 변경된다. 한편, A 및 B 지점으로 인가된 데이터 전압은 각각 제1 유지 용량 커패시터(Cst1) 및 제2 유지 용량 커패시터(Cst2)에 의하여 한 프레임동안 유지된다.
다음 프레임에서 Gn-1(b) 게이트선에 게이트 온 신호가 인가되면, 쇼트 트랜지스터(STFT)가 턴 온 되어 액정 커패시터(Clc)의 양단 전압을 쇼트시키며, 그 결과 A 지점과 B 지점의 전압 레벨이 동일해 진다(쇼팅 구간). 그 결과 액정 커패시터(Clc) 양 단(즉, 제1 화소 전극(190-1) 및 제2 화소 전극(190-2))에 원치 않는 전하가 축적되지 않는다.
한편, 쇼팅 구간은 Gn-1(b) 게이트선에 게이트 온 전압이 인가되는 구간 동안 지속되며, 게이트 온 전압이 인가되는 시간은 수㎲ 이며, 이 시간 동안에 전하의 이동은 가능한 시간이지만, 액정층이 재배열하기에는 어려운 시간이다. 그 결과 액정층의 배열은 쇼팅 구간 동안 변하지 않아 휘도의 변화가 없고 투과율의 변화가 없다.
도 5 및 도 6의 실시예에서는 쇼트 트랜지스터(STFT)를 형성하기 위하여 별도의 연결 전극(173-3, 175-3)을 형성하는 구조를 도시하였다. 하지만, 실시예에 따라서는 연결 전극(173-3, 175-3) 없이도 쇼트 트랜지스터(STFT)를 형성할 수도 있다. 예를 들면, 도 5 및 도 6의 실시예에서는 게이트선이 데이터선보다 하측에 위치하고 있지만, 데이터선이 하측에 위치하고 게이트선이 상측에 위치할 수도 있어 별도의 연결 전극이 필요하지 않을 수도 있다.
도 8에서는 본 발명의 또 다른 실시예에 따른 화소를 도시하고 있다.
도 8은 본 발명의 또 다른 실시예에 따른 액정 표시 장치에서 한 화소의 등 가 회로도이다.
도 1 내지 도 4의 실시예 및 도 5 내지 도 7의 실시예에서는 제1 화소 전극및 제2 화소 전극은 각각 서로 다른 데이터선을 통하여 데이터 전압을 인가받는 실시예이다. 하지만, 도 8은 액정 커패시터(Clc)의 일측 전극(제1 화소 전극)은 데이터선을 통하여 데이터 전압을 인가받지만, 다른 측 전극은 한 프레임을 주기로 두 개의 전압 레벨을 스윙하는 Vsw 배선에 연결되어 있다.
도 8을 통하여 본 발명의 다른 실시예에 따른 화소를 살펴보면 아래와 같다.
하나의 화소에는 하나의 게이트선, 하나의 데이터선, 하나의 Vsw 배선, 2개의 트랜지스터를 포함한다. 또한, 액정 커패시터(Clc) 및 유지 용량 커패시터(Cst)를 포함하며, 액정 커패시터(Clc)의 양측 전극은 제1 화소 전극 및 제2 화소 전극으로 이루어져 있다.
여기서 Gn, Gn-1은 게이트선을 나타내며, Gn은 n번째 게이트선이며, Gn-1은 n-1번째 게이트선이다. Dm, Dm+1은 데이터선을 나타내며, Dm은 m번째 데이터선이며, Dm+1은 m+1번째 데이터선이다.
Vsw 배선은 두개의 전압 레벨(예를 들면 0V와 Avdd 전압)을 한 프레임을 주기로 스윙하는 전압(Vsw)이 인가되며, 게이트선(Gn, Gn-1)에 평행하고, 제1 화소 전극에 일부 중첩할 수 있다.
TFT는 게이트선 및 데이터선과 연결된 박막 트랜지스터로 출력 단자는 제1 화소 전극(도시하지 않음. 도 1 또는 도 5 참고)과 연결되어 있다. 제1 화소 전극은 액정 캐패시터(Clc)의 일측 전극을 형성하며, 타측 전극은 제2 화소 전극(도시 하지 않음. 도 1 또는 도 5 참고)으로 이루어진다. 제2 화소 전극은 Vsw 배선과 전기적으로 연결되어 있다.
STFT는 쇼트 트랜지스터로 제어 전극, 입력 전극 및 출력 전극을 가지며, 전단 게이트선(Gn-1)에 제어 전극이 연결되어 있으며, 입력 전극 및 출력 전극은 제1 화소 전극 및 제2 화소 전극에 연결되어 있다.
또한, 제1 화소 전극은 Vsw 배선과 중첩하여 유지 용량 커패시터(Cst)를 형성한다.
이상과 같은 도 8의 화소는 아래와 같이 구동한다.
우선 게이트선(Gn, Gn-1)은 순차적으로 게이트 온 신호가 인가된다. 또한, 모든 게이트선에 게이트 온 신호가 인가되면, 1 프레임(frame)이 경과된다. 한편, 데이터선(Dm, Dm+1)에는 데이터 전압이 인가되며, 일정 주기로 인가되는 데이터 전압의 극성이 바뀔 수 있다.
Dm 데이터선을 통하여 인가된 데이터 전압은 박막 트랜지스터(TFT)가 턴 온 상태일 때 박막 트랜지스터(TFT)를 지나 제1 화소 전극으로 인가된다. 한편, 제1 화소 전극에 대응하는 제2 화소 전극은 Vsw 배선에 연결되어 Vsw 배선으로부터 전압을 인가받는다. 이렇게 인가된 제1 화소 전극 및 제2 화소 전극의 전압은 액정 커패시터(Clc)의 양 단의 전압으로 전계를 형성하며, 이에 따라 액정층이 배향되면서 빛의 투과율이 변경된다. 한편, 제1 화소 전극에 인가된 데이터 전압은 각각 유지 용량 커패시터(Cst)에 의하여 한 프레임동안 유지된다.
다음 프레임에서 Gn-1 게이트선에 게이트 온 신호가 인가되면, 쇼트 트랜지 스터(STFT)가 턴 온 되어 액정 커패시터(Clc)의 양단 전압을 쇼트시키며, 그 결과 제1 화소 전극과 제2 화소 전극의 전압 레벨이 동일해 진다(쇼팅 구간). 그 결과 액정 커패시터(Clc) 양 단에 원치 않는 전하가 축적되지 않는다.
한편, 쇼팅 구간은 Gn-1 게이트선에 게이트 온 전압이 인가되는 구간 동안 지속되며, 게이트 온 전압이 인가되는 시간은 수㎲ 이며, 이 시간 동안에 전하의 이동은 가능한 시간이지만, 액정층이 재배열하기에는 어려운 시간이다. 그 결과 액정층의 배열은 쇼팅 구간 동안 변하지 않아 휘도의 변화가 없고 투과율의 변화가 없다.
도 9에서는 도 8의 실시예를 변형한 또 다른 실시예를 도시하고 있다.
도 9는 본 발명의 또 다른 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이다.
도 9의 실시예는 도 8과 같이 액정 커패시터(Clc)의 일측 전극(제1 화소 전극)에는 데이터선을 통하여 데이터 전압을 인가 받지만, 다른 측 전극(제2 화소 전극)에는 데이터선을 통하여 데이터 전압을 인가 받지 않는다. 도 9의 실시예에서는 도 8의 실시예와 달리 제2 화소 전극측에 공통 전압(Vcom)이 인가되는 Vcom 배선이 연결되어 있다.
도 9을 통하여 본 발명의 다른 실시예에 따른 화소를 살펴보면 아래와 같다.
하나의 화소에는 하나의 게이트선, 하나의 데이터선, 하나의 Vcom 배선, 2개의 트랜지스터를 포함한다. 또한, 액정 커패시터(Clc) 및 유지 용량 커패시터(Cst)를 포함하며, 액정 커패시터(Clc)의 양측 전극은 제1 화소 전극 및 제2 화 소 전극으로 이루어져 있다.
여기서 Gn, Gn-1은 게이트선을 나타내며, Gn은 n번째 게이트선이며, Gn-1은 n-1번째 게이트선이다. Dm, Dm+1은 데이터선을 나타내며, Dm은 m번째 데이터선이며, Dm+1은 m+1번째 데이터선이다.
Vcom 배선은 공통 전압(Vcom)이 일정하게 인가되는 배선으로 게이트선(Gn, Gn-1)에 평행하고, 제1 화소 전극에 일부 중첩할 수 있다.
TFT는 게이트선 및 데이터선과 연결된 박막 트랜지스터로 출력 단자는 제1 화소 전극(도시하지 않음. 도 1 또는 도 5 참고)과 연결되어 있다. 제1 화소 전극은 액정 캐패시터(Clc)의 일측 전극을 형성하며, 타측 전극은 제2 화소 전극(도시하지 않음. 도 1 또는 도 5 참고)으로 이루어진다. 제2 화소 전극은 Vcom 배선과 전기적으로 연결되어 있다.
STFT는 쇼트 트랜지스터로 제어 전극, 입력 전극 및 출력 전극을 가지며, 전단 게이트선(Gn-1)에 제어 전극이 연결되어 있으며, 입력 전극 및 출력 전극은 제1 화소 전극 및 제2 화소 전극에 연결되어 있다.
또한, 제1 화소 전극은 Vcom 배선과 중첩하여 유지 용량 커패시터(Cst)를 형성한다.
이상과 같은 도 9의 화소는 아래와 같이 구동한다.
우선 게이트선(Gn, Gn-1)은 순차적으로 게이트 온 신호가 인가된다. 또한, 모든 게이트선에 게이트 온 신호가 인가되면, 1 프레임(frame)이 경과된다. 한편, 데이터선(Dm, Dm+1)에는 데이터 전압이 인가되며, 일정 주기로 인가되는 데이터 전 압의 극성이 바뀔 수 있다.
Dm 데이터선을 통하여 인가된 데이터 전압은 박막 트랜지스터(TFT)가 턴 온 상태일 때 박막 트랜지스터(TFT)를 지나 제1 화소 전극으로 인가된다. 한편, 제1 화소 전극에 대응하는 제2 화소 전극은 Vcom 배선에 연결되어 Vcom 배선으로부터 전압을 인가받는다. 이렇게 인가된 제1 화소 전극 및 제2 화소 전극의 전압은 액정 커패시터(Clc)의 양 단의 전압으로 전계를 형성하며, 이에 따라 액정층이 배향되면서 빛의 투과율이 변경된다. 한편, 제1 화소 전극에 인가된 데이터 전압은 각각 유지 용량 커패시터(Cst)에 의하여 한 프레임동안 유지된다.
다음 프레임에서 Gn-1 게이트선에 게이트 온 신호가 인가되면, 쇼트 트랜지스터(STFT)가 턴 온 되어 액정 커패시터(Clc)의 양단 전압을 쇼트시키며, 그 결과 제1 화소 전극과 제2 화소 전극의 전압 레벨이 동일해 진다(쇼팅 구간). 그 결과 액정 커패시터(Clc) 양 단에 원치 않는 전하가 축적되지 않는다.
한편, 쇼팅 구간은 Gn-1 게이트선에 게이트 온 전압이 인가되는 구간 동안 지속되며, 게이트 온 전압이 인가되는 시간은 수㎲ 이며, 이 시간 동안에 전하의 이동은 가능한 시간이지만, 액정층이 재배열하기에는 어려운 시간이다. 그 결과 액정층의 배열은 쇼팅 구간 동안 변하지 않아 휘도의 변화가 없고 투과율의 변화가 없다.
이상의 실시예는 도 1 내지 도 4의 실시예, 도 5 내지 도 7의 실시예, 도 8의 실시예 및 도 9의 실시예로 구분할 수 있지만, 모두 액정 커패시터(Clc)의 양단의 전극(제1 화소 전극, 제2 화소 전극)을 전단 게이트선의 신호에 따라서 쇼트시 키는 것을 특징으로 한다.
이하에서는 액정 커패시터(Clc)의 일측 전극(제1 화소 전극)을 일정 주기로 공통 전압(Vcom)이 인가되는 Vcom 배선과 쇼트시키는 실시예에 대하여 살펴본다.
먼저 도 10 및 도 11을 통하여 본 발명의 하나의 실시예에 대하여 살펴본다.
도 10은 본 발명의 또 다른 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이고, 도 11는 도 10의 실시예에서 신호 인가에 따른 전압을 나타내는 그래프이다.
도 10을 통하여 본 발명의 다른 실시예에 따른 화소를 살펴보면 아래와 같다.
하나의 화소에는 하나의 게이트선, 하나의 데이터선, 하나의 Vcom 배선, 하나의 Vsw 배선 및 2개의 트랜지스터(TFT, STFT)를 포함한다. 또한, 액정 커패시터(Clc) 및 유지 용량 커패시터(Cst)를 포함하며, 액정 커패시터(Clc)의 양측 전극은 제1 화소 전극 및 제2 화소 전극으로 이루어져 있다.
도 10에서 Gn, Gn-1은 게이트선을 나타내며, Gn은 n번째 게이트선이며, Gn-1은 n-1번째 게이트선이다. Dm, Dm+1은 데이터선을 나타내며, Dm은 m번째 데이터선이며, Dm+1은 m+1번째 데이터선이다.
Vcom 배선은 공통 전압(Vcom)이 일정하게 인가되는 배선으로 게이트선(Gn, Gn-1)에 평행하고, 제1 화소 전극에 일부 중첩할 수 있다.
Vsw 배선은 두개의 전압 레벨(예를 들면 0V와 Avdd 전압)을 한 프레임을 주기로 스윙하는 전압(Vsw)이 인가되며, 게이트선(Gn, Gn-1)에 평행하고, 제2 화소 전극과 전기적으로 연결되어 있다.
TFT는 게이트선 및 데이터선과 연결된 박막 트랜지스터로 출력 단자는 제1 화소 전극(도시하지 않음. 도 1 또는 도 5 참고)과 연결되어 있다. 제1 화소 전극은 액정 캐패시터(Clc)의 일측 전극을 형성하며, 타측 전극은 제2 화소 전극(도시하지 않음. 도 1 또는 도 5 참고)으로 이루어진다. 제2 화소 전극은 Vsw 배선과 전기적으로 연결되어 있다.
STFT는 쇼트 트랜지스터로 제어 전극, 입력 전극 및 출력 전극을 가지며, 전단 게이트선(Gn-1)에 제어 전극이 연결되어 있으며, 입력 전극 및 출력 전극은 제1 화소 전극 및 Vcom 배선에 연결되어 있다.
또한, 제1 화소 전극은 Vcom 배선과 중첩하여 유지 용량 커패시터(Cst)를 형성한다. 도 11에서는 도시하지 않았지만, Vcom 배선과 제2 화소 전극이 중첩하여 또 다른 유기 용량 커패시터를 형성할 수도 있다.
이상과 같은 화소는 도 11과 같이 구동한다.
우선 게이트선(Gn, Gn-1)은 순차적으로 게이트 온 신호가 인가된다. 또한, 모든 게이트선에 게이트 온 신호가 인가되면, 1 프레임(frame)이 경과된다. 한편, 데이터선(Dm, Dm+1)에는 데이터 전압이 인가되며, 일정 주기로 인가되는 데이터 전압의 극성이 바뀔 수 있다.
Dm 데이터선을 통하여 인가된 데이터 전압은 박막 트랜지스터(TFT)가 턴 온 상태일 때 박막 트랜지스터(TFT)를 지나 제1 화소 전극으로 인가된다. 한편, 제1 화소 전극에 대응하는 제2 화소 전극은 Vsw 배선에 연결되어 Vsw 배선으로부터 전 압을 인가받는다. 이렇게 인가된 제1 화소 전극 및 제2 화소 전극의 전압은 액정 커패시터(Clc)의 양 단의 전압으로 전계를 형성하며, 이에 따라 액정층이 배향되면서 빛의 투과율이 변경된다. 한편, 제1 화소 전극에 인가된 데이터 전압은 각각 유지 용량 커패시터(Cst)에 의하여 한 프레임동안 유지된다.
다음 프레임에서 Gn-1 게이트선에 게이트 온 신호가 인가되면, 쇼트 트랜지스터(STFT)가 턴 온 되어 액정 커패시터(Clc)의 양단 전압을 쇼트시키며, 그 결과 제1 화소 전극과 Vcom배선이 쇼트되어 제1 화소 전극이 공통 전압(Vcom)의 레벨과 동일해 진다(쇼팅 구간(S)). 그 결과 제1 화소 전극에는 원치 않는 전하가 축적되지 않는다. 또한, 쇼팅 구간(S)으로 인하여 반전 구동시 제1 화소 전극에 인가된 전압이 일순간 변하더라도 변하는 전압의 크기를 줄여준다. 즉, 제1 화소 전극에 인가되는 전압은 반전 구동시 음의 데이터 전압(V-)에서 양의 데이터 전압(V+)으로 일순간 변하여야 하지만, 변하는 전압의 크기가 커서 양의 데이터 전압(V+)에 이르는데 시간이 필요한 것이 일반적이다. (그 반대의 경우도 동일하다.) 그러나 본 발명의 도 11에서 도시하고 있는 바와 같이 A 지점에서의 전압은 쇼트 트랜지스터(STFT)가 턴 온 된 쇼팅 구간(S)에 공통 전압(Vcom)에 이른 후, 원하는 데이터 전압까지 이동하면 되므로 원하는 전압에 이르는 시간이 단축되는 장점이 있다.
한편, 쇼팅 구간(S)은 Gn-1 게이트선에 게이트 온 전압이 인가되는 구간 동안 지속되며, 게이트 온 전압이 인가되는 시간은 수㎲ 이며, 이 시간 동안에 전하의 이동은 가능한 시간이지만, 액정층이 재배열하기에는 어려운 시간이다. 그 결과 액정층의 배열은 쇼팅 구간 동안 변하지 않아 휘도의 변화가 없고 투과율의 변 화가 없다.
도 10에서는 제1 화소 전극과 Vcom 배선을 쇼트시키는 구조로 하나의 화소에 2개의 박막 트랜지스터(TFT, STFT)를 형성한 구조를 살펴보았다. 이하의 도 12에서는 하나의 화소에 3개의 박막 트랜지스터(TFT1, TFT2, STFT)를 형성한 구조를 살펴본다. 또한, 도 12는 도 11과 달리 제2 화소 전극에 연결된 제2 박막 트랜지스터(TFT2)를 가지며, 제2 화소 전극과 Vcom 배선 사이에 제2 유지 용량 커패시터를 도시하고 있다.
도 12의 실시예는 하나의 화소에는 하나의 게이트선, 하나의 데이터선, 하나의 Vcom 배선, 하나의 Vsw 배선 및 3개의 트랜지스터(TFT1, TFT2, STFT)를 포함한다. 또한, 액정 커패시터(Clc) 및 유지 용량 커패시터(Cst1, Cst2)를 포함하며, 액정 커패시터(Clc)의 양측 전극은 제1 화소 전극 및 제2 화소 전극으로 이루어져 있다.
도 12에서 Gn, Gn-1은 게이트선을 나타내며, Gn은 n번째 게이트선이며, Gn-1은 n-1번째 게이트선이다. Dm, Dm+1은 데이터선을 나타내며, Dm은 m번째 데이터선이며, Dm+1은 m+1번째 데이터선이다.
Vcom 배선은 공통 전압(Vcom)이 일정하게 인가되는 배선으로 게이트선(Gn, Gn-1)에 평행하고, 제1 화소 전극 및 제2 화소 전극에 중첩할 수 있다.
Vsw 배선은 두개의 전압 레벨(예를 들면 0V와 Avdd 전압)을 한 프레임을 주기로 스윙하는 전압(Vsw)이 인가되며, 게이트선(Gn, Gn-1)에 평행한다.
제1 박막 트랜지스터(TFT1)는 게이트선 및 데이터선과 연결된 박막 트랜지스 터로 출력 단자는 제1 화소 전극(도시하지 않음. 도 1 또는 도 5 참고)과 연결되어 있다.
한편, 제2 박막 트랜지스터(TFT2)는 제1 박막 트랜지스터(TFT1)와 동일한 게이트선에 연결되어 있으며, 입력 단자는 Vsw 배선에 연결되어 있으며, 출력 단자는 제2 화소 전극(도시하지 않음. 도 1 또는 도 5 참고)에 연결되어 있다.
제1 화소 전극 및 제2 화소 전극은 액정 캐패시터(Clc)의 양측 전극을 형성한다.
STFT는 쇼트 트랜지스터로 제어 전극, 입력 전극 및 출력 전극을 가지며, 전단 게이트선(Gn-1)에 제어 전극이 연결되어 있으며, 입력 전극 및 출력 전극은 제1 화소 전극 및 Vcom 배선에 연결되어 있다.
또한, 제1 화소 전극은 Vcom 배선과 중첩하여 제1 유지 용량 커패시터(Cst1)를 형성하며, 제2 화소 전극도 Vcom 배선과 중첩하여 제2 유지 용량 커패시터(Cst2)를 형성한다.
이상과 같은 화소는 아래와 같이 구동한다.
우선 게이트선(Gn, Gn-1)은 순차적으로 게이트 온 신호가 인가된다. 또한, 모든 게이트선에 게이트 온 신호가 인가되면, 1 프레임(frame)이 경과된다. 한편, 데이터선(Dm, Dm+1)에는 데이터 전압이 인가되며, 일정 주기로 인가되는 데이터 전압의 극성이 바뀔 수 있다.
Dm 데이터선을 통하여 인가된 데이터 전압은 제1 박막 트랜지스터(TFT1)가 턴 온 상태일 때 제1 박막 트랜지스터(TFT1)를 지나 제1 화소 전극으로 인가된다. 한편, 제2 화소 전극은 제1 박막 트랜지스터(TFT1)와 함께 턴온 되는 제2 박막 트랜지스터(TFT2)를 통하여 Vsw 배선으로부터 Vsw 전압을 인가받는다. 이렇게 인가된 제1 화소 전극 및 제2 화소 전극의 전압은 액정 커패시터(Clc)의 양 단의 전압으로 전계를 형성하며, 이에 따라 액정층이 배향되면서 빛의 투과율이 변경된다. 한편, 제1 화소 전극 및 제2 화소 전극에 인가된 전압은 각각 유지 용량 커패시터(Cst1, Cst2)에 의하여 한 프레임동안 유지된다.
다음 프레임에서 Gn-1 게이트선에 게이트 온 신호가 인가되면, 쇼트 트랜지스터(STFT)가 턴 온 되어 액정 커패시터(Clc)의 양단 전압을 쇼트시키며, 그 결과 제1 화소 전극과 Vcom배선이 쇼트되어 제1 화소 전극이 공통 전압(Vcom)의 레벨과 동일해 진다(쇼팅 구간(S)). 그 결과 제1 화소 전극에는 원치 않는 전하가 축적되지 않는다. 또한, 쇼팅 구간(S)으로 인하여 반전 구동시 제1 화소 전극에 인가된 전압이 일순간 변하더라도 변하는 전압의 크기를 줄여준다. 즉, 제1 화소 전극에 인가되는 전압은 반전 구동시 음의 데이터 전압(V-)에서 양의 데이터 전압(V+)으로 일순간 변하여야 하지만, 변하는 전압의 크기가 커서 양의 데이터 전압(V+)에 이르는데 시간이 필요한 것이 일반적이다. (그 반대의 경우도 동일하다.) 그러나 본 발명에서는 제1 화소 전극의 전압이 쇼트 트랜지스터(STFT)가 턴 온 된 쇼팅 구간(S)에 공통 전압(Vcom)에 이른 후, 원하는 데이터 전압까지 이동하게 되므로 원하는 전압에 이르는 시간이 단축되는 장점이 있다.
한편, 쇼팅 구간(S)은 Gn-1 게이트선에 게이트 온 전압이 인가되는 구간 동안 지속되며, 게이트 온 전압이 인가되는 시간은 수㎲ 이며, 이 시간 동안에 전하 의 이동은 가능한 시간이지만, 액정층이 재배열하기에는 어려운 시간이다. 그 결과 액정층의 배열은 쇼팅 구간 동안 변하지 않아 휘도의 변화가 없고 투과율의 변화가 없다.
도 10 및 도 12의 실시예에서 Vcom 배선 및 Vsw 배선은 하나의 배선일 수 있다. 이 때, 하나의 배선에는 공통 전압(Vcom)과 같은 일정한 레벨의 전압이 인가되거나, Vsw 배선과 같이 두개의 레벨을 스윙하는 전압이 인가될 수도 있다.
도 1 내지 도 12의 실시예에서 상부 기판의 표면에 형성된 대향 전극을 가질 수 있으며, 대향 전극은 플로팅되어 있거나, 공통 전압(Vcom)이 인가되거나, 두개의 화소 전극 중 고정 전압과 동일한 전압이 인가될 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치에서 한 화소의 배치도이고,
도 2는 도 1의 액정 표시 장치를 II-II선을 따라 자른 단면도이고,
도 3은 도 1 및 도 2의 실시예에 따른 화소의 등가 회로도이고,
도 4는 도 1 및 도 2의 실시예에서 신호 인가에 따른 전압을 나타내는 그래프이고,
도 5는 본 발명의 또 다른 실시예에 따른 액정 표시 장치에서 한 화소의 배치도이고,
도 6은 도 5의 액정 표시 장치를 VI-VI선을 따라 자른 단면도이고,
도 7은 도 5 및 도 6의 실시예에 따른 화소의 등가 회로도이고,
도 8은 본 발명의 또 다른 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이고,
도 9는 본 발명의 또 다른 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이고,
도 10은 본 발명의 또 다른 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이고,
도 11는 도 10의 실시예에서 신호 인가에 따른 전압을 나타내는 그래프이고,
도 12는 본 발명의 또 다른 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이다.

Claims (20)

  1. 제1 기판,
    상기 제1 기판에 형성되어 있는 게이트선,
    상기 제1 기판에 형성되며, 상기 게이트선과 절연 교차하는 제1 데이터선,
    상기 게이트선 및 상기 제1 데이터선에 연결되어 있는 제1 박막 트랜지스터,
    상기 제1 박막 트랜지스터에 연결되어 있는 제1 화소 전극,
    상기 제1 화소 전극을 일측 단자로 하며, 타측 단자로 제2 화소 전극을 가지며, 액정층을 포함하는 액정 커패시터, 및
    전단 게이트선에 제어 단자가 연결되며, 상기 제1 화소 전극을 쇼트시키는 쇼트 트랜지스터를 포함하는 액정 표시 장치.
  2. 제1항에서,
    상기 쇼트 트랜지스터의 입력 단자 및 출력 단자는 각각 상기 제1 화소 전극 및 상기 제2 화소 전극에 연결되어 있는 액정 표시 장치.
  3. 제2항에서,
    상기 제1 데이터선과 평행하는 제2 데이터선, 및
    상기 게이트선과 제어단자가 연결되고 상기 제2 데이터선과 입력 단자가 연결되며, 상기 제2 화소 전극과 출력 단자가 연결되어 있는 제2 박막 트랜지스터를 더 포함하는 액정 표시 장치.
  4. 제3항에서,
    상기 제1 화소 전극은 상기 데이터선에 평행하는 복수개의 제1 선형 전극, 상기 복수의 선형 전극을 연결하는 제1 줄기부, 상기 제1 선형 전극 및 제1 줄기부를 상기 제1 박막 트랜지스터와 연결하는 제1 연장부 및 상기 제1 선형 전극 및 제1 줄기부를 상기 쇼트 트랜지스터와 연결하는 제1 쇼트부를 포함하며,
    상기 제2 화소 전극은 상기 데이터선에 평행하는 복수개의 제2 선형 전극, 상기 복수의 선형 전극을 연결하는 제2 줄기부, 상기 제2 선형 전극 및 제2 줄기부를 상기 제2 박막 트랜지스터와 연결하는 제2 연장부 및 상기 제2 선형 전극 및 제2 줄기부를 상기 쇼트 트랜지스터와 연결하는 제2 쇼트부를 포함하는 액정 표시 장치.
  5. 제4항에서,
    상기 데이터선을 기준으로 인접하는 화소를 각각 제1 화소 및 제2 화소라 하면, 제1 화소 및 제2 화소는 그 사이에 위치하는 데이터선을 공유하는 액정 표시 장치.
  6. 제5항에서,
    상기 제1 화소에 형성된 제1 박막 트랜지스터 및 제2 박막 트랜지스터와 상 기 제2 화소에 형성된 제1 박막 트랜지스터 및 제2 박막 트랜지스터가 턴 온 되는 타이밍이 서로 다르며,
    두 화소 중 하나에 형성된 쇼트 트랜지스터의 턴 온 타이밍에 다른 하나의 화소의 제1 박막 트랜지스터 및 제2 박막 트랜지스터가 턴 온되는 액정 표시 장치.
  7. 제2항에서,
    두 전압 레벨을 한프레임을 주기로 스윙하는 스윙 배선을 더 포함하며,
    상기 제2 화소 전극은 상기 스윙 배선과 연결되어 있는 액정 표시 장치.
  8. 제7항에서,
    상기 두 전압 레벨은 0V와 Avdd 전압인 액정 표시 장치.
  9. 제2항에서,
    공통 전압이 인가되는 공통 전압 배선을 더 포함하며,
    상기 제2 화소 전극은 상기 공통 전압 배선과 연결되어 있는 액정 표시 장치.
  10. 제1항에서,
    상기 쇼트 트랜지스터의 입력 단자 및 출력 단자는 각각 상기 제1 화소 전극 및 공통 전압이 인가되는 공통 전압 배선에 연결되어 있는 액정 표시 장치.
  11. 제10항에서,
    상기 제1 화소 전극을 일측 단자로 하며, 상기 공통 전압 배선을 타측 단자로 하는 유지 용량 커패시터를 더 포함하는 액정 표시 장치.
  12. 제10항에서,
    두 전압 레벨을 한 프레임을 주기로 스윙하는 스윙 배선을 더 포함하며,
    상기 제2 화소 전극은 상기 스윙 배선과 연결되어 있는 액정 표시 장치.
  13. 제12항에서,
    상기 게이트선에 제어 단자가 연결되어 있으며, 상기 스윙 배선 및 상기 제2화소 전극에 각각 입력 단자 및 출력 단자가 연결되어 있는 제2 박막 트랜지스터를 더 포함하는 액정 표시 장치.
  14. 게이트선, 데이터선, 제1 화소 전극, 제2 화소 전극 및 쇼트 트랜지스터를 포함하는 액정 표시 장치의 구동 방법에서,
    상기 게이트선에 게이트 온 전압을 인가하는 단계,
    상기 데이터선에 데이터 전압을 인가하는 단계,
    상기 제1 화소 전극 및 상기 제2 화소 전극 중 적어도 하나에 전압을 인가하고 이를 유지하는 단계,
    상기 쇼트 트랜지스터를 턴 온 시켜 상기 제1 화소 전극을 쇼트 시키는 단계를 포함하는 액정 표시 장치의 구동 방법.
  15. 제14항에서,
    상기 쇼트 트랜지스터를 턴 온 시켜 상기 제1 화소 전극을 쇼트 시키는 단계는
    상기 쇼트 트랜지스터를 전단 게이트선의 신호에 의하여 턴 온 시키는 단계,
    상기 제1 화소 전극 및 상기 제2 화소 전극을 쇼트시키는 단계를 포함하는 액정 표시 장치의 구동 방법.
  16. 제15항에서,
    상기 데이터선에 데이터 전압을 인가하는 단계는
    제1 데이터선에 제1 데이터 전압을 인가하는 단계 및
    제2 데이터선에 상기 제1 데이터 전압과 극성이 다른 제2 데이터 전압을 인가하는 단계를 포함하며,
    상기 제1 화소 전극은 상기 제1 데이터 전압을 인가 받도록 하며, 상기 제2 화소 전극은 상기 제2 데이터 전압을 인가 받도록 하는 액정 표시 장치의 구동 방법.
  17. 제15항에서,
    상기 제2 화소 전극에 두 전압 레벨을 한 프레임 주기로 스윙하는 전압을 인가하는 단계를 더 포함하는 액정 표시 장치의 구동 방법.
  18. 제14항에서,
    상기 제1 화소 전극 및 상기 제2 화소 전극 중 적어도 하나에 전압을 인가하고 이를 유지하는 단계에서 유지 단계는
    상기 제1 화소 전극 및 상기 제2 화소 전극 중 적어도 하나와 공통 전압이 인가되는 공통 전압 배선이 중첩하여 생성된 유지 용량 커패시터에 의하여 유지하는 액정 표시 장치의 구동 방법.
  19. 제18항에서,
    상기 쇼트 트랜지스터를 턴 온 시켜 상기 제1 화소 전극을 쇼트 시키는 단계는
    상기 쇼트 트랜지스터를 전단 게이트선의 신호에 의하여 턴 온 시키는 단계,
    상기 제1 화소 전극 및 상기 공통 전압 배선을 쇼트시키는 단계를 포함하는 액정 표시 장치의 구동 방법.
  20. 제19항에서,
    상기 제2 화소 전극에 두 전압 레벨을 한 프레임을 주기로 스윙하는 전압을 인가하는 단계를 더 포함하는 액정 표시 장치의 구동 방법.
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