KR20100097989A - Semiconductor device and method for manufacturing the same - Google Patents

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정인승
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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent the tilted defect of a bit line pattern by forming a supporting layer connecting the bit line pattern of top of bit line contact in a direction perpendicular to a bit line pattern. CONSTITUTION: An element isolation film(310) for defining an active area(300) of bar shape is formed on a semiconductor substrate. A gate(335) intersecting in a perpendicular direction to a longitudinal direction of the active area is formed. A landing plug(330) is formed on the both external areas of the active area.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}Semiconductor device and method for manufacturing the same

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 수율을 높일 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device capable of increasing a yield in manufacturing a highly integrated semiconductor device and a technology related to the method.

반도체 소자의 디자인 룰(Design Rule)이 점점 작아짐에 따라, 반도체 소자 내에서 데이터의 입, 출력 경로를 제공하는 비트 라인(Bit line)의 종횡비는 높아지는 반면에 비트 라인들 사이의 간격은 점점 좁아지고 있다. 이로 인해, 비트 라인 사이의 공간을 매립(Gap-fill)하는 층간 절연막(ILD) 또는 매립 절연막의 매립 특성이 큰 이슈(Issue)가 되고 있다.As design rules of semiconductor devices become smaller, the aspect ratio of bit lines providing input and output paths of data in semiconductor devices becomes higher, while the spacing between bit lines becomes narrower. have. For this reason, the buried characteristics of the interlayer insulating film ILD or the buried insulating film that fill the spaces between the bit lines are an issue.

일반적으로 적용되는 층간 절연막은 후속 열 공정을 통하여 플로우(Flow) 특성을 지닌 BPSG(Boron Phosphorous Silicate Glass) 절연막 또는 HDP(High Density Plasma) 절연막을 사용하고 있다. In general, the interlayer insulating film to be applied uses a BPSG (Boron Phosphorous Silicate Glass) insulating film or HDP (High Density Plasma) insulating film having a flow characteristic through a subsequent thermal process.

한편, 최근에 개발되고 있는 반도체 소자의 디자인 룰이 점점 감소함에 따라 그에 대응하여 비트 라인 간의 종횡비(Aspect Ratio)가 점차 증가하면서, 층간 절 연막으로 HDP 절연막을 사용하는 경우, 상기 HDP 절연막 내에 보이드가 생성되는 문제점이 발생한다.On the other hand, as the design rule of the semiconductor device, which is being developed recently, gradually decreases, an aspect ratio between bit lines gradually increases, and when an HDP insulating film is used as an interlayer insulation film, voids are formed in the HDP insulating film. Problems are generated.

이러한, 상기 보이드는 후속의 스토리지 노드 콘택(Storage Node Contact) 간에 브릿지(Bridge) 현상을 발생시켜 소자의 특성을 저하시키는 원인이 되기도 한다.Such voids may cause a bridge phenomenon between subsequent storage node contacts, thereby causing deterioration of device characteristics.

앞으로, 계속적인 소자의 디자인 룰의 감소에 따라 비트 라인의 종횡비는 점점 증가할 것이므로 층간 절연막의 매립(Gap-fill) 공정 중 발생하는 불량은 지속적인 문제를 낳게 될 것이다.In the future, the bit line aspect ratio will gradually increase as the design rule of the device continues to decrease, and thus defects occurring during the gap-fill process of the interlayer insulating layer will continue to cause problems.

도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법의 문제점을 도시한 사진도이다.1 is a photograph showing a problem of a semiconductor device and a method of manufacturing the same according to the prior art.

도 1을 참조하면, 반도체 소자의 디자인 룰이 지속적으로 감소함에 따라 반도체 기판상에 비트 라인(100)의 형성 시 인접한 비트 라인(100) 간의 스페이스(Space)의 차이가 발생하고 비트 라인(100)의 식각 공정 시 비트 라인(100) 간의 프로파일(Profile)이 서로 다르게 식각되는 현상이 발생한다. 이러한 스페이스 및 프로파일의 차이로 인하여 비트 라인(100) 사이에 절연막(HDP막)을 증착하는 공정에서 비트 라인(100) 사이의 하부 영역에서 상부 영역까지 증착되는 증착 비율(Deposition Rate)이 달라진다. 더욱이, 비트 라인 사이에 증착하는 절연막(HDP막)은 스핀(Spin) 코팅 방식이 아닌 플라즈마(Plasma) 증착 방식을 이용하기 때문에 증착 비율의 조정이 매우 어렵다. 이러한 증착 비율의 차이로 인하여 인접한 비트 라인(100)이 스트레스(Stress)를 받게 되어 비트 라인의 기울어짐 현상이 발생 하게 된다. Referring to FIG. 1, as the design rule of a semiconductor device is continuously reduced, a difference in space between adjacent bit lines 100 occurs when the bit line 100 is formed on a semiconductor substrate, and the bit line 100 is formed. During the etching process, the profile between the bit lines 100 may be etched differently. Due to such a difference in space and profile, a deposition rate deposited from the lower region to the upper region between the bit lines 100 is different in the process of depositing an insulating film (HDP film) between the bit lines 100. Furthermore, since the insulating film (HDP film) deposited between the bit lines uses a plasma deposition method rather than a spin coating method, adjustment of the deposition rate is very difficult. Due to such a difference in deposition rate, the adjacent bit lines 100 are stressed, causing the bit lines to be tilted.

또한, 최근에는 40nm 이하의 반도체 소자 공정에서 비트 라인을 형성하는 구성 물질(즉, 배리어막과 배선용 금속막) 중 배리어(Barrier)막을 평탄화 식각하여 제거하기 때문에, 식각 공정으로 인한 식각 정도만큼 비트 라인의 지지 기반이 약화 되고 있는 실정이며, 결과적으로 비트 라인 사이에 절연막 매립 시 비트 라인의 기울어짐 현상은 보다 문제가 되고 있다.In addition, in recent years, since the barrier film is removed by planar etching of a constituent material (that is, the barrier film and the wiring metal film) forming the bit line in the semiconductor device process of 40 nm or less, the bit line is as much as the etching degree due to the etching process. As a result, the support base of is weakened, and as a result, the tilting of the bit line becomes more problematic when embedding the insulating film between the bit lines.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 비트라인 콘택 상부의 비트라인 패턴을 서로 연결하는 지지층을 비트라인 패턴과 수직한 방향으로 형성함으로써 비트라인 패턴 사이에 절연막 갭 필(Gap fill) 시 발생하는 비트 라인 패턴의 기울어짐 불량을 방지하기 위한 반도체 소자 및 그 제조 방법을 제공한다.In order to solve the above-mentioned conventional problems, the present invention forms a support layer connecting the bit line patterns on the bit line contacts with each other in a direction perpendicular to the bit line patterns, thereby forming an insulating gap gap between the bit line patterns. Provided are a semiconductor device and a method of manufacturing the same for preventing inclination failure of a generated bit line pattern.

본 발명은 비트라인 콘택이 구비된 반도체 기판상에 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴을 포함한 전면에 제 1 절연막을 증착하는 단계, 지지층을 정의하는 마스크로 상기 제 1 절연막을 식각하여 상기 비트라인 패턴을 노출하는 단계, 상기 비트라인 패턴 상에 지지층을 형성하는 단계, 상기 지지층을 평탄화 식각하는 단계, 딥 아웃 공정으로 상기 제 1 절연막을 제거하는 단계 및 상기 비트라인 패턴을 포함한 전면에 제 2 절연막을 매립하는 단계를 포함하는 반도체 소자 및 그 제조 방법을 제공한다.The present invention provides a method of forming a bit line pattern on a semiconductor substrate having a bit line contact, depositing a first insulating film on the entire surface including the bit line pattern, and etching the first insulating film with a mask defining a support layer. Exposing the bit line pattern, forming a support layer on the bit line pattern, planarizing etching of the support layer, removing the first insulating layer through a deep out process, and a front surface including the bit line pattern. Provided are a semiconductor device including a method of filling a second insulating film, and a method of manufacturing the same.

바람직하게는, 제 1 절연막은 SOD(Spin On Dielectric)막으로 형성하는 것을 특징으로 한다.Preferably, the first insulating film is formed of a SOD (Spin On Dielectric) film.

바람직하게는, 상기 제 2 절연막은 HDP(High Density Plasma)막으로 형성하는 것을 특징으로 한다.Preferably, the second insulating film is formed of a high density plasma (HDP) film.

바람직하게는, 상기 지지층은 상기 비트라인 패턴과 수직한 방향의 라인 패턴으로서 상기 비트라인 콘택의 상부에 형성하는 것을 특징으로 한다.Preferably, the support layer is formed on the upper portion of the bit line contact as a line pattern in a direction perpendicular to the bit line pattern.

바람직하게는, 상기 지지층은 질화막으로 형성하는 것을 특징으로 한다.Preferably, the support layer is formed of a nitride film.

아울러, 본 발명은 비트라인 콘택이 구비된 반도체 기판상에 형성된 비트라인 패턴 및 상기 비트라인 패턴과 수직한 방향의 라인 패턴으로 형성된 지지층을 포함하는 반도체 소자를 제공한다.In addition, the present invention provides a semiconductor device including a bit line pattern formed on a semiconductor substrate having a bit line contact and a support layer formed in a line pattern perpendicular to the bit line pattern.

바람직하게는, 상기 지지층은 상기 비트라인 콘택의 상부의 상기 비트라인 패턴 상에 형성하는 것을 특징으로 한다.Preferably, the support layer is formed on the bit line pattern above the bit line contact.

바람직하게는, 상기 지지층은 질화막으로 형성하는 것을 특징으로 한다.Preferably, the support layer is formed of a nitride film.

본 발명은 비트라인 콘택 상부의 비트라인 패턴을 서로 연결하는 지지층을 비트라인 패턴과 수직한 방향으로 형성함으로써 비트라인 패턴 사이에 절연막 갭 필(Gap fill) 시 발생하는 비트 라인 패턴의 기울어짐 불량을 방지할 수 있는 장점이 있다.The present invention forms a support layer connecting the bit line patterns on the bit line contact with each other in a direction perpendicular to the bit line pattern, thereby preventing the inclination of the bit line pattern generated during the gap fill between the bit line patterns. There is an advantage that can be prevented.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.2 is a plan view illustrating a semiconductor device and a method of manufacturing the same according to the present invention.

도 2를 참조하면, 반도체 기판상에 바(Bar) 형의 활성 영역(300)이 아일랜드(Island) 타입으로 배열되어 정의되고, 활성 영역(300) 사이의 영역에 소자 분리막(310)이 형성된다.Referring to FIG. 2, a bar type active region 300 is defined as an island type on a semiconductor substrate, and a device isolation layer 310 is formed in a region between the active regions 300. .

다음에는, 활성 영역(300)의 길이 방향에 대하여 수직한 방향으로 교차하는 게이트(335)가 형성된다. 복수의 게이트(335)는 하나의 활성 영역(300)을 3등분 하되, 게이트(335) 사이에 노출되는 활성 영역(300)의 양 외곽 영역에는 각각의 랜딩 플러그(330)가 형성되고 활성 영역(300)의 중심부에는 랜딩 플러그(330)와 비트 라인 콘택(350)이 형성된다. 이후, 비트 라인 콘택(350)과 연결되는 비트 라인(380)이 형성된다. 이때, 비트 라인(380)은 활성 영역(300)의 길이 방향과 수평한 방향으로 형성되며, 활성 영역(300)과 중첩되지 않도록 형성된다.Next, a gate 335 intersecting in a direction perpendicular to the longitudinal direction of the active region 300 is formed. The plurality of gates 335 divides one active region 300 into three portions, and each landing plug 330 is formed at both outer regions of the active region 300 exposed between the gates 335, and the active region ( The landing plug 330 and the bit line contact 350 are formed at the center of the 300. Thereafter, a bit line 380 connected to the bit line contact 350 is formed. In this case, the bit line 380 is formed in a direction parallel to the length direction of the active region 300 and is formed so as not to overlap the active region 300.

도 3은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.3 is a plan view illustrating a semiconductor device and a method of manufacturing the same according to the present invention.

도 2와 같이 형성된 반도체 소자에 지지층을 정의하는 마스크(400)를 도시한 도면이다. 여기서, 지지층을 정의하는 마스크(400)는 도 3에서 사선 방향의 두꺼운 무늬로 표시되어 있으며, 구체적인 위치를 보면, 상기 비트라인 콘택(350)의 상부를 노출하며 비트 라인(380)과 수직한 방향의 라인 형태는 투광 패턴이며, 그 외 영역은 차광 패턴을 도시한 것이다.FIG. 2 is a diagram illustrating a mask 400 defining a support layer on a semiconductor device formed as shown in FIG. 2. Here, the mask 400 defining the support layer is indicated by a thick pattern in an oblique direction in FIG. 3, and in a specific position, the mask 400 exposes an upper portion of the bit line contact 350 and is perpendicular to the bit line 380. The line shape of is a light-transmission pattern, and the other area | region shows the light-shielding pattern.

도 4는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.4 is a plan view illustrating a semiconductor device and a method of manufacturing the same according to the present invention.

도 4를 참조하면, 도 2와 같이 형성된 반도체 소자에 지지층(410)이 형성된 모습을 도시한 것이다. 여기서, 지지층(410)은 상기 비트 라인(380)과 수직한 방향의 라인 패턴으로 형성하되, 상기 비트 라인 콘택(350)의 상부에 형성된 것이 특징이다. 이러한 지지층(410)은 인접한 비트 라인(380)을 서로 지지하여 반도체 소자 간의 절연 및 분리를 위한 절연막의 매립 시 발생하는 비트 라인(380)의 기울어짐 현상을 방지할 수 있다.Referring to FIG. 4, the support layer 410 is formed on the semiconductor device formed as shown in FIG. 2. Here, the support layer 410 is formed in a line pattern perpendicular to the bit line 380, and is formed on the bit line contact 350. The support layer 410 may support the adjacent bit lines 380 to prevent the inclination of the bit lines 380 generated when the insulating film is buried for insulation and separation between semiconductor devices.

도 5a 내지 도 5i는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들로서, (ⅰ)은 도 2의 A-A' 절단면을 도시한 것이며, (ⅱ)는 도 2의 B-B' 절단면을 도시한 것이다.5A to 5I are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the present invention, (i) illustrates an AA ′ cutting surface of FIG. 2, and (ii) illustrates a BB ′ cutting surface of FIG. 2. will be.

도 5a의 (ⅰ)을 참조하면, 반도체 기판상에 활성 영역(300)을 정의하는 소자분리막(310)을 형성한다.Referring to FIG. 5A, an isolation layer 310 defining an active region 300 is formed on a semiconductor substrate.

다음에는, 활성 영역(300)을 포함한 소자분리막(310) 상에 제 1 층간 절연막(320)을 형성한다. 제 1 층간 절연막(320) 상에 감광막을 형성한 후, 랜딩 플러그 영역 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 상기 제 1 층간 절연막(320)을 식각하여 활성 영역(300)을 노출하는 랜딩 플러그 영역(미도시)을 형성한다.Next, a first interlayer insulating layer 320 is formed on the device isolation layer 310 including the active region 300. After the photoresist film is formed on the first interlayer insulating film 320, a photoresist pattern (not shown) is formed by an exposure and development process using a landing plug region mask. The first interlayer insulating layer 320 is etched using the photoresist pattern as a mask to form a landing plug region (not shown) exposing the active region 300.

이후, 랜딩 플러그 영역에 도전 물질을 매립하여 랜딩 플러그(330)를 형성한다.Thereafter, the conductive material is embedded in the landing plug region to form the landing plug 330.

다음에는, 랜딩 플러그(330)를 포함한 전면에 제 2 층간 절연막(340)을 형성한 후, 상기 제 2 층간 절연막(340)을 포함한 전면에 비트라인 금속막(360) 및 하드마스크 질화막(370)을 형성한 후, 비트 라인 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 하드마스크 질화막(370), 비트 라인 금속막(360)을 식각하여 비트 라인(380)을 형성한다. 비트 라인(380)을 포함한 전면에 스페이서용 질화막(385)을 형성한다. Next, after the second interlayer insulating film 340 is formed on the entire surface including the landing plug 330, the bit line metal film 360 and the hard mask nitride film 370 are formed on the entire surface including the second interlayer insulating film 340. After forming the photoresist layer, a photosensitive film pattern (not shown) is formed by an exposure and development process using a bit line mask. The bit line 380 is formed by etching the hard mask nitride layer 370 and the bit line metal layer 360 using the photoresist pattern as a mask. The nitride film 385 for the spacer is formed on the entire surface including the bit line 380.

도 5a의 (ⅱ)를 참조하면, (ⅰ)과 같이 형성하되, 랜딩 플러그(330)를 포함한 전면에 제 2 층간 절연막(340)을 형성한다. 이후, 제 2 층간 절연막(340)을 식각하여 상기 활성 영역(300)의 중심부의 상부에 형성된 랜딩 플러그(330)를 노출하 는 비트 라인 콘택홀(미도시)을 형성한다. 비트 라인 콘택홀에 도전 물질을 매립하여 비트 라인 콘택(350)을 형성한다.Referring to (ii) of FIG. 5A, a second interlayer insulating film 340 is formed on the entire surface including the landing plug 330, as shown in (i). Thereafter, the second interlayer insulating layer 340 is etched to form a bit line contact hole (not shown) that exposes the landing plug 330 formed on the center of the active region 300. A bit line contact 350 is formed by filling a conductive material in the bit line contact hole.

이후, 비트 라인 콘택(350)을 포함한 전면에 비트 라인 금속막(360) 및 하드마스크 질화막(370)을 형성한 후, 비트 라인 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 하드마스크 질화막(370), 비트 라인 금속막(360)을 식각하여 비트 라인(380)을 형성한다. 비트 라인(380)을 포함한 전면에 스페이서용 질화막(385)을 형성한다. Thereafter, the bit line metal film 360 and the hard mask nitride film 370 are formed on the entire surface including the bit line contact 350, and then a photoresist pattern (not shown) is formed by an exposure and development process using a bit line mask. . The bit line 380 is formed by etching the hard mask nitride layer 370 and the bit line metal layer 360 using the photoresist pattern as a mask. The nitride film 385 for the spacer is formed on the entire surface including the bit line 380.

도 5b의 (ⅰ) 및 (ⅱ)를 참조하면, 비트라인(380)을 포함한 전면에 제 3 층간 절연막(390)을 형성한다. 이때, 제 3 층간 절연막(390)은 SOD(Spin On Dielectric)막이 바람직하다. 여기서, SOD막은 물질 특성상 갭 필 시 증착 특성이 좋은 절연막이다. Referring to FIGS. 5B and 5, a third interlayer insulating film 390 is formed on the entire surface including the bit line 380. In this case, the third interlayer insulating layer 390 is preferably a spin on dielectric (SOD) film. Here, the SOD film is an insulating film having a good deposition property in the gap fill due to the material properties.

도 5c 및 도 5d의 (ⅰ)을 참조하면, 제 3 층간 절연막(390) 상에 감광막을 형성한 후, 지지층을 정의하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(400)을 형성한다. 이때, 지지층을 정의하는 마스크는 비트 라인(380)과 수직한 방향이되, 상기 비트라인 콘택(350)의 상부를 노출하는 마스크이다.(도 3 참조)5C and 5D, after forming a photoresist film on the third interlayer insulating film 390, the photoresist pattern 400 is formed by an exposure and development process using a mask defining a support layer. In this case, the mask defining the support layer is a mask perpendicular to the bit line 380 and exposes an upper portion of the bit line contact 350.

도 5c 및 도 5d의 (ⅱ)를 참조하면, 감광막 패턴(400)을 마스크(투광 마스크)로 상기 비트 라인(380)이 노출될 때까지 제 3 층간 절연막(390)을 식각한다. Referring to FIGS. 5C and 5D (ii), the third interlayer insulating layer 390 is etched using the photoresist pattern 400 as a mask (transmission mask) until the bit line 380 is exposed.

도 5e의 (ⅰ)을 참조하면, 감광막 패턴(400)을 제거한 후, 제 3 층간 절연막(390) 상에 지지층(410)을 형성한다. 이때, 지지층(410)은 질화막(Nitride)으로 형성하는 것이 바람직하다. Referring to FIG. 5E, after the photosensitive film pattern 400 is removed, the supporting layer 410 is formed on the third interlayer insulating film 390. In this case, the support layer 410 is preferably formed of a nitride film (Nitride).

도 5e의 (ⅱ)를 참조하면, 노출된 비트 라인(380)을 포함한 전면에 지지층(410)을 형성한다. 여기서, 도 5e의 (ⅱ)에 도시된 지지층(410)은 도 5e의 (ⅰ)에 도시된 지지층(410)보다 더 두껍게 형성하는 것이 바람직하다. 도 3d의 (ⅱ)에서 도시하는 바와 같이, 비트 라인(380)이 노출될 때까지 제 3 층간 절연막(390)이 식각 되었으므로 도 3d의 (ⅰ)에 도시된 제 3 층간 절연막(390)과 비교해 볼 때 단차가 발생함을 알 수 있다.Referring to FIG. 5E (ii), the support layer 410 is formed on the entire surface including the exposed bit line 380. Here, the support layer 410 shown in FIG. 5E (ii) is preferably formed thicker than the support layer 410 shown in FIG. 5E (iii). As shown in (ii) of FIG. 3D, since the third interlayer insulating film 390 is etched until the bit line 380 is exposed, compared with the third interlayer insulating film 390 shown in (iii) of FIG. 3D. It can be seen that a step occurs.

도 5f의 (ⅰ)을 참조하면, 제 3 층간 절연막(390)을 노출할 때까지 상기 지지층(410)을 평탄화 식각(Chemical Mechanical Polishing, CMP) 한다. Referring to FIG. 5F, the support layer 410 is planarized (CMP) until the third interlayer insulating layer 390 is exposed.

도 5f의 (ⅱ)를 참조하면, 평탄화 식각 공정으로 지지층(410)의 일부가 식각된다. Referring to FIG. 5F (ii), a portion of the support layer 410 is etched by the planarization etching process.

도 5g 및 도 5h의 (ⅰ)을 참조하면, 딥 아웃(Dip out) 공정으로 제 3 층간 절연막(390)을 제거한다. Referring to FIGS. 5G and 5H, the third interlayer insulating layer 390 is removed by a dip out process.

이후, 에치백(Etchback) 공정으로 제 2 층간 절연막(340)이 노출될 때까지 비트 라인(380) 사이의 스페이서용 질화막(385)을 제거한다.Thereafter, the spacer nitride layer 385 between the bit lines 380 is removed until the second interlayer insulating layer 340 is exposed by an etchback process.

도 5g 및 도 5h의 (ⅱ)를 참조하면, 딥 아웃(Dip out) 공정으로 제 3 층간 절연막(390)을 제거한 후, 에치백(Etchback) 공정으로 비트 라인(380)을 노출할 때까지 지지층(410)을 식각한다. Referring to FIGS. 5G and 5H (ii), after the third interlayer insulating layer 390 is removed by a dip out process, the support layer is exposed until the bit line 380 is exposed by an etchback process. Etch 410.

도 5i의 (ⅰ)을 참조하면, 비트 라인(380)을 포함한 전면에 제 4 층간 절연막(420)을 증착한다. Referring to FIG. 5I, a fourth interlayer insulating film 420 is deposited on the entire surface including the bit line 380.

도 5i의 (ⅱ)를 참조하면, 지지층(410)이 형성된 비트 라인(380)을 포함한 전면에 제 4 층간 절연막(420)을 증착한다. 이때, 제 4 층간 절연막(420)은 HDP(High Density Plasma)막이 바람직하다. 여기서, 비트 라인(380) 사이를 지지층(410)이 지지하고 있기 때문에 제 4 층간 절연막(420) 증착 시 발생하는 비트 라인(380)의 기울어짐 현상을 방지할 수 있다.Referring to FIG. 5I (ii), a fourth interlayer insulating film 420 is deposited on the entire surface including the bit line 380 on which the supporting layer 410 is formed. In this case, the fourth interlayer insulating film 420 is preferably an HDP (High Density Plasma) film. Here, since the support layer 410 is supported between the bit lines 380, the tilting of the bit lines 380 generated when the fourth interlayer insulating layer 420 is deposited may be prevented.

전술한 바와 같이, 본 발명은 비트 라인 패턴과 수직한 방향의 라인 패턴 형태를 가지며 상기 비트 라인 콘택 상부의 비트 라인 패턴을 서로 연결하는 지지층을 형성함으로써 비트 라인 패턴 사이에 절연막 갭 필(Gap fill) 시 발생하는 비트 라인 패턴의 기울어짐 불량을 방지할 수 있는 장점이 있다.As described above, the present invention has a line pattern in a direction perpendicular to the bit line pattern, and forms a support layer that connects the bit line patterns on the bit line contacts to each other, thereby forming an insulating film gap fill between the bit line patterns. There is an advantage in that it is possible to prevent the inclination of the bit line pattern that occurs during.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법의 문제점을 도시한 사진도.1 is a photograph showing a problem of a semiconductor device and a method of manufacturing the same according to the prior art.

도 2 내지 도 4는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도들.2 to 4 are plan views illustrating a semiconductor device and a method of manufacturing the same according to the present invention.

도 5a 내지 도 5i는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.5A to 5I are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the present invention.

Claims (8)

비트라인 콘택이 구비된 반도체 기판상에 비트라인 패턴을 형성하는 단계;Forming a bit line pattern on the semiconductor substrate provided with the bit line contacts; 상기 비트라인 패턴을 포함한 전면에 제 1 절연막을 증착하는 단계;Depositing a first insulating film on the entire surface including the bit line pattern; 지지층을 정의하는 마스크로 상기 제 1 절연막을 식각하여 상기 비트라인 패턴을 노출하는 단계;Etching the first insulating layer with a mask defining a support layer to expose the bit line pattern; 상기 비트라인 패턴 상에 지지층을 형성하는 단계;Forming a support layer on the bit line pattern; 상기 지지층을 평탄화 식각하는 단계;Planar etching the support layer; 딥 아웃 공정으로 상기 제 1 절연막을 제거하는 단계; 및Removing the first insulating film by a dip out process; And 상기 비트라인 패턴을 포함한 전면에 제 2 절연막을 매립하는 단계Embedding a second insulating film on the entire surface including the bit line pattern; 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막은 SOD(Spin On Dielectric)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The first insulating film is a manufacturing method of a semiconductor device, characterized in that formed by a SOD (Spin On Dielectric) film. 제 1 항에 있어서,The method of claim 1, 상기 제 2 절연막은 HDP(High Density Plasma)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The second insulating film is a manufacturing method of a semiconductor device, characterized in that formed by HDP (High Density Plasma) film. 제 1 항에 있어서,The method of claim 1, 상기 지지층은 상기 비트라인 패턴과 수직한 방향의 라인 패턴으로서 상기 비트라인 콘택의 상부에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the support layer is formed on the bit line contact as a line pattern in a direction perpendicular to the bit line pattern. 제 1 항에 있어서,The method of claim 1, 상기 지지층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The support layer is a manufacturing method of a semiconductor device, characterized in that formed by a nitride film. 비트라인 콘택이 구비된 반도체 기판상에 형성된 비트라인 패턴; 및A bit line pattern formed on the semiconductor substrate provided with the bit line contacts; And 상기 비트라인 패턴과 수직한 방향의 라인 패턴으로 형성된 지지층A support layer formed of a line pattern perpendicular to the bit line pattern 을 포함하는 반도체 소자.Semiconductor device comprising a. 제 6 항에 있어서,The method of claim 6, 상기 지지층은 상기 비트라인 콘택의 상부의 상기 비트라인 패턴 상에 형성하는 것을 특징으로 하는 반도체 소자.And the support layer is formed on the bit line pattern above the bit line contact. 제 7 항에 있어서,The method of claim 7, wherein 상기 지지층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자.And the support layer is formed of a nitride film.
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