KR100866725B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 50
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 83
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 7
- 239000006117 anti-reflective coating Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 description 43
- 238000010586 diagram Methods 0.000 description 20
- 238000004088 simulation Methods 0.000 description 9
- 239000003921 oil Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 239000000839 emulsion Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로서, 실리콘 기판의 상부에 나이트라이드층, 제 1 하드마스크층 및 제 2 하드마스크층을 순차적으로 형성하는 단계; 상기 제 2 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계; 상기 하드마스크층 패턴 및 상기 제 1 하드마스크층의 상부에 제 1 포토 레지스트 패턴을 형성하는 단계; 및 상기 제 1 포토 레지스트 패턴 및 상기 하드마스크층 패턴을 이용하여 상기 제 1 하드마스크층 및 상기 나이트라이드층을 식각하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 코아/페리와 같은 복잡한 영역에서 효과적인 이중 겹침 패터닝을 수행하여 이중 패터닝시 발생하는 오버레이 문제를 해결할 수 있도록 해주는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
통상적으로 반도체 웨이퍼(Wafer) 제조 공정 중 포토 리소그래피(Photo-Lithography) 공정에서는 여러 개의 마스크(Mask)를 이용하여 웨이퍼에 회로 모양을 인식하기 위한 노광 작업을 실시하게 된다.
이러한 노광 공정은 마스크에 형성된 패턴을 웨이퍼 표면의 패턴과 일치시킨 후 레티클(Reticle)에 광을 선별적으로 투과 또는 차단하는 부재를 사용하여 웨이퍼 상에 적층된 포토 레지스트에 자외선 빛을 부분적으로 투과시켜 해당 부위의 감광막을 선택적으로 노광하는 공정을 말한다.
이와 같은 노광 장비는 마스크에 형성된 패턴을 웨이퍼에 정확히 노광하기 위해서 웨이퍼가 웨이퍼 스테이지에 로딩(Loading) 되면 마스크의 스크라이브 레 인(Scribe Lane) 상에 형성된 정렬 키(Key)를 이용하여 웨이퍼와의 정렬 과정을 거치게 된다.
도 1a는 종래의 반도체 소자의 미세 패턴 형성 방법에서 코아 영역에서의 레티클 레이아웃도이다. 그리고, 도 1b는 도 1a의 레이아웃을 통한 패터닝시 결함이 발생된 시뮬레이션 결과를 나타낸 도면이다.
여기서, 도 1b는 도 1a의 레이아웃을 NA(Numerical Aperture:렌즈의 개구수)가 "1" 이하인 드라이(Dry) 장비로 노광했을 때의 시뮬레이션 결과를 나타낸 것으로 패턴과 패턴 사이의 브리지(Bridge) 위험이 있다.
즉, 도 1c에서 보는 바와 같이 베스트 포커스(Best Focus)에 대비했을 경우 0.05㎛ 정도의 약간의 디포커스(Defocus)가 발생할 경우에도 패터닝이 제대로 되지 않는 문제점이 있다.
이러한 양상은 고집적의 디바이스가 개발될수록 가중되어진다. 이에 따라, NA를 높일 수 있는 이멀젼(Immersion) 장비를 도입함으로써 이러한 문제점을 해결할 수 있었다.
종래의 자외선(UV)을 통한 노광 공정은 파장의 한계로 인해 노광이 가능한 피치(Pitch)의 한계에 다다르고 있다. 이러한 노광 파장의 한계를 극복하기 위해서 이멀젼 리소그래피(Immersion Lithography)와 같이 굴절률 값을 변화시키는 공정이 개시된 바 있다. 그런데, 이러한 공정의 경우 새롭게 추가되는 신규 노광 장비의 가격이 고가이기 때문에 신규 투자 비용이 많이 요구되는 단점이 있다.
이러한 문제점을 개선하기 위해서 레이아웃을 두 종류로 나눔으로써 한번에 노광되는 패턴의 피치(Pitch)가 두 배가 되도록 하여, 이중으로 패터닝하는 방법으로 파장의 한계를 극복하는 방법이 있다. 이러한 이중 패터닝 방법은 해상 한계를 극복하기 위해 작은 패턴을 형성하고자 할 경우 이용될 수 있는 방법이다. 즉, 규칙적인 셀(Cell)을 나눠서 두 번 노광함으로써 한번에 노광 되는 패턴의 피치를 두 배로 하여 쉽게 노광할 수 있는 이중 패터닝 방법이 개시된 바 있다.
도 2a는 종래의 반도체 소자의 미세 패턴 형성 방법에서 이중 패터닝을 위한 첫 번째 레티클 레이아웃도이다. 그리고, 도 2b는 종래의 반도체 소자의 미세 패턴 형성 방법에서 이중 패터닝을 위한 두 번째 레티클 레이아웃도이다. 또한, 도 2c는 종래의 반도체 소자의 미세 패턴 형성 방법에서 이중 패터닝시 첫 번째 및 두 번째 레티클이 겹쳐진 레이아웃도를 나타낸다.
이러한 종래의 이중 패터닝 방법의 경우 도 2a 및 도2b에서와 같이 도 1a의 도면을 그대로 이분하여 나타낸 레이아웃 모식도를 활용하여 노광 공정을 수행한다. 여기서, 이중 패터닝의 경우 첫 번째 노광한 패턴과 두 번째 노광하는 패턴 사이의 오버레이(Overlay)가 중요하다.
그런데, 이러한 방법은 단순한 구조에 적합하여 오버레이 마진이 부족한 문제점이 있다. 그리고, 종래의 이중 패터닝 방법은 첫 번째 패터닝과 두 번째 패터닝 간의 오버랩(Overlap)이 발생하게 되는 문제점이 있다.
즉, 셀(Cell)에서와 같이 패턴이 따로따로 분리되어 있는 경우에는 공정 마진이 있으나, 코아/페리 영역과 같이 패턴이 서로 연결되어 있는 경우에는 공정 마진이 부족하다. 이에 따라, 도 2c에서와 같이 첫 번째 패터닝과 두 번째 패터닝으 로 나누었을 때 오버레이가 벗어날 경우 두 패턴이 연결되지 않는 문제점이 있다.
각 패터닝 간의 오버랩이 제대로 이루어지지 않을 경우 한쪽 방향으로 패턴이 몰려있기 때문에 레이아웃을 나누기 전의 원래 패턴과 다른 패턴을 나타내게 된다. 셀과 같이 패턴이 떨어져 있는 경우 한쪽으로 몰리는 문제는 있지만, 코아/페리와 같이 복잡한 패턴의 경우 오버랩이 조금만 틀어져도 원래의 패턴과 다르게 떨어져 있는 패턴 모양을 갖게 되어 코아/페리에 이중 패터닝 방법을 적용하는데 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 코아/페리와 같은 복잡한 영역에서 패터닝시 레이아웃을 구분하고 오버랩 노광을 수행하여 패턴을 연결함으로써 피치의 증가에 따른 파장의 한계를 극복함과 동시에 이중 패터닝시 발생하는 오버레이 문제를 해결할 수 있도록 하고자 한다.
본 발명의 반도체 소자의 미세 패턴 형성 방법은 실리콘 기판의 상부에 나이트라이드층, 제 1 하드마스크층 및 제 2 하드마스크층을 순차적으로 형성하는 단계; 상기 제 2 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계; 상기 하드마스크층 패턴 및 상기 제 1 하드마스크층의 상부에 제 1 포토 레지스트 패턴을 형성하는 단계; 및 상기 제 1 포토 레지스트 패턴 및 상기 하드마스크층 패턴을 이용하여 상기 제 1 하드마스크층 및 상기 나이트라이드층을 식각하는 단계를 포함한다.
본 발명의 반도체 소자의 미세 패턴 형성 방법은 실리콘 기판의 상부에 나이트라이드층 및 제 1 내지 제 5 하드마스크층을 순차적으로 형성하는 단계; 상기 제 5 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계; 상기 하드마스크층 패턴 및 상기 제 4 하드마스크층의 상부에 제 1 포토 레지스트 패턴을 형성하는 단계; 및 상기 제 1 포토 레지스트 패턴 및 상기 하드마스크층 패턴을 이용하여 상기 제 1 내지 제 4 하드마스크층을 식각하는 단계를 포함한다.
이상에서 설명한 바와 같이, 본 발명은 코아/페리 영역과 같이 복잡한 패턴에서 규칙적인 셀을 나눠서 패터닝시 두 번 노광을 수행함으로써 한번에 노광되는 피치를 두 배로 함으로써 파장의 한계를 극복하고 효과적인 노광을 수행할 수 있도록 한다. 이에 따라, 이중 패터닝시 발생하는 오버레이 문제를 해결할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서 이중 겹침 패터닝을 위한 첫 번째 레티클 레이아웃도이다. 그리고, 도 3b는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서 이중 겹침 패터닝을 위한 두 번째 레티클 레이아웃도이다.
본 발명은 도 1a와 같은 코아 영역에서의 레티클 레이아웃을 종래와 같이 그대로 이분하는 것이 아니라, 연결되는 패턴 부분을 길게 하여 첫 번째 마스크와 두 번째 마스크 간의 노광시 연결되는 패턴 부분을 겹치게 노광하도록 한다. 즉, 도 3a,3b에서 보는 바와 같이, 본 발명의 레티클 레이아웃도는 패턴 하단의 연결되는 부분이 종래의 도 2a,2b에 비교하여 볼 때 더욱 길게 되어 있는 것을 알 수 있다.
도 3c는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서 이중 겹침 패터닝시 첫 번째 및 두 번째 레티클이 겹쳐진 레이아웃도이다. 그리고, 도 3d는 도3a의 첫 번째 레티클 레이아웃을 통한 패터닝 시뮬레이션 결과를 나타낸 도면이고, 도 3e는 도3b의 두 번째 레티클 레이아웃을 통한 패터닝 시뮬레이션 결과를 나타낸 도면이다.
도 3f는 첫 번째 및 두 번째 패터닝 후 최종 패터닝 시뮬레이션 결과를 나타낸 도면이다. 이러한 경우 오버레이가 벗어나도 겹쳐지는 영역만큼 공정 마진이 있기 때문에 코아/페리 영역과 같이 복잡하게 이어져 있는 패턴을 효과적으로 나눠서 패터닝할 수 있게 된다.
도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에 따른 공정 단면도이다.
먼저, 도 4a를 참조하면, 실리콘 기판(100)의 상부에 실리콘 식각을 위한 나이트라이드(Nitride)층(102)을 형성한다. 그리고, 나이트라이드층(102)의 상부에 비정질 탄소(Amorphous Carbon:a-C)층(104)을 형성한다. 또한, 비정질 탄소층(104)의 상부에 SiON층(실리콘산화질화막;106), 폴리층(108), SiON층(110) 및 폴리층(112)을 차례로 형성한다.
여기서, SiON층(110)은 폴리층(108,112)의 사이에서 베리어(Barrier) 역할을 한다. 그리고, SiON층(106)은 기판에 형성된 비정질 탄소층(104)의 식각시 선택비가 높은 하드마스크로 사용된다.
이후에, 도 4b에서와 같이, 폴리층(112)의 상부에 하부유기반사방지막(Bottom Anti-Reflective Coating Layer;BARC;114)을 형성한다. 그리고, 하부유기반사방지막(114)의 상부에 첫 번째 레티클을 통하여 포토 레지스트(116) 패턴을 형성한다.
여기서, 포토 레지스트(116)가 좁게 형성된 좌측의 패턴 (A)은 겹쳐지지 않는 패턴을 나타내고, 포토 레지스트(116)가 넓게 형성된 우측의 패턴 (B)은 겹쳐지는 패턴을 나타낸다.
이어서, 도 4c에서와 같이, 포토 레지스트(116) 패턴을 식각 마스크로 하여 폴리층(112)을 식각하여 폴리층(112) 패턴을 형성하고 하부유기반사방지막(114)을 제거한다.
다음에, 도 4d에서와 같이, 상기 구조물의 전면에 하부유기반사방지막(118)을 형성하고, 하부유기반사방지막(118)의 상부에 두 번째 레티클을 통하여 포토 레지스트(120) 패턴을 형성한다.
이후에, 도 4e에서와 같이, 포토 레지스트(120) 및 폴리층(112) 패턴을 식각 마스크로 하여 SiON층(110)을 식각한다. 이러한 경우, (A)와 같이 첫 번째와 두 번째 레티클 레이아웃이 겹쳐지지 않는 좌측의 패턴은 상부층의 SiON층(110) 패턴이 형성되지만, (B)와 같이 첫 번째와 두 번째 레티클 레이아웃이 겹쳐지는 우측의 패턴은 상부층의 SiON층(110) 패턴이 형성되지 않고 그대로 남아있게 된다.
이어서, 도 4f와 같이, 하부층의 폴리층(108)을 식각하게 되면, 상부층에 SiON층(110)이 남아있는 (B)영역은 식각이 되지 않지만, SiON층(110)이 없는 (A)영역은 식각된다.
이후에, (A)영역의 비정질 탄소층(104)과 SiON층(106)을 식각할 경우 최종적으로 얻어지는 패턴은 도 4g와 같다. 그리고, (A)영역의 나이트라이드층(102), 비정질 탄소층(104) 및 SiON층(106)을 식각할 경우 최종적으로 얻어지는 패턴은 도 4h와 같다.
본 발명은 코아/페리 영역과 같은 복잡한 패턴을 형성함에 있어서 레이아웃의 연결되는 부분을 첫 번째와 두 번째 패터닝시 겹쳐서 노광하여 피치를 두 배로 함으로써 파장의 한계를 극복함은 물론, 복잡한 구조의 패턴을 오버레이 문제없이 효과적으로 형성할 수 있게 된다. 이에 따라, 본 발명은 이중 겹침 패터닝을 통하여 노광 파장의 한계를 극복하여 효과적으로 미세 구조 패턴을 형성할 수 있도록 한다.
도 1a는 종래의 반도체 소자의 미세 패턴 형성 방법에서 코아 영역에서의 레티클 레이아웃도.
도 1b 및 도 1c는 도 1a의 레이아웃을 통한 패터닝시 결함이 발생된 시뮬레이션 결과를 설명하기 위한 도면.
도 2a는 종래의 반도체 소자의 미세 패턴 형성 방법에서 이중 패터닝을 위한 첫번째 레티클 레이아웃도.
도 2b는 종래의 반도체 소자의 미세 패턴 형성 방법에서 이중 패터닝을 위한 두번째 레티클 레이아웃도.
도 2c는 종래의 반도체 소자의 미세 패턴 형성 방법에서 이중 패터닝시 첫 번째 및 두 번째 레티클이 겹쳐진 레이아웃도.
도 3a는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서 이중 겹침 패터닝을 위한 첫번째 레티클 레이아웃도.
도 3b는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서 이중 겹침 패터닝을 위한 두번째 레티클 레이아웃도.
도 3c는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서 이중 겹침 패터닝시 첫 번째 및 두 번째 레티클이 겹쳐진 레이아웃도.
도 3d는 도3a의 레이아웃을 통한 패터닝 시뮬레이션 결과를 나타낸 도면.
도 3e는 도3b의 레이아웃을 통한 패터닝 시뮬레이션 결과를 나타낸 도면.
도 3f는 첫 번째 및 두 번째 패터닝 후 최종 패터닝 시뮬레이션 결과를 나타 낸 도면.
도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에 따른 공정 단면도.
Claims (10)
- 실리콘 기판의 상부에 나이트라이드층, 제 1 하드마스크층 및 제 2 하드마스크층을 순차적으로 형성하는 단계;상기 제 2 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계;상기 하드마스크층 패턴 및 상기 제 1 하드마스크층의 상부에 제 1 포토 레지스트 패턴을 형성하는 단계; 및상기 제 1 포토 레지스트 패턴 및 상기 하드마스크층 패턴을 이용하여 상기 제 1 하드마스크층 및 상기 나이트라이드층을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1항에 있어서, 상기 하드마스크층 패턴 형성 단계는상기 제 2 하드마스크층 상부에 제 1 반사방지막을 형성하는 단계;상기 제 1 반사방지막 상부에 제 2 포토 레지스트 패턴을 형성하는 단계; 및상기 제 2 포토 레지스트 패턴을 식각 마스크로 상기 제 1 반사방지막 및 상기 제 2 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1항에 있어서,상기 하드마스크층 패턴 및 상기 제 1 하드마스크층 상부에 제 2 반사방지막을 형성한 후 상기 제 2 반사방지막 상부에 상기 제 1 포토 레지스트 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 2항 또는 제 3항에 있어서, 상기 반사방지막은 하부유기반사방지막(Bottom Anti-Reflective Coating Layer;BARC)인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 실리콘 기판의 상부에 나이트라이드층 및 제 1 내지 제 5 하드마스크층을 순차적으로 형성하는 단계;상기 제 5 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계;상기 하드마스크층 패턴 및 상기 제 4 하드마스크층의 상부에 제 1 포토 레지스트 패턴을 형성하는 단계; 및상기 제 1 포토 레지스트 패턴 및 상기 하드마스크층 패턴을 이용하여 상기 제 1 내지 제 4 하드마스크층을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
- 제 5항에 있어서,상기 제 1 하드마스크층은 비정질 탄소층인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 5항에 있어서,상기 제 2, 4 하드마스크층은 SiON층인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 5항에 있어서,상기 제 3, 5 하드마스크층은 폴리층인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 5항에 있어서,상기 제 1 및 제 2 하드마스크층은 식각 선택비가 서로 다른 층인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 5항에 있어서,상기 하드마스크층 패턴 및 상기 제 1 포토 레지스트 패턴은 반도체 소자의 코아 영역 또는 페리 영역에 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080026334A KR100866725B1 (ko) | 2008-03-21 | 2008-03-21 | 반도체 소자의 미세 패턴 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080026334A KR100866725B1 (ko) | 2008-03-21 | 2008-03-21 | 반도체 소자의 미세 패턴 형성 방법 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060066319A Division KR100843870B1 (ko) | 2006-07-14 | 2006-07-14 | 반도체 소자의 미세 패턴 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080038101A KR20080038101A (ko) | 2008-05-02 |
| KR100866725B1 true KR100866725B1 (ko) | 2008-11-05 |
Family
ID=39646873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080026334A KR100866725B1 (ko) | 2008-03-21 | 2008-03-21 | 반도체 소자의 미세 패턴 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100866725B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010011143A (ko) * | 1999-07-26 | 2001-02-15 | 김영환 | 반도체소자의 미세패턴 형성방법 |
| JP2003234274A (ja) * | 2002-02-07 | 2003-08-22 | Fuji Photo Film Co Ltd | マスク多重露光による近接場光露光方法 |
| KR20070002861A (ko) * | 2005-06-30 | 2007-01-05 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
-
2008
- 2008-03-21 KR KR1020080026334A patent/KR100866725B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010011143A (ko) * | 1999-07-26 | 2001-02-15 | 김영환 | 반도체소자의 미세패턴 형성방법 |
| JP2003234274A (ja) * | 2002-02-07 | 2003-08-22 | Fuji Photo Film Co Ltd | マスク多重露光による近接場光露光方法 |
| KR20070002861A (ko) * | 2005-06-30 | 2007-01-05 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080038101A (ko) | 2008-05-02 |
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