KR20100079916A - Method for fabricating semiconductor device - Google Patents

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KR20100079916A
KR20100079916A KR1020080138513A KR20080138513A KR20100079916A KR 20100079916 A KR20100079916 A KR 20100079916A KR 1020080138513 A KR1020080138513 A KR 1020080138513A KR 20080138513 A KR20080138513 A KR 20080138513A KR 20100079916 A KR20100079916 A KR 20100079916A
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spacer
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남상윤
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주식회사 하이닉스반도체
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    • G11C7/18—Bit line organisation; Bit line lay-out

Abstract

PURPOSE: A manufacturing method of the semiconductor device forms the storage node contact hole with forming the bit line. The mask process for the storage node contact is omitted. CONSTITUTION: The element isolation film(BL) is formed on the substrate. The active area having the element isolation film is reduction and longitudinal axis is defined. The landing plug contact is formed on the active area. The bit line is formed on the element isolation film. The storage node contact hole is formed in the active area upper part. The conducting material is in filled to the storage node contact hole and the storage node contact is formed.

Description

반도체 장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 스토리지 노드 콘택 형성시 마스크 공정을 생략하기 위한 비트라인 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a bit line manufacturing method for omitting a mask process when forming a storage node contact.

반도체 장치를 제작함에 있어 게이트패턴, 비트라인 및 캐패시터 등의 소정 공정이 진행된다. 이때, 캐패시터 형성공정에서 반도체 기판의 활성영역과 캐패시터를 연결하기 위해 스토리지 노드 콘택(Storage Node Contact)을 형성하고 있다.In fabricating a semiconductor device, predetermined processes such as gate patterns, bit lines, and capacitors are performed. In this case, a storage node contact is formed to connect the capacitor with the active region of the semiconductor substrate in the capacitor forming process.

스토리지 노드 콘택을 형성하기 위해서는 스토리지 노드 콘택용 마스크 공정이 필요하며, 이는 스토리지 노드 콘택 공정을 진행하기 위한 별도의 마스크 공정으로 제품개발 및 양산시, TAT를 연장시키는 요인이 된다.In order to form the storage node contact, a mask process for the storage node contact is required, which is a separate mask process for performing the storage node contact process, which is a factor for extending the TAT during product development and mass production.

또한, 스토리지 노드 콘택용 마스크 공정시 패턴이 쉬프트 되어 오정렬이 발생함으로써 발생하는 SNC2-SNC 브릿지 및 BL-SNC 오버래이 쉬프트(Overlay shift)에 의해, 스토리지 노드 콘택 식각 및 세정공정에서 게이트 패턴과 스토리지 노드 콘택 간에 자기정렬콘택 패일(Self Aligned Contact Fail)을 유발하거나, 소자 공 정에서 마진이 부족해지는 문제점이 있다. In addition, the gate pattern and the storage node in the storage node contact etching and cleaning process are performed by the SNC2-SNC bridge and BL-SNC overlay shift caused by misalignment caused by shifting of the pattern during the mask process for the storage node contact. There is a problem that causes a self aligned contact fail (Fail) between the contacts, or lack of margin in the device process.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지 노드 콘택용 마스크 공정을 생략할 수 있는 반도체 장치의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device, which can omit a mask process for storage node contacts.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 제조 방법은 기판에 소자분리막을 형성하여 단축 및 장축을 갖는 활성영역을 정의하는 단계; 상기 소자분리막 상부에 상기 활성영역의 장축방향을 가로지르면서, 양방향으로 돌출된 비트라인을 형성하는 단계; 상기 비트라인의 측벽에 비트라인 스페이서를 형성하여 활성영역 상부에 스토리지 노드 콘택홀을 정의하는 단계; 상기 스토리지 노드 콘택홀에 도전물질을 매립하여 스토리지 노드 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming an isolation layer on a substrate to define an active region having a short axis and a long axis; Forming a bit line protruding in both directions while crossing the major axis direction of the active region on the device isolation layer; Forming a bit line spacer on a sidewall of the bit line to define a storage node contact hole over an active region; And filling a conductive material in the storage node contact hole to form a storage node contact.

특히, 상기 비트라인을 형성하는 단계 전에, 상기 활성영역 상에 비트라인 콘택 부분 및 스토리지 노드 콘택 부분으로 구성되는 랜딩 플러그 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 한다.In particular, before the forming of the bit line, the method may further include forming a landing plug contact on the active region, the landing plug contact including a bit line contact portion and a storage node contact portion.

또한, 상기 양방향으로 돌출된 비트라인은, 상기 비트라인 콘택 부분에서 돌출부를 갖되, 상기 돌출부는 이웃하는 상기 비트라인과 브릿지 방지를 위해 일정 공간을 유지하는 두께로 형성되고, 상기 돌출부와 이웃하는 비트라인 간의 일정 공 간은 상기 비트라인 스페이서에 의해 절연되는 것을 특징으로 한다.In addition, the bidirectionally protruding bit line has a protrusion at the bit line contact portion, wherein the protrusion is formed to a thickness that maintains a predetermined space to prevent a bridge with the adjacent bit line, and the bit neighboring the protrusion The predetermined space between the lines is insulated by the bit line spacer.

또한, 상기 비트라인 스페이서는 질화막인 것을 특징으로 한다.In addition, the bit line spacer is characterized in that the nitride film.

또한, 상기 비트라인 스페이서를 형성하는 단계는, 상기 비트라인을 포함하는 전체구조의 단차를 따라 스페이서용 질화막을 형성하는 단계; 상기 스페이서용 질화막을 식각하여 상기 비트라인의 측벽에 잔류시키는 단계를 포함하는 것을 특징으로 한다.In addition, the forming of the bit line spacer may include forming a nitride film for the spacer along a step of the entire structure including the bit line; And etching the spacer nitride film to remain on the sidewall of the bit line.

상술한 본 발명의 반도체 장치의 제조 방법은 비트라인을 형성함과 동시에 스토리지 노드 콘택홀을 형성함으로써, 스토리지 노드 콘택용 마스크 공정을 생략하는 효과가 있다.The method of manufacturing the semiconductor device of the present invention described above has the effect of eliminating the mask process for the storage node contact by forming the bit line and the storage node contact hole.

이에 따라, 마스크 공정시 유발되는 SNC2-SNC 브릿지 및 BL-SNC 오버래이 쉬프트(Overlay shift)에 의한 게이트 패턴과 스토리지 노드 콘택 간에 자기정렬콘택 패일(Self Aligned Contact Fail)을 방지하는 효과가 있다. Accordingly, there is an effect of preventing a self aligned contact fail between the gate pattern and the storage node contact caused by the SNC2-SNC bridge and the BL-SNC overlay shift caused during the mask process.

또한, 제품의 수율 향상 및 공정 TAT를 단축시키는 효과가 있다.In addition, there is an effect of improving the yield of the product and shortening the process TAT.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 1은 본 발명의 실시예에 따른 반도체 장치의 비트라인 및 스토리지 노드 콘택을 나타내는 레이아웃도이다.1 is a layout diagram illustrating a bit line and a storage node contact of a semiconductor device according to an exemplary embodiment of the present invention.

도 1에 도시된 바와 같이, 기판에 소자분리막이 형성되어 장축 및 단축을 갖는 활성영역(Active)이 정의된다.As shown in FIG. 1, an isolation layer is formed on a substrate to define an active region having a long axis and a short axis.

그리고, 소자분리막 상부에 활성영역의 장축방향을 가로지르면서, 양방향으로 돌출된 비트라인(BL)이 형성된다. 도시되지는 않았으나, 비트라인(BL)이 형성되기 전에, 층간절연막 및 활성영역(Active)의 단축방향을 가로지르는 게이트 패턴 및 비트라인 콘택 부분 및 스토리지 노드 콘택 부분으로 구성되는 랜딩 플러그 콘택이 형성된다. A bit line BL protruding in both directions is formed on the device isolation layer while crossing the long axis direction of the active region. Although not shown, before the bit line BL is formed, a landing plug contact including a gate pattern and a bit line contact portion and a storage node contact portion that cross a short-direction direction of the interlayer insulating layer and the active region Active is formed. .

비트라인(BL)은 활성영역(Active)의 장축방향과 같은 방향으로, 활성영역(Active) 사이의 소자분리막 상부를 가로지르는 라인타입으로 형성하되, 비트라인 콘택(Bit Line Contact, BLC) 부분에서 양방향으로 돌출된 형태를 갖는다. 이때, 비트라인(BL)의 돌출부는 비트라인 콘택 부분에서 비트라인(BL)과 수직하게 양방향(활성영역(Active) 방향 및 소자분리막 방향)을 갖는다.The bit line BL is formed in the same direction as the long axis of the active area, and is formed in a line type that crosses the upper portion of the device isolation layer between the active areas, but at the bit line contact (BLC) part. It has a shape protruding in both directions. In this case, the protrusion of the bit line BL may have bidirectional directions (active region and device isolation layer direction) perpendicular to the bit line BL at the bit line contact portion.

특히, 비트라인(BL)의 돌출부는 이웃하는 비트라인(BL)과의 브릿지 방지를 위해 일정 공간을 유지하는 두께로 형성하되, 일정 공간은 비트라인 스페이서에 의해 매립되어 셀 간 고립시킬 수 있는 폭으로 형성된다.In particular, the protrusion of the bit line BL is formed to have a thickness maintaining a predetermined space to prevent bridges with neighboring bit lines BL, but the predetermined space is filled with a bit line spacer to isolate between cells. Is formed.

또한, 비트라인(BL)의 돌출부는 센싱마진(Sencing Margin) 확보, 즉 비트라인 캐패시턴스(BL Capacitance)를 최소화 시키는 방향에서 최적화 되는 두께로 형성하는 것이 바람직하다.In addition, the protrusion of the bit line BL may be formed to have a thickness optimized in the direction of securing a sensing margin, that is, minimizing the bit line capacitance.

또한, 비트라인(BL)의 돌출부와 이웃하는 비트라인(BL) 간의 일정 공간은 비트라인 스페이서에 의해 절연되어, 스토리지 노드 콘택 영역이 셀(Cell)간 고립되면서 비트라인(BL)이 형성됨과 동시에 활성영역 상부에 스토리지 노드 콘택홀이 형성된다. 이후, 스토리지 노드 콘택홀에 도전물질을 매립하여 스토리지 노드 콘택(SNC)을 형성한다. In addition, a predetermined space between the protruding portion of the bit line BL and the neighboring bit line BL is insulated by the bit line spacer, so that the bit line BL is formed while the storage node contact region is isolated between the cells. A storage node contact hole is formed above the active region. Thereafter, a conductive material is embedded in the storage node contact hole to form a storage node contact SNC.

위와 같이, 비트라인 콘택 부분에서 양방향으로 돌출된 라인타입의 비트라인을 형성함으로써, 각 비트라인 콘택에 양쪽으로 형성되는 스토리지 노드 콘택 영역이 셀간 고립되어, 스토리지 노드 콘택용 마스크 공정 없이 스토리지 노드 콘택홀을 형성할 수 있다. As described above, by forming a line-type bit line protruding in both directions from the bit line contact portion, the storage node contact regions formed on both sides of each bit line contact are isolated between cells, so that the storage node contact holes are not required without a mask process for storage node contacts. Can be formed.

따라서, 마스크 공정 생략에 따른 공정 마진 확보, 제품의 수율 향상 및 공정 TAT이 단축되는 효과가 있다.Therefore, the process margin is secured by omitting the mask process, the yield of the product is improved, and the process TAT is shortened.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 도 2a 내지 도 2c는 도 1을 I­I’방향에서 바라본 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. 2A to 2C are cross-sectional views of FIG. 1 as viewed from the direction I′I ′.

도 2a에 도시된 바와 같이, 기판(11)에 소자분리막(11B)을 형성하여 활성영역(11A, Active)을 정의한다. 기판(11)은 반도체 공정이 진행되는 반도체(실리콘) 기판이며, 소자분리막(11B)은 STI(Shallow Trench Isolation) 공정으로 형성하는 것이 바람직하다.As shown in FIG. 2A, the device isolation layer 11B is formed on the substrate 11 to define active regions 11A and active. The substrate 11 is a semiconductor (silicon) substrate undergoing a semiconductor process, and the device isolation film 11B is preferably formed by a shallow trench isolation (STI) process.

이어서, 기판(11) 상에 게이트 패턴(12)을 형성한다. 게이트 패턴(12)은 제1전극(12A), 제2전극(12B) 및 게이트 하드마스크(12C)의 적층구조로 형성된다. 제1 전극(12A)은 폴리실리콘전극이고, 제2전극(12B)은 금속 또는 금속실리사이드를 포함하되, 예컨대 금속은 텅스텐, 금속실리사이드는 텅스텐실리사이드를 포함할 수 있다.Subsequently, a gate pattern 12 is formed on the substrate 11. The gate pattern 12 is formed in a stacked structure of the first electrode 12A, the second electrode 12B, and the gate hard mask 12C. The first electrode 12A is a polysilicon electrode, and the second electrode 12B may include a metal or metal silicide, for example, the metal may include tungsten, and the metal silicide may include tungsten silicide.

이어서, 게이트 패턴(12)의 측벽에 게이트 스페이서(13)를 형성한다. 게이트 스페이서(13)는 게이트 패턴(12)의 측벽을 보호하기 위한 것으로, 절연막으로 형성하되 질화막으로 형성하는 것이 바람직하다.Subsequently, the gate spacer 13 is formed on the sidewall of the gate pattern 12. The gate spacer 13 is to protect sidewalls of the gate pattern 12. The gate spacer 13 is formed of an insulating film, but preferably formed of a nitride film.

이어서, 게이트 패턴(12) 사이를 매립하는 제1층간절연막(14)을 형성한다. 제1층간절연막(14)은 게이트 패턴(12) 간의 절연 및 상부층 간의 절연을 위한 것으로 산화막으로 형성하는 것이 바람직하다.Subsequently, a first interlayer insulating film 14 is formed to fill the gate patterns 12. The first interlayer insulating film 14 is for insulating between the gate patterns 12 and for insulating between upper layers, and is preferably formed of an oxide film.

이어서, 제1층간절연막(14)을 식각하여 게이트 패턴(12) 사이의 기판(11) 즉, 활성영역(11A)을 오픈시킨다. Subsequently, the first interlayer insulating layer 14 is etched to open the substrate 11, that is, the active region 11A, between the gate patterns 12.

이어서, 기판(11) 상에 도전물질을 매립하여 랜딩 플러그 콘택(15, Landing Plug Contact)을 형성한다. 랜딩 플러그 콘택(15)은 활성영역(11A)과 상부층을 연결하기 위한 것으로, 가운데는 비트라인 콘택(Bit Line Contact)과 연결되며, 비트라인 콘택과 연결되는 랜딩 플러그 콘택(15)의 양쪽 옆은 스토리지 노드 콘택(Storage Node Contact)과 연결된다. 랜딩 플러그 콘택(15)은 기판(11) 상에 게이트 패턴(12) 사이를 매립하는 도전물질을 형성한 후, 게이트 하드마스크(12C)의 표면이 드러나는 타겟으로 평탄화하여 형성한다.Subsequently, a conductive material is embedded on the substrate 11 to form a landing plug contact 15. The landing plug contact 15 is for connecting the active region 11A and the upper layer. The landing plug contact 15 is connected to the bit line contact in the middle and the sides of the landing plug contact 15 connected to the bit line contact. It is connected to a storage node contact. The landing plug contact 15 is formed by forming a conductive material filling the gap between the gate patterns 12 on the substrate 11 and then planarizing the target with the surface of the gate hard mask 12C exposed.

이어서, 게이트 패턴(12)을 포함하는 전체구조 상에 제2층간절연막(16)을 형성한다. 제2층간절연막(16)은 게이트 패턴(12)과 상부층 간의 절연을 위한 것으로, 절연막으로 형성하되, 산화막으로 형성하는 것이 바람직하다.Subsequently, a second interlayer insulating film 16 is formed on the entire structure including the gate pattern 12. The second interlayer insulating film 16 is for insulating between the gate pattern 12 and the upper layer. The second interlayer insulating film 16 is formed of an insulating film, but preferably an oxide film.

또 다른 실시예로, 제2층간절연막(16)을 형성하지 않고, 비트라인 등의 후속 공정을 진행할 수 있다.In another embodiment, a subsequent process such as a bit line may be performed without forming the second interlayer insulating film 16.

이어서, 제2층간절연막(16) 상에 비트라인(17, BL)을 형성한다. 비트라인(17)은 배리어메탈(17A), 금속전극(17B) 및 비트라인 하드마스크(17C)의 적층구조로 형성된다. 예컨대, 금속전극(17B)은 텅스텐을 포함한다.Subsequently, the bit lines 17 and BL are formed on the second interlayer insulating film 16. The bit line 17 is formed of a stacked structure of the barrier metal 17A, the metal electrode 17B, and the bit line hard mask 17C. For example, the metal electrode 17B includes tungsten.

비트라인(17)은 도 1의 레이아웃에서와 같이 비트라인 콘택부분에서 양방향으로 돌출되도록 형성된다. 이때, 비트라인(17)의 돌출부와 이웃하는 비트라인(17) 간의 간격은 브릿지(Bridge) 방치를 위해 일정 공간이 유지되도록 하며, 일정 공간은 후속 스페이서용 질화막(18)에 의해 매립되어 셀 간 고립시킬 수 있는 폭으로 형성된다.The bit line 17 is formed to protrude in both directions from the bit line contact portion as in the layout of FIG. At this time, the interval between the protrusion of the bit line 17 and the neighboring bit line 17 allows a predetermined space to be maintained for leaving the bridge, and the predetermined space is buried by the nitride film 18 for subsequent spacers to inter-cell. It is formed in a width that can be isolated.

이어서, 비트라인(17)을 포함하는 전체구조의 단차를 따라 스페이서용 질화막(18)을 형성한다. 스페이서용 질화막(18)은 비트라인(17)의 측벽 보호 및 이웃하는 비트라인(17) 간의 절연역할을 위한 것이며, 또한 비트라인(17)의 돌출부에 의해 후속 스토리지 노드 콘택을 셀 간 고립시키기 위한 역할을 한다.Subsequently, the nitride film 18 for spacers is formed along the level difference of the entire structure including the bit line 17. The nitride film 18 for the spacer is for protecting the sidewalls of the bitline 17 and for insulating role between neighboring bitlines 17 and also for isolating subsequent storage node contacts between cells by protrusions of the bitlines 17. Play a role.

도 2b에 도시된 바와 같이, 스페이서용 질화막(18, 도 2b 참조)을 식각하여 비트라인(17)의 측벽에 잔류하는 비트라인 스페이서(18A)를 형성한다. 스페이서용 질화막(18, 도 2b 참조)의 식각공정은 랜딩 플러그 콘택(15)이 드러나는 타겟으로 진행하는 것이 바람직하다.As shown in FIG. 2B, the spacer nitride film 18 (see FIG. 2B) is etched to form the bit line spacer 18A remaining on the sidewall of the bit line 17. The etching process of the spacer nitride film 18 (refer to FIG. 2B) preferably proceeds to the target where the landing plug contact 15 is exposed.

이때, 제2층간절연막(16)이 형성되지 않는 경우는 질화막 식각공정만을 이용 하여 식각을 진행하며, 제2층간절연막(16)이 형성되는 경우는 제2층간절연막(16)이 드러나는 시점에서 식각가스를 조절하여 비트라인 하드마스크(17C) 및 비트라인 스페이서(18A)의 손실없이 제2층간절연막(16)만 선택적으로 식각되도록 예컨대, 제2층간절연막(16)이 산화막인 경우, 질화막과 산화막 간의 선택비가 좋은 식각가스를 사용하여 식각을 진행한다.In this case, when the second interlayer insulating layer 16 is not formed, etching is performed using only a nitride film etching process. When the second interlayer insulating layer 16 is formed, the etching is performed when the second interlayer insulating layer 16 is exposed. For example, in the case where the second interlayer insulating film 16 is an oxide film so that only the second interlayer insulating film 16 is selectively etched without loss of the bit line hard mask 17C and the bit line spacer 18A, the nitride film and the oxide film The etching process is performed using an etching gas having a good selectivity.

비트라인 스페이서(18A)가 비트라인(17)의 측벽에 그대로 잔류하여 이웃하는 비트라인(17) 간에 절연역할을 하며, 비트라인(17)의 돌출부에 의해 셀 간 고립되어 랜딩 플러그 콘택(15) 중 스토리지 노드 콘택 영역을 오픈시키는 스토리지 노드 콘택홀(19, Storage Node Contact Hole)을 형성한다.The bit line spacers 18A remain on the sidewalls of the bit lines 17 to insulate the neighboring bit lines 17, and are isolated between cells by the protrusions of the bit lines 17, so that the landing plug contacts 15 are separated. A storage node contact hole 19 for opening a storage node contact region is formed.

도 2c에 도시된 바와 같이, 스토리지 노드 콘택홀(19)에 도전물질을 매립하여 스토리지 노드 콘택(20)을 형성한다. 도전물질은 랜딩 플러그 콘택(15)과 동일한 물질로 형성할 수 있으며, 예컨대 폴리실리콘을 포함한다.As illustrated in FIG. 2C, a conductive material is filled in the storage node contact hole 19 to form the storage node contact 20. The conductive material may be formed of the same material as the landing plug contact 15 and includes, for example, polysilicon.

후속 공정으로, 스토리지 노드 콘택(20)을 포함하는 전체구조 상에 SNC2 형성 공정을 진행할 수 있다.In a subsequent process, the SNC2 forming process may be performed on the entire structure including the storage node contacts 20.

위와 같이, 본 발명은 스토리지 노드 콘택용 마스크 공정 없이 비트라인(17) 형성과 동시에 스토리지 노드 콘택홀(19)을 형성함으로써, 별도의 마스크 공정을 생략하여 공정마진을 확보하는 효과가 있다. 또한, 마스크 공정시 유발되는 SNC2-SNC 브릿지 및 BL-SNC 오버래이 쉬프트(Overlay shift)에 의한 게이트 패턴과 스토리지 노드 콘택 간에 자기정렬콘택 패일(Self Aligned Contact Fail)을 방지하는 효과가 있다. As described above, according to the present invention, the storage node contact hole 19 is formed at the same time as the bit line 17 is formed without the storage node contact mask process, thereby eliminating a separate mask process to secure a process margin. In addition, there is an effect of preventing a Self Aligned Contact Fail between the gate pattern and the storage node contact caused by the SNC2-SNC bridge and the BL-SNC overlay shift caused during the mask process.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 본 발명의 실시예에 따른 반도체 장치의 비트라인 및 스토리지 노드 콘택을 나타내는 레이아웃도,1 is a layout diagram illustrating a bit line and a storage node contact of a semiconductor device according to an embodiment of the present invention;

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요한 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 기판 12 : 게이트 패턴11: substrate 12: gate pattern

15 : 랜딩 플러그 콘택 17 : 비트라인15 landing plug contact 17 bit line

18A : 비트라인 스페이서 19 : 스토리지 노드 콘택홀18A: Bitline spacer 19: Storage node contact hole

20 : 스토리지 노드 콘택20: Storage Node Contact

Claims (7)

기판에 소자분리막을 형성하여 단축 및 장축을 갖는 활성영역을 정의하는 단계;Forming an isolation layer on the substrate to define an active region having a short axis and a long axis; 상기 소자분리막 상부에 상기 활성영역의 장축방향을 가로지르면서, 양방향으로 돌출된 비트라인을 형성하는 단계;Forming a bit line protruding in both directions while crossing the major axis direction of the active region on the device isolation layer; 상기 비트라인의 측벽에 비트라인 스페이서를 형성하여 활성영역 상부에 스토리지 노드 콘택홀을 정의하는 단계; 및Forming a bit line spacer on a sidewall of the bit line to define a storage node contact hole over an active region; And 상기 스토리지 노드 콘택홀에 도전물질을 매립하여 스토리지 노드 콘택을 형성하는 단계Filling a conductive material in the storage node contact hole to form a storage node contact 를 포함하는 반도체 장치의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 비트라인을 형성하는 단계 전에,Before forming the bit line, 상기 활성영역 상에 비트라인 콘택 부분 및 스토리지 노드 콘택 부분으로 구성되는 랜딩 플러그 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.Forming a landing plug contact on the active region, the landing plug contact comprising a bit line contact portion and a storage node contact portion. 제2항에 있어서,The method of claim 2, 상기 양방향으로 돌출된 비트라인은,The bit line protruding in both directions, 상기 비트라인 콘택 부분에서 돌출부를 갖는 반도체 장치의 제조 방법.And a protrusion at the bit line contact portion. 제3항에 있어서,The method of claim 3, 상기 돌출부는 이웃하는 상기 비트라인과 브릿지 방지를 위해 일정 공간을 유지하는 두께로 형성되는 반도체 장치의 제조 방법.And the protrusion is formed to a thickness maintaining a predetermined space to prevent the adjacent bit line and the bridge. 제4항에 있어서,The method of claim 4, wherein 상기 돌출부와 이웃하는 비트라인 간의 일정 공간은 상기 비트라인 스페이서에 의해 절연되는 반도체 장치의 제조 방법.The predetermined space between the protrusion and the adjacent bit line is insulated by the bit line spacer. 제1항에 있어서,The method of claim 1, 상기 비트라인 스페이서는 질화막인 반도체 장치의 제조 방법.And the bit line spacer is a nitride film. 제6항에 있어서,The method of claim 6, 상기 비트라인 스페이서를 형성하는 단계는,Forming the bit line spacers, 상기 비트라인을 포함하는 전체구조의 단차를 따라 스페이서용 질화막을 형성하는 단계; 및Forming a nitride film for a spacer along a step of the entire structure including the bit line; And 상기 스페이서용 질화막을 식각하여 상기 비트라인의 측벽에 잔류시키는 단계를 포함하는 반도체 장치의 제조 방법.And etching the spacer nitride film to remain on sidewalls of the bit line.
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