KR20100079779A - 반도체 소자의 설계 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 설계 방법을 제공하는 데 있다. 이 방법은, 라이브러리를 배치하는 단계와, 금속층의 라이브러리를 연결하는 단계와, 금속층에 광 근접 보정을 적용하는 단계 및 광 근접 보정이 적용된 금속층에 콘텍층의 오러랩 마진을 증가시키기 위한 확장 패턴을 생성하고 머지하는 단계를 구비하는 것을 특징으로 한다. 조그 패턴에 의한 광 근접 보정(OPC)의 에러 즉, 핀치나 브릿지 발생율을 줄일 수 있는 동시에, 금속층과 콘텍 및/또는 비아 홀간의 오버랩 마진을 확보할 수 있고, 조그에 의한 OPC 런 타임 지연을 방지할 수 있어, 이 런 타임을 줄일 수 있는 효과를 갖는다.
반도체 소자의 설계, 금속층, 콘텍층, 비아층, 광 근접 보정(OPC:Optical Proximity Correction)

Description

반도체 소자의 설계 방법{Method for designing semiconductor device}
본 발명은 반도체 소자의 설계 방법에 관한 것으로서, 특히 금속층(metal layer)과 콘텍(contact) 및/또는 비아(via)의 설계를 포함하는 반도체 소자의 설계 방법에 관한 것이다.
이하, 일반적인 반도체 소자의 설계 방법에 대해 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 1a 내지 도 1c들은 일반적인 반도체 소자의 설계 방법을 설명하기 위한 도면들이다.
도 1a에 도시된 바와 같이 먼저 금속 라인(metal line)(10)이 설계된다.
일반적인 금속층의 설계 방법에 의하면, 콘텍 및/또는 비아의 오버랩(overlap) 마진(margin)을 향상시키기 위해, 콘텍 및/또는 비아 홀 패턴(20)의 주변에서 도 1b에 도시된 같이 일정 길이분의 금속 패드(metal pad)(30)를 이용하여 콘텍 및/또는 비아를 감싼다. 이후, 도 1c에 도시된 바와 같이 금속 패드(30)를 삽입한다. 여기서, 콘텍은 반도체 소자의 하부 구조물 예를 들면 트랜지스터의 게이트들을 금속층에 연결하는 역할을 하고, 비아는 금속층들을 서로 연결하는 역할 을 한다.
도 2는 도 1c에 도시된 도면을 확대 도시한 도면이다. 참조부호 40은 42의 현상을 보이는 실제 사진이다.
그러나, 전술한 바와 같이 생성된 금속 패드(30)는 기존에 설계된 금속 라인(10)과 결합하여 조그 패턴(Jog Pattern)을 만들어낸다. 여기서, 조그 패턴이란, 작은 엣지(Small Edge)로서, 사진 공정(photo process)의 특성상 정의(define)되지 않는 영역에 대해 광 근접 보정(OPC:Optical Proximity Correction)을 수행하면 OPC가 과도하게 수행되므로, 일반적으로 OPC를 수행하지 않는 영역이다. 조그 크기(jog size)는 최소 조각(minimum Fragment) 이하의 크기로 구성된 엣지(Edge)로 구분된다. 조그 패턴은 OPC를 수행함에 있어 핀치(pinch)나 브릿지(bridge) 등을 유발(42)하게 하는 원인이 되는 문제점을 갖는다.
결국, 금속층을 설계하는 데 있어, 금속층과 콘택 및/또는 비아 홀의 오버랩 마진을 확보하기 위해 일반적으로 사용되는 방법은, 홀 패턴 영역을 추출(extraction)하여 금속 패드(30)를 덧붙이는 방식이었다. 그러나 이러한 방식은 금속층의 OPC를 수행함에 있어, 조그 패턴에 의한 과도한 OPC 혹은 부정확한 OPC가 수행되어, 런 타임(Runtime)과 정밀도(Accuracy)에 악영향을 미치는 문제점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는, 광 근접 보정의 에러율을 줄이고 금속층과 콘텍 및/또는 비아 홀 패턴의 오버랩 마진을 향상시킬 수 있는 금속층의 광 근접 보정을 포함하는 반도체 소자의 설계 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 설계 방법은, 라이브러리를 배치하는 단계와, 상기 금속층의 라이브러리를 연결하는 단계와, 상기 금속층에 광 근접 보정을 적용하는 단계 및 상기 광 근접 보정이 적용된 금속층에 상기 콘텍층의 오러랩 마진을 증가시키기 위한 확장 패턴을 생성하고 머지하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 반도체 소자의 설계 방법은 조그 패턴에 의한 광 근접 보정(OPC)의 에러 즉, 핀치나 브릿지 발생율을 줄일 수 있는 동시에, 금속층과 콘텍 및/또는 비아 홀간의 오버랩 마진을 확보할 수 있고, 조그에 의한 OPC 런 타임 지연을 방지할 수 있어, 이 런 타임을 줄일 수 있는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 반도체 소자의 설계 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3은 본 발명의 실시예에 의한 반도체 소자의 설계 방법을 설명하기 위한 플로우차트이다.
먼저, 금속층(metal Layer)을 설계하는 데 있어, 금속층과 콘택(contact)(층) 및/또는 비아 홀(via hole)을 오버 랩(overlap)한다. 이 과정에서, 금속 라인(metal Line)의 중앙으로 콘택 및/또는 비아 홀을 배열함에 있어서, 제50 내지 제130 단계들을 다음과 같이 수행한다. 이하, 콘텍에 대해서만 설명하지만 비아 홀에 대해서도 콘텍과 동일한 설계 방법을 적용할 수 있다.
도 4a 내지 도 4d들은 도 3에 도시된 각 단계에서 수행된 결과를 나타내는 설계 도면들이다. 즉, 이들 도면들은 조그(jog)에 의한 광 근접 보정(OPC:Optical Proximity Correction) 에러 방지 및 콘택 오버랩 마진(overlap margin) 확보를 위한 본 발명에 의한 반도체 소자의 설계 방법(scheme)를 나타낸다.
도 4a에 도시된 바와 같이 제50 및 제70 단계들을 수행하여 금속층을 설계한다. 여기서, 참조부호 60은 콘텍층을 나타내고, 61은 금속 라인을 나타낸다.
즉, 폴리층(Poly layer)과 동시에 필요한 콘텍층을 배열한다(제50 단계).
제50 단계 후에, 폴리층, 콘텍층 및 금속층의 라이브러리(librar)를 배치한다(제70 단계).
제70 단계 후에, 금속층의 라이브러리를 연결한다(제90 단계).
제90 단계 후에, 금속층에 광 근접 보정을 적용한다(제110 단계).
도 5는 도 3에 도시된 제110 단계에 대한 본 발명의 실시예(110A)를 설명하기 위한 플로우차트이다.
도 5를 참조하면, 도 3에 도시된 제110 단계의 설계 구성 방법은 다음과 같 다.
먼저, 제112 내지 제118 단계들을 수행하여 금속층에 대한 OPC를 수행한다. 제118 단계를 수행한 결과는 도 4b에 도시된 바와 같다. 도 4b에 도시된 참조부호 119는 OPC가 된 상태를 나타낸다.
제90 단계 후에, 금속층을 연결하도록 자동 라우팅(autorouting)(Placement & Rout)을 실시한다(제112 단계).
제112 단계 후에, 금속층의 배선 연결을 위한 콘택층을 배치한다(제114 단계). 이때, 본 발명에 의하면, 금속층과 콘택층간의 오버랩 마진 향상을 위한 콘택층의 추출(extraction)을 실시하지 않는다.
제114 단계 후에, 금속층의 배선에 대하여 콘텍 커버리지 체크(Contact Coverage check)를 수행하여, 콘택층이 금속층에 의해 완전히 덮이지 않은 경우, 완전히 덮이지 않은 콘택층 부분을 템프(temp)층으로서 저장한다(제116 단계).
제116 단계 후에, 제114 단계에 대한 광 근접 보정을 진행한다(제118 단계). 즉, 콘택층의 배치에 대한 광 근접 보정을 진행한다. 여기서, 광 근접 보정이 제대로 수행되지 않았다면 광 근접 보정을 다시 수행한다.
그러나, 광 근접 보정이 제대로 수행되었다면, 도 4c에 도시된 바와 같이, 제120 단계들을 수행하여 콘텍층을 체크하고 완전히 덮이지 않은 콘택층을 위한 크기화(sizing)를 진행한다. 도 4c에 도시된 부분들(121 및 123)을 보면, 금속층에 의해 완전히 덮이지 않은 콘택층(160)을 볼 수 있다. 참조부호 162는 콘택층(160)의 주변에 금속층이다.
즉, 제116 단계 후에, 광 근접 보정이 종료된 금속층에 콘텍층의 저장된 부분 즉, 템프층들을 삽입한다(제120 단계). 이때, 금속층과 저장된 콘택층의 부분은 같은 층으로 삽입하도록 한다.
제120 단계에서, 콘택층의 오버랩 마진을 위해, 공정상의 오버래이 마진을 고려하여 크기화를 실시하여 삽입하도록 한다. 또한, 크기화의 룰(sizing rule)은 공정에 의존(dependency)한다.
제120 단계 후에, 도 4d에 도시된 바와 같이 머지(merge)된 층을 출력(output)한다(제122 단계). 도 4d에 도시된 부분들(121 및 123)을 보면, 금속층에 의해 완전히 덮이지 않은 콘택층(160)을 볼 수 있다. 참조부호 162는 콘택층(160)의 주변에 금속층이다.
한편, 제110 단계 후에, 광 근접 보정이 적용된 금속층에 콘텍층의 오러랩 마진을 증가시키기 위한 확장 패턴(extension pattern)을 생성하고 머지(merge)한다(제130 단계).
결국, 도 3을 참조하면, 본 발명에 의한 반도체 소자의 설계 방법에 의하면, 금속층의 설계 및 OPC를 진행할 때, 콘택 오버랩 부분의 금속층의 추출을 OPC 후에 수행함을 알 수 있다.
도 6은 본 발명에 의한 반도체 소자의 설계 방법에 의해 시뮬레이션된 결과를 나타내는 도면이다.
도 6을 참조하면, 본 발명에 의한 반도체 소자의 설계 방법의 타겟(target)(200)과 시뮬레이션 결과(202)를 볼 수 있다. 도 2에 도시된 일반적인 반도체 소자의 설계 방법과 비교할 때 시뮬레이션 결과(202)가 매우 양호함을 알 수 있다.
결국, 전술한 본 발명에 의한 반도체 소자의 설계 방법은 조그 패턴(jog pattern)을 만들지 않고 OPC를 진행한 후에, 콘택 홀 및/또는 비아 홀과 오버 랩되는 부분의 금속층을 확장하여 오버 랩 마진을 확보할 수 있다. 따라서, 일반적인 반도체 소자의 제조 방법에 의할 경우 대두된 OPC 에러를 방지할 수 있으면서 의도했던 설계를 공정에서 확보할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 내지 도 1c들은 일반적인 반도체 소자의 설계 방법을 설명하기 위한 도면들이다.
도 2는 도 1c에 도시된 도면을 확대 도시한 도면이다.
도 3은 본 발명의 실시예에 의한 반도체 소자의 설계 방법을 설명하기 위한 플로우차트이다.
도 4a 내지 도 4d들은 도 3에 도시된 각 단계에서 수행된 결과를 나타내는 설계 도면들이다.
도 5는 도 3에 도시된 제110 단계에 대한 본 발명의 실시예를 설명하기 위한 플로우차트이다.
도 6은 본 발명에 의한 반도체 소자의 설계 방법에 의해 시뮬레이션된 결과를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
60 : 콘텍 61 : 금속 라인
119 : OPC가 수행된 상태

Claims (3)

  1. 폴리층과 동시에 필요한 콘텍층을 배열하고, 상기 폴리층, 상기 콘텍층 및 금속층의 라이브러리를 배치하는 단계;
    상기 금속층의 라이브러리를 연결하는 단계;
    상기 금속층에 광 근접 보정을 적용하는 단계; 및
    상기 광 근접 보정이 적용된 금속층에 상기 콘텍층의 오러랩 마진을 증가시키기 위한 확장 패턴을 생성하고 머지하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 설계 방법.
  2. 제1 항에 있어서, 상기 금속층에 광 근접 보정을 적용하는 단계는
    상기 금속층을 연결하도록 자동 라우팅을 실시하는 단계;
    상기 금속층의 배선 연결을 위한 상기 콘택층을 배치하는 단계;
    상기 금속층의 배선에 대해 콘텍 커버리지 체크를 수행하여, 상기 금속층에 의해 완전히 덮이지 않은 상기 콘텍층의 부분을 저장하는 단계;
    상기 콘택층의 배치에 대한 광 근접 보정을 진행하는 단계; 및
    상기 광 근접 보정이 종료된 상기 금속층에 상기 콘텍층의 상기 저장된 부분들을 삽입하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 설계 방법.
  3. 제2 항에 있어서, 공정상의 오버래이 마진을 고려하면서 크기화를 실시하여 상기 금속층에 상기 부분들을 삽입하고, 상기 크기화의 룰은 공정에 의존하는 것을 특징으로 하는 반도체 소자의 설계 방법.
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