JP2017092299A - Thin film transistor - Google Patents
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Abstract
Description
本発明は、薄膜トランジスタに係り、例えば液晶表示装置に適用可能な薄膜トランジスタに関する。 The present invention relates to a thin film transistor, for example, a thin film transistor applicable to a liquid crystal display device.
近年、酸化物半導体をチャネル層に用いた薄膜トランジスタ（酸化物ＴＦＴ）の開発が盛んに行われている。中でも、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体材料（ＩＧＺＯ）をチャネル層に用いたＴＦＴは、アクティブマトリクス型液晶ディスプレイに採用された製品化事例もあり、現在最も主流の酸化物半導体材料と言える。 In recent years, thin film transistors (oxide TFTs) using an oxide semiconductor for a channel layer have been actively developed. Among them, TFTs using an oxide semiconductor material (IGZO) containing indium (In), gallium (Ga), and zinc (Zn) for the channel layer are also examples of commercialization adopted for active matrix liquid crystal displays. It can be said that it is the most mainstream oxide semiconductor material.
酸化物半導体は還元性の環境に触れると容易に還元され、酸化物半導体素子の特性に影響することが知られている。例えば、酸化物半導体が酸化される傾向の環境では、ＴＦＴの伝達特性が正の方向にシフトし、酸化物半導体が還元される傾向の環境では、ＴＦＴの伝達特性が負の方向にシフトする。 It is known that an oxide semiconductor is easily reduced when exposed to a reducing environment and affects the characteristics of the oxide semiconductor element. For example, in an environment where the oxide semiconductor tends to be oxidized, the TFT transfer characteristics shift in the positive direction, and in an environment where the oxide semiconductor tends to be reduced, the TFT transfer characteristics shift in the negative direction.
逆スタガ型の酸化物ＴＦＴを例にすると、ゲート絶縁膜上に酸化物半導体を積層するので、この界面の環境が還元傾向か酸化傾向かで、伝達特性（ゲート電圧とドレイン電流との関係）が大きく左右される。 Taking an inverted staggered type oxide TFT as an example, an oxide semiconductor is stacked on the gate insulating film, so the transfer environment (relationship between gate voltage and drain current) depends on whether the interface environment is reducing or oxidizing. Is greatly affected.
伝達特性は、ゲート電圧が０Ｖの時にドレイン電流が例えば１ｎＡ以下と小さい、いわゆるノーマリーオフと呼ばれる特性に近付くように制御されることが望ましい。先に述べたように、酸化物半導体は還元されやすいため、ノーマリーオン特性に容易に陥りやすい。つまり、酸化物半導体と絶縁膜との界面が酸化傾向になるように形成することが、伝達特性を制御するために重要となる。 The transfer characteristic is desirably controlled so as to approach a so-called normally-off characteristic in which the drain current is small, for example, 1 nA or less when the gate voltage is 0V. As described above, an oxide semiconductor is easily reduced, and thus easily falls into a normally-on characteristic. That is, it is important to control the transfer characteristics so that the interface between the oxide semiconductor and the insulating film has an oxidation tendency.
従って、酸化物半導体と積層を成す絶縁膜は、酸化物を主成分とする膜であることが好ましいことは容易に想像される。現実には、生産性や加工性を考慮すれば、酸化シリコンを主成分とする（以下ＳｉＯｘ系）膜がより良い選択肢となる。 Therefore, it is easily imagined that the insulating film which is stacked with the oxide semiconductor is preferably a film containing an oxide as a main component. In reality, considering productivity and workability, a film containing silicon oxide as a main component (hereinafter referred to as SiOx system) is a better option.
ＴＦＴのようなジャイアントマイクロエレクトロニクスの分野では、ＳｉＯｘ系の成膜には物理蒸着法（ＰＶＤ：Physical Vapor Deposition）、化学蒸着法（ＣＶＤ：Chemical Vapor Deposition）のどちらも用いられるが、一般にＰＶＤでは緻密な絶縁膜を得るのが難しいことから、ＣＶＤ成膜を用いるのが主流となっている。 In the field of giant microelectronics such as TFT, both physical vapor deposition (PVD) and chemical vapor deposition (CVD) are used for SiOx film formation. Since it is difficult to obtain an insulating film, the CVD film is mainly used.
ＳｉＯｘ系のＣＶＤ成膜には、例えば、モノシラン、又はＴＥＯＳ（tetraethyl orthosilicate）などの原料ガスと、酸素（Ｏ２）、又は亜酸化窒素（Ｎ２Ｏ）などの酸化剤ガスとが用いられる。 For SiOx-based CVD film formation, for example, a source gas such as monosilane or TEOS (tetraethyl orthosilicate) and an oxidant gas such as oxygen (O 2 ) or nitrous oxide (N 2 O) are used.
しかし、こうした原料ガスは構成元素に水素を含むため、堆積されるＳｉＯｘ系膜の中にも水素が取り込まれる。これに無策に酸化物半導体を積層すると、ＳｉＯｘ系膜中の水素の存在で還元傾向の界面が形成されてしまう恐れがある。あるいは既に形成済みの酸化物半導体に、これらの原料ガスを用いてＳｉＯｘ系膜を積層する場合は、原料ガスから解離した水素で酸化物半導体が還元されてしまう恐れがある。従って、酸化物半導体と界面を成す絶縁膜は、できる限り含有水素が少ないＳｉＯｘ系膜であることが望ましい。 However, since such a source gas contains hydrogen as a constituent element, hydrogen is also taken into the deposited SiOx-based film. If an oxide semiconductor is laminated inadvertently, there is a possibility that an interface having a tendency to reduce is formed due to the presence of hydrogen in the SiOx-based film. Alternatively, in the case where an SiOx-based film is stacked on an already formed oxide semiconductor using these source gases, the oxide semiconductor may be reduced by hydrogen dissociated from the source gas. Therefore, the insulating film that forms an interface with the oxide semiconductor is desirably a SiOx-based film that contains as little hydrogen as possible.
一般的に、含有水素が少ない膜を堆積させるには、水素を含む原料ガスを減らし、酸化剤ガスを増やす方向のガス流量比にすれば良い。ただし、原料ガスを減らすわけであるから、成膜は遅くなり、生産性が低下するという問題がある。 In general, in order to deposit a film containing a small amount of hydrogen, a gas flow rate ratio in a direction in which the source gas containing hydrogen is reduced and the oxidant gas is increased may be used. However, since the raw material gas is reduced, there is a problem that the film formation is delayed and the productivity is lowered.
また、こうした方法でＣＶＤ成膜されたＳｉＯｘ系膜はアモルファスであるため、欠陥が水素で塞がれることによって膜品質が保たれていると考えられる。従って、極端に含有水素が少なくなる成膜条件にすることは、水素で塞がれない欠陥が多く残り、低品質な絶縁膜になる恐れがある。 In addition, since the SiOx-based film formed by CVD by such a method is amorphous, it is considered that the film quality is maintained by the defect being plugged with hydrogen. Therefore, if the film formation conditions are such that the amount of hydrogen contained is extremely small, there are many defects that cannot be blocked by hydrogen, which may result in a low-quality insulating film.
しかし、こうした低品質な絶縁膜を用いて素子を作製すると、欠陥が多いことが原因で所望の電気特性が得られなかったり、絶縁耐圧に乏しかったり、バリア性が悪いことで信頼性に乏しかったりする。 However, when an element is manufactured using such a low-quality insulating film, desired electrical characteristics cannot be obtained due to many defects, insulation withstand voltage is poor, or reliability is poor due to poor barrier properties. To do.
そこで、ＳｉＯｘ系膜と、既にアモルファスシリコンＴＦＴ液晶ディスプレイなどで採用され、必要十分な品質が実証されているシリコン窒化物を主成分とする（以下ＳｉＮｘ系)膜と、品質が不十分なＳｉＯｘ膜とを組み合わせることで、酸化物半導体に対して還元性の環境は保ちつつ、界面を含めた絶縁膜全体として品質を確保する構成が提案されている。 Therefore, a SiOx film, a silicon nitride film (hereinafter, SiNx film) mainly composed of silicon nitride, which has already been used in amorphous silicon TFT liquid crystal displays and has been proved to have a necessary and sufficient quality, and an insufficient quality SiOx film. In combination with the above, a configuration has been proposed in which the quality of the entire insulating film including the interface is ensured while maintaining a reducing environment for the oxide semiconductor.
特許文献１では、ＳｉＮｘ系膜とＳｉＯｘ系膜とを積層する構成が提案されている。ボトムゲート絶縁膜として用いるならば、ゲート電極側にＳｉＮｘ系膜を成膜し、酸化物半導体側にはＳｉＯｘ系膜を成膜することで、酸化物半導体が還元されるのを防止する。 Patent Document 1 proposes a configuration in which a SiNx-based film and a SiOx-based film are stacked. When used as a bottom gate insulating film, a SiNx-based film is formed on the gate electrode side and a SiOx-based film is formed on the oxide semiconductor side to prevent the oxide semiconductor from being reduced.
特許文献２では、酸化窒化シリコンを主成分とし、膜厚方向に含有酸素が濃度勾配を持つ絶縁膜が提案されている。ボトムゲート絶縁膜として用いるならば、ゲート電極側からＳｉＮｘ寄りの組成になるガス流量比で成膜を開始し、成膜を継続しながら、徐々にＳｉＯｘ寄りの組成になるガス流量比に変えていくことで、膜厚方向に含有酸素の濃度勾配がついた絶縁膜を作製する。つまり、酸化物半導体側をＳｉＯｘ系膜にすることで、酸化物半導体が還元されるのを防止する。 Patent Document 2 proposes an insulating film containing silicon oxynitride as a main component and containing oxygen having a concentration gradient in the film thickness direction. If used as a bottom gate insulating film, film formation is started from the gate electrode side at a gas flow rate ratio that becomes a composition close to SiNx, and the film flow rate is gradually changed to a gas flow ratio that becomes a composition close to SiOx while continuing the film formation. Thus, an insulating film having a concentration gradient of oxygen contained in the film thickness direction is manufactured. That is, the oxide semiconductor is prevented from being reduced by making the oxide semiconductor side a SiOx-based film.
しかし、これらの方法でＣＶＤ成膜されるＳｉＮｘ系膜もアモルファスであり、欠陥が水素で塞がれることによって膜品質が保たれているのは同様である。また、ＳｉＮｘ系膜は、より還元性の強い雰囲気で成膜されるのが一般的であるため、ＳｉＯｘ系膜よりも多量に水素を含むのが普通である。 However, the SiNx-based film formed by CVD by these methods is also amorphous, and the film quality is maintained by closing defects with hydrogen. Further, since the SiNx-based film is generally formed in a more reducing atmosphere, it is normal that the SiNx-based film contains a larger amount of hydrogen than the SiOx-based film.
従って、これらの構成は、ＳｉＮｘ系膜中に多量に含まれる水素をＳｉＯｘ系膜がバリアする前提である。ＳｉＯｘ系膜のバリア性が充分でないと、水素が透過して酸化物半導体まで到達し、還元されてしまうという問題がある。 Therefore, these configurations are preconditions that the SiOx film barriers hydrogen contained in a large amount in the SiNx film. If the barrier property of the SiOx-based film is not sufficient, there is a problem that hydrogen permeates to reach the oxide semiconductor and is reduced.
実際、特許文献２の図４に例示されている伝達特性は、Ｓスロープが緩慢で好ましいものとは言えない。これは、酸化物半導体と界面を成すＳｉＯｘ系膜が低品質なことが原因と推測される。 In fact, the transfer characteristic illustrated in FIG. 4 of Patent Document 2 is not preferable because the S slope is slow. This is presumed to be caused by the poor quality of the SiOx-based film that forms an interface with the oxide semiconductor.
本発明は、所望の伝達特性を得ることができるとともに、伝達特性のバラツキを低減することが可能な薄膜トランジスタを提供する。 The present invention provides a thin film transistor capable of obtaining desired transfer characteristics and reducing variations in transfer characteristics.
本発明の一態様に係る薄膜トランジスタは、基板上に設けられたゲート電極と、前記ゲート電極上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられ、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられ、酸化物半導体を含む半導体層と、前記半導体層上に設けられたソース電極及びドレイン電極とを具備する。前記第２ゲート絶縁膜における水素の含有率は、前記第１ゲート絶縁膜における水素の含有率より低いことを特徴とする。 A thin film transistor according to one embodiment of the present invention includes a gate electrode provided over a substrate, a first gate insulating film provided over the gate electrode, and the first gate provided over the first gate insulating film. A second gate insulating film thinner than the insulating film; a semiconductor layer provided on the second gate insulating film and including an oxide semiconductor; and a source electrode and a drain electrode provided on the semiconductor layer. The hydrogen content in the second gate insulating film is lower than the hydrogen content in the first gate insulating film.
本発明によれば、所望の伝達特性を得ることができるとともに、伝達特性のバラツキを低減することが可能な薄膜トランジスタを提供することができる。 According to the present invention, it is possible to provide a thin film transistor that can obtain desired transfer characteristics and can reduce variations in transfer characteristics.
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。 Hereinafter, embodiments will be described with reference to the drawings. However, it should be noted that the drawings are schematic or conceptual, and the dimensions and ratios of the drawings are not necessarily the same as the actual ones. Further, even when the same portion is represented between the drawings, the dimensional relationship and ratio may be represented differently. In particular, the following embodiments exemplify an apparatus and a method for embodying the technical idea of the present invention, and the technical idea of the present invention depends on the shape, structure, arrangement, etc. of components. Is not specified. In the following description, elements having the same function and configuration are denoted by the same reference numerals, and redundant description will be given only when necessary.
［第１実施形態］
［１］ 薄膜トランジスタの構成
アクティブマトリックス型と称される液晶表示装置においては、各画素に、例えばアモルファスシリコンからなる半導体層を備える薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられる。具体的には、液晶表示装置は、ＴＦＴ及び画素電極などを備えるＴＦＴ基板と、カラーフィルター及び共通電極などを備えかつＴＦＴ基板に対向配置されるカラーフィルター基板（ＣＦ基板）と、ＴＦＴ基板及びＣＦ基板間に挟持される液晶層とを備える。本実施形態は、液晶表示装置で使用されるＴＦＴ（半導体装置）の構成例に関する。
[First Embodiment]
[1] Configuration of Thin Film Transistor In a liquid crystal display device called an active matrix type, a thin film transistor (TFT) including a semiconductor layer made of, for example, amorphous silicon is used for each pixel. Specifically, the liquid crystal display device includes a TFT substrate including a TFT and a pixel electrode, a color filter substrate (CF substrate) including a color filter and a common electrode, and disposed opposite to the TFT substrate, a TFT substrate, and a CF substrate. And a liquid crystal layer sandwiched between the substrates. The present embodiment relates to a configuration example of a TFT (semiconductor device) used in a liquid crystal display device.
図１は、第１実施形態に係るＴＦＴ１０の平面図である。図２は、図１のＡ−Ａ´線に沿ったＴＦＴ１０の断面図である。本実施形態では、ボトムゲート型（逆スタガ型）のＴＦＴを例に挙げて説明する。ＴＦＴ１０は、例えばｎチャネル型ＴＦＴである。 FIG. 1 is a plan view of the TFT 10 according to the first embodiment. FIG. 2 is a cross-sectional view of the TFT 10 taken along the line AA ′ of FIG. In this embodiment, a bottom gate type (reverse stagger type) TFT will be described as an example. The TFT 10 is, for example, an n-channel TFT.
基板１１は、例えば透明基板から構成され、例えばガラス基板が用いられる。基板１１上には、ゲート電極１２が設けられる。ゲート電極１２は、液晶表示装置の走査線ＧＬとして機能する。図１の例では、Ｘ方向に延在する走査線ＧＬの一部からＹ方向にゲート電極１２が突き出している。ゲート電極１２としては、低抵抗な導電材料を用いることが望ましく、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、及びタンタル（Ｔａ）のいずれか、若しくはこれらの１種類以上を含む合金、又はＩＴＯ（インジウム錫酸化物）を代表とする透明導電材料などが用いられる。加えて、例えばＴｉ／Ａｌ／Ｔｉのように、これらの１種類以上を含む積層にして用いても良い。 The substrate 11 is composed of a transparent substrate, for example, and a glass substrate is used, for example. A gate electrode 12 is provided on the substrate 11. The gate electrode 12 functions as the scanning line GL of the liquid crystal display device. In the example of FIG. 1, the gate electrode 12 protrudes in the Y direction from a part of the scanning line GL extending in the X direction. As the gate electrode 12, it is desirable to use a conductive material having a low resistance. For example, aluminum (Al), molybdenum (Mo), chromium (Cr), copper (Cu), tungsten (W), titanium (Ti), and Any of tantalum (Ta), an alloy containing one or more of these, or a transparent conductive material typified by ITO (indium tin oxide) is used. In addition, for example, Ti / Al / Ti may be used by laminating one or more of these.
基板１１上には、ゲート電極１２を覆うように第１ゲート絶縁膜１３が設けられる。第１ゲート絶縁膜１３上には、第２ゲート絶縁膜１４が設けられる。第２ゲート絶縁膜１４の膜厚は、第１ゲート絶縁膜１３の膜厚より薄い。第１ゲート絶縁膜１３及び第２ゲート絶縁膜１４の詳細については、後述する。 A first gate insulating film 13 is provided on the substrate 11 so as to cover the gate electrode 12. A second gate insulating film 14 is provided on the first gate insulating film 13. The film thickness of the second gate insulating film 14 is smaller than the film thickness of the first gate insulating film 13. Details of the first gate insulating film 13 and the second gate insulating film 14 will be described later.
ゲート絶縁膜１４上には、半導体層１５が設けられる。半導体層１５は、画素ごとに設けられ、ゲート絶縁膜１４上に島状に形成される。半導体層１５は、酸化物半導体から構成され、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を主成分とする元素ＩｎＧａＺｎＯが用いられる。酸化物半導体ＩｎＧａＺｎＯは、ＩＧＺＯとも呼ばれる。また、半導体層１５としては、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ）、又はこれらの１種類以上を含んでなる３元から５元系の化合物などを用いても良い。また、半導体層１５としては、例えばアモルファス酸化物半導体、又は結晶性酸化物半導体が用いられる。 A semiconductor layer 15 is provided on the gate insulating film 14. The semiconductor layer 15 is provided for each pixel and is formed in an island shape on the gate insulating film 14. The semiconductor layer 15 is made of an oxide semiconductor, and an element InGaZnO containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) as main components is used. The oxide semiconductor InGaZnO is also called IGZO. Further, as the semiconductor layer 15, zinc oxide (ZnO), indium oxide (In 2 O 3 ), tin oxide (SnO), or a ternary to quinary compound including one or more of these is used. May be. As the semiconductor layer 15, for example, an amorphous oxide semiconductor or a crystalline oxide semiconductor is used.
半導体層１５のＸ方向中央部には、保護層（エッチングストッパー層）１６が設けられる。保護層１６は、後述するソース電極１７及びドレイン電極１８を加工（エッチング）する際に、半導体層１５を保護する機能を有する。保護層１６のＹ方向の長さは、半導体層１５のＹ方向の長さと同じかそれより長く設定される。保護層１６としては、例えばシリコン酸化物（ＳｉＯｘ）が用いられる。 A protective layer (etching stopper layer) 16 is provided at the center in the X direction of the semiconductor layer 15. The protective layer 16 has a function of protecting the semiconductor layer 15 when a source electrode 17 and a drain electrode 18 described later are processed (etched). The length of the protective layer 16 in the Y direction is set to be equal to or longer than the length of the semiconductor layer 15 in the Y direction. As the protective layer 16, for example, silicon oxide (SiOx) is used.
半導体層１５上には、Ｘ方向両側に互いに離間して配置されたソース電極１７及びドレイン電極１８が設けられる。ソース電極１７は、半導体層１５に接するとともに、保護層１６に部分的に重なるように配置される。同様に、ドレイン電極１８は、半導体層１５に接するとともに、保護層１６に部分的に重なるように配置される。ソース電極１７は、Ｙ方向に延在するソース線ＳＬに電気的に接続される。ソース電極１７及びドレイン電極１８としては、ゲート電極１２の材料として例示した材料のいずれかが用いられる。 A source electrode 17 and a drain electrode 18 are provided on the semiconductor layer 15 so as to be spaced apart from each other on both sides in the X direction. The source electrode 17 is disposed so as to contact the semiconductor layer 15 and partially overlap the protective layer 16. Similarly, the drain electrode 18 is disposed so as to contact the semiconductor layer 15 and partially overlap the protective layer 16. The source electrode 17 is electrically connected to a source line SL extending in the Y direction. As the source electrode 17 and the drain electrode 18, any of the materials exemplified as the material of the gate electrode 12 is used.
このようにして、基板１１上にＴＦＴ１０が構成される。図示は省略するが、ＴＦＴ１０上には、絶縁層が配置され、この絶縁層上には、画素電極が配置される。そして、ＴＦＴ１０のドレイン電極１８は、絶縁層を貫通するコンタクトを介して画素電極に電気的に接続される。 In this way, the TFT 10 is formed on the substrate 11. Although illustration is omitted, an insulating layer is disposed on the TFT 10, and a pixel electrode is disposed on the insulating layer. The drain electrode 18 of the TFT 10 is electrically connected to the pixel electrode through a contact that penetrates the insulating layer.
図３は、ＴＦＴ１０の他の構成例を示す断面図である。半導体層１５とソース電極１７との間に、コンタクト層１９が設けられる。コンタクト層１９は、半導体層１５とソース電極１７との間のオーミックコンタクト特性を向上させる機能を有する。同様に、半導体層１５とドレイン電極１８との間に、コンタクト層２０が設けられる。 FIG. 3 is a cross-sectional view showing another configuration example of the TFT 10. A contact layer 19 is provided between the semiconductor layer 15 and the source electrode 17. The contact layer 19 has a function of improving ohmic contact characteristics between the semiconductor layer 15 and the source electrode 17. Similarly, a contact layer 20 is provided between the semiconductor layer 15 and the drain electrode 18.
コンタクト層１９、２０は、例えば、ＩＴＯを代表とする透明導電材料、又は半導体層１５よりもキャリア濃度が高い酸化物半導体などから構成される。コンタクト層１９、２０を設けることで、半導体層１５とソース電極１７との電気的接続、及び半導体層１５とドレイン電極１８との電気的接続を良好にすることができる。 The contact layers 19 and 20 are made of, for example, a transparent conductive material typified by ITO or an oxide semiconductor having a carrier concentration higher than that of the semiconductor layer 15. By providing the contact layers 19 and 20, electrical connection between the semiconductor layer 15 and the source electrode 17 and electrical connection between the semiconductor layer 15 and the drain electrode 18 can be improved.
［２］ 第１ゲート絶縁膜１３及び第２ゲート絶縁膜１４について
第１ゲート絶縁膜１３は、シリコン酸化物（ＳｉＯｘ）を主成分とし、水素を含む。第２ゲート絶縁膜１４は、シリコン酸化物（ＳｉＯｘ）を主成分とし、水素を含む。
[2] First Gate Insulating Film 13 and Second Gate Insulating Film 14 The first gate insulating film 13 is mainly composed of silicon oxide (SiOx) and contains hydrogen. The second gate insulating film 14 contains silicon oxide (SiOx) as a main component and contains hydrogen.
第２ゲート絶縁膜１４における水素の含有率（原子％）は、第１ゲート絶縁膜１３における水素の含有率よりも低い。含有率とは、対象とする物質内の全ての要素の合計原子数に対する特定の要素の原子数の割合である。すなわち、相対的には、第１ゲート絶縁膜１３は、水素リッチな膜であり、第２ゲート絶縁膜１４は、水素プアな膜である。第２ゲート絶縁膜１４の膜厚は、第１ゲート絶縁膜１３の膜厚より薄い。 The hydrogen content (atomic%) in the second gate insulating film 14 is lower than the hydrogen content in the first gate insulating film 13. The content rate is a ratio of the number of atoms of a specific element to the total number of atoms of all elements in the target substance. That is, relatively, the first gate insulating film 13 is a hydrogen-rich film, and the second gate insulating film 14 is a hydrogen-poor film. The film thickness of the second gate insulating film 14 is smaller than the film thickness of the first gate insulating film 13.
図４乃至図７を用いて、シリコン酸化膜の構造の一例について説明する。図４は、単結晶シリコン膜の模式図である。図５は、アモルファスシリコン膜の模式図である。アモルファスシリコン膜は、シリコン原子の一部に水素原子が結合している。 An example of the structure of the silicon oxide film will be described with reference to FIGS. FIG. 4 is a schematic diagram of a single crystal silicon film. FIG. 5 is a schematic diagram of an amorphous silicon film. In the amorphous silicon film, hydrogen atoms are bonded to a part of silicon atoms.
図６は、水素リッチなアモルファスシリコン酸化膜の模式図である。図６では、シリコン原子に酸素原子及び水素原子が結合している。図７は、水素プアなアモルファスシリコン酸化膜の模式図である。図７のシリコン酸化膜における水素の含有率は、図６のシリコン酸化膜における水素の含有率より低い。また、シリコンと酸素との含有率の違いを表すために、図６のアモルファスシリコン酸化膜をＳｉＯｍ、図７のアモルファスシリコン酸化膜をＳｉＯｎと表記すると、“１＜ｍ＜ｎ＜２”の関係を有する。“ｍ”、“ｎ”は、正の実数であり、シリコンに対する酸素の組成比を表している。 FIG. 6 is a schematic diagram of a hydrogen-rich amorphous silicon oxide film. In FIG. 6, oxygen atoms and hydrogen atoms are bonded to silicon atoms. FIG. 7 is a schematic view of a hydrogen poor amorphous silicon oxide film. The hydrogen content in the silicon oxide film in FIG. 7 is lower than the hydrogen content in the silicon oxide film in FIG. In order to express the difference in content between silicon and oxygen, when the amorphous silicon oxide film in FIG. 6 is represented as SiOm and the amorphous silicon oxide film in FIG. 7 is represented as SiOn, a relationship of “1 <m <n <2” is established. Have “M” and “n” are positive real numbers representing the composition ratio of oxygen to silicon.
図６の水素リッチなアモルファスシリコン酸化膜が第１ゲート絶縁膜１３に対応し、図７の水素プアなアモルファスシリコン酸化膜が第２ゲート絶縁膜１４に対応する。すなわち、図６及び図７から理解できるように、第２ゲート絶縁膜１４における水素の含有率は、第１ゲート絶縁膜１３における水素の含有率より低い。また、第１ゲート絶縁膜１３における酸素の含有率は、第２ゲート絶縁膜の酸素の含有率より低い。 The hydrogen-rich amorphous silicon oxide film in FIG. 6 corresponds to the first gate insulating film 13, and the hydrogen-poor amorphous silicon oxide film in FIG. 7 corresponds to the second gate insulating film 14. That is, as can be understood from FIGS. 6 and 7, the hydrogen content in the second gate insulating film 14 is lower than the hydrogen content in the first gate insulating film 13. The oxygen content in the first gate insulating film 13 is lower than the oxygen content in the second gate insulating film.
［３］ 製造方法
次に、上記のように構成されたＴＦＴ１０の製造方法について図面を参照しながら説明する。以下に説明する配線及び電極は、真空蒸着法、又はスパッタリング法等で形成することができるが、これらに限定されず、公知一般の方法を用いることができる。以下に説明する膜（又は層）の加工（パターニング）は、例えばフォトリソグラフィ法を用いてパターン形成部分に保護膜を形成し、エッチングにより不要部分を除去して行うことができるが、これについてもこの方法に限定されず、公知一般のパターニング方法を用いることができる。
[3] Manufacturing Method Next, a manufacturing method of the TFT 10 configured as described above will be described with reference to the drawings. Wirings and electrodes described below can be formed by a vacuum deposition method, a sputtering method, or the like, but are not limited to these, and a known general method can be used. The processing (patterning) of the film (or layer) described below can be performed by forming a protective film on the pattern formation portion using, for example, a photolithography method and removing unnecessary portions by etching. It is not limited to this method, A well-known general patterning method can be used.
図８に示すように、基板１１上に、ゲート電極１２を形成する。基板１１としては、例えば無アルカリガラスが用いられる。ゲート電極１２は、基板１１上に電極材料を成膜した後、この電極材料を所望の形状に加工して形成される。ゲート電極１２としては、例えばモリブデン（Ｍｏ）、又はそれを含む合金が用いられる。 As shown in FIG. 8, the gate electrode 12 is formed on the substrate 11. As the substrate 11, for example, non-alkali glass is used. The gate electrode 12 is formed by forming an electrode material on the substrate 11 and then processing the electrode material into a desired shape. As the gate electrode 12, for example, molybdenum (Mo) or an alloy containing the same is used.
続いて、基板１１上に、ゲート電極１２を覆うようにして、第１ゲート絶縁膜１３を形成する。このとき、第１ゲート絶縁膜１３は、水素の供給源になりにくいように、しかし絶縁膜としての品質を保持する範囲でできるだけ含有水素が少ないことが好ましい。本発明者らは、鋭意実験を重ねた結果、成膜方法にＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法、原料ガスにモノシラン（ＳｉＨ４）、酸化剤ガスに亜酸化窒素（Ｎ２Ｏ）を用い、できるだけ酸化傾向の雰囲気でＳｉＯｘ系膜を成膜する条件を見出した。この条件で形成された絶縁膜は、主成分であるシリコン、及び酸素以外に、材料ガスの構成元素である水素、及び／又は窒素も取り込んでいる膜であった。この成膜条件で、ゲート絶縁膜１３を３４０秒間成膜した。ゲート絶縁膜１３の膜厚は４００ｎｍ程度である。 Subsequently, a first gate insulating film 13 is formed on the substrate 11 so as to cover the gate electrode 12. At this time, it is preferable that the first gate insulating film 13 contains as little hydrogen as possible within a range that maintains the quality as an insulating film so as not to be a hydrogen supply source. As a result of intensive experiments, the inventors of the present invention have used PECVD (plasma-enhanced chemical vapor deposition) as a film forming method, monosilane (SiH 4 ) as a source gas, and nitrous oxide (N 2 O) as an oxidant gas. The conditions for forming a SiOx-based film in an atmosphere having an oxidation tendency as much as possible were found. The insulating film formed under these conditions was a film that took in hydrogen and / or nitrogen as constituent elements of the material gas in addition to silicon and oxygen as main components. Under this film forming condition, the gate insulating film 13 was formed for 340 seconds. The thickness of the gate insulating film 13 is about 400 nm.
続いて、図９に示すように、第１ゲート絶縁膜１３上に、第２ゲート絶縁膜１４を形成する。第２ゲート絶縁膜１４は、チャネル層としての酸化物半導体を還元しないように、できるだけ含有水素が少ないことが好ましい。発明者らは、鋭意実験を重ねた結果、成膜方法にＰＥＣＶＤ法、原料ガスにモノシラン（ＳｉＨ４）、酸化剤ガスに亜酸化窒素（Ｎ２Ｏ）を用い、先の第１ゲート絶縁膜１３に用いた成膜条件よりモノシランの流量比を低くし、更に酸化性の強い雰囲気でＳｉＯｘ系膜を成膜する条件を見出した。この条件で形成された絶縁膜は、主成分であるシリコン、及び酸素以外に、材料ガスの構成元素である水素、及び／又は窒素も取り込んでいる膜であった。この成膜条件で、第２ゲート絶縁膜１４を３０秒間成膜した。 Subsequently, as shown in FIG. 9, a second gate insulating film 14 is formed on the first gate insulating film 13. The second gate insulating film 14 preferably contains as little hydrogen as possible so as not to reduce the oxide semiconductor as the channel layer. As a result of repeated experiments, the inventors used PECVD as a film formation method, monosilane (SiH 4 ) as a source gas, and nitrous oxide (N 2 O) as an oxidant gas. The flow rate ratio of monosilane was made lower than the film formation conditions used in No. 13, and the conditions for forming the SiOx-based film in an atmosphere having a higher oxidizing property were found. The insulating film formed under these conditions was a film that took in hydrogen and / or nitrogen as constituent elements of the material gas in addition to silicon and oxygen as main components. Under this film forming condition, the second gate insulating film 14 was formed for 30 seconds.
第２ゲート絶縁膜１４の膜厚は、５０ｎｍ以下（１０〜５０ｎｍ程度）の膜厚であり、より好ましくは、４０ｎｍ以下（２０〜４０ｎｍ程度）である。なお、本明細書では、「〜」なる表記は、前後の値を含むものとする。なお、第２ゲート絶縁膜１４の膜厚が第１ゲート絶縁膜１３に比べて十分薄いため、膜厚をより正確に計測することが難しい場合があるが、第２ゲート絶縁膜１４の膜厚は、第１ゲート絶縁膜１３に対する第２ゲート絶縁膜１４の原料ガス流量比が約１／４、成膜時間の比が３０／３４０として計算、誤差を考慮して見積もることもできる。 The film thickness of the second gate insulating film 14 is 50 nm or less (about 10 to 50 nm), more preferably 40 nm or less (about 20 to 40 nm). In the present specification, the notation “to” includes values before and after. Although the thickness of the second gate insulating film 14 is sufficiently thinner than that of the first gate insulating film 13, it may be difficult to measure the thickness more accurately. Can be estimated in consideration of the calculation error, assuming that the source gas flow rate ratio of the second gate insulating film 14 to the first gate insulating film 13 is about 1/4 and the ratio of the film formation time is 30/340.
続いて、図１０に示すように、例えばスパッタリング法を用いて、第２ゲート絶縁膜１４上に、半導体層１５を形成する。半導体層１５は、第２ゲート絶縁膜１４上に、島状に形成される。半導体層１５の平面形状は、例えば四角形である。半導体層１５としては、例えばＩｎＧａＺｎＯが用いられる。 Subsequently, as illustrated in FIG. 10, the semiconductor layer 15 is formed on the second gate insulating film 14 by using, for example, a sputtering method. The semiconductor layer 15 is formed in an island shape on the second gate insulating film 14. The planar shape of the semiconductor layer 15 is, for example, a quadrangle. For example, InGaZnO is used as the semiconductor layer 15.
続いて、例えばＣＶＤ法を用いて、半導体層１５上に、保護層１６を形成する。保護層１６は、半導体層１５の中央部に形成され、また、保護層１６のＹ方向の長さは、半導体層１５のＹ方向の長さと同じかそれより長く設定される。保護層１６としては、例えばシリコン酸化物（ＳｉＯｘ）が用いられる。 Subsequently, the protective layer 16 is formed on the semiconductor layer 15 by using, for example, a CVD method. The protective layer 16 is formed at the center of the semiconductor layer 15, and the length of the protective layer 16 in the Y direction is set to be equal to or longer than the length of the semiconductor layer 15 in the Y direction. As the protective layer 16, for example, silicon oxide (SiOx) is used.
続いて、図２に示すように、半導体層１５及び第２ゲート絶縁膜１４上に、ソース電極１７、及びドレイン電極１８を形成する。ソース電極１７、及びドレイン電極１８は、保護層１６に部分的に重なるように形成される。ソース電極１７、及びドレイン電極１８の形成方法としては、例えばスパッタリング法を用いて導電層を堆積し、この導電層をフォトリソグラフィ法及び例えばウェットエッチング法を用いて加工する。この加工工程において、保護層１６は、エッチングストッパーとして用いられる。ソース電極１７、及びドレイン電極１８としては、例えばモリブデン（Ｍｏ）、又はそれを含む合金が用いられる。 Subsequently, as illustrated in FIG. 2, the source electrode 17 and the drain electrode 18 are formed on the semiconductor layer 15 and the second gate insulating film 14. The source electrode 17 and the drain electrode 18 are formed so as to partially overlap the protective layer 16. As a method for forming the source electrode 17 and the drain electrode 18, a conductive layer is deposited by using, for example, a sputtering method, and this conductive layer is processed by using a photolithography method and, for example, a wet etching method. In this processing step, the protective layer 16 is used as an etching stopper. As the source electrode 17 and the drain electrode 18, for example, molybdenum (Mo) or an alloy containing the same is used.
以上のようにして、基板１１上にＴＦＴ１０が形成される。その後は、公知の製造方法を用いて、層間絶縁膜の成膜工程、ビアホールの形成工程、画素電極の形成工程を経て、目的のアクティブマトリクス型液晶表示装置が形成される。 As described above, the TFT 10 is formed on the substrate 11. Thereafter, the target active matrix liquid crystal display device is formed through a process for forming an interlayer insulating film, a process for forming a via hole, and a process for forming a pixel electrode using a known manufacturing method.
なお、図３のＴＦＴを作製する場合は、保護層１６を形成した後に、コンタクト層１９、２０を形成する。コンタクト層１９、２０は、例えばスパッタリング法を用いて成膜される。 3 is formed, the contact layers 19 and 20 are formed after the protective layer 16 is formed. The contact layers 19 and 20 are formed by using, for example, a sputtering method.
［４］ 液晶表示装置の構成例
次に、前述したＴＦＴ１０を備えた液晶表示装置の構成例について説明する。図１１は、液晶表示装置５０の回路図である。
[4] Configuration Example of Liquid Crystal Display Device Next, a configuration example of a liquid crystal display device including the above-described TFT 10 will be described. FIG. 11 is a circuit diagram of the liquid crystal display device 50.
液晶表示装置５０は、複数の画素５１がマトリクス状に配列された画素アレイを備える。図１１では、４つの画素５１を抽出して示している。 The liquid crystal display device 50 includes a pixel array in which a plurality of pixels 51 are arranged in a matrix. In FIG. 11, four pixels 51 are extracted and shown.
画素５１は、ＴＦＴ１０、液晶容量（液晶素子）Ｃｌｃ、及び蓄積容量Ｃｓを備える。ＴＦＴ１０は、例えばｎチャネルＴＦＴであり、図２又は図３の構成を有する。 The pixel 51 includes a TFT 10, a liquid crystal capacitor (liquid crystal element) Clc, and a storage capacitor Cs. The TFT 10 is an n-channel TFT, for example, and has the configuration of FIG. 2 or FIG.
ＴＦＴ１０のソースは、信号線ＳＬに電気的に接続される。ＴＦＴ１０のゲートは、走査線ＧＬに電気的に接続される。ＴＦＴ１０のドレインは、液晶容量Ｃｌｃに電気的に接続される。液晶素子としての液晶容量Ｃｌｃは、画素電極と、共通電極と、これらに挟まれた液晶層とにより構成される。 The source of the TFT 10 is electrically connected to the signal line SL. The gate of the TFT 10 is electrically connected to the scanning line GL. The drain of the TFT 10 is electrically connected to the liquid crystal capacitor Clc. The liquid crystal capacitance Clc as a liquid crystal element is composed of a pixel electrode, a common electrode, and a liquid crystal layer sandwiched between them.
蓄積容量Ｃｓは、液晶容量Ｃｌｃに並列接続される。蓄積容量Ｃｓは、画素電極に生じる電位変動を抑制すると共に、画素電極に印加された駆動電圧を次の信号に対応する駆動電圧が印加されるまでの間保持する機能を有する。蓄積容量Ｃｓは、画素電極と、蓄積電極と、これらに挟まれた絶縁層とにより構成される。共通電極及び蓄積電極には、共通電圧Ｖｃｏｍが印加される。 The storage capacitor Cs is connected in parallel to the liquid crystal capacitor Clc. The storage capacitor Cs has a function of suppressing the potential fluctuation generated in the pixel electrode and holding the drive voltage applied to the pixel electrode until the drive voltage corresponding to the next signal is applied. The storage capacitor Cs includes a pixel electrode, a storage electrode, and an insulating layer sandwiched between them. A common voltage Vcom is applied to the common electrode and the storage electrode.
さらに、液晶表示装置５０は、走査ドライバ５２、信号ドライバ５３、及び共通電圧供給回路５４などを備える。 Further, the liquid crystal display device 50 includes a scanning driver 52, a signal driver 53, a common voltage supply circuit 54, and the like.
走査ドライバ５２は、複数の走査線ＧＬに接続される。走査ドライバ５２は、制御回路（図示せず）から送られる垂直制御信号に基づいて、画素５１に含まれるＴＦＴ１０をオン／オフするための走査信号を画素アレイに送る。 The scan driver 52 is connected to a plurality of scan lines GL. The scan driver 52 sends a scan signal for turning on / off the TFT 10 included in the pixel 51 to the pixel array based on a vertical control signal sent from a control circuit (not shown).
信号ドライバ５３は、複数の信号線ＳＬに接続される。信号ドライバ５３は、制御回路から水平制御信号、及び画像データを受ける。信号ドライバ５３は、水平制御信号に基づいて、画像データに対応する階調信号（駆動電圧）を画素アレイに送る。 The signal driver 53 is connected to a plurality of signal lines SL. The signal driver 53 receives a horizontal control signal and image data from the control circuit. The signal driver 53 sends a gradation signal (drive voltage) corresponding to the image data to the pixel array based on the horizontal control signal.
共通電圧供給回路５４は、共通電圧Ｖｃｏｍを生成してこれを画素アレイに供給する。例えば、液晶表示装置５０では、液晶層を挟む画素電極及び共通電極間の電界の極性を所定周期で反転させる反転駆動（交流駆動）が行われる。この場合、共通電圧Ｖｃｏｍと駆動電圧との極性は、所定期間ごとに反転される。 The common voltage supply circuit 54 generates a common voltage Vcom and supplies it to the pixel array. For example, in the liquid crystal display device 50, inversion driving (AC driving) is performed in which the polarity of the electric field between the pixel electrode and the common electrode sandwiching the liquid crystal layer is inverted at a predetermined period. In this case, the polarities of the common voltage Vcom and the drive voltage are inverted every predetermined period.
［５］ ＴＦＴの特性について
図１２は、本実施形態に係るＴＦＴ１０の伝達特性を示すグラフである。図１２の横軸がＴＦＴ１０のゲート電極に印加するゲート電圧Ｖｇ（Ｖ）、図１２の縦軸（対数目盛）がＴＦＴ１０のドレイン電流Ｉｄ（Ａ）を表している。図１２の“Ｅ”は、１０のべき乗を表している。図１２の実線で示すグラフが本実施形態に係るＴＦＴ１０の伝達特性である。
[5] Characteristics of TFT FIG. 12 is a graph showing transfer characteristics of the TFT 10 according to the present embodiment. 12 represents the gate voltage Vg (V) applied to the gate electrode of the TFT 10, and the vertical axis (logarithmic scale) of FIG. 12 represents the drain current Id (A) of the TFT 10. “E” in FIG. 12 represents a power of 10. The graph shown by the solid line in FIG. 12 is the transfer characteristic of the TFT 10 according to this embodiment.
例えば、ドレイン電流Ｉｄが１ｎＡ流れるときのゲート電圧Ｖｇを、ＴＦＴ１０の閾値電圧Ｖｔｈとする。すなわち、ドレイン電流Ｉｄが１ｎＡ未満になるようなゲート電圧ＶｇをＴＦＴ１０のゲートに印加した場合、ＴＦＴ１０はオフ状態となる。図１２から、本実施形態に係るＴＦＴ１０は、ノーマリーオフの伝達特性を有することが理解できる。 For example, the gate voltage Vg when the drain current Id flows 1 nA is the threshold voltage Vth of the TFT 10. That is, when a gate voltage Vg that causes the drain current Id to be less than 1 nA is applied to the gate of the TFT 10, the TFT 10 is turned off. From FIG. 12, it can be understood that the TFT 10 according to the present embodiment has a normally-off transfer characteristic.
図１３は、本実施形態に係る複数のＴＦＴ１０における特性バラツキを説明する図である。図１３の横軸がＴＦＴ１０の閾値電圧Ｖｔｈ（Ｖ）、図１３の縦軸（対数目盛）がＴＦＴ１０のドレイン電流Ｉｄ（Ａ）を表している。 FIG. 13 is a diagram for explaining the characteristic variation in the plurality of TFTs 10 according to the present embodiment. The horizontal axis in FIG. 13 represents the threshold voltage Vth (V) of the TFT 10, and the vertical axis (logarithmic scale) in FIG. 13 represents the drain current Id (A) of the TFT 10.
図１３では、複数の画素を有する液晶表示装置を作製し、画素アレイのうち縦横が概略“３０ｃｍ×３０ｃｍ”の範囲に含まれる５個のＴＦＴについて伝達特性を測定した。図１３に示す白丸が本実施形態に係るＴＦＴ１０の測定結果である。 In FIG. 13, a liquid crystal display device having a plurality of pixels was manufactured, and transfer characteristics were measured for five TFTs included in a range of approximately “30 cm × 30 cm” in the vertical and horizontal directions in the pixel array. White circles shown in FIG. 13 are measurement results of the TFT 10 according to this embodiment.
測定した５個のＴＦＴ１０における閾値電圧Ｖｔｈの平均は、概略０．６Ｖである。すなわち、測定した５個のＴＦＴ１０は、ノーマリーオフ特性を有している。 The average of the threshold voltages Vth in the measured five TFTs 10 is approximately 0.6V. That is, the five measured TFTs 10 have normally-off characteristics.
最大の閾値電圧Ｖｔｈと最少の閾値電圧Ｖｔｈとの差をΔＶｔｈとし、このΔＶｔｈを伝達特性のバラツキの指標とした。本実施形態のＴＦＴ１０では、ΔＶｔｈが概略０．２Ｖである。よって、本実施形態のＴＦＴ１０は、伝達特性のバラツキが小さいことが理解できる。 The difference between the maximum threshold voltage Vth and the minimum threshold voltage Vth was ΔVth, and this ΔVth was used as an index of variation in transfer characteristics. In the TFT 10 of this embodiment, ΔVth is approximately 0.2V. Therefore, it can be understood that the TFT 10 of the present embodiment has small variations in transfer characteristics.
［６］ 比較例
図１４は、比較例に係るＴＦＴの断面図である。比較例に係るＴＦＴは、単層の厚いゲート絶縁膜２１を備える。すなわち、比較例は、ゲート絶縁膜が材料の異なる２層の膜で構成されていない。ゲート絶縁膜２１は、ＳｉＯｘから構成される。
[6] Comparative Example FIG. 14 is a cross-sectional view of a TFT according to a comparative example. The TFT according to the comparative example includes a single-layer thick gate insulating film 21. That is, in the comparative example, the gate insulating film is not composed of two layers of different materials. The gate insulating film 21 is made of SiOx.
比較例においても、複数の画素を有する液晶表示装置を作製し、画素アレイのうち縦横が概略“３０ｃｍ×３０ｃｍ”の範囲に含まれる５個のＴＦＴについて伝達特性を測定した。 Also in the comparative example, a liquid crystal display device having a plurality of pixels was manufactured, and transfer characteristics were measured for five TFTs included in a range of approximately “30 cm × 30 cm” in the vertical and horizontal directions in the pixel array.
図１２には、比較例に係るＴＦＴの伝達特性（破線で示す）についても載せている。比較例に係るＴＦＴの伝達特性は、本実施形態に係るＴＦＴ１０の伝達特性に比べて、全体的に左側（ゲート電圧が負側）に平行移動している。比較例に係るＴＦＴは、ノーマリーオンの伝達特性を有する。 FIG. 12 also shows the transfer characteristics (shown by broken lines) of the TFT according to the comparative example. The transfer characteristics of the TFT according to the comparative example are translated in parallel to the left side (the gate voltage is negative) as compared with the transfer characteristics of the TFT 10 according to this embodiment. The TFT according to the comparative example has normally-on transfer characteristics.
図１３には、比較例に係るＴＦＴの測定結果（黒丸で示す）についても載せている。測定した５個のＴＦＴにおける閾値電圧Ｖｔｈの平均は、概略−１．８Ｖである。すなわち、比較例に係るＴＦＴは、ノーマリーオン特性を有している。また、比較例に係るＴＦＴでは、ΔＶｔｈが概略３．２Ｖである。よって、比較例に係るＴＦＴは、伝達特性のバラツキが大きいことが理解できる。 FIG. 13 also shows the measurement results (indicated by black circles) of the TFT according to the comparative example. The average of the threshold voltages Vth of the five TFTs measured is approximately −1.8V. That is, the TFT according to the comparative example has normally-on characteristics. Further, in the TFT according to the comparative example, ΔVth is approximately 3.2V. Therefore, it can be understood that the TFT according to the comparative example has a large variation in transfer characteristics.
以上より、本実施形態において、絶縁特性に優れた厚い第１ゲート絶縁膜１３と、半導体層１５の還元を抑制する薄い第２ゲート絶縁膜１４とを備えることで、閾値電圧Ｖｔｈを正の方向にシフトさせる効果があり、また、ノーマリーオン特性からノーマリーオフ特性に改善することができる。さらに、本実施形態では、ΔＶｔｈを小さくする効果があり、伝達特性の面内バラツキを、比較例と比べて１／１５以下に改善することができる。 As described above, in the present embodiment, the threshold voltage Vth is set in the positive direction by including the thick first gate insulating film 13 having excellent insulating characteristics and the thin second gate insulating film 14 that suppresses the reduction of the semiconductor layer 15. In addition, the normally-on characteristic can be improved to the normally-off characteristic. Furthermore, in this embodiment, there is an effect of reducing ΔVth, and the in-plane variation of the transfer characteristics can be improved to 1/15 or less as compared with the comparative example.
［７］ 第１実施形態の効果
以上詳述したように第１実施形態では、ボトムゲート型（逆スタガ型）のＴＦＴ１０において、ゲート絶縁膜を２層（厚い第１ゲート絶縁膜１３、及び薄い第２ゲート絶縁膜１４）で構成する。第１ゲート絶縁膜１３は、シリコン酸化物（ＳｉＯｘ）を主成分とし、水素を含む。半導体層１５に接する第２ゲート絶縁膜１４は、シリコン酸化物（ＳｉＯｘ）を主成分とし、水素を含む。そして、第２ゲート絶縁膜１４における水素の含有率（原子％）は、第１ゲート絶縁膜１３における水素の含有率よりも低く設定される。すなわち、第２ゲート絶縁膜１４をＳｉＯｎ（ｎは正の実数）、第１ゲート絶縁膜１３をＳｉＯｍ（ｍは正の実数）と表記すると、“１＜ｍ＜ｎ＜２”の関係を有する。
[7] Effects of First Embodiment As described in detail above, in the first embodiment, in the bottom gate type (reverse stagger type) TFT 10, the gate insulating film has two layers (thick first gate insulating film 13 and thin layer). The second gate insulating film 14) is configured. The first gate insulating film 13 contains silicon oxide (SiOx) as a main component and contains hydrogen. The second gate insulating film 14 in contact with the semiconductor layer 15 is mainly composed of silicon oxide (SiOx) and contains hydrogen. The hydrogen content (atomic%) in the second gate insulating film 14 is set to be lower than the hydrogen content in the first gate insulating film 13. That is, when the second gate insulating film 14 is expressed as SiOn (n is a positive real number) and the first gate insulating film 13 is expressed as SiOm (m is a positive real number), there is a relationship of “1 <m <n <2”. .
従って第１実施形態によれば、半導体層１５が還元するのを抑制することができる。これにより、所望の伝達特性、例えばノーマリーオフ特性を有するＴＦＴ１０を実現できる。 Therefore, according to the first embodiment, the reduction of the semiconductor layer 15 can be suppressed. Thereby, the TFT 10 having a desired transfer characteristic, for example, a normally-off characteristic can be realized.
また、第１ゲート絶縁膜１３は、水素プアな絶縁膜から構成される。これにより、ゲート絶縁膜全体としての絶縁特性が劣化するのを抑制することができる。この結果、所望の絶縁特性を有するＴＦＴ１０を実現できる。 The first gate insulating film 13 is made of a hydrogen poor insulating film. Thereby, it can suppress that the insulation characteristic as the whole gate insulating film deteriorates. As a result, the TFT 10 having desired insulating characteristics can be realized.
また、本実施形態のゲート絶縁膜（第１ゲート絶縁膜１３、及び第２ゲート絶縁膜１４）を用いることで、所望の伝達特性を得ることができるとともに、伝達特性のバラツキを低減することが可能なＴＦＴ１０を実現できる。 In addition, by using the gate insulating films (the first gate insulating film 13 and the second gate insulating film 14) of the present embodiment, desired transfer characteristics can be obtained and variations in the transfer characteristics can be reduced. A possible TFT 10 can be realized.
また、薄いゲート絶縁膜（第２ゲート絶縁膜１４）は、厚いゲート絶縁膜（第１ゲート絶縁膜）を酸化処理などで改質して酸素の含有率を高めるものではなく、ＣＶＤ法やＰＶＤ法などを用い、厚いゲート絶縁膜とは異なる成膜条件で堆積させるようにしている。これにより、製造コストが増加するのを抑制することできる。 In addition, the thin gate insulating film (second gate insulating film 14) does not improve the oxygen content by modifying the thick gate insulating film (first gate insulating film) by oxidation treatment or the like. For example, the deposition method is different from that for the thick gate insulating film. Thereby, it can suppress that manufacturing cost increases.
［第２実施形態］
第２実施形態は、半導体層１５に接する保護層１６の一部として水素の含有率が低い膜を用いることで、半導体層１５の還元作用をより低減するようにしている。
[Second Embodiment]
In the second embodiment, the reduction action of the semiconductor layer 15 is further reduced by using a film having a low hydrogen content as a part of the protective layer 16 in contact with the semiconductor layer 15.
図１５は、第２実施形態に係るＴＦＴ１０の断面図である。半導体層１５上には、保護層１６が設けられる。保護層１６は、半導体層１５に接する第１保護膜１６Ａと、第１保護膜１６Ａ上に設けられた第２保護膜１６Ｂとを備える。第１保護膜１６Ａの膜厚は、第２保護膜１６Ｂの膜厚より薄い。 FIG. 15 is a cross-sectional view of the TFT 10 according to the second embodiment. A protective layer 16 is provided on the semiconductor layer 15. The protective layer 16 includes a first protective film 16A in contact with the semiconductor layer 15 and a second protective film 16B provided on the first protective film 16A. The film thickness of the first protective film 16A is thinner than the film thickness of the second protective film 16B.
第１保護膜１６Ａは、前述した第２ゲート絶縁膜１４と同じ材料で構成される。第２保護膜１６Ｂは、前述した第１ゲート絶縁膜１３と同じ材料で構成される。すなわち、第１保護膜１６Ａが水素プアな絶縁膜であり、第２保護膜１６Ｂが水素リッチな絶縁膜である。第１保護膜１６ＡをＳｉＯｎ´（ｎ´は正の実数）、第２保護膜１６ＢをＳｉＯｍ´（ｍ´は正の実数）と表記すると、“１＜ｍ´＜ｎ´＜２”の関係を有する。この関係を満たすならば、必ずしもｍ´＝ｍ、及びｎ´＝ｎは満たさなくとも良い。第１保護膜１６Ａは、第２ゲート絶縁膜１４と同じ製造工程で形成することが可能であり、第２保護膜１６Ｂは、第１ゲート絶縁膜１３と同じ製造工程で形成することが可能である。 The first protective film 16A is made of the same material as the second gate insulating film 14 described above. The second protective film 16B is made of the same material as the first gate insulating film 13 described above. That is, the first protective film 16A is a hydrogen-poor insulating film, and the second protective film 16B is a hydrogen-rich insulating film. When the first protective film 16A is expressed as SiOn ′ (n ′ is a positive real number) and the second protective film 16B is expressed as SiOm ′ (m ′ is a positive real number), the relationship “1 <m ′ <n ′ <2”. Have If this relationship is satisfied, m ′ = m and n ′ = n are not necessarily satisfied. The first protective film 16A can be formed in the same manufacturing process as the second gate insulating film 14, and the second protective film 16B can be formed in the same manufacturing process as the first gate insulating film 13. is there.
以上のように構成されたＴＦＴ１０では、半導体層１５の上面からの還元を低減することができる。これにより、第２ゲート絶縁膜１４及び第１保護膜１６Ａを用いて半導体層１５の還元作用を制御できる。これにより、所望の伝達特性を有するＴＦＴ１０を実現できる。 In the TFT 10 configured as described above, reduction from the upper surface of the semiconductor layer 15 can be reduced. Thereby, the reducing action of the semiconductor layer 15 can be controlled using the second gate insulating film 14 and the first protective film 16A. Thereby, the TFT 10 having desired transfer characteristics can be realized.
また、所望の絶縁特性を有する第２保護膜１６Ｂを備えているため、エッチング時に半導体層１５を十分に保護することが可能である。 In addition, since the second protective film 16B having desired insulating characteristics is provided, the semiconductor layer 15 can be sufficiently protected during etching.
［第３実施形態］
第３実施形態は、半導体層１５の上面に接する絶縁膜として、水素の含有率が低い膜を用いることで、半導体層１５の還元作用をより低減するようにしている。
[Third Embodiment]
In the third embodiment, the reducing action of the semiconductor layer 15 is further reduced by using a film having a low hydrogen content as the insulating film in contact with the upper surface of the semiconductor layer 15.
図１６は、第３実施形態に係るＴＦＴ１０の断面図である。半導体層１５上には、第１実施形態で示した保護層１６が設けられていない。半導体層１５上には、互いに離間して配置されたソース電極１７及びドレイン電極１８が設けられる。すなわち、ソース電極１７及びドレイン電極１８は、領域３０を空けて配置される。 FIG. 16 is a cross-sectional view of the TFT 10 according to the third embodiment. The protective layer 16 described in the first embodiment is not provided on the semiconductor layer 15. A source electrode 17 and a drain electrode 18 are provided on the semiconductor layer 15 so as to be spaced apart from each other. That is, the source electrode 17 and the drain electrode 18 are disposed with a region 30 therebetween.
ソース電極１７、ドレイン電極１８、及び領域３０に対応する半導体層１５上には、第１絶縁膜３１が設けられる。すなわち、半導体層１５の一部は、第１絶縁膜３１と接している。第１絶縁膜３１は、第２ゲート絶縁膜１４と同じ材料で構成される。また、第１絶縁膜３１は、第２ゲート絶縁膜１４と同じ製造工程で形成することが可能である。 A first insulating film 31 is provided on the semiconductor layer 15 corresponding to the source electrode 17, the drain electrode 18, and the region 30. That is, a part of the semiconductor layer 15 is in contact with the first insulating film 31. The first insulating film 31 is made of the same material as the second gate insulating film 14. The first insulating film 31 can be formed in the same manufacturing process as the second gate insulating film 14.
第１絶縁膜３１上には、第２絶縁膜３２が設けられる。第２絶縁膜３２は、第１ゲート絶縁膜１３と同じ材料で構成される。また、第２絶縁膜３２は、第１ゲート絶縁膜１３と同じ製造工程で形成することが可能である。すなわち、第１絶縁膜３１が水素プアな絶縁膜であり、第２絶縁膜３２が水素リッチな絶縁膜である。第１絶縁膜３１をＳｉＯｎ´（ｎ´は正の実数）、第２絶縁膜３２をＳｉＯｍ´（ｍ´は正の実数）と表記するならば、“１＜ｍ´＜ｎ´＜２”の関係を有する。この関係を満たすならば、必ずしもｍ´＝ｍ、及びｎ´＝ｎは満たさなくとも良い。第１絶縁膜３１の膜厚は、第２絶縁膜３２の膜厚より薄い。例えば、第１絶縁膜３１及び第２絶縁膜３２は、ＴＦＴ１０を覆う層間絶縁層として用いられる。 A second insulating film 32 is provided on the first insulating film 31. The second insulating film 32 is made of the same material as the first gate insulating film 13. The second insulating film 32 can be formed in the same manufacturing process as the first gate insulating film 13. That is, the first insulating film 31 is a hydrogen poor insulating film, and the second insulating film 32 is a hydrogen rich insulating film. If the first insulating film 31 is represented by SiOn ′ (n ′ is a positive real number) and the second insulating film 32 is represented by SiOm ′ (m ′ is a positive real number), “1 <m ′ <n ′ <2”. Have the relationship. If this relationship is satisfied, m ′ = m and n ′ = n are not necessarily satisfied. The film thickness of the first insulating film 31 is smaller than the film thickness of the second insulating film 32. For example, the first insulating film 31 and the second insulating film 32 are used as an interlayer insulating layer that covers the TFT 10.
以上のように構成されたＴＦＴ１０では、半導体層１５の上面からの還元を低減することができる。これにより、第２実施形態と同様の効果を得ることができる。 In the TFT 10 configured as described above, reduction from the upper surface of the semiconductor layer 15 can be reduced. Thereby, the effect similar to 2nd Embodiment can be acquired.
図１７は、変形例に係るＴＦＴ１０の断面図である。図１７に示したＴＦＴ１０は、図３と同様に、コンタクト層１９、２０を備える。このように、図３のＴＦＴ１０に第３実施形態を適用した場合でも、上記と同様の効果が得られる。なお、図３の構成例を第２実施形態に適用可能であることは勿論である。 FIG. 17 is a cross-sectional view of a TFT 10 according to a modification. The TFT 10 shown in FIG. 17 includes contact layers 19 and 20 as in FIG. Thus, even when the third embodiment is applied to the TFT 10 of FIG. 3, the same effect as described above can be obtained. Of course, the configuration example of FIG. 3 is applicable to the second embodiment.
また、本明細書において、板やフィルムは、その部材を例示した表現であり、その構成に限定されるものではない。板やフィルムは、明細書で記載した機能を有する層やその他の部材であっても良い。 Moreover, in this specification, a board and a film are the expressions which illustrated the member, and are not limited to the structure. The plate or film may be a layer or other member having the functions described in the specification.
なお、上記実施形態では、ボトムゲート型（逆スタガ型）のＴＦＴを例に挙げて説明したが、トップゲート型（順スタガ型）のＴＦＴに適用することも可能である。 In the above embodiment, a bottom gate type (reverse stagger type) TFT has been described as an example. However, the present invention can also be applied to a top gate type (forward stagger type) TFT.
また、上記実施形態に係る半導体装置（ＴＦＴ１０）は、さまざまな電子機器に適用することができる。例えば、モバイル機器（携帯電話、携帯情報端末、スマートフォン、及びタブレット端末など）、ゲーム機器、ノートＰＣ（パーソナルコンピュータ）、テレビ、デジタルビデオカメラ、デジタルスチルカメラ、及びスキャナなどに適用できる。 In addition, the semiconductor device (TFT 10) according to the above embodiment can be applied to various electronic devices. For example, the present invention can be applied to mobile devices (such as mobile phones, portable information terminals, smartphones, and tablet terminals), game devices, notebook PCs (personal computers), televisions, digital video cameras, digital still cameras, and scanners.
本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、１つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。 The present invention is not limited to the above embodiment, and can be embodied by modifying the constituent elements without departing from the scope of the invention. Further, the above embodiments include inventions at various stages, and are obtained by appropriately combining a plurality of constituent elements disclosed in one embodiment or by appropriately combining constituent elements disclosed in different embodiments. Various inventions can be configured. For example, even if some constituent elements are deleted from all the constituent elements disclosed in the embodiments, the problems to be solved by the invention can be solved and the effects of the invention can be obtained. Embodiments made can be extracted as inventions.
１０…ＴＦＴ、１１…基板、１２…ゲート電極、１３，１４…ゲート絶縁膜、１５…半導体層、１６…保護層、１６Ａ，１６Ｂ…保護膜、１７…ソース電極、１８…ドレイン電極、１９，２０…コンタクト層、２１…ゲート絶縁膜、３１，３２…絶縁膜、５０…液晶表示装置、５１…画素、５２…走査ドライバ、５３…信号ドライバ、５４…共通電圧供給回路 DESCRIPTION OF SYMBOLS 10 ... TFT, 11 ... Substrate, 12 ... Gate electrode, 13, 14 ... Gate insulating film, 15 ... Semiconductor layer, 16 ... Protective layer, 16A, 16B ... Protective film, 17 ... Source electrode, 18 ... Drain electrode, 19, DESCRIPTION OF SYMBOLS 20 ... Contact layer, 21 ... Gate insulating film, 31, 32 ... Insulating film, 50 ... Liquid crystal display device, 51 ... Pixel, 52 ... Scan driver, 53 ... Signal driver, 54 ... Common voltage supply circuit
Claims (7)
前記ゲート電極上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられ、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられ、酸化物半導体を含む半導体層と、
前記半導体層上に設けられたソース電極及びドレイン電極と
を具備し、
前記第２ゲート絶縁膜における水素の含有率は、前記第１ゲート絶縁膜における水素の含有率より低いことを特徴とする薄膜トランジスタ。 A gate electrode provided on the substrate;
A first gate insulating film provided on the gate electrode;
A second gate insulating film provided on the first gate insulating film and thinner than the first gate insulating film;
A semiconductor layer provided on the second gate insulating film and including an oxide semiconductor;
A source electrode and a drain electrode provided on the semiconductor layer,
2. The thin film transistor according to claim 1, wherein the hydrogen content in the second gate insulating film is lower than the hydrogen content in the first gate insulating film.
１＜ｍ＜ｎ＜２
の関係を満たすことを特徴とする請求項２に記載の薄膜トランジスタ。 When the first gate insulating film is SiOm and the second gate insulating film is SiOn,
1 <m <n <2
The thin film transistor according to claim 2, wherein the relationship is satisfied.
前記第１保護膜上に設けられ、前記第１保護膜より薄い第２保護膜と
をさらに具備し、
前記第１保護膜における水素の含有率は、前記第２保護膜における水素の含有率より低いことを特徴とする請求項１乃至４のいずれかに記載の薄膜トランジスタ。 A first protective film provided on the semiconductor layer;
A second protective film provided on the first protective film and thinner than the first protective film;
5. The thin film transistor according to claim 1, wherein a hydrogen content in the first protective film is lower than a hydrogen content in the second protective film.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024047488A1 (en) * | 2022-09-01 | 2024-03-07 | 株式会社半導体エネルギー研究所 | Semiconductor device |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070013035A1 (en) * | 2002-11-14 | 2007-01-18 | Sharp Laboratories Of America, Inc. | Oxide interface with improved oxygen bonding |
| KR20100070085A (en) * | 2008-12-17 | 2010-06-25 | 삼성전자주식회사 | Thin film transistor substrate and method of fabricating thereof |
| JP2011176235A (en) * | 2010-02-25 | 2011-09-08 | Sony Corp | Radiation imaging device, and method of driving the same |
| JP2011258949A (en) * | 2010-06-04 | 2011-12-22 | Samsung Electronics Co Ltd | Thin film transistor display panel and method of manufacturing the same |
| US20120045904A1 (en) * | 2010-08-20 | 2012-02-23 | Applied Materials, Inc. | Methods for forming a hydrogen free silicon containing dielectric film |
| JP2014123723A (en) * | 2012-12-21 | 2014-07-03 | Beijing Boe Optoelectronics Technology Co Ltd | Thin film transistor and method for manufacturing the same, array substrate, and display device |
| JP2014225626A (en) * | 2012-08-31 | 2014-12-04 | 株式会社神戸製鋼所 | Thin film transistor and display |
| JP2015060996A (en) * | 2013-09-19 | 2015-03-30 | 株式会社東芝 | Display device and semiconductor device |
-
2015
- 2015-11-12 JP JP2015222026A patent/JP2017092299A/en active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070013035A1 (en) * | 2002-11-14 | 2007-01-18 | Sharp Laboratories Of America, Inc. | Oxide interface with improved oxygen bonding |
| KR20100070085A (en) * | 2008-12-17 | 2010-06-25 | 삼성전자주식회사 | Thin film transistor substrate and method of fabricating thereof |
| JP2011176235A (en) * | 2010-02-25 | 2011-09-08 | Sony Corp | Radiation imaging device, and method of driving the same |
| JP2011258949A (en) * | 2010-06-04 | 2011-12-22 | Samsung Electronics Co Ltd | Thin film transistor display panel and method of manufacturing the same |
| US20120045904A1 (en) * | 2010-08-20 | 2012-02-23 | Applied Materials, Inc. | Methods for forming a hydrogen free silicon containing dielectric film |
| JP2014225626A (en) * | 2012-08-31 | 2014-12-04 | 株式会社神戸製鋼所 | Thin film transistor and display |
| JP2014123723A (en) * | 2012-12-21 | 2014-07-03 | Beijing Boe Optoelectronics Technology Co Ltd | Thin film transistor and method for manufacturing the same, array substrate, and display device |
| JP2015060996A (en) * | 2013-09-19 | 2015-03-30 | 株式会社東芝 | Display device and semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024047488A1 (en) * | 2022-09-01 | 2024-03-07 | 株式会社半導体エネルギー研究所 | Semiconductor device |
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