KR20100069001A - Semiconductor package - Google Patents

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KR20100069001A
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김효재
김종원
김대진
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하나 마이크론(주)
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Abstract

PURPOSE: A semiconductor package is provided to be applicable in a fine pitch by electrically connecting a semiconductor die with a substrate through an anisotropic conductive film. CONSTITUTION: A first wiring pattern(113) is formed on the upper side(110a) of a substrate(110). A second wiring pattern(114) is formed on the lower side(110b) of the substrate. The first semiconductor die(120) is adhered on the upper side of the substrate through an anisotropic conductive film(122). A second semiconductor die(150) is adhered on the upper side of the first semiconductor die. A conductive wire(160) electrically connects the second bond pad and the first wiring pattern. An encapsulant(170) encapsulates the substrate, the first semiconductor die, the second semiconductor die, and the conductive wire.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것으로서, 보다 자세하게는 이방성 도전성 필름을 통해서 기판과 반도체다이를 전기적으로 연결하므로 파인피치에 적용 가능하고, 고집적 기판 및 반도체다이를 전기적으로 연결하는데 용이한 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package. More particularly, the present invention relates to a semiconductor package that is electrically connected to a substrate and a semiconductor die through an anisotropic conductive film. .

전자산업의 발달에 따라 전자기기들의 고기능화 및 소형화 추세에 따라 그의 핵심 소자인 반도체 패키지가 고집적도로 구현되어 고성능을 갖고 소형인 반도체 패키지의 요구가 급증하고 있다. 이러한 추세에 따라 반도체 패키지는 주로 패키지 내에 복수개의 반도체다이를 상하로 적층하거나 또는 평면상에 배열된 형태로 내장하는 멀티칩(Multi-Chip) 패키지, 또는 기판에 직접 반도체다이를 부착하고 이를 밀봉하여 크기를 감소시킨 보드 온 칩(Board On Chip, 이하"BOC") 패키지 등이 사용되고 있다.According to the development of the electronics industry, the core package of the semiconductor device, which is its core device, is highly integrated according to the high functional and miniaturization of electronic devices, and the demand for high performance and small semiconductor packages is rapidly increasing. According to this trend, a semiconductor package is mainly a multi-chip package in which a plurality of semiconductor dies are stacked up or down in a package or embedded in a planar arrangement, or a semiconductor die is directly attached to a substrate and sealed. Board-on-chip (BOC) packages with reduced size are used.

여기서 BOC 패키지는 기판의 중앙부에 센터 슬롯을 형성하고, 센터 슬롯이 형성된 영역을 통해서 기판과 반도체다이를 도전성와이어로 전기적으로 연결하였다. 즉, BOC 패키지는 도전성 와이어가 본딩되는 영역이 기판에서 센터 슬롯이 형 성된 영역과 대응된다. 그러므로 BOC 패키지는 기판과 반도체다이가 전기적으로 연결되기 위한 본딩영역에 한계가 있다. 그리고 기판에서 반도체다이가 어태치 되는 영역에는 배선 패턴이 형성되지 않으므로, 고용량 반도체 패키지를 위해서 반도체다이를 적층할 경우에는 기판의 배선 패턴을 확보할 수 없었다.Here, the BOC package forms a center slot in the center of the substrate, and electrically connects the substrate and the semiconductor die with conductive wires through a region where the center slot is formed. That is, in the BOC package, the region where the conductive wire is bonded corresponds to the region where the center slot is formed on the substrate. Therefore, the BOC package has a limitation in bonding area for electrically connecting the substrate and the semiconductor die. In addition, since a wiring pattern is not formed in the region where the semiconductor die is attached to the substrate, when the semiconductor die is stacked for the high capacity semiconductor package, the wiring pattern of the substrate cannot be secured.

그리고 반도체 패키지의 고용량 및 고집적화를 위해서 기판의 배선 패턴이 파인피치화 되어 감에 따라, 기판과 반도체다이를 전기적 연결하기위한 별도의 도선화 작업이 어려워지고, 파인피치화 되어감에 따라 각 배선 패턴이 도전화 작업 과정에서 전기적으로 단락되는 문제가 발생되었다. In addition, as the wiring pattern of the substrate becomes fine pitch for high capacity and high integration of the semiconductor package, it is difficult to separate the wiring work for electrically connecting the substrate and the semiconductor die, and each wiring pattern becomes fine pitch. In the course of the conducting operation, a problem of electrical shorting has occurred.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 이방성 도전성 필름을 통해서 기판과 반도체다이를 전기적으로 연결하므로 파인피치에도 적용 가능하고, 고집적 기판 및 반도체다이를 전기적으로 연결하는데 용이한 반도체 패키지를 제공하는데 있다.The present invention is to overcome the above-mentioned problems, the object of the present invention is electrically applicable to the fine pitch since the substrate and the semiconductor die is electrically connected through an anisotropic conductive film, and to electrically connect the highly integrated substrate and the semiconductor die It is to provide an easy semiconductor package.

또한, 본 발명의 다른 목적은 이방성 도전성 필름을 통해서 기판과 반도체다이를 전기적으로 연결하므로 별도의 도선화 공정을 제거할 수 있고, 반도체다이가 접착되는 영역에서도 반도체다이의 본드 패드가 기판의 배선패턴과 전기적으로 연결되므로 공간의 비효율성을 제거할 수 있는 반도체 패키지를 제공하는데 있다.In addition, another object of the present invention is to electrically connect the substrate and the semiconductor die through an anisotropic conductive film, so that a separate conduction process can be eliminated. The present invention provides a semiconductor package that can be electrically connected to and can eliminate space inefficiency.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 상면에 다수의 제1배선 패턴이 형성되고, 하면에 다수의 제2배선 패턴이 형성된 기판과, 상기 기판의 상면에 이방성 도전성 필름을 통해서 접착되고, 하면에 형성된 다수의 제1본드패드가 상기 이방성 도전성 필름을 통해서 상기 기판의 상기 제1배선 패턴과 전기적으로 연결된 제1반도체다이와, 상기 제1반도체다이의 상면에 접착되며, 다수의 제2본드 패드가 상면에 형성된 제2반도체다이와, 상기 제2반도체다이의 상기 제2본드 패드와 상기 제1배선 패턴 사이를 전기적으로 연결하는 도전성 와이어 및 상기 기판, 상기 제1반도체다이, 상기 제2반도체다이 및 상기 도전성 와이어를 인캡슐레이션 하는 인캡슐란트를 포함할 수 있다. In order to achieve the above object, the semiconductor package according to the present invention has a substrate having a plurality of first wiring patterns formed on an upper surface thereof, a plurality of second wiring patterns formed on a lower surface thereof, and an adhesive film bonded to an upper surface of the substrate through an anisotropic conductive film. And a plurality of first bond pads formed on a bottom surface of the first semiconductor die and the first semiconductor die electrically connected to the first wiring pattern of the substrate through the anisotropic conductive film and the top surface of the first semiconductor die. A second semiconductor die having a bond pad formed on an upper surface thereof, a conductive wire electrically connecting between the second bond pad of the second semiconductor die and the first wiring pattern, the substrate, the first semiconductor die, and the second semiconductor It may include an encapsulant for encapsulating a die and the conductive wire.

상기 이방성 도전성 필름은 다수의 도전성 볼을 포함하는 접착제로, 상기 도전성 볼을 통해서 상기 제1반도체다이의 상기 제1본드 패드와 상기 기판의 상기 제1배선 패턴 사이를 전기적으로 연결할 수 있다.  The anisotropic conductive film is an adhesive including a plurality of conductive balls, and may electrically connect between the first bond pad of the first semiconductor die and the first wiring pattern of the substrate through the conductive balls.

상기 기판은 상기 기판의 중앙부에는 상기 상면과 상기 하면을 관통하는 슬롯인 센터 슬롯이 더 형성되며, 상기 하면에서 상기 센터 슬롯의 외주연에는 다수의 본드 핑거가 형성될 수 있다.The substrate may further include a center slot, which is a slot penetrating through the upper surface and the lower surface, at a central portion of the substrate, and a plurality of bond fingers may be formed at an outer circumference of the center slot on the lower surface.

상기 기판의 본드 핑거와 상기 센터 슬롯을 통해서 기판의 하면으로 노출된 상기 제1반도체다이의 제1본드 패드 사이를 전기적으로 연결하는 센터 도전성 와이어를 더 포함할 수 있다. And a center conductive wire electrically connecting between the bond finger of the substrate and the first bond pad of the first semiconductor die exposed to the bottom surface of the substrate through the center slot.

상기 기판의 센터 슬롯, 상기 본드 핑거와 전기적으로 연결된 상기 제1반도체다이의 제1본드 패드 및 상기 센터 도전성 와이어를 인캡슐레이션하는 센터 인캡슐란트를 더 포함할 수 있다. The apparatus may further include a center encapsulant for encapsulating the center slot of the substrate, the first bond pad of the first semiconductor die electrically connected to the bond finger, and the center conductive wire.

상기 기판의 제2배선 패턴에 전기적으로 연결된 솔더볼을 더 포함할 수 있다. The semiconductor device may further include a solder ball electrically connected to the second wiring pattern of the substrate.

상술한 바와 같이, 본 발명에 의한 반도체 패키지는 이방성 도전성 필름을 통해서 기판과 반도체다이를 전기적으로 연결하므로 파인피치에도 적용 가능하고, 고집적 기판 및 반도체다이를 전기적으로 연결하는데 용이하다.As described above, the semiconductor package according to the present invention is electrically applicable to the fine pitch since the substrate and the semiconductor die are electrically connected through the anisotropic conductive film, and it is easy to electrically connect the highly integrated substrate and the semiconductor die.

또한 상기와 같이 하여 본 발명에 의한 반도체 패키지는 이방성 도전성 필름을 통해서 기판과 반도체다이를 전기적으로 연결하므로 별도의 도선화 공정을 제거 할 수 있고, 반도체다이가 접착되는 영역에서도 반도체다이의 본드 패드가 기판의 배선패턴과 전기적으로 연결되므로 공간의 비효율성을 제거할 수 있게 된다.In addition, as described above, the semiconductor package according to the present invention electrically connects the substrate and the semiconductor die through the anisotropic conductive film, thereby eliminating a separate conduction process, and bond pads of the semiconductor die may be removed even in areas where the semiconductor die is bonded. Since it is electrically connected to the wiring pattern of the substrate it is possible to eliminate the inefficiency of the space.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. DETAILED DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention. Here, parts having similar configurations and operations throughout the specification are denoted by the same reference numerals.

도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.Referring to FIG. 1, a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention is illustrated.

도 1에서 도시된 바와 같이 반도체 패키지(100)는 기판(110), 제1반도체다이(120), 센터 도전성 와이어(130), 센터 인캡슐란트(140), 제2반도체다이(150), 도전성 와이어(160), 인캡슐란트(170) 및 솔더볼(180)을 포함한다.As shown in FIG. 1, the semiconductor package 100 includes a substrate 110, a first semiconductor die 120, a center conductive wire 130, a center encapsulant 140, a second semiconductor die 150, and a conductive portion. The wire 160, the encapsulant 170, and the solder ball 180 are included.

상기 기판(110)은 상면(110a)과 상기 상면(110a)의 반대면인 하면(110b)으로 이루어진다. 그리고 상기 기판(110)은 중앙부에 센터 슬롯(110c)이 형성되어, 상면(110a)에 접착된 상기 제1반도체다이(120)의 하면(120b)을 하부로 노출시킨다. 상기 기판(110)은 하면(110b)에서 상기 센터 슬롯(110c)의 외주연에 형성된 다수의 본드 핑거(111), 상기 상면(110a)에 형성된 다수의 제1배선패턴(113) 및 상기 하면(110b)에 형성된 다수의 제2배선패턴(114)을 포함한다. 그리고 상기 기판(110)의 제1배선 패턴(122)은 상기 기판(110)의 상면(110a)으로 돌출되도록 형성된다. The substrate 110 is formed of an upper surface 110a and a lower surface 110b opposite to the upper surface 110a. In addition, a center slot 110c is formed at the center of the substrate 110 to expose the lower surface 120b of the first semiconductor die 120 adhered to the upper surface 110a. The substrate 110 has a plurality of bond fingers 111 formed on the outer circumference of the center slot 110c on the lower surface 110b, a plurality of first wiring patterns 113 formed on the upper surface 110a, and the lower surface ( A plurality of second wiring patterns 114 formed on 110b). In addition, the first wiring pattern 122 of the substrate 110 is formed to protrude toward the upper surface 110a of the substrate 110.

그리고 상기 기판(110)은 상기 본드 핑거(111)와 상기 제2배선 패턴(113) 사 이, 상기 제1배선 패턴(112)과 상기 제2배선 패턴(113) 사이를 각각 전기적으로 연결하는 도전성 비아(114)가 더 형성된다. 즉, 상기 기판(110)의 본드 핑거(111)와 제1배선 패턴(112)은 각각 도전성 비아(114)를 통해서 상기 제2배선 패턴(113)과 전기적으로 연결된다. The substrate 110 is electrically conductive between the bond finger 111 and the second wiring pattern 113 and electrically connects the first wiring pattern 112 and the second wiring pattern 113, respectively. Via 114 is further formed. That is, the bond finger 111 and the first wiring pattern 112 of the substrate 110 are electrically connected to the second wiring pattern 113 through the conductive via 114, respectively.

상기 제1배선 패턴(112) 및 상기 제2배선 패턴(113)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd)및 이의 등가금속으로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. The first wiring pattern 112 and the second wiring pattern 113 may be made of copper (Cu), titanium (Ti), nickel (Ni), palladium (Pd), and equivalent metals thereof. This is not a limitation.

그리고 기판(110)의 상면(110a)과 하면(110b)에는 상기 제1배선 패턴(112) 및 상기 제2배선 패턴(113)의 외주연을 덮도록 일정두께로 형성되어, 상기 제1배선 패턴(112) 및 상기 제2배선 패턴(113)을 외부환경으로부터 보호하는 솔더 마스크(미도시)가 더 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. The upper surface 110a and the lower surface 110b of the substrate 110 are formed to have a predetermined thickness so as to cover outer periphery of the first wiring pattern 112 and the second wiring pattern 113. A solder mask (not shown) for protecting the 112 and the second wiring pattern 113 from the external environment may be further formed, but is not limited thereto.

상기 제1반도체다이(120)는 상면(120a)과 상기 상면(120a)의 반대면인 하면(120b)을 가지며, 상기 하면(120b)에는 다수의 제1본드 패드(121)가 형성된다. 그리고 상기 제1반도체다이(120)의 하면(120b)은 이방성 도전성 필름(Anisotropic Conductive Film)(122)을 통해서 상기 기판(110)의 상면(110a)에 접착된다. 이때, 상기 제1반도체다이(120)의 제1본드 패드(121)는 상기 제1반도체다이(120)의 하면(120b)으로 돌출되도록 형성된다. The first semiconductor die 120 has an upper surface 120a and a lower surface 120b opposite to the upper surface 120a, and a plurality of first bond pads 121 are formed on the lower surface 120b. The lower surface 120b of the first semiconductor die 120 is attached to the upper surface 110a of the substrate 110 through an anisotropic conductive film 122. In this case, the first bond pad 121 of the first semiconductor die 120 is formed to protrude to the bottom surface 120b of the first semiconductor die 120.

상기 이방성 도전성 필름(122)은 다수의 도전성 볼(122a)을 포함하는 접착제 타입으로, 열처리를 통해서 경화될 수 있다. 그러므로 상기 제1반도체다이(120)는 압력과 열처리로 인해서 상기 기판(110)에 접착되며, 이때 상기 제1반도체다 이(120)의 제1본드 패드(121)가 상기 이방성 도전성 필름(122)의 도전성 볼(122a)을 통해서 상기 기판(110)의 제1배선 패턴(122)과 전기적으로 연결된다. 즉, 상기 제1반도체다이(120)의 제1본드 패드(121)와 상기 기판(110)의 제1배선 패턴(122)은 도전성 볼(122a)을 통해서 전기적으로 연결되며, 그 이외의 상기 기판(110)과 상기 제1반도체다이(120) 사이는 이방성 도전성 필름(122)의 접착제 성분으로 접착된다. The anisotropic conductive film 122 is an adhesive type including a plurality of conductive balls 122a, and may be cured through heat treatment. Therefore, the first semiconductor die 120 is adhered to the substrate 110 due to pressure and heat treatment, wherein the first bond pad 121 of the first semiconductor die 120 is the anisotropic conductive film 122. The conductive ball 122a is electrically connected to the first wiring pattern 122 of the substrate 110. That is, the first bond pad 121 of the first semiconductor die 120 and the first wiring pattern 122 of the substrate 110 are electrically connected to each other through the conductive ball 122a. An adhesive component of the anisotropic conductive film 122 is adhered between the 110 and the first semiconductor die 120.

그리고 상기 제1반도체다이(120)의 제1본드 패드(121)중 적어도 하나는 상기 기판(110)의 센터 슬롯(110c)을 통해서 상기 기판(110)의 하면(110b)으로 노출된다. 그리고 상기 기판(100)의 센터 슬롯(110c)을 통해서 노출된 상기 제1본드 패드(121)는 센터 도전성 와이어(130)를 통해서 상기 기판(110)의 하면(110b)에 형성된 상기 본드 핑거(111)와 전기적으로 연결된다. At least one of the first bond pads 121 of the first semiconductor die 120 is exposed to the bottom surface 110b of the substrate 110 through the center slot 110c of the substrate 110. The first bond pad 121 exposed through the center slot 110c of the substrate 100 may be formed on the bond finger 111 formed on the bottom surface 110b of the substrate 110 through a center conductive wire 130. Is electrically connected).

상기 센터 도전성 와이어(130)는 상기 제1반도체다이(120)의 제1본드 패드(121) 중 상기 센터 슬롯(110c)을 통해서 상기 기판(110)의 하면(110b)으로 노출된 제1본드 패드(121)와 상기 기판(110)의 본드 핑거(111)를 상호간 전기적으로 연결한다. 상기 센터 도전성 와이어(130)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 이를 한정하는 것은 아니다. 상기 센터 도전성 와이어(130)는 바람직하게는 금(Au)으로 형성하는데, 연성과 전기전도도가 다른 금속에 비해서 높아서, 센터 도전성 와이어(130)를 얇게 형성할 수 있으며, 얇게 형성하여도 전기전도도가 높아 와이어 본딩시에 용이하기 때문이다.The center conductive wire 130 is a first bond pad exposed to the bottom surface 110b of the substrate 110 through the center slot 110c of the first bond pads 121 of the first semiconductor die 120. The 121 and the bond fingers 111 of the substrate 110 are electrically connected to each other. The center conductive wire 130 may use any one of gold (Au), aluminum (Al), and copper (Cu) or an alloy thereof, but is not limited thereto. The center conductive wire 130 is preferably formed of gold (Au), and has higher ductility and electrical conductivity than other metals, so that the center conductive wire 130 may be thinly formed. It is because it is easy at the time of wire bonding.

상기 센터 인캡슐란트(140)는 상기 기판(110), 상기 제1반도체다이(120) 및 상기 센터 도전성 와이어(130)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 즉, 상기 센터 인캡슐란트(140)는 상기 기판(110)의 센터 슬롯(110c), 상기 기판(110)의 센터 슬롯(110c)을 통해 상기 기판(110)의 하면(110b)으로 노출된 상기 제1반도체다이(120) 및 상기 센터 도전성 와이어(130)를 인캡슐레이션 한다. 그러므로 상기 센터 인캡슐란트(140)는 상기 제1반도체다이(120)의 제1본드 패드(121)도 인캡슐레이션 한다. The center encapsulation 140 encapsulates the substrate 110, the first semiconductor die 120, and the center conductive wire 130 to protect them from an external environment. That is, the center encapsulant 140 is exposed to the bottom surface 110b of the substrate 110 through the center slot 110c of the substrate 110 and the center slot 110c of the substrate 110. The first semiconductor die 120 and the center conductive wire 130 are encapsulated. Therefore, the center encapsulant 140 also encapsulates the first bond pad 121 of the first semiconductor die 120.

상기 제2반도체다이(150)는 상면(150a)과 상기 상면(150a)의 반대면인 하면(150b)을 가지며, 상기 상면(150a)에는 다수의 제2본드 패드(151)가 형성된다. 그리고 상기 제2반도체다이(150)의 하면(150b)은 상기 제1반도체다이(120)의 상면(120a)에 접착제(152)를 통해서 접착된다. 그리고 상기 제2반도체다이(150)의 제2본드 패드(151)는 도전성 와이어(160)를 통해서 상기 기판(110)의 상면(110a)에 형성된 상기 제1배선 패턴(112)과 전기적으로 연결된다. 상기 접착제(152)는 통상의 액상 에폭시 접착제, 접착 필름, 접착테이프 및 그 등가물중 선택된 어느 하나를 이용할 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.The second semiconductor die 150 has an upper surface 150a and a lower surface 150b opposite to the upper surface 150a, and a plurality of second bond pads 151 are formed on the upper surface 150a. The lower surface 150b of the second semiconductor die 150 is attached to the upper surface 120a of the first semiconductor die 120 through an adhesive 152. The second bond pad 151 of the second semiconductor die 150 is electrically connected to the first wiring pattern 112 formed on the upper surface 110a of the substrate 110 through the conductive wire 160. . The adhesive 152 may use any one selected from a general liquid epoxy adhesive, an adhesive film, an adhesive tape, and an equivalent thereof, and the type of the adhesive 152 is not limited thereto.

상기 도전성 와이어(160)는 상기 제2반도체다이(150)의 제2본드 패드(151) 와 상기 기판(110)의 제1배선 패턴(112)을 상호간 전기적으로 연결한다. 상기 도전성 와이어(160)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 이를 한정하는 것은 아니다. 상기 도전성 와이어(160)는 바람직하게는 금(Au)으로 형성하는데, 연성과 전기전도도가 다른 금속에 비해서 높아서, 도전성 와이어(160)를 얇게 형성할 수 있으며, 얇게 형성하여도 전기전도 도가 높아 와이어 본딩시에 용이하기 때문이다.The conductive wire 160 electrically connects the second bond pad 151 of the second semiconductor die 150 and the first wiring pattern 112 of the substrate 110 to each other. The conductive wire 160 is made of any one of gold (Au), aluminum (Al), and copper (Cu) or an alloy thereof, but is not limited thereto. The conductive wire 160 is preferably formed of gold (Au), which is higher in ductility and electrical conductivity than other metals, so that the conductive wire 160 may be thinly formed, and the conductive wire 160 may have high electrical conductivity even when thinly formed. This is because it is easy at the time of bonding.

상기 인캡슐란트(170)는 상기 기판(110), 상기 제1반도체다이(120), 상기 제2반도체다이(150) 및 상기 도전성 와이어(160)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 즉, 상기 인캡슐란트(170)는 상기 기판(110)의 상면(110a), 상기 제1반도체다이(120), 상기 제2반도체다이(150) 및 상기 도전성 와이어(160)를 모두 덮도록 인캡슐레이션 한다.The encapsulant 170 encapsulates the substrate 110, the first semiconductor die 120, the second semiconductor die 150, and the conductive wire 160 to protect them from the external environment. encapsulation). That is, the encapsulant 170 is formed to cover all of the top surface 110a of the substrate 110, the first semiconductor die 120, the second semiconductor die 150, and the conductive wire 160. Encapsulate.

상기 솔더볼(180)은 상기 기판(110)의 하면(110b)에 형성된 제2배선 패턴(113)에 용착되어, 상기 도전성 비아(114), 상기 본드 핑거(111) 및 상기 센터 도전성 와이어(130)를 통해서 상기 제1반도체다이(120)와 전기적으로 연결된다. 그리고 상기 솔더볼(180)은 상기 제2배선 패턴(113)에 용착되어, 상기 도전성 비아(114), 상기 제1배선 패턴(112) 및 상기 도전성 와이어(160)를 통해서 상기 제2반도체다이(150)와 전기적으로 연결된다. 상기 솔더볼(180)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다. 그리고 이러한 솔더볼(180)을 상기 제2배선 패턴(113)에 용착하는 공정은 제2배선 패턴(113)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 솔더볼(180)을 임시로 안착한다. 이후, 반도체 패키지(100)를 대략 100 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 솔더볼(180)이 상기 제2배선 패턴(113)에 강하게 전기적 및 기계적으로 접속되도록 한다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다. 상기 솔더볼(180)은 상기 기판(110)을 통해서 상기 제1반도체다이(120) 또는 제2반도체다이(150)와 전 기적으로 연결된다. 그래서 상기 제1반도체다이(120) 및 제2반도체다이(150)는 상기 솔더볼(180)을 통해서 외부 장치(미도시)에 실장되어, 외부 장치와 전기적으로 연결될 수 있다. The solder ball 180 is deposited on the second wiring pattern 113 formed on the bottom surface 110b of the substrate 110 to form the conductive via 114, the bond finger 111, and the center conductive wire 130. It is electrically connected to the first semiconductor die 120 through. The solder ball 180 is welded to the second wiring pattern 113 to form the second semiconductor die 150 through the conductive via 114, the first wiring pattern 112, and the conductive wire 160. Is electrically connected). The solder ball 180 may be formed of any one selected from tin / lead, lead-free tin, and equivalents thereof, but is not limited thereto. In the process of welding the solder ball 180 to the second wiring pattern 113, the volatile flux having a viscosity is applied to the second wiring pattern 113, and then the solder ball 180 is temporarily seated thereon. do. Subsequently, the solder ball 180 is strongly and electrically connected to the second wiring pattern 113 by putting the semiconductor package 100 into a furnace having a temperature of approximately 100 to 300 ° C. Of course, all of the flux in the furnace is volatilized and removed. The solder ball 180 is electrically connected to the first semiconductor die 120 or the second semiconductor die 150 through the substrate 110. Thus, the first semiconductor die 120 and the second semiconductor die 150 may be mounted on an external device (not shown) through the solder ball 180 to be electrically connected to the external device.

상기 반도체 패키지(100)는 제1반도체다이(120)가 기판(110)과 센터 도전성 와이어(130)를 통해서 전기적으로 연결되거나, 이방성 도전성 필름(122)을 통해서 전기적으로 연결될 수 있다. 즉, 반도체 패키지(100)는 기판(110)의 센터 슬롯(110c)이 형성된 영역을 통해서 도전성 와이어(130)로 기판(110)의 제1배선 패턴(112)과 제1반도체다이(120)의 제1본드 패드(121)가 전기적으로 연결되는 것 이외에, 이방성 도전성 필름(122)의 도전성 볼(122a)을 통해서 기판(110)의 제1배선 패턴(112)과 제1반도체다이(120)의 제1본드 패드(121)가 전기적으로 연결되므로, 더 많은 제1본드 패드(121)를 기판(110)과 전기적으로 연결할 수 있다. 그러므로 반도체 패키지(100)는 파인피치(fine pitch)에 적용 가능하다. In the semiconductor package 100, the first semiconductor die 120 may be electrically connected through the substrate 110 and the center conductive wire 130, or may be electrically connected through the anisotropic conductive film 122. That is, the semiconductor package 100 may be formed of the first wiring pattern 112 and the first semiconductor die 120 of the substrate 110 by the conductive wires 130 through the region where the center slot 110c of the substrate 110 is formed. In addition to the first bond pads 121 being electrically connected to each other, the first wiring pattern 112 and the first semiconductor die 120 of the substrate 110 may be formed through the conductive balls 122a of the anisotropic conductive film 122. Since the first bond pads 121 are electrically connected, more first bond pads 121 may be electrically connected to the substrate 110. Therefore, the semiconductor package 100 can be applied to fine pitch.

그리고 반도체 패키지(100)는 이방성 도전성 필름(122)을 통해서 전기적으로 연결할 수 있으므로 별도의 도선화 작업 없이 상기 기판(110)과 상기 제1반도체다이(120)를 전기적으로 연결할 수 있고, 고 집적된 기판(110) 및 제1반도체다이(120)의 연결에도 적용할 수 있다. In addition, since the semiconductor package 100 may be electrically connected through the anisotropic conductive film 122, the semiconductor package 100 may be electrically connected to the substrate 110 and the first semiconductor die 120 without a separate conductive operation. The present invention can also be applied to the connection between the substrate 110 and the first semiconductor die 120.

그리고 상기 반도체 패키지(100)는 제1반도체다이(120)가 접착되는 영역에서도 제1반도체다이(120)의 제1본드 패드(121)가 기판(110)의 제1배선 패턴(112)과 전기적으로 연결되므로 공간의 비효율성을 제거할 수 있다. In the semiconductor package 100, the first bond pad 121 of the first semiconductor die 120 is electrically connected to the first wiring pattern 112 of the substrate 110 even in a region where the first semiconductor die 120 is bonded. Can eliminate space inefficiency.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.2, a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention is shown.

도 2에서 도시된 바와 같이 반도체 패키지(200)는 기판(210), 제1반도체다이(220), 제2반도체다이(150), 도전성 와이어(160) 및 인캡슐란트(170)를 포함한다.As illustrated in FIG. 2, the semiconductor package 200 includes a substrate 210, a first semiconductor die 220, a second semiconductor die 150, a conductive wire 160, and an encapsulant 170.

상기 반도체 패키지(200)의 제2반도체다이(150), 도전성 와이어(160) 및 인캡슐란트(170)는 상기 도 1에 도시된 반도체 패키지(100)와 동일하다. 그러므로 반도체 패키지(200)에서 반도체 패키지(100)와 상이한 기판(210) 및 제1반도체다이(220)를 위주로 설명하고자 한다. The second semiconductor die 150, the conductive wire 160, and the encapsulant 170 of the semiconductor package 200 are the same as the semiconductor package 100 shown in FIG. 1. Therefore, the description will be given based on the substrate 210 and the first semiconductor die 220 which are different from the semiconductor package 100 in the semiconductor package 200.

상기 기판(210)은 상면(210a)과 상기 상면(210a)의 반대면인 하면(210b)으로 이루어진다. 그리고 상기 기판(210)은 상기 상면(210a)에 형성된 다수의 제1배선패턴(213) 및 상기 하면(210b)에 형성된 다수의 제2배선패턴(214)을 포함한다. 그리고 상기 기판(210)의 제1배선 패턴(222)은 상기 기판(210)의 상면(210a)으로 돌출되도록 형성된다. The substrate 210 includes an upper surface 210a and a lower surface 210b opposite to the upper surface 210a. The substrate 210 includes a plurality of first wiring patterns 213 formed on the upper surface 210a and a plurality of second wiring patterns 214 formed on the lower surface 210b. The first wiring pattern 222 of the substrate 210 is formed to protrude to the upper surface 210a of the substrate 210.

상기 제1배선 패턴(212) 및 상기 제2배선 패턴(213)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd)및 이의 등가금속으로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. The first wiring pattern 212 and the second wiring pattern 213 may be made of copper (Cu), titanium (Ti), nickel (Ni), palladium (Pd), and equivalent metals thereof. This is not a limitation.

그리고 상기 기판(210)은 상기 기판(210)의 상면(110a)과 하면(110b) 사이를 관통하여 상기 기판(210)의 상면(110a)에 형성된 제1배선 패턴(112)과 상기 기판(210)의 하면(110b)에 형성된 제2배선 패턴(113)을 전기적으로 연결하는 도전성 비아(214)가 더 형성된다. The substrate 210 penetrates between the upper surface 110a and the lower surface 110b of the substrate 210 to form the first wiring pattern 112 and the substrate 210 formed on the upper surface 110a of the substrate 210. The conductive via 214 is further formed to electrically connect the second wiring pattern 113 formed on the bottom surface 110b of FIG.

그리고 기판(210)의 상면(210a)과 하면(210b)에는 상기 제1배선 패턴(212) 및 상기 제2배선 패턴(213)의 외주연을 덮도록 일정두께로 형성되어, 상기 제1배선 패턴(212) 및 상기 제2배선 패턴(213)을 외부환경으로부터 보호하는 솔더 마스크(미도시)가 더 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. The upper surface 210a and the lower surface 210b of the substrate 210 are formed to have a predetermined thickness so as to cover outer periphery of the first wiring pattern 212 and the second wiring pattern 213. A solder mask (not shown) for protecting the 212 and the second wiring pattern 213 from the external environment may be further formed, but is not limited thereto.

상기 제1반도체다이(220)는 상면(220a)과 상기 상면(220a)의 반대면인 하면(220b)을 가지며, 상기 하면(220b)에는 다수의 제1본드 패드(221)가 형성된다. 그리고 상기 제1반도체다이(220)의 하면(220b)은 이방성 도전성 필름(Anisotropic Conductive Film)(222)을 통해서 상기 기판(210)의 상면(210a)에 접착된다. 이때, 상기 제1반도체다이(220)의 제1본드 패드(221)는 상기 제1반도체다이(220)의 하면(220b)으로 돌출되도록 형성된다. The first semiconductor die 220 has an upper surface 220a and a lower surface 220b opposite to the upper surface 220a, and a plurality of first bond pads 221 are formed on the lower surface 220b. The lower surface 220b of the first semiconductor die 220 is attached to the upper surface 210a of the substrate 210 through an anisotropic conductive film 222. In this case, the first bond pads 221 of the first semiconductor die 220 are formed to protrude to the bottom surface 220b of the first semiconductor die 220.

상기 이방성 도전성 필름(222)은 도전성 볼(222a)을 포함하는 접착제 타입으로, 열처리를 통해서 경화될 수 있다. 그러므로 상기 제1반도체다이(220)는 압력과 열처리로 인해서 상기 기판(210)에 접착되며, 이때 상기 제1반도체다이(220)의 제1본드 패드(221)가 상기 이방성 도전성 필름(222)의 도전성 볼(222a)을 통해서 상기 기판(210)의 제1배선 패턴(222)과 전기적으로 연결된다. 즉, 상기 제1반도체다이(220)의 제1본드 패드(221)와 상기 기판(210)의 제1배선 패턴(222)은 도전성 볼(222a)을 통해서 전기적으로 연결되며, 그 이외의 상기 기판(210)과 상기 제1반도체다이(220) 사이는 이방성 도전성 필름(222)의 접착제 성분으로 접착된다. The anisotropic conductive film 222 is an adhesive type including the conductive balls 222a and may be cured through heat treatment. Therefore, the first semiconductor die 220 is adhered to the substrate 210 due to pressure and heat treatment, wherein the first bond pad 221 of the first semiconductor die 220 is formed of the anisotropic conductive film 222. The conductive ball 222a is electrically connected to the first wiring pattern 222 of the substrate 210. That is, the first bond pad 221 of the first semiconductor die 220 and the first wiring pattern 222 of the substrate 210 are electrically connected through conductive balls 222a. An adhesive component of the anisotropic conductive film 222 is adhered between the 210 and the first semiconductor die 220.

그리고 상기 반도체 패키지(200)는 기판(210)의 제2배선 패턴(212)이 이방성 도전성 필름을 통해서 외부장치와 연결되거나, 멀티 레벨로 패키지가 적층 될 수 있다. In the semiconductor package 200, the second wiring pattern 212 of the substrate 210 may be connected to an external device through an anisotropic conductive film, or the package may be stacked at multiple levels.

상기 반도체 패키지(200)는 제1반도체다이(220)가 이방성 도전성 필름(222)을 통해서 상기 기판(210)과 전기적으로 연결될 수 있다. 즉, 반도체 패키지(200)는 제1반도체다이(220)의 제1본드 패드(221)가 이방성 도전성 필름(222)의 도전성 볼(222a)을 통해서 기판(210)의 제1배선 패턴(212)과 전기적으로 연결되므로 별도의 도선화 작업 없이 제1본드 패드(221)를 기판(210)과 전기적으로 연결할 수 있다. 그러므로 반도체 패키지(200)는 파인피치(fine pitch)에 적용 가능하고, 고 집적된 기판(210) 및 제1반도체다이(220)의 연결에도 적용할 수 있다. In the semiconductor package 200, the first semiconductor die 220 may be electrically connected to the substrate 210 through the anisotropic conductive film 222. That is, in the semiconductor package 200, the first bond pad 221 of the first semiconductor die 220 may have the first wiring pattern 212 of the substrate 210 through the conductive balls 222a of the anisotropic conductive film 222. Since it is electrically connected to the first bond pad 221 may be electrically connected to the substrate 210 without a separate conducting work. Therefore, the semiconductor package 200 may be applied to fine pitch and may also be applied to the connection of the highly integrated substrate 210 and the first semiconductor die 220.

그리고 상기 반도체 패키지(200)는 제1반도체다이(220)가 접착되는 영역에서도 제1반도체다이(220)의 제1본드 패드(221)가 기판(210)의 제1배선 패턴(212)과 전기적으로 연결되므로 공간의 비효율성을 제거할 수 있다. In the semiconductor package 200, the first bond pad 221 of the first semiconductor die 220 is electrically connected to the first wiring pattern 212 of the substrate 210 even in a region where the first semiconductor die 220 is bonded. Can eliminate space inefficiency.

도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.Referring to FIG. 3, there is shown a cross-sectional view of a semiconductor package in accordance with another embodiment of the present invention.

도 3에서 도시된 바와 같이 반도체 패키지(300)는 기판(210), 제1반도체다이(220), 제2반도체다이(150), 도전성 와이어(160), 인캡슐란트(170) 및 솔더볼(380)을 포함한다.As shown in FIG. 3, the semiconductor package 300 includes a substrate 210, a first semiconductor die 220, a second semiconductor die 150, a conductive wire 160, an encapsulant 170, and a solder ball 380. ).

상기 반도체 패키지(300)의 기판(210), 제1반도체다이(220), 제2반도체다이(150), 도전성 와이어(160) 및 인캡슐란트(170)는 상기 도 2에 도시된 반도체 패 키지(200)와 동일하다. 그러므로 반도체 패키지(300)에서 반도체 패키지(200)와 상이한 솔더볼(380)을 위주로 설명하고자 한다. The substrate 210, the first semiconductor die 220, the second semiconductor die 150, the conductive wire 160, and the encapsulant 170 of the semiconductor package 300 may include the semiconductor package illustrated in FIG. 2. Same as 200. Therefore, the solder ball 380 different from the semiconductor package 200 in the semiconductor package 300 will be described mainly.

상기 솔더볼(380)은 상기 기판(210)의 하면(210b)에 형성된 제2배선 패턴(213)에 용착되어, 상기 도전성 비아(214), 제1배선 패턴(211) 및 상기 이방성 도전성 필름(122)을 통해서 상기 제1반도체다이(220)와 전기적으로 연결된다. 그리고 상기 솔더볼(380)은 상기 제2배선 패턴(213)에 용착되어, 상기 도전성 비아(214), 상기 제1배선 패턴(212) 및 상기 도전성 와이어(160)를 통해서 상기 제2반도체다이(150)와 전기적으로 연결된다. 상기 솔더볼(380)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다. 그리고 이러한 솔더볼(380)을 상기 제2배선 패턴(213)에 용착하는 공정은 제2배선 패턴(213)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 솔더볼(380)을 임시로 안착한다. 이후, 반도체 패키지(300)를 대략 100 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 솔더볼(380)이 상기 제2배선 패턴(213)에 강하게 전기적 및 기계적으로 접속되도록 한다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다. 상기 솔더볼(380)은 상기 기판(210)을 통해서 상기 제1반도체다이(220) 또는 제2반도체다이(150)와 전기적으로 연결된다. 그래서 상기 제1반도체다이(220) 및 제2반도체다이(150)는 상기 솔더볼(380)을 통해서 외부 장치(미도시)에 실장되어, 외부 장치와 전기적으로 연결될 수 있다. The solder ball 380 is deposited on the second wiring pattern 213 formed on the bottom surface 210b of the substrate 210 to form the conductive via 214, the first wiring pattern 211, and the anisotropic conductive film 122. Through) is electrically connected to the first semiconductor die 220. The solder ball 380 is welded to the second wiring pattern 213 to form the second semiconductor die 150 through the conductive via 214, the first wiring pattern 212, and the conductive wire 160. Is electrically connected). The solder ball 380 may be formed of any one selected from tin / lead, lead-free tin, and equivalents thereof, but is not limited thereto. In the process of welding the solder ball 380 to the second wiring pattern 213, a volatile flux having a viscosity is applied to the second wiring pattern 213, and then the solder ball 380 is temporarily seated thereon. do. Thereafter, the semiconductor package 300 is inserted into and taken out of a furnace having a temperature of approximately 100 to 300 ° C., so that the solder ball 380 is strongly and electrically connected to the second wiring pattern 213. Of course, all of the flux in the furnace is volatilized and removed. The solder ball 380 is electrically connected to the first semiconductor die 220 or the second semiconductor die 150 through the substrate 210. Thus, the first semiconductor die 220 and the second semiconductor die 150 may be mounted on an external device (not shown) through the solder ball 380 to be electrically connected to the external device.

상기 반도체 패키지(300)는 제1반도체다이(220)가 이방성 도전성 필름(222) 을 통해서 상기 기판(210)과 전기적으로 연결될 수 있다. 즉, 반도체 패키지(300)는 제1반도체다이(220)의 제1본드 패드(221)가 이방성 도전성 필름(222)의 도전성 볼(222a)을 통해서 기판(210)의 제1배선 패턴(212)과 전기적으로 연결되므로 별도의 도선화 작업 없이 제1본드 패드(221)를 기판(210)과 전기적으로 연결할 수 있다. 그러므로 반도체 패키지(300)는 파인피치(fine pitch)에 적용 가능하고, 고 집적된 기판(210) 및 제1반도체다이(220)의 연결에도 적용할 수 있다. In the semiconductor package 300, the first semiconductor die 220 may be electrically connected to the substrate 210 through the anisotropic conductive film 222. That is, in the semiconductor package 300, the first bond pads 221 of the first semiconductor die 220 may pass through the first wiring patterns 212 of the substrate 210 through the conductive balls 222a of the anisotropic conductive film 222. Since it is electrically connected to the first bond pad 221 may be electrically connected to the substrate 210 without a separate conducting work. Therefore, the semiconductor package 300 may be applied to fine pitch and may also be applied to the connection of the highly integrated substrate 210 and the first semiconductor die 220.

그리고 상기 반도체 패키지(300)는 제1반도체다이(220)가 접착되는 영역에서도 제1반도체다이(220)의 제1본드 패드(221)가 기판(210)의 제1배선 패턴(212)과 전기적으로 연결되므로 공간의 비효율성을 제거할 수 있다. In the semiconductor package 300, the first bond pad 221 of the first semiconductor die 220 is electrically connected to the first wiring pattern 212 of the substrate 210 even in a region where the first semiconductor die 220 is bonded. Can eliminate space inefficiency.

이상에서 설명한 것은 본 발명에 의한 반도체 패키지를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the semiconductor package according to the present invention, and the present invention is not limited to the above-described embodiment, and the present invention deviates from the gist of the present invention. Without this, anyone skilled in the art to which the present invention pertains will have the technical spirit of the present invention to the extent that various modifications can be made.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.

도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor package in accordance with still another embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100, 200, 300; 반도체 패키지100, 200, 300; Semiconductor package

110, 210; 기판 120, 220; 제1반도체다이110, 210; Substrates 120 and 220; First semiconductor die

130; 센터 도전성 와이어 140; 센터 인캡슐란트130; Center conductive wire 140; Center Encapsulant

150; 제2반도체다이 160; 도전성 와이어150; Second semiconductor die 160; Conductive wire

170; 인캡슐란트 180, 380; 솔더볼170; Encapsulants 180, 380; Solder ball

Claims (6)

상면에 다수의 제1배선 패턴이 형성되고, 하면에 다수의 제2배선 패턴이 형성된 기판;A substrate having a plurality of first wiring patterns formed on an upper surface thereof and a plurality of second wiring patterns formed on a lower surface thereof; 상기 기판의 상면에 이방성 도전성 필름을 통해서 접착되고, 하면에 형성된 다수의 제1본드패드가 상기 이방성 도전성 필름을 통해서 상기 기판의 상기 제1배선 패턴과 전기적으로 연결된 제1반도체다이; A first semiconductor die adhered to an upper surface of the substrate through an anisotropic conductive film, and a plurality of first bond pads formed on a lower surface of the substrate be electrically connected to the first wiring pattern of the substrate through the anisotropic conductive film; 상기 제1반도체다이의 상면에 접착되며, 다수의 제2본드 패드가 상면에 형성된 제2반도체다이;A second semiconductor die adhered to an upper surface of the first semiconductor die and having a plurality of second bond pads formed on an upper surface thereof; 상기 제2반도체다이의 상기 제2본드 패드와 상기 제1배선 패턴 사이를 전기적으로 연결하는 도전성 와이어; 및A conductive wire electrically connecting between the second bond pad of the second semiconductor die and the first wiring pattern; And 상기 기판, 상기 제1반도체다이, 상기 제2반도체다이 및 상기 도전성 와이어를 인캡슐레이션 하는 인캡슐란트를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.And an encapsulation for encapsulating the substrate, the first semiconductor die, the second semiconductor die, and the conductive wire. 제 1 항에 있어서, The method of claim 1, 상기 이방성 도전성 필름은 다수의 도전성 볼을 포함하는 접착제로, 상기 도전성 볼을 통해서 상기 제1반도체다이의 상기 제1본드 패드와 상기 기판의 상기 제1배선 패턴 사이를 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지. The anisotropic conductive film is an adhesive including a plurality of conductive balls, and electrically connects between the first bond pad of the first semiconductor die and the first wiring pattern of the substrate through the conductive balls. Semiconductor package. 제 1 항에 있어서,The method of claim 1, 상기 기판은 The substrate is 상기 기판의 중앙부에는 상기 상면과 상기 하면을 관통하는 슬롯인 센터 슬롯이 더 형성되며, 상기 하면에서 상기 센터 슬롯의 외주연에는 다수의 본드 핑거가 형성된 것을 특징으로 하는 반도체 패키지.And a center slot, which is a slot penetrating through the upper surface and the lower surface, in the center portion of the substrate, and a plurality of bond fingers are formed on an outer circumference of the center slot on the lower surface. 제 3 항에 있어서, The method of claim 3, wherein 상기 기판의 본드 핑거와 상기 센터 슬롯을 통해서 기판의 하면으로 노출된 상기 제1반도체다이의 제1본드 패드 사이를 전기적으로 연결하는 센터 도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a center conductive wire electrically connecting between the bond finger of the substrate and the first bond pad of the first semiconductor die exposed through the center slot to the bottom surface of the substrate. 제 4 항에 있어서,The method of claim 4, wherein 상기 기판의 센터 슬롯, 상기 본드 핑거와 전기적으로 연결된 상기 제1반도체다이의 제1본드 패드 및 상기 센터 도전성 와이어를 인캡슐레이션 하는 센터 인캡슐란트를 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.And a center encapsulation for encapsulating the center slot of the substrate, the first bond pad of the first semiconductor die electrically connected to the bond finger, and the center conductive wire. 제 1 항에 있어서,The method of claim 1, 상기 기판의 제2배선 패턴에 전기적으로 연결된 솔더볼을 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.And a solder ball electrically connected to the second wiring pattern of the substrate.
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* Cited by examiner, † Cited by third party
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US9324696B2 (en) 2013-08-29 2016-04-26 Samsung Electronics Co., Ltd. Package-on-package devices, methods of fabricating the same, and semiconductor packages
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