KR20100065974A - Fabrication method of semiconductor pillar and the field effect transistor having semiconductor pillar - Google Patents

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Abstract

PURPOSE: A fabrication method of a semiconductor pillar and a field effect transistor having the semiconductor pillar are provided to manufacture a rectangular pillar of 3D in a semiconductor substrate by using light lithography and etching. CONSTITUTION: A sensitizer is coated on a semiconductor single crystal substrate(110) and a first exposure and a development process is performed by using a first mask. A substrate is etched firstly by using a sensitizer pattern which is obtained by a first development. The sensitizer is coated on a substrate which is etched firstly and the second exposure and development by using a second mark. The substrate is etched by using a sensitizer pattern which is obtained by a second development as the second etch mask secondarily.

Description

반도체 필라의 제조방법 및 반도체 필라가 구비된 전계효과트랜지스터{Fabrication Method of Semiconductor Pillar and the Field Effect Transistor Having Semiconductor Pillar}Fabrication Method of Semiconductor Pillar and the Field Effect Transistor Having Semiconductor Pillar

본 발명은 광을 이용한 리쏘그라피 및 에칭을 이용하여 수 ㎛이하의 지름을 갖는 각진 기둥형상의 반도체 필라를 제조하는 방법에 관한 것이다.The present invention relates to a method for producing an angled columnar semiconductor pillar having a diameter of several micrometers or less using lithography and etching using light.

반도체 소자 성능을 향상시키고 집적도를 높이기 위해 반도체 소자의 지속적인 스케일링 다운(scaling down)이 요구되고 있다. 이는 소자의 소형화에 따라 집적회로의 집적도가 증가할 뿐만 아니라 스위칭 동작 속도를 줄일 수 있으며, 소자와 소자간의 거리가 줄어 신호전달 속도 또한 향상되기 때문이다. There is a need for continuous scaling down of semiconductor devices to improve semiconductor device performance and increase integration. This is because as the size of the device becomes smaller, not only the integration degree of the integrated circuit is increased but also the switching operation speed is reduced, and the signal transmission speed is also improved by reducing the distance between the device and the device.

그러나 소자의 스케일링 다운이 수 나노미터 노드로 진행됨에 따라, SCE(Short channel effect), DIBL(drain induced barrier lowering), 누설전류(leakage current)등 특성의 열화가 심화되었다.However, as the scaling down of the device proceeds to several nanometer nodes, degradation of characteristics such as short channel effect (SCE), drain induced barrier lowering (DIBL), and leakage current has intensified.

이를 해결하고자, 게이트 산화막 물질, 실리사이드 물질, 채널 물질등 새로운 물질을 개발하는 연구 및 소스/드레인의 구조, 도핑/저온 공정, SOI(silicon on insulator)를 포함한 새로운 채널 구조등에 대한 연구가 진행중인 한편, 종래의 평면 구조(planar structure)를 탈피하여 수직구조 트랜지스터(Vertical Transistor), 핀-구조 트랜지스터(FIN-transistor)와 같이 3차원 소자에 대한 연구가 진행중이다.To solve this problem, researches are being conducted to develop new materials such as gate oxide material, silicide material, and channel material, and research on new channel structures including source / drain structure, doping / low temperature process, and silicon on insulator (SOI). Aside from the conventional planar structure, studies on three-dimensional devices such as vertical transistors and fin-transistors are ongoing.

반도체 웨이퍼를 이용한 3차원 소자의 제조를 위해서는 리쏘그라피 공정 및 에칭 또는 재성장 공정이 필수적으로 수행되어야 하며, 패턴 프로파일(pattern profile) 및 해상 한계(resolution limit) 측면에서, 나노 내지 마이크로 크기의 3차원 소자를 제조하기 위해 전자 빔 리쏘그라피(E-beam Lithography), 이온 빔 리쏘그라피(Ion-beam Lithography), X-레이 리쏘라그피(X-ray Lithography), AFM 리쏘그라피등이 사용되고 있다.Lithography and etching or regrowth processes are indispensable for the fabrication of three-dimensional devices using semiconductor wafers. In terms of pattern profiles and resolution limits, three-dimensional devices of nano to micro size E-beam Lithography, Ion-beam Lithography, X-ray Lithography, AFM Lithography and the like have been used to fabricate the same.

그러나, 전자빔, 이온빔등을 이용한 리쏘그라피는 고 비용의 장비가 필요하며, 공정 시간이 매우 긴 단점이 있으며, 대면적의 처리에 한계가 있다. However, lithography using electron beams, ion beams, etc. requires expensive equipment, has a long process time, and has a disadvantage in processing a large area.

본 출원인은 광 리쏘그라피(optical lithography) 및 에칭을 이용하여 반도체 기판에 곡률진 영역이 없는 각진 3차원 구조를 제조하는 방법을 제공하고자 하며, 상세하게, 광의 회절 및 간섭에 의해 1㎛ 이하 각진 패턴이 곡률진 패턴으로 변형되어 현상되는 한계를 극복하여 수 내지 수백 나노 크기의 각진 반도체 필라를 제조하는 방법을 제공하고자 한다. The present applicant intends to provide a method for manufacturing an angular three-dimensional structure having no curvature regions in a semiconductor substrate by using optical lithography and etching, and in detail, an angular pattern of 1 μm or less due to diffraction and interference of light. The present invention is to provide a method for manufacturing an angled semiconductor pillar of several hundreds to several hundreds in size by overcoming the limitation developed by the curved pattern.

상술한 문제점들을 해결하기 위한 본 발명의 목적은 광을 이용한 리쏘그라피를 이용하여 수 ㎛이하의 지름을 갖는 다각 기둥형상의 반도체 필라를 제조하는 방법을 제공하는 것이며, 상세하게, 반도체 필라의 형상, 크기, 필라의 표면을 형성하는 면들이 제어가능하며, 원자적으로 잘 규정된 결정학적 면들로 필라의 표면이 형성되며, 저비용으로 짧은 시간에 대량 제조 가능한 제조방법을 제공하는 것이다. An object of the present invention for solving the above problems is to provide a method for producing a polygonal pillar-shaped semiconductor pillar having a diameter of several μm or less by using lithography using light, in detail, the shape of the semiconductor pillar, The size, the surfaces forming the surface of the pillars are controllable, the surface of the pillars are formed with atomically well-defined crystallographic surfaces, and provide a manufacturing method capable of mass production in a short time at low cost.

본 발명의 다른 목적은 본 발명의 제조방법에 의해 제조된 반도체 필라가 구비된 3차원 반도체 소자를 제공하는 것이며, 보다 상세하게, 결정학적으로 잘 규정된 필라의 표면에 채널이 형성되어 높은 전하 이동도 및 안정적인 채널 형성이 가능한 전계효과트랜지스터를 제공하는 것이다. Another object of the present invention is to provide a three-dimensional semiconductor device equipped with a semiconductor pillar manufactured by the manufacturing method of the present invention, and more specifically, a channel is formed on the surface of the crystallographically well-defined pillar to form a high charge transfer It is to provide a field effect transistor capable of forming a stable channel.

본 발명에 따른 반도체 필라(pillar)의 제조 방법(제1방법)은 광(optical)을 이용한 노광(expose)이며, a) 반도체 단결정 기판에 감광제를 도포하고 제1마스크를 이용하여 노광 및 현상하는 단계; b) 상기 a) 단계의 현상에 의해 얻어진 감광제 패턴을 제1식각마스크로 하여 기판을 제1에칭하는 단계; c) 상기 b) 단계의 감광제 패턴을 제거하는 단계; d) 상기 제1에칭된 기판에 감광제를 도포하고 제2마스크를 이용하여 노광 및 현상하는 단계; e) 상기 d) 단계의 현상에 의해 얻어진 감광제 패턴을 제2식각마스크로 하여 기판을 제2에칭하는 단계; 및 f) 상기 e) 단계의 감광제 패턴을 제거하는 단계;를 포함하여 수행되며, 상기 제1식각마스크와 상기 제2식각마스크가 오버랩된 영역이 상기 제1에칭 및 제2에칭을 통해 다각 기둥으 로 돌출되는 특징이 있다.The manufacturing method (first method) of a semiconductor pillar according to the present invention is an exposure using optical, and a) applying a photosensitive agent to a semiconductor single crystal substrate and exposing and developing using a first mask. step; b) first etching the substrate using the photoresist pattern obtained by the development of step a) as a first etching mask; c) removing the photoresist pattern of step b); d) applying a photosensitive agent to the first etched substrate and exposing and developing using a second mask; e) second etching the substrate using the photoresist pattern obtained by the development of step d) as a second etching mask; And f) removing the photoresist pattern of step e), wherein the region where the first etch mask and the second etch mask overlap with each other through the first and second etchings. It is characterized by protruding into.

본 발명에 따른 반도체 필라(pillar)의 제조 방법은 극 자외선을 포함하는 광을 이용한 리쏘그라피(lithography)인 특징이 있으며, 상기 제1에칭 및 제2에칭은 각각 습식에칭 또는 건식 에칭이다. 상기 건식 에칭은 이온빔을 이용한 스퍼터 에칭, 플라즈마(ICP; inductive coupled plasma) 에칭 및 반응 이온 에칭(RIE; reactive ion etching)을 포함한다.The method for manufacturing a semiconductor pillar according to the present invention is characterized by lithography using light including extreme ultraviolet rays. The first etching and the second etching are wet etching or dry etching, respectively. The dry etching includes sputter etching using an ion beam, inductive coupled plasma (ICP) etching, and reactive ion etching (RIE).

바람직하게, 상기 제1식각마스크 또는 상기 제2식각마스크는 최단축 폭이 1㎛ 이하인 패턴을 포함하며, 실질적으로 상기 최단축 폭이 1㎛ 내지 10nm이다. Preferably, the first etching mask or the second etching mask includes a pattern having a shortest axis width of 1 μm or less, and substantially the shortest axis width of 1 μm to 10 nm.

특징적으로, 본 발명에 따른 반도체 필라(pillar)의 제조 방법에 있어, 상기 제1식각마스크 및 상기 제2식각마스크는 각각 길이가 폭보다 긴 띠형 패턴을 포함하며, 상기 제1식각마스크의 띠형 패턴과 상기 제2식각마스크의 띠형 패턴이 기판에 순차적으로 겹쳐 형성된 오버랩 영역은 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상이며, 기판의 상기 오버랩 영역이 상기 에칭 및 재 에칭에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 기둥으로 돌출된다.In particular, in the method of manufacturing a semiconductor pillar according to the present invention, the first etching mask and the second etching mask each include a strip pattern having a length longer than a width, and the strip pattern of the first etching mask. And an overlap region in which the strip pattern of the second etching mask is sequentially overlapped with the substrate is a parallelogram, a rhombus, a rectangle, or a square quadrangular shape, and the overlap region of the substrate is formed by parallel etching, rhombus, It protrudes into a rectangular or square rectangular column.

상기 제1식각마스크의 띠형 패턴의 길이 방향, 상기 제2식각마스크의 띠형 패턴의 길이 방향, 또는 이들의 조합을 제어하여 상기 사각 기둥을 구성하는 옆면의 방향이 제어되는 특징이 있다.The longitudinal direction of the strip pattern of the first etching mask, the longitudinal direction of the strip pattern of the second etching mask, or a combination thereof is controlled to control the direction of the side surface of the square pillar.

상기 기판은 단일 물질, 둘 이상의 물질의 고용상, 또는 둘 이상의 물질의 금속간화합물상의 반도체 단결정 기판이며, 실질적으로, Si, SiGe를 포함한 4족 단결정 기판 또는 GaAs, InP, GaN, InGaN을 포함한 3-5족 단결정 기판이다. The substrate is a semiconductor single crystal substrate of a single material, a solid solution of two or more materials, or an intermetallic compound of two or more materials, and is substantially a Group 4 single crystal substrate including Si, SiGe or 3 including GaAs, InP, GaN, InGaN. -5 group single crystal substrate.

보다 실질적으로, 상기 기판은 실리콘 단결정 기판이며, 상기 기판의 표면은 {100}면이며, 상기 사각 기둥을 구성하는 옆면은 {100}, {110}, 또는 이 면들의 조합인 특징이 있다. More substantially, the substrate is a silicon single crystal substrate, the surface of the substrate is {100} plane, the side surface constituting the square pillar is {100}, {110}, or a combination of these surfaces.

상기 사각 기둥의 사각의 각 변의 길이는 상기 제1식각마스크의 띠형 패턴의 최단축 폭을 상기 제1식각마스크의 띠형 패턴의 길이 방향과 상기 제2식각마스크의 띠형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이 및 상기 제2식각마스크의 띠형 패턴의 최단축 폭을 상기 제1식각마스크의 띠형 패턴의 길이 방향과 상기 제2식각마스크의 띠형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이인 특징이 있다.The length of each side of the square of the square pillar is an angle formed by the length of the shortest axis width of the strip pattern of the first etching mask and the length direction of the strip pattern of the first etching mask and the length direction of the strip pattern of the second etching mask. The length divided by the absolute value of the sin value and the shortest axis width of the strip pattern of the second etching mask are formed by the length direction of the strip pattern of the first etching mask and the length direction of the strip pattern of the second etching mask. It is characterized by the length divided by the absolute value of the sin value of the angle.

반도체 필라(pillar)의 제조 방법(제2방법)은 광(optical)을 이용한 노광(expose)이며, g) 반도체 단결정 기판에 포지티브형 감광제를 도포하고 제1마스크를 이용하여 제1노광하는 단계; h) 상기 제1노광된 포지티브형 감광제에 제2마스크를 이용하여 제2노광하는 단계; i) 상기 제2노광된 감광제를 현상하여 상기 제1마스크 및 상기 제2마스크의 오버랩에 의해 광이 조사되지 않은 영역으로 이루어진 감광제 패턴을 얻는 단계; j) 상기 현상에 의해 얻어진 감광제 패턴을 식각마스크로 하여 기판을 에칭하는 단계;를 포함하여 수행되며, 상기 제1마스크와 상기 제2마스크가 오버랩되어 광이 조사되지 않은 영역이 상기 에칭을 통해 다각 기둥으로 돌출되는 특징이 있다.A method of manufacturing a semiconductor pillar (second method) is an exposure using optical, g) applying a positive photosensitive agent to a semiconductor single crystal substrate and a first exposure using a first mask; h) exposing a second exposure to the first exposed positive photoresist using a second mask; i) developing the second exposed photoresist to obtain a photoresist pattern including a region in which light is not irradiated by an overlap of the first mask and the second mask; j) etching the substrate using the photoresist pattern obtained by the development as an etching mask; wherein the region where the first mask and the second mask are overlapped and not irradiated with light is diversified through the etching. It is characterized by protruding into a pillar.

상기 제1방법과 유사하게, 본 발명에 따른 반도체 필라(pillar)의 제조 방법(제2방법)은 극 자외선을 포함하는 광을 이용한 리쏘그라피(lithography)인 특징 이 있으며, 상기 에칭은 습식에칭 또는 건식 에칭이다. 상기 건식 에칭은 이온빔을 이용한 스퍼터 에칭, 플라즈마(ICP; inductive coupled plasma) 에칭 및 반응 이온 에칭(RIE; reactive ion etching)을 포함한다. 상기 기판은 단일 물질, 둘 이상의 물질의 고용상, 또는 둘 이상의 물질의 금속간화합물상의 반도체 단결정 기판이며, 실질적으로, Si, SiGe를 포함한 4족 단결정 기판 또는 GaAs, InP, GaN, InGaN을 포함한 3-5족 단결정 기판이다. Similar to the first method, the method for manufacturing a semiconductor pillar according to the present invention (second method) is characterized by lithography using light including extreme ultraviolet rays, and the etching is performed by wet etching or Dry etching. The dry etching includes sputter etching using an ion beam, inductive coupled plasma (ICP) etching, and reactive ion etching (RIE). The substrate is a semiconductor single crystal substrate of a single material, a solid solution of two or more materials, or an intermetallic compound of two or more materials, and is substantially a Group 4 single crystal substrate including Si, SiGe or 3 including GaAs, InP, GaN, InGaN. -5 group single crystal substrate.

상기 현상시, 제1노광 및 제2노광시 광이 조사되지 않은 제1마스크 및 제2마스크의 오버랩 영역의 형상으로 감광제 패턴이 얻어져 단일한 에칭에 의해 다각 기둥으로 돌출된 반도체 필라가 제조되는 특징이 있으며, 단일 에칭에 의해 필라가 제조되므로, 필라 주변부에 단차가 형성되지 않는 특징이 있다.In the development, a photoresist pattern is obtained in the shape of overlap regions of the first mask and the second mask to which the light is not irradiated during the first exposure and the second exposure, thereby producing a semiconductor pillar protruding into the polygonal pillar by a single etching. There is a characteristic, and since the pillar is manufactured by a single etching, there is a characteristic that a step is not formed in the peripheral portion of the pillar.

이때, 상기 제1마스크 또는 상기 제2마스크는 최단축 폭이 1㎛ 이하인 직사각형 패턴을 포함하는 특징이 있으며, 상기 제1마스크와 상기 제2마스크가 오버랩되어 광이 조사되지 않은 영역은 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상이며, 상기 노광 및 현상에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상을 갖는 상기 감광재 패턴을 식각 마스크로한 상기 에칭에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 기둥의 돌출 기둥이 형성되는 특징이 있다.In this case, the first mask or the second mask is characterized in that it comprises a rectangular pattern having a shortest axis width of 1㎛ or less, the first mask and the second mask overlaps the area where the light is not irradiated parallelogram, A parallelepiped, rhombus, rectangle or square by the etching using the photosensitive material pattern as an etch mask having a rhombus, rectangle or square rectangular shape and having parallelogram, rhombus, rectangle or square rectangle shape by the exposure and development. It is characterized in that the protrusive pillar of the square pillar is formed.

특징적으로, 상기 제1마스크의 직사각형 패턴의 길이 방향, 상기 제2마스크의 직사각형 패턴의 길이 방향, 또는 이들의 조합을 제어하여 상기 사각 기둥을 구성하는 옆면의 방향이 제어된다. 바람직하게, 상기 기판은 실리콘 단결정 기판이 며, 상기 기판의 표면은 {100}면이며, 상기 사각 기둥을 구성하는 옆면은 {100}, {110}, 또는 이 면들의 조합인 특징이 있다.In particular, the longitudinal direction of the rectangular pattern of the first mask, the longitudinal direction of the rectangular pattern of the second mask, or a combination thereof may be controlled to control the direction of the side surface of the rectangular pillar. Preferably, the substrate is a silicon single crystal substrate, the surface of the substrate is a {100} plane, the side surface constituting the square pillar is characterized in that the {100}, {110}, or a combination of these surfaces.

상기 사각 기둥의 사각의 각 변의 길이는 상기 제1마스크의 직사각형 패턴의 최단축 폭을 상기 제1마스크의 직사각형 패턴의 길이 방향과 상기 제2마스크의 직사각형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이 및 상기 제2마스크의 직사각형 패턴의 최단축 폭을 상기 제1마스크의 직사각형 패턴의 길이 방향과 상기 제2마스크의 직사각형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이인 특징이 있다.The length of each side of the square of the square pillar is a sign of an angle formed between the longitudinal direction of the rectangular pattern of the first mask and the longitudinal direction of the rectangular pattern of the second mask by the shortest axis width of the rectangular pattern of the first mask (sin The length divided by the absolute value of the value and the width of the shortest axis of the rectangular pattern of the second mask is the sign of the angle between the longitudinal direction of the rectangular pattern of the first mask and the longitudinal direction of the rectangular pattern of the second mask. It is characterized by the length divided by the absolute value of the value.

상술한 본 발명의 제조방법으로 제조된 반도체 필라는 수직구조의 전계효과트랜지스터(Vertical FET), 핀구조의 전계효과트랜지스터(FIN FET)를 포함하는 다양한 3차원 반도체 소자에 구비될 수 있다.The semiconductor pillar manufactured by the above-described manufacturing method of the present invention may be provided in various three-dimensional semiconductor devices including a vertical field effect transistor (Vertical FET), a fin structure field effect transistor (FIN FET).

바람직하게, 본 발명에 따른 반도체 소자는 상술한 본 발명의 제조방법으로 제조된 반도체 필라(pillar); 상기 반도체 필라에 수직 전계를 형성시키는 게이트 전극; 상기 반도체 필라에 수평 전계를 형성시키는 소스 및 드레인 전극; 상기 반도체 필라와 상기 게이트 전극 사이를 절연하는 절연막을 포함하여 구성되는 특징이 있다.Preferably, the semiconductor device according to the present invention comprises a semiconductor pillar (pillar) manufactured by the manufacturing method of the present invention described above; A gate electrode forming a vertical electric field on the semiconductor pillar; Source and drain electrodes forming a horizontal electric field on the semiconductor pillar; And an insulating film insulated between the semiconductor pillar and the gate electrode.

본 발명의 제조방법은 e-빔, 이온빔 리쏘그라피등을 사용하지 않고 광 리쏘그라피 및 에칭을 이용하여 반도체 기판에 3차원의 다각 기둥형상의 필라를 제조할 수 있는 장점이 있으며, 이에 따라, 저비용으로 단시간에 대량의 3차원 구조체를 제조할 수 있으며, 원자적으로 잘 규정된 (atomically well defined) 특정 면들로 필라가 제조되는 장점이 있다. The manufacturing method of the present invention has an advantage that a three-dimensional polygonal pillar-shaped pillar can be manufactured on a semiconductor substrate using optical lithography and etching without using e-beam, ion beam lithography, and the like, and thus, low cost. As a result, a large amount of three-dimensional structure can be manufactured in a short time, and the pillars are manufactured with specific surfaces that are atomically well defined.

또한 본 발명의 제조방법은 필라의 표면이 결정학적으로 특정 면(plane)들만으로 구성되는 장점이 있으며, 필라의 표면을 구성하는 면들이 제어 가능한 장점이 있으며, 필라를 구성하는 모든 면이 거시적 및 미시적(atomically)으로 편평한 면으로 이루어진 각진 형상(faceted shape)의 필라를 제조할 수 있는 장점이 있다. In addition, the manufacturing method of the present invention has the advantage that the surface of the pillar is crystallographically composed of only a specific plane (plane), the surface constituting the surface of the pillar has the advantage that can be controlled, all the surfaces constituting the pillar is macroscopic and microscopic There is an advantage that a pillar of a faceted shape (atomically) can be made of a flat surface.

본 발명의 필라가 구비된 전계효과트랜지스터는 필라의 표면이 결정학적으로 규정된 된 특정 결정면들로 구성됨에 따라, 특정 결정면들에 채널이 형성되어, 전하의 이동도가 크며, 전하를 트랩(trap)하는 계면 결함이 적으며, 항복 전압 이전에 국부적인 채널 형성이 방지되는 장점이 있다.In the field effect transistor equipped with the pillar of the present invention, as the surface of the pillar is composed of crystallographically defined specific crystal planes, channels are formed on the specific crystal planes, so that the charge mobility is large and traps the charge. ), There is little interface defect and local channel formation is prevented before breakdown voltage.

이하 첨부한 도면들을 참조하여 본 발명의 제조방법을 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. Hereinafter, a manufacturing method of the present invention will be described in detail with reference to the accompanying drawings. The drawings introduced below are provided by way of example so that the spirit of the invention to those skilled in the art can fully convey. Accordingly, the present invention is not limited to the drawings presented below and may be embodied in other forms. Also, like reference numerals denote like elements throughout the specification.

이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다. At this time, if there is no other definition in the technical terms and scientific terms used, it has a meaning commonly understood by those of ordinary skill in the art to which the present invention belongs, the gist of the present invention in the following description and the accompanying drawings Descriptions of well-known functions and configurations that may be unnecessarily blurred are omitted.

도 1 내지 도 8을 기반으로 본 발명에 따른 반도체 필라의 제조방법(제1방법)을 상술한다.A method of manufacturing a semiconductor pillar (first method) according to the present invention will be described in detail with reference to FIGS. 1 to 8.

도 1은 본 발명에 따른 제조방법의 일 예를 도시한 공정도로, 평면도 및 평면도에서의 A-A 단면도를 도시한 것이다.1 is a process diagram showing an example of a manufacturing method according to the present invention, a plan view and a cross-sectional view A-A in the plan view.

도 1에 도시한 바와 같이 노광시의 마스크 패턴이 각진 직사각형의 형태라 하더라도, 패턴의 크기(최단거리)가 1㎛이하의 미세 패턴인 경우, 광의 회절 및 간섭에 의해 곡률 진 감광제 패턴(211)이 얻어진다. As shown in FIG. 1, even when the mask pattern at the time of exposure is in the form of an angular rectangle, when the size (shortest distance) of the pattern is a fine pattern of 1 μm or less, the cured photosensitive agent pattern 211 is caused by diffraction and interference of light. Is obtained.

이러한 광 리쏘그라피의 한계를 극복하여 각진 형상의 필라를 제조하기 위해, 기판(100)상 감광제의 도포, 노광, 현상, 현상된 감광제를 마스크로 한 에칭 및 감광제(식각 마스크)의 제거를 한 셋트공정로 하여, 상기 셋트공정을 적어도 2회 반복하는 특징이 있다. 반복시, 서로 다른 마스크를 이용하여 노광하는 것이 바람직하나, 동일 마스크를 얼라인(allign)을 달리하여 사용하여도 무방하다.In order to overcome the limitations of optical lithography and to produce an angular shape pillar, a set of coating, exposing, developing, etching using the developed photosensitive agent as a mask and removing the photosensitive agent (etch mask) on the substrate 100 is performed. The process is characterized in that the set process is repeated at least twice. In the repetition, it is preferable to expose using different masks, but the same mask may be used with different alignments.

본 발명은 적어도 2회 반복되는 상기 세트공정중, 첫 번째 세트공정에서 마스크 패턴이 정상적으로 현상된 감광제 패턴의 일 영역(도 1의 P1)과 두 번째 세트공정에서 정상적으로 현상된 감광제 패턴의 일 영역(도 1의 P2)이 서로 오버랩 되도록 하여, 적어도 2회 반복되는 세트 공정중 행해지는 에칭과정에서 상기 정상적으로 현상된 감광제 패턴이 오버랩된 기판 영역(도 1의 OL)이 에칭되지 않도록 하여 각진 돌출 구조를 제조하는 특징이 있다.According to the present invention, one or more regions (P1 of FIG. 1) of the photoresist pattern in which the mask pattern is normally developed in the first set process and one region of the photoresist pattern normally developed in the second set process are used. P2 of FIG. 1 overlaps each other so that the substrate region (OL of FIG. 1) overlapped with the normally developed photoresist pattern is not etched during the etching process performed at least twice. There is a characteristic to manufacture.

본 발명에서 오버랩 영역(도 1의 OL)은 상기 적어도 2회 반복되는 세트공정에서 기판을 기준으로 첫 번째 세트 공정의 현상된 감광제 패턴(제1식각마스크)과 두 번째 세트 공정에서 현상된 감광제 패턴(제2식각마스크)이 순차적으로 겹쳐져 형성된 영역을 의미하며, 상술한 바와 같이 첫 번째 세트 공정에서 노광시의 마스크 패턴이 정상적으로 현상된 감광제 패턴의 영역(P1)과 두 번째 세트 공정에서 노광시의 마스크 패턴이 정상적으로 현상된 감광제 패턴의 영역(P2)이 순차적으로 겹쳐진(오버랩된) 기판 영역을 의미한다. In the present invention, the overlap region (OL of FIG. 1) is the developed photoresist pattern (first etching mask) of the first set process based on the substrate in the set process repeated at least twice and the photoresist pattern developed in the second set process. (Second etching mask) is a region formed by overlapping sequentially, and as described above, the area P1 of the photoresist pattern in which the mask pattern during exposure in the first set process is normally developed and the exposure during the second set process. The substrate region in which the region P2 of the photoresist pattern, in which the mask pattern is normally developed, is sequentially overlapped (overlapped).

상기 오버랩 영역은 첫 번째 세트 공정시 정상적으로 현상된 감광제 패턴의 영역(P1) 또는 두 번째 세트 공정시 정상적으로 현상된 감광제 패턴의 영역(P2)의 면적보다 작거나 동일한 면적을 가질 수 있다. The overlap region may have an area smaller than or equal to that of the region P1 of the photoresist pattern normally developed in the first set process or the region P2 of the photoresist pattern normally developed in the second set process.

보다 상세하게, 첫 번째 세트 공정에서 현상에 의해 감광제 패턴(211)이 얻어진 후, 플라즈마, 이온빔 스퍼터, 반응성 이온 에칭을 포함한 건식 에칭 또는 반도체 기판의 물질을 고려하여 적절한 에칭 용액을 이용한 습식 에칭이 수행된다.More specifically, after the photoresist pattern 211 is obtained by development in the first set process, a dry etching including plasma, ion beam sputter, reactive ion etching or wet etching using an appropriate etching solution is performed in consideration of the material of the semiconductor substrate. do.

습식 에칭은 대면적의 기판을 단시간 내에 에칭 가능하며, 에칭 후, 기판에 물리적 손상(demage)을 남기지 않아 소자로의 제조시 성능 저하를 야기하지 않는 장점이 있다.Wet etching is capable of etching a large area substrate in a short time, and after etching, it does not leave physical damage on the substrate and thus does not cause performance deterioration in fabrication of the device.

기판의 에칭 후, 식각마스크에 의해 스크린(screen)된 영역은 에칭되지 않아 돌출된 구조체(111)로 제조되며, 두 번째 세트 공정에서 첫 번째 세트 공정시 정상적으로 현상된 감광제 패턴 영역과 두 번째 세트 공정에서 노광시의 마스크 패턴이 정상적으로 현상된 감광제 패턴의 영역(P2)이 순차적으로 겹쳐지도록 감광제 패턴 (제2식각마스크, 231)을 제조한다. 오버랩 영역을 갖도록 감광제 패턴(231)을 현상한 후, 이를 제2식각마스크로하여 에칭이 재 수행(제2에칭)된다. After etching of the substrate, the area screened by the etching mask is not etched and manufactured as the protruding structure 111, and the photoresist pattern area and the second set process normally developed during the first set process in the second set process. The photoresist pattern (second etching mask 231) is manufactured such that the region P2 of the photoresist pattern in which the mask pattern at the time of exposure is normally developed is overlapped sequentially. After the photoresist pattern 231 is developed to have an overlap region, etching is performed again (second etching) using this as a second etching mask.

상기 두 번째 세트 공정의 에칭에 의해, 오버랩 영역은 제1식각마스크 및 제2식각마스크에 의해 보호되어 에칭되지 않고, 첫 번째 세트 공정에서 에칭되지 않았던 영역(광을 이용한 노광에 의해 마스크 패턴이 정상적으로 전사되지 않은 영역을 포함함, 121) 및 기판이 에칭되며, 최종적으로 오버랩 영역 형상으로 돌출된 다각 기둥의 필라(123)가 제조된다.By the etching of the second set process, the overlap region is protected by the first etching mask and the second etching mask and is not etched, but the area which was not etched in the first set process (the mask pattern is normally exposed by light exposure). 121, including the untransferred region, and the substrate are etched, and finally a pillar 123 of a polygonal pillar protruding into the overlap region shape is produced.

즉, 첫 번째 세트 공정 및 두 번째 세트 공정에서 에칭되지 않은 오버랩 영역이 필라(123)로 제조되며, 첫 번째 세트 공정에서 에칭되지 않고, 두 번째 세트 공정에서 에칭되는 영역(121), 첫 번째 세트 공정에서 에칭되고, 두 번째 세트 공정에서 에칭되지 않는 영역(122)이 필라(123)의 높이만큼의 단차를 가지며 형성되게 된다. That is, overlap regions not etched in the first set process and the second set process are made of the pillar 123, and are not etched in the first set process, but the regions 121 etched in the second set process, the first set An area 122 that is etched in the process and not etched in the second set process is formed with a step by the height of the pillar 123.

상술한 바와 같이 본 발명의 제조방법은 광 리쏘그라피 및 에칭을 이용하여 반도체 기판에 면, 모서리, 꼭지점에 곡률진 영역이 없는 각진(faceted) 다각형 기둥의 필라(123)를 제조할 수 있는 특징이 있다.As described above, the manufacturing method of the present invention is characterized in that the pillars 123 of the faceted polygonal pillars having no curvature areas on the surface, edges, and vertices of the semiconductor substrate may be manufactured using optical lithography and etching. have.

본 발명의 제조방법은 실질적으로 필라의 폭(도 5의 C1) 또는 두께(도 5의 C2)가 1㎛ 이하인 구조에 바람직하다. The manufacturing method of the present invention is preferably for a structure in which the width (C1 in FIG. 5) or the thickness (C2 in FIG. 5) of the pillar is 1 μm or less.

또한, 정상적으로 현상된 감광제 영역을 얻기 위해, 상기 제1식각마스크(211) 및 상기 제2식각마스크(231)는 각각 길이가 폭보다 긴 띠형 패턴(211 또는 231)을 포함하는 것이 바람직하다. 이에 따라, 상기 첫 번째 세트 공정 및 두 번째 세트 공정의 노광에 사용되는 마스크는 직사각형 패턴을 포함하는 것이 바람직하다.In addition, in order to obtain a normally developed photoresist region, the first etching mask 211 and the second etching mask 231 preferably include a strip pattern 211 or 231 having a length longer than the width thereof. Accordingly, the mask used for the exposure of the first set process and the second set process preferably includes a rectangular pattern.

도 2 내지 도 4에 도시한 바와 같이 본 발명에 따른 제조방법은 오버랩 영역의 크기 및 형상을 제어하여 필라의 형상(필라의 폭 및 두께, 필라의 맨 윗면의 형상)을 제어할 수 있으며, 기판상 오버랩 영역의 최외곽 변의 방향을 제어하여 필라의 측면을 구성하는 표면의 방향을 제어할 수 있다. 2 to 4, the manufacturing method according to the present invention can control the shape of the pillar (width and thickness of the pillar, the shape of the top of the pillar) by controlling the size and shape of the overlap area, the substrate By controlling the direction of the outermost side of the image overlap region, the direction of the surface constituting the side surface of the pillar may be controlled.

상세하게, 상기 제1식각마스크의 띠형 패턴(211)과 상기 제2식각마스크의 띠형 패턴(231)이 기판에 순차적으로 겹쳐 형성된 오버랩 영역(OL)은 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상이며, 기판의 상기 오버랩 영역(OL)이 상기 에칭(제1에칭) 및 재 에칭(제2에칭)에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 기둥으로 돌출되는 특징이 있으며, 상기 반도체 단결정 기판(100, 110 또는 120)의 표면의 결정학적 면을 기준으로 띠형 패턴(211, 231)이 형성되는 방향, 즉, 띠형 패턴의 길이 방향을 제어하여 다각 기둥의 각 측면을 구성하는 결정학적 면이 제어되는 특징이 있다.In detail, the overlap region OL in which the strip pattern 211 of the first etching mask and the strip pattern 231 of the second etching mask are sequentially stacked on the substrate may have a parallel shape, a rhombus, a rectangle, or a square shape of a square. Wherein the overlap region OL of the substrate protrudes into parallelogram, rhombus, rectangle, or square rectangular columns by the etching (first etching) and reetching (second etching), and the semiconductor single crystal substrate The crystallographic surface constituting each side of the polygonal column is controlled by controlling the direction in which the strip-shaped patterns 211 and 231 are formed based on the crystallographic surface of the surface of (100, 110 or 120), that is, the longitudinal direction of the strip-shaped pattern. There is a controlled feature.

보다 상세하게, 도 2에 도시한 바와 같이 제1식각마스크인 감광제 패턴(211)의 최단 폭(L1) 및 제2식각마스크인 감광제 패턴(231) 각각의 최단 폭(L1, L2)을 제어하여 오버랩 영역의 최외각 변의 길이를 각각 제어할 수 있다. 이에 따라, 반도체 필라(123)의 폭 및 두께가 제어된다.More specifically, as shown in FIG. 2, the shortest width L1 of the photoresist pattern 211 serving as the first etching mask and the shortest widths L1 and L2 of the photoresist pattern 231 serving as the second etching mask are controlled. The length of the outermost side of the overlap area can be controlled respectively. Accordingly, the width and the thickness of the semiconductor pillar 123 are controlled.

보다 상세하게, 도 3은 실리콘 단결정 기판으로 기판의 표면이 (100)면인 일 예로, 기판의 표면인 (100)면을 기준으로 제1식각마스크인 감광제 패턴(211)이 형 성되는 방향, 즉 띠형 패턴의 길이 방향이 <100> 방향이 되도록 노광 및 현상하고, 제2식각마스크인 감광제 패턴(231)이 형성되는 방향, 즉 띠형 패턴의 길이 방향이 <110> 방향이 되도록 노광 및 현상하여, 2회의 에칭에 의해 필라(123)의 측면이 {100} 면 및 {110} 면으로 구성되는 특징이 있다. More specifically, FIG. 3 is an example in which the surface of the substrate is a (100) plane of a silicon single crystal substrate, and a direction in which the photoresist pattern 211 that is the first etching mask is formed based on the (100) plane, which is the surface of the substrate, that is, Exposure and development such that the longitudinal direction of the band-shaped pattern is in the <100> direction, and exposure and development such that the direction in which the photoresist pattern 231 as the second etching mask is formed, that is, the longitudinal direction of the band-shaped pattern is in the <110> direction, The side surface of the pillar 123 is comprised by the {100} plane and the {110} plane by two etchings.

도 4는 필라(123)의 측면이 {110} 면으로만 구성되도록 하는 일 예를 도시한 것이다. 4 illustrates an example in which the side surface of the pillar 123 is composed of only {110} planes.

본 발명의 바람직한 에칭인 습식 에칭에 의해 기판의 결정성이 손상되지 않고 필라를 제조할 수 있으며, 단시간에 고 밀도의 필라를 대면적의 기판에 제조할 수 있으며, 띠형 패턴의 길이 방향을 조절하여 필라의 측면을 {110} {100}면과 같은 저지수 면으로 제어하는 경우, 습식 에칭의 특성상 표면에너지가 낮은 안정적인 면({111}, {110}, {100}면과 같은 저지수면)이 드러나, 거시적 및 원자적으로 잘 규정된 저지수면(atomically well defined low index plane)으로 필라의 측면이 형성되게 된다. By wet etching, which is a preferred etching of the present invention, a pillar can be manufactured without impairing the crystallinity of the substrate, a high density pillar can be manufactured on a large area substrate in a short time, and the length direction of the strip pattern is adjusted. When the side of the pillar is controlled by a low water surface such as the {110} {100} plane, a stable surface (low water surface such as {111}, {110}, or {100} surface) having low surface energy due to the nature of wet etching Exposedly, the sides of the pillars are formed with a macroscopically and atomically well defined low index plane.

도 1 내지 도 2와 같이 오버랩 영역의 최외각 변들이 서로 직각을 이루는 경우, 띠형 감광제 패턴의 최단거리 폭이 곧 필라(123)의 폭과 두께를 결정하나, 도 3 내지 도 4와 같이 최외각 변들이 직각을 이루지 않는 경우, 도 5와 같은 관계에 의해 필라(123)의 폭과 두께를 제어할 수 있다. When the outermost sides of the overlap region are perpendicular to each other as shown in FIGS. 1 and 2, the width of the shortest distance of the strip-shaped photoresist pattern determines the width and thickness of the pillar 123, but is the outermost as shown in FIGS. 3 and 4. When the sides do not form a right angle, the width and thickness of the pillar 123 may be controlled by the relationship as shown in FIG. 5.

즉, 첫 번째 세트 공정 및 두 번째 세트 공정에서 각각 현상된 띠형 감광제 패턴(211, 231)의 최단거리 폭이 각각 L1 및 L2이며, 두 띠형 감광제 패턴(211, 231)의 길이 방향이 이루는 각도가 α인 경우, 필라(123)의 폭(C1)은 L1/|sinα|로 제어되며, 필라(123)의 두께(C2)는 L2/|sinα|로 제어된다. That is, the shortest widths of the strip-shaped photoresist patterns 211 and 231 developed in the first set process and the second set process are L1 and L2, respectively, and the angle formed by the length direction of the two strip-shaped photoresist patterns 211 and 231 is In the case of α, the width C1 of the pillar 123 is controlled by L1 / | sinα |, and the thickness C2 of the pillar 123 is controlled by L2 / | sinα |.

또한, 필라의 높이(H)는 첫 번째 세트 공정시의 에칭 깊이, 두 번째 세트 공정시의 에칭 깊이, 또는 이들의 조합에 의해 제어된다.Also, the height H of the pillars is controlled by the etch depth in the first set process, the etch depth in the second set process, or a combination thereof.

도 6은 3개의 띠형 감광제 패턴(231)으로 구성된 식각마스크를 이용한 제조방법을 도시한 일 예로, 도 6과 같이 본 발명의 제조방법은 상술한 2회 이상의 세트 공정을 이용하여 다수개의 3차원 구조체인 반도체 필라를 반도체 기판 전 영역에 동시에 제조할 수 있는 장점이 있다.FIG. 6 illustrates an example of a manufacturing method using an etch mask composed of three band-shaped photoresist patterns 231. As illustrated in FIG. 6, the manufacturing method of the present invention uses a plurality of three-dimensional structures using two or more set processes as described above. Phosphorus semiconductor pillar has the advantage that can be produced simultaneously in the entire area of the semiconductor substrate.

도 7은 본 발명의 제조방법을 보다 상세히 도시한 공정도로, 반도체 단결정 기판(100)에 감광제(210)를 도포하고 제1마스크(220)를 이용하여 노광 및 현상하여 감광제 패턴(211)을 제조하고, 감광제 패턴(211)을 제1식각마스크로 하여 기판을 제1 에칭한다. 에칭이 완료된 후, 감광제 패턴을 제거하고, 상기 제1에칭된 기판에 감광제(230)를 도포하고 제2마스크(240)를 이용하여 노광 및 현상하여 감광제 패턴(231)을 제조하고, 감광제 패턴(231)을 제2식각마스크로 하여 기판을 제2 에칭하여 필라(123)를 제조하고, 감광제 패턴을 제거한다.FIG. 7 is a flowchart illustrating the manufacturing method of the present invention in more detail. The photosensitive agent 210 is coated on the semiconductor single crystal substrate 100 and exposed and developed using the first mask 220 to manufacture the photosensitive agent pattern 211. The substrate is first etched using the photoresist pattern 211 as a first etching mask. After the etching is completed, the photoresist pattern is removed, the photoresist 230 is applied to the first etched substrate, and the photoresist pattern is exposed and developed using the second mask 240 to manufacture the photoresist pattern 231, and the photoresist pattern ( The substrate is second etched using 231 as a second etching mask to prepare a pillar 123, and the photoresist pattern is removed.

상술한 바와 같이 광을 이용한 리쏘그라피인 본 발명의 특징에 의해, 상기 제1마스크(220) 및 상기 제2마스크(240)는 직사각형 패턴을 포함하며, 상기 직사각형 패턴의 최단축 폭이 10nm 내지 1㎛인 경우, 광 리쏘그라피에 의해 정상적으로 현상된 감광제 영역을 얻기 위해, 상기 직사각형 패턴의 최단축폭:길이의 비(aspect ratio)는 1:1.5 내지 1:5인 것이 바람직하다. 이에 따라, 상기 마스크(220, 240) 패턴이 전사되어 얻어지는 띠형 감광제(211, 231)의 최단축폭:최장길 이의 비는 1:1.5 내지 1:5인 것이 바람직하다.As described above, the first mask 220 and the second mask 240 include a rectangular pattern, and the shortest axis width of the rectangular pattern is 10 nm to 1 by lithography using light as described above. In the case of the micrometer, in order to obtain a photoresist region normally developed by optical lithography, the aspect ratio of the shortest axis width: length of the rectangular pattern is preferably 1: 1.5 to 1: 5. Accordingly, the ratio of the shortest axial width: the longest length of the band photosensitive agents 211 and 231 obtained by transferring the mask patterns 220 and 240 is preferably 1: 1.5 to 1: 5.

도 8은 본 발명에 따른 공정 순서도를 도시한 일 예이며, 단계(S10, S60)의 포토레지스트는 광 리쏘그라피에 사용되는 통상의 포지티브, 또는 네거티브 포토레지스트이며, 스핀 코팅등을 이용하여 도포된다. 이때, 상기 포토레지스트가 기판에 도포되기 전, 포토레지스트와의 접착력을 높이기 위한 기판의 표면처리가 수행될 수 있으며, 상기 포토레지스트가 기판에 도포된 후, 통상의 소프트베이킹/하드베이킹이 수행될 수 있다.8 is an example showing a process flow diagram according to the present invention, wherein the photoresist of steps S10 and S60 is a conventional positive or negative photoresist used for optical lithography, and is applied using spin coating or the like. . In this case, before the photoresist is applied to the substrate, surface treatment of the substrate may be performed to increase adhesion to the photoresist, and after the photoresist is applied to the substrate, normal soft baking / hard baking may be performed. Can be.

포토레지스트의 도포 후, g-line, i-line, KrF, ArF, F2, 및 극자외선을 포함하는 광 및 마스크, 마스크 어라이너(aligner), 스테퍼(stepper), 스캐너(scanner)를 이용하여 노광(S20, S70)이 수행되며, 유기 용제를 이용한 광 반응(또는 미반응) 영역을 제거하는 현상(S30, S80)이 수행된다. 이후, 현상된 감광제 패턴을 마스크로 하여 플라즈마, 이온빔 스퍼터, 반응성 이온 에칭을 포함한 건식 에칭 또는 반도체 기판의 물질을 고려한 에칭 용액으로 습식 에칭을 수행(단계 S40, S90)한 후, 식각마스크로 사용된 감광제 패턴을 제거(S50, S100)한다. 식각 마스크로 사용된 감광제는 산소 플라즈마 또는 유기 용제를 이용하여 제거된다.After application of the photoresist, light and mask, including g-line, i-line, KrF, ArF, F 2 , and extreme ultraviolet light, using a mask aligner, stepper and scanner Exposures S20 and S70 are performed, and developments S30 and S80 of removing the photoreaction (or unreacted) region using the organic solvent are performed. Thereafter, using the developed photoresist pattern as a mask, dry etching including plasma, ion beam sputter, reactive ion etching, or wet etching with an etching solution considering materials of a semiconductor substrate is performed (steps S40 and S90), and then used as an etching mask. The photosensitive agent pattern is removed (S50 and S100). The photosensitive agent used as the etching mask is removed using an oxygen plasma or an organic solvent.

도 9 내지 도 10을 기반으로 본 발명에 따른 반도체 필라의 제조방법(제2방법)을 상술한다.A method of manufacturing a semiconductor pillar (second method) according to the present invention will be described in detail with reference to FIGS. 9 to 10.

도 9는 본 발명의 다른 반도체 필라의 제조방법(제2방법)의 일 예를 도시한 공정도로, 평면도 및 평면도에서의 A-A 단면도를 도시한 것이다.Fig. 9 is a process diagram showing an example of a method for manufacturing another semiconductor pillar of the present invention (second method), showing a plan view and A-A cross sectional view in a plan view.

본 발명의 제2방법은 광이 조사된 감광제 영역이 제거되어 패턴을 형성하는 포지티브형 감광제를 사용하는 특징이 있으며, 상기 포지티브형 감광제에 적어도 2회 이상의 노광 공정이 수행된 후, 2회 이상의 노광 공정에서 공통으로 광이 조사되지 않은 영역이 감광제 패턴으로 현상되어, 현상된 감광제 패턴을 식각마스크로 한 에칭이 수행되는 특징이 있다.The second method of the present invention is characterized by using a positive photosensitive agent which forms a pattern by removing the photosensitive agent region irradiated with light, and after the exposure process is performed at least two times on the positive photosensitive agent, at least two exposures are performed. In the process, a region to which light is not irradiated in common is developed in a photosensitive pattern, so that etching using the developed photosensitive pattern as an etching mask is performed.

상술한 제1방법에서 정상적으로 현상된 감광제 패턴의 오버랩을 이용하여 반도체 필라를 제조한 반면, 본 발명의 제2방법은 광 리쏘그라피 시 노광 단계에서 광의 회절 및 간섭에 의해 미세 마스크 패턴이 왜곡 전사되는 한계를 극복하여 각진 형상의 필라를 제조하기 위해, 기판(100)상 포지티브형 감광제(210')를 도포한 후, 2회 이상의 노광을 수행하여, 상기 2회 이상의 노광 중 광이 조사되지 않은 마스크 패턴의 오버랩 영역의 형상으로 감광제를 현상하여 각진 감광제 패턴을 얻고, 이러한 각진 감광제 패턴을 식각마스크로 하여 에칭을 수행하여 각진 감광제 패턴의 형상으로, 각진 돌출 기둥을 제조하는 특징이 있다. While the semiconductor pillar was manufactured using the overlap of the photoresist pattern normally developed in the above-described first method, the second method of the present invention performs distortion distortion transfer of the fine mask pattern by diffraction and interference of light in the exposure step during optical lithography. To overcome the limitations and to produce an angled pillar, a positive photosensitive agent 210 'is coated on the substrate 100 and then subjected to two or more exposures, so that the mask is not irradiated with light during the two or more exposures. The photosensitive agent is developed in the shape of the overlap region of the pattern to obtain an angled photosensitive agent pattern, and the etching is performed by using the angled photosensitive agent pattern as an etching mask to produce an angled protruding pillar in the shape of the angled photosensitive agent pattern.

보다 상세하게, 본 발명의 제조방법은 기판(100)에 포지티브형 감광제(210')를 도포한 후, 일 변의 길이가 타 변의 길이보다 긴 직사각형 패턴을 갖는 마스크(220')를 이용하여 노광(제1노광)을 수행한다.In more detail, in the manufacturing method of the present invention, after the positive photosensitive agent 210 'is applied to the substrate 100, exposure is performed using a mask 220' having a rectangular pattern having a length of one side longer than that of the other side. First exposure).

상기 노광 공정(제1노광) 후, 기판에 도포된 포지티브형 감광제(210')에 모서리가 곡률진 띠형(210'(1))의 광 미조사 영역이 형성된다. 이후, 마스크 패턴과 유사하게 곡률을 갖지 않으며 정상적으로 광이 미조사된 영역(P3)과 오버랩 되도록 마스크(240')를 이용하여 두 번째 노광(제2노광)이 수행된다. After the exposure process (first exposure), the unilluminated region of the band 210 '(1) having a curved corner is formed on the positive photosensitive agent 210' applied to the substrate. Thereafter, a second exposure (second exposure) is performed using the mask 240 'such that the curvature does not have a curvature and overlaps the unradiated region P3 normally.

이때, 상기 두 번째 노광(제2노광)시 사용되는 마스크(240') 또한 일 변의 길이가 타 변의 길이보다 긴 직사각형 패턴을 갖는 것이 바람직하며, 두 번째 노광 시 마스크 패턴과 유사하게 곡률을 갖지 않으며 정상적으로 광이 미조사된 영역(210'(2) 영역의 P4)과 첫 번째 노광 시 마스크 패턴과 유사하게 곡률을 갖지 않으며 정상적으로 광이 미조사된 영역(210'(1) 영역의 P3)이 서로 오버랩 되도록 노광이 수행되는 것이 바람직하다.In this case, the mask 240 ′ used in the second exposure (second exposure) also has a rectangular pattern in which the length of one side is longer than the length of the other side, and does not have a curvature similar to the mask pattern in the second exposure. Normally unilluminated region P4 of 210 '(2) region does not have a curvature similar to the mask pattern during the first exposure, and normally unilluminated region 210' (1) P3 of the non-irradiated region It is preferable that the exposure is performed so as to overlap.

두 번째 노광(제2노광)이 수행되면, 첫 번째 노광(제1노광)시 광이 미조사된 영역(P3) 중 두 번째 노광시 마스크(240')에 의해 오버랩된 영역 이외의 영역에는 광이 조사되어 결과적으로 상기 2회에 걸친 노광에서 오버랩 영역(OL')이외의 영역에는 적어도 1회 이상 광이 조사되게 된다.When the second exposure (second exposure) is performed, light is applied to an area other than the area overlapped by the mask 240 'during the second exposure among the unexposed areas P3 during the first exposure (first exposure). As a result, the light is irradiated to the area other than the overlap area OL 'in at least two exposures.

따라서, 상기 현상에 의해 상기 2회 이상의 노광에서 광이 조사되지 않은 오버랩 영역(OL')의 형상으로 감광제 패턴(210'(3))이 얻어지며, 상기 감광제 패턴(210'(3))을 식각 마스크로 하여 수행된 에칭에 의해 상기 감광제 패턴(210'(3))의 형상으로 돌출된 다각 기둥이 제조되게 된다.Accordingly, the photoresist pattern 210 '(3) is obtained in the shape of the overlap region OL' to which light is not irradiated in the two or more exposures by the above development, and the photoresist pattern 210 '(3) is obtained. By etching performed as an etching mask, a polygonal pillar protruding in the shape of the photoresist pattern 210 '(3) is manufactured.

상기 노광의 반복시(제1노광 및 제2노광), 서로 다른 마스크를 이용하여 노광하는 것이 바람직하나, 동일 마스크를 얼라인(align)을 달리하여 사용하여도 무방하다.When the exposure is repeated (first exposure and second exposure), exposure is preferably performed using different masks, but the same mask may be used with different alignments.

본 제2방법에서 오버랩 영역(도 9의 OL')은 상기 적어도 2회 반복되는 노광 공정에서 기판을 기준으로 첫 번째 노광 공정에서 사용된 마스크 패턴(광을 투과하지 않는 패턴)과 두 번째 노광 공정에서 사용된 마스크 패턴(광을 투과하지 않는 패턴)이 순차적으로 겹쳐져 형성된 영역을 의미하며, 상세하게 상술한 바와 같이 2회 이상의 노광 공정 중, 정상적으로 광이 조사되지 않은 영역이 서로 겹쳐져 형성된 광 미조사 영역을 의미한다.In the second method, the overlap region (OL ′ in FIG. 9) includes a mask pattern (a pattern that does not transmit light) and a second exposure process used in the first exposure process based on the substrate in the exposure process repeated at least twice. Means a region formed by sequentially overlapping a mask pattern (a pattern that does not transmit light) used in the above, and as described above, in the two or more exposure processes, regions not normally irradiated with light are not overlapped with each other. It means an area.

상기 오버랩 영역(OL')은 첫 번째 노광 공정시 정상적으로 미 조사된 감광제 영역(P3) 또는 두 번째 노광 공정시 정상적으로 미조사된 감광제 영역(P4)의 면적보다 작거나 동일한 면적을 가질 수 있다. The overlap region OL ′ may have an area smaller than or equal to the area of the photoresist region P3 that is not normally irradiated during the first exposure process or the photoresist region P4 that is normally unirradiated during the second exposure process.

상기 오버랩 영역(OL')의 형상으로 현상된 감광제 패턴(210'(3))이 얻어진 후, 상기 감광제 패턴(210'(3))을 식각마스크로 하여 플라즈마, 이온빔 스퍼터, 반응성 이온 에칭을 포함한 건식 에칭 또는 반도체 기판의 물질을 고려하여 적절한 에칭 용액을 이용한 습식 에칭이 수행된다.After the photoresist pattern 210 '(3) developed in the shape of the overlap region OL' is obtained, the photoresist pattern 210 '(3) is used as an etch mask to include plasma, ion beam sputter, and reactive ion etching. Dry etching or wet etching with an appropriate etching solution is performed taking into account the material of the semiconductor substrate.

기판의 에칭 후, 식각마스크에 의해 스크린(screen)된 영역은 에칭되지 않아 다각형 기둥으로 돌출된 구조체(113)로 제조된다. 상기 다각형 기둥(113)의 다각형 형상은 상기 오버랩 영역(OL')의 형상에 의해 제어되며, 상기 다각형 기둥(113)의 돌출된 높이는 에칭에 의해 식각된 깊이에 의해 제어된다. After etching the substrate, the area screened by the etch mask is not etched into the structure 113 protruding into the polygonal pillar. The polygonal shape of the polygonal pillar 113 is controlled by the shape of the overlap region OL ′, and the protruding height of the polygonal pillar 113 is controlled by the depth etched by etching.

본 발명의 제2제조방법은 상술한 제1제조방법과 유사하게 광 리쏘그라피 및 에칭을 이용하여 반도체 기판에 면, 모서리, 꼭지점에 곡률진 영역이 없는 각진(faceted) 다각형 기둥의 필라(123)를 제조할 수 있는 특징이 있으며, 본 발명의 제조방법은 실질적으로 필라의 폭(도 5의 C1) 또는 두께(도 5의 C2)가 1㎛ 이하인 구조에 바람직하다. 이를 위해, 상기 첫 번째 노광 공정 및 두 번째 노광 공정의 노광에 사용되는 마스크는 직사각형 패턴을 포함하는 것이 바람직하며, 상기 직사 각형 패턴의 최단축 폭이 10nm 내지 1㎛인 경우, 광 리쏘그라피에 의해 정상적으로 광이 미조사된 감광제 영역(P3, P4)을 얻기 위해, 상기 직사각형 패턴의 최단축폭:길이의 비(aspect ratio)는 1:1.5 내지 1:5인 것이 바람직하다. The second manufacturing method of the present invention is similar to the first manufacturing method described above, by using optical lithography and etching, the pillars 123 of faceted polygonal pillars having no curvature areas on the surface, edges, and vertices of the semiconductor substrate. There is a feature that can be produced, the manufacturing method of the present invention is preferably in a structure that the width (C1 of FIG. 5) or the thickness (C2 of FIG. 5) of the pillar is 1㎛ or less. To this end, the mask used for the exposure of the first exposure process and the second exposure process preferably comprises a rectangular pattern, when the shortest axis width of the rectangular pattern is 10nm to 1㎛, by optical lithography In order to obtain the photoresist regions P3 and P4 to which light is normally unirradiated, it is preferable that an aspect ratio of the shortest axis width: length of the rectangular pattern is 1: 1.5 to 1: 5.

제1방법에서 상술한 바와 유사하게 본 발명에 따른 제2방법 또한, 오버랩 영역(OL')의 크기 및 형상을 제어하여 필라의 형상(필라의 폭 및 두께, 필라의 맨 윗면의 형상)을 제어할 수 있으며, 기판상 오버랩 영역(OL')의 최외곽 변의 방향을 제어하여 필라의 측면을 구성하는 표면의 방향을 제어할 수 있다. Similarly to the first method described above, the second method according to the present invention also controls the shape of the pillar (the width and thickness of the pillar and the shape of the top of the pillar) by controlling the size and shape of the overlap region OL '. In addition, the direction of the outermost side of the overlap region OL ′ on the substrate may be controlled to control the direction of the surface constituting the side surface of the pillar.

도 10은 본 발명의 제2방법의 공정 순서도를 도시한 일 예이며, 단계(K10)의 포토레지스트는 광 리쏘그라피에 사용되는 통상의 포지티브 포토레지스트이며, 스핀 코팅등을 이용하여 도포된다. 이때, 상기 포토레지스트가 기판에 도포되기 전, 포토레지스트와의 접착력을 높이기 위한 기판의 표면처리가 수행될 수 있으며, 상기 포토레지스트가 기판에 도포된 후, 통상의 소프트베이킹/하드베이킹이 수행될 수 있다.10 is an example showing a process flow chart of the second method of the present invention, wherein the photoresist of step K10 is a conventional positive photoresist used for optical lithography, and is applied using spin coating or the like. In this case, before the photoresist is applied to the substrate, surface treatment of the substrate may be performed to increase adhesion to the photoresist, and after the photoresist is applied to the substrate, normal soft baking / hard baking may be performed. Can be.

포토레지스트의 도포 후, g-line, i-line, KrF, ArF, F2, 및 극자외선을 포함하는 광 및 마스크, 마스크 어라이너(aligner), 스테퍼(stepper), 스캐너(scanner)등를 이용하여 제1노광(K20)이 수행되며, 이후, 정상적으로 광이 미조사된 영역이 서로 겹쳐 오버랩 영역(OL')이 형성되도록 다른 마스크를 이용한 제2노광(K30)이 수행된다. After application of the photoresist, light and mask including g-line, i-line, KrF, ArF, F 2 , and extreme ultraviolet light, using a mask aligner, stepper, scanner, etc. The first exposure K20 is performed, and then, the second exposure K30 using another mask is performed so that the overlapped areas OL 'are formed by overlapping regions that are not normally irradiated with light.

이후, 유기 용제를 이용한 광 반응 영역(광이 조사되어 광 반응이 일어난 영 역)을 제거하는 현상(K40)이 수행된다. 이후, 현상된 감광제 패턴을 식각마스크로 하여 플라즈마, 이온빔 스퍼터, 반응성 이온 에칭을 포함한 건식 에칭 또는 반도체 기판의 물질을 고려한 에칭 용액으로 습식 에칭을 수행(단계 K50)한 후, 식각마스크로 사용된 감광제 패턴을 제거(K60)한다. 식각 마스크로 사용된 감광제는 산소 플라즈마 또는 유기 용제를 이용하여 제거된다.Thereafter, a phenomenon (K40) of removing the photoreaction region (the region where the photoreaction occurs due to the irradiation of light) using the organic solvent is performed. Thereafter, using the developed photoresist pattern as an etching mask, a wet etching process including dry plasma including plasma, ion beam sputter, and reactive ion etching or an etching solution considering a material of a semiconductor substrate is performed (step K50), and then the photoresist used as an etching mask is used. Remove the pattern (K60). The photosensitive agent used as the etching mask is removed using an oxygen plasma or an organic solvent.

상술한 본 발명의 제1 또는 제2방법으로 제조된 반도체 필라는 수직구조의 전계효과트랜지스터(Vertical FET), 핀구조의 전계효과트랜지스터(FIN FET)를 포함하는 다양한 3차원 반도체 소자에 구비될 수 있다.The semiconductor pillar manufactured by the first or second method of the present invention described above may be provided in various three-dimensional semiconductor devices including a vertical field effect transistor (Vertical FET), a fin structure field effect transistor (FIN FET). have.

바람직하게, 본 발명에 따른 전계효과트랜지스터는 상술한 본 발명의 제1 또는 제2방법으로 제조된 반도체 필라(pillar); 상기 반도체 필라에 수직 전계를 형성시키는 게이트 전극; 상기 반도체 필라에 수평 전계를 형성시키는 소스 및 드레인 전극; 상기 반도체 필라와 상기 게이트 전극 사이를 절연하는 절연막을 포함하여 구성되는 특징이 있다.Preferably, the field effect transistor according to the present invention comprises: a semiconductor pillar manufactured by the above-described first or second method of the present invention; A gate electrode forming a vertical electric field on the semiconductor pillar; Source and drain electrodes forming a horizontal electric field on the semiconductor pillar; And an insulating film insulated between the semiconductor pillar and the gate electrode.

이때, 상기 반도체 기판은 드레인, 채널, 소스를 위한 불순물 이온 주입이 수행되어, 기판 표면에서 깊이 방향으로 드레인층, 채널층, 소스층이 순차적으로 형성된 반도체 단결정 기판을 이용한다.In this case, the semiconductor substrate may be a semiconductor single crystal substrate in which impurity ions are implanted for a drain, a channel, and a source, and the drain layer, the channel layer, and the source layer are sequentially formed in the depth direction from the surface of the substrate.

따라서, 도 11과 같이 상기 불순물 이온 주입이 수행된 단결정 기판을 이용하여 본 발명의 제조방법에 따라 필라를 제조하여 드레인, 채널, 소스가 필라의 제조와 동시에 구성되며, 이후, 산화실리콘을 포함하는 절연물질의 증착(deposition), 게이트 산화막을 형성시키기 위해 필라를 산소의 존재 하에 열처 리하는 산화 공정, 소스, 드레인 및 게이트 전극을 형성을 위한 금속 물질의 증착 및 외부에서 전압 또는 전류의 인가되는 패드와의 금속 배선 공정이 수행되어 본 발명에 따른 수직구조의 전계효과트랜지스터가 제조된다. Accordingly, as shown in FIG. 11, the pillars are manufactured according to the method of the present invention using the single crystal substrate on which the impurity ion implantation is performed, and the drain, the channel, and the source are simultaneously formed with the pillars, and then include silicon oxide. Deposition of an insulating material, an oxidation process of thermally treating the pillar in the presence of oxygen to form a gate oxide film, deposition of a metal material to form a source, a drain and a gate electrode and an applied pad of voltage or current externally The metallization process with is performed to produce a field effect transistor of vertical structure according to the present invention.

이상과 같이 본 발명에서는 특정된 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Those skilled in the art will recognize that many modifications and variations are possible in light of the above teachings.

따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.Therefore, the spirit of the present invention should not be limited to the described embodiments, and all of the equivalents or equivalents of the claims as well as the claims to be described later will belong to the scope of the present invention. .

도 1은 본 발명에 따른 제조방법을 도시한 일 공정도이며,1 is a process diagram showing a manufacturing method according to the present invention,

도 2는 본 발명에 따른 제조방법을 도시한 다른 공정도이며,2 is another process diagram showing a manufacturing method according to the present invention;

도 3은 본 발명에 따른 제조방법을 도시한 또 다른 공정도이며,Figure 3 is another process diagram showing a manufacturing method according to the present invention,

도 4는 본 발명에 따른 제조방법을 도시한 또 다른 공정도이며,Figure 4 is another process diagram showing a manufacturing method according to the present invention,

도 5는 본 발명에 따른 제조방법에 따라 제조된 필라를 도시한 사시도이며, 5 is a perspective view showing a pillar manufactured according to the manufacturing method according to the present invention,

도 6은 본 발명에 따른 제조방법을 도시한 또 다른 공정도이며,Figure 6 is another process diagram showing a manufacturing method according to the present invention,

도 7은 본 발명에 따른 제조방법을 도시한 또 다른 공정도이며,7 is another process diagram illustrating a manufacturing method according to the present invention;

도 8은 본 발명에 따른 제조방법을 도시한 일 순서도이며,8 is a flowchart illustrating a manufacturing method according to the present invention;

도 9는 본 발명에 따른 다른 제조방법을 도시한 일 공정도이며, 9 is a process chart showing another manufacturing method according to the present invention,

도 10은 본 발명에 따른 다른 제조방법을 도시한 일 순서도이며,10 is a flowchart illustrating another manufacturing method according to the present invention,

도 11은 본 발명에 따른 수직구조 전계효과트랜지스터의 일 단면도이다.11 is a cross-sectional view of a vertical field effect transistor according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100, 110, 120 : 반도체 단결정 기판100, 110, 120: semiconductor single crystal substrate

210, 230 : 감광제 211, 231 : 감광제 패턴210, 230: Photosensitive agent 211, 231: Photosensitive agent pattern

220, 240, 220', 240' : 마스크 123, 113 : 필라220, 240, 220 ', 240': mask 123, 113: pillar

210' : 포지티브형 감광제 210'(3) : 포지티브형 감광제 패턴210 ': positive photoresist 210' (3): positive photoresist pattern

Claims (13)

광(optical)을 이용한 노광(expose)이며,Exposure using optical, a) 반도체 단결정 기판에 감광제를 도포하고 제1마스크를 이용하여 노광 및 현상하는 단계;a) applying a photosensitive agent to a semiconductor single crystal substrate and exposing and developing using a first mask; b) 상기 a) 단계의 현상에 의해 얻어진 감광제 패턴을 제1식각마스크로 하여 기판을 제1에칭하는 단계;b) first etching the substrate using the photoresist pattern obtained by the development of step a) as a first etching mask; c) 상기 b) 단계의 감광제 패턴을 제거하는 단계;c) removing the photoresist pattern of step b); d) 상기 제1에칭된 기판에 감광제를 도포하고 제2마스크를 이용하여 노광 및 현상하는 단계;d) applying a photosensitive agent to the first etched substrate and exposing and developing using a second mask; e) 상기 d) 단계의 현상에 의해 얻어진 감광제 패턴을 제2식각마스크로 하여 기판을 제2에칭하는 단계; 및e) second etching the substrate using the photoresist pattern obtained by the development of step d) as a second etching mask; And f) 상기 e) 단계의 감광제 패턴을 제거하는 단계;f) removing the photoresist pattern of step e); 를 포함하여 수행되며,Is performed, including 상기 제1식각마스크와 상기 제2식각마스크가 오버랩된 영역이 상기 제1에칭 및 제2에칭을 통해 다각 기둥으로 돌출되는 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.And a region overlapping the first etching mask and the second etching mask protrudes into the polygonal pillar through the first etching and the second etching. 제 1항에 있어서, The method of claim 1, 상기 제1식각마스크 또는 상기 제2식각마스크는 최단축 폭이 1㎛ 이하인 패 턴을 포함하는 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.The first etching mask or the second etching mask is a semiconductor pillar manufacturing method (pillar) characterized in that it comprises a pattern having a shortest width of less than 1㎛. 제 2항에 있어서,3. The method of claim 2, 상기 제1식각마스크 및 상기 제2식각마스크는 각각 길이가 폭보다 긴 띠형 패턴을 포함하며, Each of the first etching mask and the second etching mask includes a strip pattern having a length longer than a width. 상기 제1식각마스크의 띠형 패턴과 상기 제2식각마스크의 띠형 패턴이 기판에 순차적으로 겹쳐 형성된 오버랩 영역은 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상이며, The overlap region in which the band pattern of the first etch mask and the band pattern of the second etch mask are sequentially overlapped on the substrate is a parallelogram, a rhombus, a rectangle, or a square rectangular shape. 기판의 상기 오버랩 영역이 상기 제1에칭 및 제2에칭에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 기둥으로 돌출되는 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.And wherein said overlap region of the substrate protrudes into parallelograms, rhombuses, rectangles or square rectangular columns by said first and second etchings. 제 3항에 있어서,The method of claim 3, wherein 상기 제1식각마스크의 띠형 패턴의 길이 방향, 상기 제2식각마스크의 띠형 패턴의 길이 방향, 또는 이들의 조합을 제어하여 상기 사각 기둥을 구성하는 옆면의 방향이 제어되는 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.The semiconductor pillar may be controlled by controlling a length direction of the strip pattern of the first etching mask, a length direction of the strip pattern of the second etching mask, or a combination thereof to control the direction of the side surface of the square pillar. method of producing a pillar). 제 4항에 있어서,The method of claim 4, wherein 상기 기판은 실리콘 단결정 기판이며, 상기 기판의 표면은 {100}면이며, 상기 사각 기둥을 구성하는 옆면은 {100}, {110}, 또는 이 면들의 조합인 것을 특징 으로 하는 반도체 필라(pillar)의 제조 방법.The substrate is a silicon single crystal substrate, the surface of the substrate is {100} plane, the side surface constituting the square pillar is {100}, {110}, or a combination of these surfaces (pillar) Method of preparation. 제 3항에 있어서,The method of claim 3, wherein 상기 사각 기둥의 사각의 각 변의 길이는 상기 제1식각마스크의 띠형 패턴의 최단축 폭을 상기 제1식각마스크의 띠형 패턴의 길이 방향과 상기 제2식각마스크의 띠형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이 및 상기 제2식각마스크의 띠형 패턴의 최단축 폭을 상기 제1식각마스크의 띠형 패턴의 길이 방향과 상기 제2식각마스크의 띠형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이인 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.The length of each side of the square of the square pillar is an angle formed by the length of the shortest axis width of the strip pattern of the first etching mask and the length direction of the strip pattern of the first etching mask and the length direction of the strip pattern of the second etching mask. The length divided by the absolute value of the sin value and the shortest axis width of the strip pattern of the second etching mask are formed by the length direction of the strip pattern of the first etching mask and the length direction of the strip pattern of the second etching mask. It is a length divided by the absolute value of the angle sin value, The manufacturing method of the semiconductor pillar characterized by the above-mentioned. 광(optical)을 이용한 노광(expose)이며,Exposure using optical, g) 반도체 단결정 기판에 포지티브형 감광제를 도포하고 제1마스크를 이용하여 제1노광하는 단계;g) applying a positive photosensitive agent to the semiconductor single crystal substrate and performing a first exposure using a first mask; h) 상기 제1노광된 포지티브형 감광제에 제2마스크를 이용하여 제2노광하는 단계;h) exposing a second exposure to the first exposed positive photoresist using a second mask; i) 상기 제2노광된 감광제를 현상하여 상기 제1마스크 및 상기 제2마스크의 오버랩에 의해 광이 조사되지 않은 영역으로 이루어진 감광제 패턴을 얻는 단계; 및i) developing the second exposed photoresist to obtain a photoresist pattern including a region in which light is not irradiated by an overlap of the first mask and the second mask; And j) 상기 현상에 의해 얻어진 감광제 패턴을 식각마스크로 하여 기판을 에칭하는 단계; j) etching the substrate using the photoresist pattern obtained by the above development as an etching mask; 를 포함하여 수행되며,Is performed, including 상기 제1마스크와 상기 제2마스크가 오버랩되어 광이 조사되지 않은 영역이 상기 에칭을 통해 다각 기둥으로 돌출되는 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.And overlapping the first mask with the second mask so that light is not irradiated to the polygonal pillar through the etching. 제 7항에 있어서,The method of claim 7, wherein 상기 제1마스크 또는 상기 제2마스크는 최단축 폭이 1㎛ 이하인 직사각형 패턴을 포함하는 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.The first mask or the second mask is a semiconductor pillar manufacturing method (pillar) characterized in that it comprises a rectangular pattern having a shortest width of less than 1㎛. 제 8항에 있어서,The method of claim 8, 상기 제1마스크와 상기 제2마스크가 오버랩되어 광이 조사되지 않은 영역은 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상이며, The area in which the first mask and the second mask overlap and the light is not irradiated is a parallel shape, a rhombus, a rectangle, or a square shape of a square, 상기 에칭에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상을 갖는 상기 감광재 패턴을 식각 마스크로한 상기 에칭에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 기둥의 돌출 기둥이 형성되는 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.Wherein by etching the parallel photosensitive, rhombic, rectangular or square rectangular pillars are formed by the etching using the photosensitive material pattern having an etch mask as a parallelogram, rhombus, rectangle or square. A method for producing a semiconductor pillar. 제 9항에 있어서,The method of claim 9, 상기 제1마스크의 직사각형 패턴의 길이 방향, 상기 제2마스크의 직사각형 패턴의 길이 방향, 또는 이들의 조합을 제어하여 상기 사각 기둥을 구성하는 옆면의 방향이 제어되는 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.The pillar of the semiconductor pillar, characterized in that the longitudinal direction of the rectangular pattern of the first mask, the longitudinal direction of the rectangular pattern of the second mask, or a combination thereof is controlled to control the direction of the side surfaces of the rectangular pillar. Method of preparation. 제 10항에 있어서,The method of claim 10, 상기 기판은 실리콘 단결정 기판이며, 상기 기판의 표면은 {100}면이며, 상기 사각 기둥을 구성하는 옆면은 {100}, {110}, 또는 이 면들의 조합인 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.The substrate is a silicon single crystal substrate, the surface of the substrate is {100} plane, the side surface constituting the square pillar is {100}, {110}, or a combination of these surfaces (pillar) Method of preparation. 제 9항에 있어서,The method of claim 9, 상기 사각 기둥의 사각의 각 변의 길이는 상기 제1마스크의 직사각형 패턴의 최단축 폭을 상기 제1마스크의 직사각형 패턴의 길이 방향과 상기 제2마스크의 직사각형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이 및 상기 제2마스크의 직사각형 패턴의 최단축 폭을 상기 제1마스크의 직사각형 패턴의 길이 방향과 상기 제2마스크의 직사각형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이인 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.The length of each side of the square of the square pillar is a sign of an angle formed between the longitudinal direction of the rectangular pattern of the first mask and the longitudinal direction of the rectangular pattern of the second mask by the shortest axis width of the rectangular pattern of the first mask (sin The length divided by the absolute value of the value and the width of the shortest axis of the rectangular pattern of the second mask is the sign of the angle between the longitudinal direction of the rectangular pattern of the first mask and the longitudinal direction of the rectangular pattern of the second mask. It is a length divided by the absolute value of a value, The manufacturing method of the semiconductor pillar characterized by the above-mentioned. 제 1항 내지 제 12항의 제조방법으로 제조된 반도체 필라(pillar); 상기 반 도체 필라에 수직 전계를 형성시키는 게이트 전극; 상기 반도체 필라에 수평 전계를 형성시키는 소스 및 드레인 전극; 상기 반도체 필라와 상기 게이트 전극 사이를 절연하는 절연막을 포함하여 구성된 전계효과트랜지스터.A semiconductor pillar manufactured by the manufacturing method of claim 1; A gate electrode forming a vertical electric field on the semiconductor pillar; Source and drain electrodes forming a horizontal electric field on the semiconductor pillar; And an insulating film insulating the semiconductor pillar from the gate electrode.
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