KR20100058168A - Semiconductor device package and method of forming the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자 패키지 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 반도체 소자 패키지의 방열 구조 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device package and a method for manufacturing the same, and more particularly, to a heat dissipation structure of the semiconductor device package and a method for manufacturing the same.
전자기기의 고성능화에 따라 반도체 칩의 동작속도 또한 빨라지고 있다. 또한 전자기기의 소형화에 따라 반도체 패키지의 크기 또한 점점 축소화, 박형화 및 경량화되어 가고 있는 것이 최근의 추세이다. 반도체 패키지는 하나의 반도체 칩을 포함하고 있으나 최근에는 집적화에 따라 하나의 패키지 내에 복수의 반도체 칩을 수직 적층하는 구조(Wafer Stack Package: WSP)가 사용되고 있다. 또한 하나의 패키지 내에 서로 다른 기능을 갖는 다수의 반도체 칩들이 탑재되는 이른바 멀티칩 패키지(MCP)가 주로 개발되고 있다. 멀티칩 패키지는 크기가 동일하거나 다양한 반도체 칩들이 다수개 적층될 수 있다. 이와 같은 고성능화 또는 멀티칩 패키지 기술에 있어서, 전력 소모량 증가에 따라 반도체 칩에서 많은 양의 열이 발생할 수 있다. As the performance of electronic devices increases, the operating speed of semiconductor chips is also increasing. In addition, with the miniaturization of electronic devices, the size of semiconductor packages is also becoming smaller, thinner, and lighter. The semiconductor package includes one semiconductor chip, but recently, a wafer stack package (WSP) has been used to vertically stack a plurality of semiconductor chips in one package according to integration. In addition, a so-called multichip package (MCP) in which a plurality of semiconductor chips having different functions in one package are mounted is mainly developed. The multichip package may have a plurality of semiconductor chips having the same size or various stacks. In such a high performance or multi-chip package technology, a large amount of heat may be generated in the semiconductor chip as power consumption increases.
본 발명이 해결하고자 하는 과제는 방열특성이 향상된 반도체 패키지 및 그 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor package having improved heat dissipation and a method of manufacturing the same.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the above-mentioned problem, and other tasks not mentioned will be clearly understood by those skilled in the art from the following description.
상술한 기술적 과제를 해결하기 위한 반도체 패키지를 제공한다. 이 반도체 패키지는 배선기판 상에 제공된 반도체 칩, 상기 반도체 칩 상의 본딩패드, 상기 본딩패드 상의 열전달 부재, 및 상기 열전달 부재 상에 방열장치를 포함한다.Provided is a semiconductor package for solving the above technical problem. The semiconductor package includes a semiconductor chip provided on a wiring board, a bonding pad on the semiconductor chip, a heat transfer member on the bonding pad, and a heat dissipation device on the heat transfer member.
상술한 기술적 과제를 해결하기 위한 반도체 패키지 형성방법을 제공한다. 이 방법은 배선기판 상에 반도체 칩을 형성하는 것, 상기 반도체 칩 상에 본딩패드를 형성하는 것, 상기 반도체 칩을 봉지재로 몰딩하는 것, 상기 봉지재에 비아(via)를 형성하여 상기 방열패드를 노출하는 것, 상기 방열패드 상에 열전달 부재를 형성하는 것, 및 상기 열전달 부재 상에 방열 장치를 형성하는 것을 포함한다.Provided are a method of forming a semiconductor package for solving the above technical problem. The method includes forming a semiconductor chip on a wiring board, forming a bonding pad on the semiconductor chip, molding the semiconductor chip with an encapsulant, and forming a via in the encapsulant to dissipate the heat. Exposing a pad, forming a heat transfer member on the heat dissipation pad, and forming a heat dissipation device on the heat transfer member.
본 발명이 해결하고자 하는 과제는 반도체 칩 상에 비아를 통한 방열 장치를 제공하여 전기적 특성 및 신뢰성이 향상된 반도체 패키지 및 그 형성방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor package and a method of forming the same, which have improved electrical characteristics and reliability by providing a heat dissipation device through vias on a semiconductor chip.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the above-mentioned problem, and other tasks not mentioned will be clearly understood by those skilled in the art from the following description.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다. In the present specification, when a material film such as a conductive film, a semiconductor film, or an insulating film is referred to as being "on" another material film or substrate, the material film may be formed directly on another material film or substrate, or It means that another material film may be interposed between them. Also, in various embodiments of the present specification, the terms first, second, third, etc. are used to describe a material film or a process step, but it is only necessary to replace any specific material film or process step with another material film or another process step. It is only used to distinguish it from and should not be limited by such terms.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, the terms 'comprises' and / or 'comprising' mean that the stated element, step, operation and / or element does not imply the presence of one or more other elements, steps, operations and / Or additions.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, the embodiments described herein will be described with reference to cross-sectional and / or plan views, which are ideal exemplary views of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical content. Accordingly, shapes of the exemplary views may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms generated by the manufacturing process. For example, the etched regions shown at right angles may be rounded or have a predetermined curvature. Accordingly, the regions illustrated in the figures have schematic attributes, and the shape of the regions illustrated in the figures is intended to illustrate a particular form of region of the device and not to limit the scope of the invention.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조방법에 대해 상세히 설명하기로 한다. Hereinafter, a semiconductor package and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the drawings.
도 1을 참조하여, 배선 기판(100) 상에 반도체 칩(130)이 형성된다. 상기 배선 기판(100)은 인쇄 회로 기판(Printed Circuit Board: PCB)을 포함하는 시스템 기판일 수 있다. 상기 반도체 칩(130)은 상기 본딩층(120)을 매개로 하여 배선 기판(100) 상에 적층될 수 있다. 상기 반도체 칩(130)은 비휘발성 메모리, 임의의 수시 접근이 가능한 휘발성 메모리 및/또는 기타 다양한 종류의 메모리를 포함할 수 있다. 상기 반도체 칩(130)은 복수의 반도체 칩이 적층된 멀티칩 패키지(Multi-chip Package: MCP)일 수 있다. 상기 반도체 칩(130)은 관통 전극(Through Silicon Via: TSV) 또는 와이어를 통하여 상기 배선 기판(100)과 전기적으로 연결될 수 있다. 상기 상기 반도체 칩(130) 상에는 상기 본딩 패드(140)가 제공될 수 있다. 상기 본딩 패드(140)는 복수개 일 수 있다. 상기 본딩 패드(140)는 열전도율이 우수한 금속재료일 수 있다. 상기 본딩 패드는(140)는 이하 설명될 열전달 부재와 상기 반도체 칩(130) 사이에 열전달 통로가 될 수 있다. 또한 상기 본딩 패드는(140)는 이하 설명될 열전달 부재와 상기 반도체 칩(130) 사이에 접착력을 제공할 수 있다. 상기 본딩 패드(140)는 재배선 구조체 형성방법으로 제공될 수 있다. Referring to FIG. 1, a
도 2를 참조하여, 상기 반도체 칩(130) 상에 몰딩막(110)이 형성된다. 상기 몰딩막(110)에 의해 칩과 연결선을 외부 충격, 부식 및 접촉으로부터 보호할 수 있다. 상기 몰딩막(110)은 반도체 봉지재(Epoxy Molding Compound: EMC)일 수 있다. 상기 몰딩막(110)은 반도체 봉지재를 금형 틀 내부로 주입 및 밀봉시킴으로써 형성될 수 있다. 상기 몰딩막(110)이 형성된 뒤, 금형 간격의 불일치 등에 의한 프레시(flash)를 제거하는 프레시 제거(Deflashing)공정을 할 수 있다.Referring to FIG. 2, a
도 3을 참조하여, 상기 몰딩막(110)에 비아(via)(150)를 형성한다. 상기 비아(150)의 형성에 의해 상기 본딩 패드(140)가 노출된다. 상기 비아(150)는 플라즈마 식각(Plasma etch)에 의해 형성될 수 있다. 상기 비아(150)의 형태는 도 3과 같이 측면이 경사지게 형성될 수 있으나, 이에 한정되지 않는다. 상기 배선 기판(100)의 하부에는 외부 단자(160)가 제공될 수 있다. 상기 외부 단자(160)는 상기 반도체 패키지와 외부 회로(미도시) 사이의 전기적인 연결을 제공할 수 있다. Referring to FIG. 3,
도 4를 참조하여, 상기 비아(150)에 열전달 부재(170)가 형성된다. 상기 열전달 부재(170)는 상기 반도체 칩(130)에서 발생한 열을 외부로 방출하는 역할을 할 수 있다. 상기 열전달 부재(170)는 솔더볼(Soler ball)일 수 있다. 상기 열전달 부재(170)는 금, 은, 니켈, 구리 및 주석 합금 중에서 선택된 하나를 포함할 수 있다. Referring to FIG. 4, a
도 5를 참조하여, 상기 열전달 부재(170) 상에 방열 장치(180)가 제공될 수 있다. 상기 방열 장치(180)는 상기 열전달 부재(170)와 열적으로 연결될 수 있다. 또한, 상기 방열 장치(180)는 상기 반도체 칩(130)과 재배선 구조체를 통하여 전기적으로 연결될 수 있다. 상기 방열 장치(180)는 방열판(Heat Spreader), 히트싱크(Heat Sink), 히트 파이프(Heat Pipe), 열전냉각소자(Thermal Electronic Cooler)를 포함한다. 상기 방열 장치(180)에 의해 상기 반도체 칩(130)의 열이 외부로 보다 효과적으로 방출될 수 있다. Referring to FIG. 5, a
본 발명의 다른 실시예에 따른 반도체 패키지 및 그 제조 방법이 설명된다.A semiconductor package and a method of manufacturing the same according to another embodiment of the present invention are described.
열전달 부재 및 방열 장치의 형성방법의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다. This embodiment is similar to that of the first embodiment except for the difference in the method of forming the heat transfer member and the heat dissipation device. Thus, for the sake of brevity of description, descriptions of overlapping technical features are omitted below.
본 실시예에 따른 반도체 패키지는 배선 기판(200), 몰딩막(210), 본딩층(220), 반도체 칩(230), 본딩 패드(240), 비아(250), 외부 단자(260), 열전달 부재(270), 방열 장치(280)를 포함할 수 있다. In the semiconductor package according to the present exemplary embodiment, the
도 6을 참조하여, 상기 열전달 부재(270)가 상기 방열 장치(280)에 부착된 상태로 상기 본딩 패드(240) 상에 제공된다. 상기 열전달 부재(270)와 상기 방열 장치(280) 사이에 본딩 패드(미도시)가 형성될 수 있다. 상기 본딩 패드(미도시)는 상기 열전달 부재(270)와 상기 방열 장치(280) 사이에 접촉력을 제공할 수 있다. Referring to FIG. 6, the
본 발명의 또 다른 실시예에 따른 반도체 패키지 및 그 제조 방법이 설명된다. 반도체 칩 사이의 방열 플러그의 유무를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다. A semiconductor package and a method of manufacturing the same according to another embodiment of the present invention are described. This embodiment is similar to that of the first embodiment except for the presence or absence of a heat dissipation plug between semiconductor chips. Thus, for the sake of brevity of description, descriptions of overlapping technical features are omitted below.
도 7을 참조하여, 배선 기판(300) 상에 제 1 반도체 칩(330) 및 제 2 반도체 칩(331)이 형성된다. 상기 배선 기판(300)은 인쇄 회로 기판(Printed Circuit Board: PCB)을 포함하는 시스템 기판일 수 있다. 상기 제 1 반도체 칩(330)은 제 1 본딩층(320)을 매개로 하여 배선 기판(300) 상에 적층될 수 있다. 상기 제 1 반도체 칩(330) 상에 제 2 반도체 칩(331)이 형성될 수 있다. 상기 제 1 반도체 칩(330)과 상기 제 2 반도체 칩(331) 사이에는 제 2 본딩층(321)이 형성될 수 있다. 상기 제 1 반도체 칩(330)과 상기 제 2 반도체 칩(331)은 관통 전극(Through Silicon Via: TSV)(365) 또는 와이어(미도시)를 통하여 상기 배선 기판(300)과 전기적으로 연결될 수 있다. Referring to FIG. 7, a
도 8을 참조하여, 상기 제 1 반도체 칩(330) 및 상기 제 2 반도체 칩(331)을 관통하는 방열 비아(355)를 형성한다. 상기 방열 비아(355)는 플라즈마 식각에 의해 형성될 수 있다. Referring to FIG. 8, a heat dissipation via 355 penetrating the
도 9를 참조하여, 상기 방열 비아(355) 내에 방열 플러그(356)가 형성된다. 상기 방열 플러그(356)는 구리, 알루미늄 등 열전도율이 우수한 금속 재료로 구성된다. 상기 방열 플러그(356)는 PVD, CVD 등에 의해 증착되어 형성될 수 있다. 상기 증착 공정 후, 화학적-기계적 평탄화(CMP)에 의해 상기 방열 플러그(356)를 형성할 수 있다.Referring to FIG. 9, a
도 10을 참조하여, 상기 제 2 반도체 칩(331) 상에 본딩 패드(340)가 제공될 수 있다. 상기 본딩 패드(340)의 개수는 복수개 일 수 있다. 상기 본딩 패드(340)는 열전도율이 우수한 금속재료일 수 있다. 상기 본딩 패드(340)는 이하 설명될 열전달 부재와 상기 제 2 반도체 칩(331) 사이에 열전달 통로가 될 수 있다. 또한, 상기 본딩 패드는(340) 이하 설명될 열전달 부재와 상기 제 2 반도체 칩(331) 사이에 접착력을 제공할 수 있다. 상기 본딩 패드(340)는 재배선 구조체 형성방법으로 제공될 수 있다. Referring to FIG. 10, a
도 11을 참조하여, 상기 제 1 반도체 칩(330) 및 상기 제 2 반도체 칩(331) 상에 몰딩막(310)이 형성된다. 상기 몰딩막(310)에 의해 칩과 연결선을 외부 충격, 부식 및 접촉으로부터 보호할 수 있다. 상기 몰딩막(310)은 반도체 봉지재(Epoxy Molding Compound: EMC)일 수 있다. 상기 몰딩막(310)은 반도체 봉지재를 금형 틀 내부로 주입 및 밀봉시킴으로써 형성될 수 있다. 상기 몰딩막(310)이 형성된 뒤, 금형 간격의 불일치 등에 의한 프레시(flash)를 제거하는 프레시 제거(Deflashing)공정을 할 수 있다.Referring to FIG. 11, a
도 12를 참조하여, 상기 몰딩막(310)에 비아(via)(350)를 형성한다. 상기 비 아(350)의 형성에 의해 상기 본딩 패드(340)가 노출된다. 상기 비아(350)는 플라즈마 식각(Plasma etch)에 의해 형성될 수 있다. 상기 비아(350)의 형태는 도 12와 같이 측면이 경사지게 형성될 수 있으나, 이에 한정되지 않는다.Referring to FIG. 12, vias 350 are formed in the
도 13을 참조하여, 상기 비아(360)에 열전달 부재(370)가 형성된다. 상기 열전달 부재(370)는 상기 제 1 반도체 칩(330) 및 제 2 반도체 칩(331)에서 발생한 열을 외부로 방출하는 역할을 할 수 있다. 상기 열전달 부재(370)는 솔더볼(Soler ball)일 수 있다. 상기 열전달 부재(370)는 금, 은, 니켈, 구리 및 주석 합금 중에서 선택된 하나를 포함할 수 있다. 상기 배선 기판(300)의 하부에는 외부 단자(360)가 제공될 수 있다. 상기 외부 단자(360)는 상기 반도체 패키지와 외부 회로(미도시) 사이의 전기적인 연결을 제공할 수 있다. Referring to FIG. 13, a
도 14를 참조하여, 상기 열전달 부재(370) 상에 방열 장치(380)가 제공될 수 있다. 상기 방열 장치(180)는 상기 열전달 부재(370)와 열적으로 연결될 수 있다. 또한, 상기 방열 장치(380)는 상기 제 1 반도체 칩(330) 또는 상기 제 2 반도체 칩(331)과 재배선 구조체를 통하여 전기적으로 연결될 수 있다. 상기 방열 장치(380)는 방열판(Heat Spreader), 히트싱크(Heat Sink), 히트 파이프(Heat Pipe), 열전냉각소자(Thermal Electronic Cooler)를 포함한다. 상기 방열 장치(380)에 의해 상기 제 1 반도체 칩(330) 및 상기 제 2 반도체 칩(331)의 열이 외부로 보다 효과적으로 방출될 수 있다. Referring to FIG. 14, a
본 발명의 또 다른 실시예에 따른 반도체 패키지 및 그 제조 방법이 설명된다.A semiconductor package and a method of manufacturing the same according to another embodiment of the present invention are described.
열전달 부재 및 방열 장치의 형성방법의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다. This embodiment is similar to that of the first embodiment except for the difference in the method of forming the heat transfer member and the heat dissipation device. Thus, for the sake of brevity of description, descriptions of overlapping technical features are omitted below.
본 실시예에 따른 반도체 패키지는 배선 기판(400), 몰딩막(410), 제 1 본딩층(420), 제 2 본딩층(421), 제 1 반도체 칩(430), 제 2 반도체 칩(431), 본딩 패드(440), 비아(450), 방열 플러그(456), 외부 단자(460), 관통 전극(465), 열전달 부재(470), 방열 장치(480)를 포함할 수 있다. In the semiconductor package according to the present exemplary embodiment, the
도 15를 참조하여, 상기 열전달 부재(470)가 상기 방열 장치(480)에 부착된 상태로 상기 본딩 패드(440) 상에 제공된다. 상기 열전달 부재(470)와 상기 방열 장치(480) 사이에 본딩 패드(미도시)가 형성될 수 있다. 상기 본딩 패드(미도시)는 상기 열전달 부재(470)와 상기 방열 장치(480) 사이에 접촉력을 제공할 수 있다. Referring to FIG. 15, the
도 16을 참조하여, 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드 시스템(800)이 설명된다. 상기 메모리 카드 시스템(800)은 컨트롤러(810), 메모리(820) 및 인터페이서(830)를 포함할 수 있다. 상기 메모리(820)는, 예를 들어, 상기 컨트롤러(810)에 의해 실행되는 명령어(command), 및/또는 사용자의 데이터(data)를 저장하는 데 사용될 수 있다. 상기 컨트롤러(810)와 상기 메모리(820)는 상기 명령어 및/또는 데이터를 주고 받을 수 있도록 구성될 수 있다. 상기 인터페이서(830)는 외부와의 데이터의 입출력을 담당할 수 있다. 본 발명의 실시예들에 따른 반도체 패키지는 열적 신뢰성이 양호한 멀티칩 패키지(multi chip package: MCP)로서 컨트롤러(810) 및 메모리(820)의 기능을 수행할 수 있다. Referring to FIG. 16, a
상기 메모리 카드 시스템(800)은 멀티 미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장장치일 수 있다. The
도 17을 참조하여, 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자장치(1000)가 설명된다. 상기 전자장치(1000)는 프로세서(1010), 메모리(1020) 및 입출력 장치(I/O, 1030)를 포함할 수 있다. 상기 프로세서(1010), 메모리(1020) 및 입출력 장치(1030)는 버스(1040)를 통하여 연결될 수 있다. 상기 메모리(1020)는 상기 프로세서(1010)로부터, RAS*, WE*, CAS* 등의 제어 신호를 받을 수 있다. 상기 메모리(1020)는 버스(1040)를 통하여 액세스 되는 데이터를 저장하도록 사용될 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있음은 통상의 지식을 가진 자에게 자명할 것이다.Referring to FIG. 17, an
상기 전자 장치(1000)는 컴퓨터 시스템, 무선통신 장치, 예를 들어 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.The
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 패키지 및 그 형성방법을 설명하기 위한 도면이다.1 to 5 are diagrams for describing a semiconductor package and a method of forming the same according to an embodiment of the present invention.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 형성방법을 설명하기 위한 도면이다.6 is a view for explaining a method of forming a semiconductor package according to another embodiment of the present invention.
도 7내지 도 14는 본 발명의 또 다른 실시예에 따른 반도체 패키지 및 그 형성방법을 설명하기 위한 도면이다.7 to 14 are diagrams for describing a semiconductor package and a method of forming the same according to another embodiment of the present invention.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 패키지 형성방법을 설명하기 위한 도면이다.15 is a view for explaining a method of forming a semiconductor package according to another embodiment of the present invention.
도 16은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드 시스템을 보여주기 위한 도면이다.FIG. 16 is a diagram illustrating a memory card system including a semiconductor package according to example embodiments. FIG.
도 17은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자장치를 설명하기 위한 블럭도이다.17 is a block diagram illustrating an electronic device including a semiconductor package according to embodiments of the present disclosure.
<도면의 주요 부분에 관한 부호의 설명><Explanation of symbols on main parts of the drawings>
100,200,300,400: 배선 기판 110, 210, 310, 410: 몰딩막100, 200, 300, 400: wiring
120, 220, 320, 420: 본딩층 130, 230, 330,331,430,431: 반도체칩120, 220, 320, 420: bonding
140, 240, 340, 440: 본딩 패드 150, 250, 350, 450: 비아140, 240, 340, 440: bonding
160, 260, 360, 460: 외부 단자 170, 270, 370, 470: 열전달 부재160, 260, 360, 460:
180, 280, 380, 480: 방열 장치 365: 관통 전극180, 280, 380, 480: heat dissipation device 365: through electrode
355: 방열 비아 356, 456: 방열 플러그355: heat dissipation via 356, 456: heat dissipation plug
Claims (9)
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150030023A (en) * | 2013-09-11 | 2015-03-19 | 삼성전자주식회사 | Semiconductor package And Method Of Fabricating The Same |
US9668377B2 (en) | 2012-07-19 | 2017-05-30 | Samsung Electronics Co., Ltd. | Storage device |
KR20190016338A (en) * | 2017-08-08 | 2019-02-18 | 삼성전자주식회사 | Semiconductor package |
KR20200050411A (en) * | 2018-10-30 | 2020-05-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Semiconductor device with enhanced thermal dissipation and method for making the same |
-
2008
- 2008-11-24 KR KR1020080116888A patent/KR20100058168A/en not_active Application Discontinuation
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9668377B2 (en) | 2012-07-19 | 2017-05-30 | Samsung Electronics Co., Ltd. | Storage device |
KR20150030023A (en) * | 2013-09-11 | 2015-03-19 | 삼성전자주식회사 | Semiconductor package And Method Of Fabricating The Same |
KR20190016338A (en) * | 2017-08-08 | 2019-02-18 | 삼성전자주식회사 | Semiconductor package |
KR20200050411A (en) * | 2018-10-30 | 2020-05-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Semiconductor device with enhanced thermal dissipation and method for making the same |
US11626343B2 (en) | 2018-10-30 | 2023-04-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with enhanced thermal dissipation and method for making the same |
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