KR101709635B1 - Semiconductor Devices and Methods of Fabricating the Same - Google Patents

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    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip

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Abstract

반도체 장치가 제공된다. 이 반도체 장치는, 그의 적어도 일부를 관통하며, 제 1 돌출 높이를 갖는 제 1 관통 전극 및 제 1 돌출 높이보다 높은 제 2 돌출 높이를 갖는 제 2 관통 전극을 포함하는 제 1 반도체 칩, 제 1 관통 전극과 전기적으로 연결되는 제 2 반도체 칩, 및 제 2 관통 전극과 전기적으로 연결되는 제 3 반도체 칩을 포함한다.A semiconductor device is provided. The semiconductor device includes a first semiconductor chip including at least a first penetrating electrode having a first protruding height and a second penetrating electrode having a second protruding height higher than the first protruding height, A second semiconductor chip electrically connected to the electrode, and a third semiconductor chip electrically connected to the second penetrating electrode.

Description

반도체 장치 및 그 제조 방법{Semiconductor Devices and Methods of Fabricating the Same}≪ Desc / Clms Page number 1 > Semiconductor Devices and Methods of Fabricating the Same &

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 관통 전극을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device having a penetrating electrode and a manufacturing method thereof.

오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 상기 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(System in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 관통 전극(Though silicon via)을 사용한다.The trend in the electronics industry today is to manufacture lightweight, compact, high speed, multifunctional, and high performance products at low cost. In order to achieve the above object, a multi-chip stacked package technology or a system in package technology is used. Multichip stacked package technology or package technology, which is a system, uses a thru silicon via.

멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수 개의 단위 반도체 장치들의 기능을 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기와 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.A package, which is a multi-chip stacked package or system, can perform functions of a plurality of unit semiconductor devices in one semiconductor package. A package, which is a multi-chip stacked package or system, may be somewhat thicker than a conventional single-chip package, but is substantially similar in size to a single-chip package in plan view and, therefore, is highly functional, such as a mobile phone, a notebook computer, a memory card, It is mainly used for products requiring compactness or mobility.

본 발명이 해결하려는 과제는 크기가 다른 복수의 반도체 장치들을 적층하기 위한 관통 전극들을 갖는 반도체 장치를 제공하는 데 있다.A problem to be solved by the present invention is to provide a semiconductor device having penetrating electrodes for stacking a plurality of semiconductor devices of different sizes.

본 발명이 해결하려는 다른 과제는 크기가 다른 복수의 반도체 장치들을 적층하기 위한 관통 전극들을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device having penetrating electrodes for stacking a plurality of semiconductor devices of different sizes.

본 발명이 해결하려는 또 다른 과제는 상기 반도체 장치를 포함하는 반도체 패키지를 제공하는 것이다.Another object of the present invention is to provide a semiconductor package including the semiconductor device.

본 발명이 해결하려는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.

상기한 과제를 달성하기 위하여, 본 발명은 반도체 장치를 제공한다. 이 반도체 장치는, 그의 적어도 일부를 관통하며, 제 1 돌출 높이를 갖는 제 1 관통 전극 및 제 1 돌출 높이와 다른 제 2 돌출 높이를 갖는 제 2 관통 전극을 포함하는 제 1 반도체 칩을 포함할 수 있다.In order to achieve the above object, the present invention provides a semiconductor device. The semiconductor device may include a first penetrating electrode penetrating at least a portion thereof and having a first projecting height and a first semiconductor chip including a second penetrating electrode having a second projecting height different from the first projecting height have.

제 2 돌출 높이는 제 1 돌출 높이보다 클 수 있다.The second projection height may be greater than the first projection height.

제 2 관통 전극은 제 1 관통 전극보다 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공될 수 있다.The second penetrating electrode may be provided at a greater distance from the center of the first semiconductor chip than the first penetrating electrode.

제 2 관통 전극은 제 1 관통 전극보다 넓은 폭을 가질 수 있다.The second penetrating electrode may have a wider width than the first penetrating electrode.

제 1 관통 전극과 전기적으로 연결되는 제 2 반도체 칩 및 제 2 관통 전극과 전기적으로 연결되는 제 3 반도체 칩을 더 포함할 수 있다.A second semiconductor chip electrically connected to the first penetrating electrode, and a third semiconductor chip electrically connected to the second penetrating electrode.

제 3 반도체 칩의 평면적은 제 2 반도체 칩의 평면적보다 클 수 있다.The planar area of the third semiconductor chip may be larger than the planar area of the second semiconductor chip.

제 2 반도체 칩과 제 3 반도체 칩 사이에 개재되는 접착 물질층을 더 포함할 수 있다.And an adhesive material layer interposed between the second semiconductor chip and the third semiconductor chip.

제 1 내지 제 3 반도체 칩들은 비휘발성 메모리 소자, 디램 소자 그리고 로직 소자 중 서로 다른 소자일 수 있다.The first to third semiconductor chips may be different elements among the nonvolatile memory element, the DRAM element, and the logic element.

제 1 반도체 칩은 제 2 돌출 높이보다 큰 제 3 돌출 높이를 갖는 제 3 관통 전극을 더 포함할 수 있다.The first semiconductor chip may further include a third penetrating electrode having a third projecting height greater than the second projecting height.

제 3 관통 전극은 제 2 관통 전극보다 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공될 수 있다.The third penetrating electrode may be provided at a greater distance from the center of the first semiconductor chip than the second penetrating electrode.

제 3 관통 전극과 전기적으로 연결되는 제 4 반도체 칩을 더 포함할 수 있다.And a fourth semiconductor chip electrically connected to the third penetrating electrode.

제 4 반도체 칩의 평면적은 제 3 반도체 칩의 평면적보다 클 수 있다.The planar area of the fourth semiconductor chip may be larger than the planar area of the third semiconductor chip.

상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 제 1 반도체 칩의 적어도 일부를 관통하는 제 1 및 제 2 관통 전극들을 형성하는 것, 제 2 반도체 칩을 제 1 관통 전극과 전기적으로 연결하는 것, 및 제 3 반도체 칩을 제 2 관통 전극과 전기적으로 연결하는 것을 포함할 수 있다. 제 1 관통 전극은 제 1 돌출 높이를 가지고, 제 2 관통 전극은 제 2 돌출 높이를 가지되, 제 2 돌출 높이는 제 1 돌출 높이와 다른 것을 특징으로 할 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device. The method includes forming first and second penetrating electrodes through at least a portion of the first semiconductor chip, electrically connecting the second semiconductor chip to the first penetrating electrode, and electrically connecting the third semiconductor chip to the second penetrating electrode, And electrically connecting to the electrode. The first penetrating electrode has a first protruding height, the second penetrating electrode has a second protruding height, and the second protruding height is different from the first protruding height.

제 2 돌출 높이는 제 1 돌출 높이보다 클 수 있다.The second projection height may be greater than the first projection height.

제 2 관통 전극은 제 1 관통 전극보다 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공되도록 형성될 수 있다.And the second penetrating electrode may be formed to be provided at a greater distance from the center of the first semiconductor chip than the first penetrating electrode.

제 1 반도체 칩의 적어도 일부를 관통하는 제 1 및 제 2 관통 전극들을 형성하는 것은 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 기판을 준비하는 것, 제 1 비아 홀이 형성될 기판의 제 1 면을 노출하는 제 1 포토레지스트 패턴을 형성하는 것, 제 1 포토레지스트 패턴을 마스크로 하는 식각 공정으로 제 1 깊이의 제 1 비아 홀을 형성하는 것, 제 1 포토레지스트 패턴을 제거하는 것, 제 2 비아 홀이 형성될 기판의 제 1 면을 노출하는 제 2 포토레지스트 패턴을 형성하는 것, 제 2 포토레지스트 패턴을 마스크로 하는 식각 공정으로 제 1 깊이와 다른 제 2 깊이의 제 2 비아 홀을 형성하는 것, 제 2 포토레지스트 패턴을 제거하는 것, 제 1 및 제 2 비아 홀들을 각각 채우는 제 1 및 제 2 관통 전극들을 형성하는 것, 및 기판의 제 2 면으로부터 기판의 일부를 제거하여 제 1 및 제 2 관통 전극들을 노출하는 것을 포함할 수 있다.Forming the first and second penetrating electrodes through at least a portion of the first semiconductor chip may include preparing a substrate having a first surface and a second surface opposite the first surface, Forming a first photoresist pattern exposing a first surface of the first photoresist pattern; forming first via holes of a first depth by an etching process using the first photoresist pattern as a mask; Forming a second photoresist pattern exposing a first surface of a substrate on which a second via hole is to be formed; forming a second photoresist pattern by etching using the second photoresist pattern as a mask, Forming via holes, removing the second photoresist pattern, forming first and second penetrating electrodes to fill the first and second via holes, respectively, and forming a part of the substrate from the second side of the substrate By removing 1 and it may include exposing the second through-electrode.

제 1 반도체 칩의 적어도 일부를 관통하는 제 1 및 제 2 관통 전극들을 형성하는 것은 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 기판을 준비하는 것, 제 1 및 제 2 비아 홀들이 형성될 기판의 제 1 면을 노출하는 포토레지스트 패턴을 형성하는 것, 포토레지스트 패턴을 마스크로 하는 식각 공정으로 제 1 및 제 2 비아 홀들을 형성하는 것, 포토레지스트 패턴을 제거하는 것, 제 1 및 제 2 비아 홀들을 각각 채우는 제 1 및 제 2 관통 전극들을 형성하는 것, 및 기판의 제 2 면으로부터 기판의 일부를 제거하여 제 1 및 제 2 관통 전극들을 노출하는 것을 포함할 수 있다. 포토레지스트 패턴은 제 1 비아 홀이 형성될 기판의 제 1 면을 노출하는 제 1 개구부 및 제 2 비아 홀이 형성될 기판의 제 1 면을 노출하는 제 2 개구부를 가지되, 제 1 및 제 2 개구부들의 폭들은 서로 다를 수 있다.Forming the first and second penetrating electrodes through at least a portion of the first semiconductor chip may include preparing a substrate having a first surface and a second surface opposite the first surface, Forming a photoresist pattern exposing a first surface of a substrate to be formed, forming first and second via-holes in an etching process using the photoresist pattern as a mask, removing the photoresist pattern, Forming first and second penetrating electrodes to fill the first and second via holes, respectively, and removing the portion of the substrate from the second surface of the substrate to expose the first and second penetrating electrodes. The photoresist pattern has a first opening exposing a first surface of a substrate on which a first via hole is to be formed and a second opening exposing a first surface of a substrate on which a second via hole is to be formed, The widths of the openings may be different.

제 2 비아 홀은 제 1 비아 홀보다 넓은 폭을 갖도록 형성될 수 있다.The second via hole may be formed to have a larger width than the first via hole.

제 2 비아 홀은 제 1 비아 홀보다 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공되도록 형성될 수 있다.The second via hole may be formed to be provided at a greater distance from the center of the first semiconductor chip than the first via hole.

제 3 반도체 칩의 평면적은 제 2 반도체 칩의 평면적보다 클 수 있다.The planar area of the third semiconductor chip may be larger than the planar area of the second semiconductor chip.

제 2 및 제 3 반도체 칩들을 각각 제 1 및 제 2 관통 전극들과 전기적으로 연결하는 것은 제 2 반도체 칩의 패드를 제 1 관통 전극과 전기적으로 연결하는 것, 제 2 반도체 칩의 패드가 제공된 제 1 면에 대향하는 제 2 면 상에 접착 물질층을 형성하는 것, 및 제 3 반도체 칩의 패드를 제 2 관통 전극과 전기적으로 연결하는 것을 포함할 수 있다. 제 3 반도체 칩의 패드가 제공된 제 1 면은 제 2 반도체 칩의 제 2 면과 접착 물질층에 의해 접착될 수 있다.The electrical connection of the second and third semiconductor chips to the first and second penetrating electrodes may be achieved by electrically connecting the pad of the second semiconductor chip to the first penetrating electrode, Forming an adhesive material layer on the second surface opposite to the first surface, and electrically connecting the pad of the third semiconductor chip to the second penetrating electrode. The first surface provided with the pad of the third semiconductor chip can be adhered to the second surface of the second semiconductor chip by the adhesive material layer.

제 2 및 제 3 반도체 칩들을 각각 제 1 및 제 2 관통 전극들과 전기적으로 연결하는 것은 제 3 반도체 칩의 패드가 제공된 제 1 면 상에 패드를 덮지 않도록 접착 물질층을 형성하는 것, 제 2 반도체 칩을 접착 물질층 상에 제 2 반도체 칩의 패드가 제공된 제 1 면에 대향하는 제 2 면이 향하도록 실장하는 것, 및 제 2 반도체 칩이 실장된 제 3 반도체 칩의 제 2 및 제 3 반도체 칩들의 패드들을 각각 제 1 및 제 2 관통 전극들과 전기적으로 동시에 연결하는 것을 포함할 수 있다.Electrically connecting the second and third semiconductor chips to the first and second penetrating electrodes, respectively, may include forming an adhesive material layer so that the pad does not cover the pad on the first surface provided with the pad of the third semiconductor chip, The semiconductor chip is mounted on the adhesive material layer so that the second face is opposite to the first face provided with the pad of the second semiconductor chip, and the second and third faces of the third semiconductor chip on which the second semiconductor chip is mounted And electrically connecting the pads of the semiconductor chips with the first and second penetrating electrodes, respectively.

제 1 반도체 칩을 관통하는 제 3 관통 전극을 형성하는 것 및 제 4 반도체 칩을 제 3 관통 전극과 전기적으로 연결하는 것을 더 포함할 수 있다. 제 3 관통 전극은 제 1 및 제 2 돌출 높이들보다 클 수 있다.Forming a third penetrating electrode through the first semiconductor chip, and electrically connecting the fourth semiconductor chip to the third penetrating electrode. The third penetrating electrode may be larger than the first and second protruding heights.

제 4 반도체 칩의 평면적은 제 3 반도체 칩의 평면적보다 클 수 있다.The planar area of the fourth semiconductor chip may be larger than the planar area of the third semiconductor chip.

제 4 반도체 칩을 제 3 관통 전극과 전기적으로 연결하는 것은 제 4 반도체 칩의 패드를 제 3 관통 전극과 전기적으로 연결하는 것을 포함할 수 있다. 제 4 반도체 칩의 패드가 제공된 제 1 면은 제 3 반도체 칩의 패드가 제공된 제 1 면에 대향하는 제 2 면과 접착 물질층을 개재하여 접착될 수 있다.The electrical connection of the fourth semiconductor chip to the third penetrating electrode may include electrically connecting the pad of the fourth semiconductor chip to the third penetrating electrode. The first surface provided with the pad of the fourth semiconductor chip can be bonded to the second surface opposite to the first surface provided with the pad of the third semiconductor chip through the adhesive material layer.

상기한 또 다른 과제를 달성하기 위하여, 본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지는 제 1 면에 제공된 본딩 패드 및 제 1 면에 대향하는 제 2 면에 제공된 볼 패드를 갖는 배선 기판, 및 배선 기판의 제 1 면 상에 실장된 반도체 장치를 포함할 수 있다. 반도체 장치는, 그의 적어도 일부를 관통하며, 제 1 돌출 높이를 갖는 제 1 관통 전극 및 제 1 돌출 높이보다 큰 제 2 돌출 높이를 갖는 제 2 관통 전극을 포함하는 제 1 반도체 칩, 제 1 관통 전극과 전기적으로 연결되는 제 2 반도체 칩, 및 제 2 관통 전극과 전기적으로 연결되는 제 3 반도체 칩을 포함하고, 제 2 및 제 3 반도체 칩들과 전기적으로 연결되는 제 1 및 제 2 관통 전극들의 일단에 대향하는 타단은 배선 기판의 본딩 패드와 전기적으로 연결되는 것을 특징으로 할 수 있다.According to another aspect of the present invention, there is provided a semiconductor package. The semiconductor package may include a wiring board having a bonding pad provided on the first surface and a ball pad provided on the second surface opposite to the first surface, and a semiconductor device mounted on the first surface of the wiring board. A semiconductor device includes a first semiconductor chip which penetrates at least part of the first penetration electrode and has a first penetration electrode having a first projecting height and a second penetration electrode having a second projecting height larger than the first projecting height, And a third semiconductor chip electrically connected to the second penetrating electrode, wherein the first and second penetrating electrodes are electrically connected to the first and second semiconductor chips, And the other opposite end is electrically connected to the bonding pad of the wiring board.

배선 기판의 볼 패드 상에 제공되는 솔더 볼을 더 포함할 수 있다.And a solder ball provided on the ball pad of the wiring board.

제 1 및 제 2 관통 전극들의 타단과 배선 기판의 본딩 패드는 접속 단자에 의해 전기적으로 연결될 수 있다.The other end of the first and second penetrating electrodes and the bonding pad of the wiring board may be electrically connected by a connection terminal.

제 1 및 제 2 관통 전극들의 타단과 배선 기판의 본딩 패드는 본딩 와이어에 의해 전기적으로 연결될 수 있다.The other end of the first and second through electrodes and the bonding pad of the wiring board may be electrically connected by a bonding wire.

상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 반도체 장치가 서로 다른 돌출 높이를 갖는 관통 전극들을 가짐으로써, 크기가 다른 복수의 반도체 장치들이 적층될 수 있다. 이에 따라, 다양한 크기 및 기능을 갖는 복수의 반도체 장치들을 포함하는 반도체 장치 및 이를 포함하는 반도체 패키지가 제공될 수 있다.As described above, according to the object of the present invention, a plurality of semiconductor devices of different sizes can be stacked by having the semiconductor devices have the penetrating electrodes having different protruding heights. Accordingly, a semiconductor device including a plurality of semiconductor devices having various sizes and functions and a semiconductor package including the semiconductor device can be provided.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 일 예를 설명하기 위한 공정 단면도들;
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 다른 예를 설명하기 위한 공정 단면도들;
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 9 내지 도 11은 본 발명의 실시예들에 따른 반도체 패키지들을 보여주는 단면도들;
도 12는 본 발명의 실시예들에 따른 패키지 모듈을 보여주는 평면도;
도 13은 본 발명의 실시예들에 따른 메모리 카드를 보여주는 블록도;
도 14는 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도;
도 15는 본 발명의 실시예들에 따른 전자 장치의 사시도이다.1 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention;
FIGS. 2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention;
3A to 3D are process cross-sectional views illustrating another example of a method of manufacturing a semiconductor device according to an embodiment of the present invention;
4 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention;
5 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention;
6 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention;
7 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention;
8 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention;
9-11 are cross-sectional views illustrating semiconductor packages according to embodiments of the present invention;
12 is a plan view showing a package module according to embodiments of the present invention;
13 is a block diagram illustrating a memory card according to embodiments of the present invention;
Figure 14 is a block diagram illustrating an electronic system in accordance with embodiments of the present invention;
15 is a perspective view of an electronic device according to embodiments of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in different forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the concept of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. As used herein, the terms 'comprises' and / or 'comprising' mean that the stated element, step, operation and / or element does not imply the presence of one or more other elements, steps, operations and / Or additions. In addition, since they are in accordance with the preferred embodiment, the reference numerals presented in the order of description are not necessarily limited to the order. In addition, in this specification, when it is mentioned that a film is on another film or substrate, it means that it may be formed directly on another film or substrate, or a third film may be interposed therebetween.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, the embodiments described herein will be described with reference to cross-sectional views and / or plan views, which are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. Thus, the shape of the illustrations may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include changes in the shapes that are generated according to the manufacturing process. For example, the etched area shown at right angles may be rounded or may have a shape with a certain curvature. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해서, 반도체 칩과 관통 전극을 위주로 간단히 도시된다.1 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention. For convenience of explanation, the semiconductor chip and the penetrating electrode are simply shown.

도 1을 참조하면, 반도체 장치(100)는 제 1 반도체 칩(110a), 제 2 반도체 칩(120) 및 제 3 반도체 칩(130)을 포함한다. 제 1 내지 제 3 반도체 칩들(110a, 120, 130)은 집적 회로(미도시)를 포함할 수 있다. 집적 회로는 제 1 내지 제 3 반도체 칩들(110a, 120, 130)의 내부에 제공될 수 있다. 집적 회로는 고용량화, 집적화, 시스템화 가능한 소자들이 적층된 것일 수 있다. 집적 회로는 트랜지스터 또는 메모리 소자를 포함할 수 있다.Referring to FIG. 1, a semiconductor device 100 includes a first semiconductor chip 110a, a second semiconductor chip 120, and a third semiconductor chip 130. The first to third semiconductor chips 110a, 120, and 130 may include an integrated circuit (not shown). The integrated circuit may be provided inside the first to third semiconductor chips 110a, 120, and 130. [ The integrated circuit may be a stack of high-capacity, integrated, and systematable elements. The integrated circuit may comprise a transistor or a memory element.

집적 회로와 전기적으로 연결되는 패드(122 또는 132)가 제 1, 제 2 또는/및 제 3 반도체 칩들(110a, 120 또는/및 130) 상에 제공될 수 있다. 패드(122 또는 132)는 알루미늄(Al) 또는 구리(Cu)로 형성될 수 있다. 패드(122 또는 132)가 알루미늄으로 형성될 경우, 패드(122 또는 132)는 집적 회로 상에 제공될 수 있다. 패드(122 또는 132)가 구리로 형성될 경우, 패드(122 또는 132)는 다마신(damascene) 구조로 집적 회로 내에 포함될 수 있다.A pad 122 or 132 electrically connected to the integrated circuit may be provided on the first, second, and / or third semiconductor chips 110a, 120, and / or 130. The pad 122 or 132 may be formed of aluminum (Al) or copper (Cu). When the pad 122 or 132 is formed of aluminum, the pad 122 or 132 may be provided on the integrated circuit. When the pad 122 or 132 is formed of copper, the pad 122 or 132 may be included in the integrated circuit in a damascene structure.

제 1 및 제 2 관통 전극들(115a, 115b)은 제 1 반도체 칩(110a)의 집적 회로로부터 이격되어 제 1 반도체 칩(110a)을 관통하도록 제공된다. 제 1 및 제 2 관통 전극들(115a, 115b)은 은(Ag), 금(Au), 구리, 텅스텐(W) 또는 인듐(In)을 포함할 수 있다. 제 1 및 제 2 관통 전극들(115a, 115b)은 주변회로 영역(미도시)에 제공될 수 있다. 이와 달리, 제 1 반도체 칩(110a)이 제 2 및 제 3 반도체 칩들(120, 130)과 같이 패드(122 또는 132)를 가질 경우, 제 1 및 제 2 관통 전극들(115a, 115b)은 패드(122 또는 132)를 관통하거나, 또는 패드(122 또는 132)와 중첩되도록 형성될 수 있다.The first and second penetrating electrodes 115a and 115b are provided to penetrate the first semiconductor chip 110a away from the integrated circuit of the first semiconductor chip 110a. The first and second penetrating electrodes 115a and 115b may include silver (Ag), gold (Au), copper, tungsten (W), or indium (In). The first and second penetrating electrodes 115a and 115b may be provided in a peripheral circuit region (not shown). Alternatively, when the first semiconductor chip 110a has the pads 122 or 132 like the second and third semiconductor chips 120 and 130, the first and second penetrating electrodes 115a and 115b are connected to the pads 122 and 132, (122 or 132), or may be formed to overlap with the pad (122 or 132).

도시되지 않았지만, 제 2 및 제 3 반도체 칩들(120, 130)도 이들을 각각 관통하는 관통 전극(도 11의 124 또는 134 참조)을 가질 수도 있다.Although not shown, the second and third semiconductor chips 120, 130 may also have through electrodes (see 124 or 134 in Fig. 11) through them respectively.

제 1 및 제 2 관통 전극들(115a, 115b)은 제 1 반도체 칩(110a)의 일 표면으로부터 돌출될 수 있다. 제 1 및 제 2 관통 전극들(115a, 115b)은 각각 서로 다른 돌출 높이인 제 1 및 제 2 돌출 높이를 가질 수 있다. 바람직하게는, 본 발명의 실시예에 따른 반도체 장치(110)의 제 1 반도체 칩(110a)을 관통하는 제 1 및 제 2 관통 전극들(115a, 115b) 중 제 2 관통 전극(115b)의 제 2 돌출 높이가 제 1 관통 전극(115a)의 제 1 돌출 높이보다 클 수 있다. 이때, 제 2 관통 전극(115b)은 제 1 관통 전극(115a)보다 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 제공될 수 있다. 즉, 제 1 반도체 칩(110a)의 중앙으로부터 가장 가까운 거리에 있는 제 1 관통 전극(115a)은 가장 작은 제 1 돌출 높이를 갖고, 제 1 관통 전극(115a)보다 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 있는 제 2 관통 전극(115b)은 제 1 관통 전극(115b)의 제 1 돌출 높이보다 큰 제 2 돌출 높이를 갖고, 그리고 추가로 제공될 수 있는 추가적인 관통 전극(도 7의 115c 참조)은 제 2 관통 전극(115b)보다 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 제공되면서, 제 2 관통 전극(115b)의 제 2 돌출 높이보다 큰 제 3 돌출 높이를 가질 수 있다. 결과적으로, 제 1 반도체 칩(110a)은 그 중앙으로부터 가장자리로 갈수록 돌출 높이가 순차적으로 높아지는 관통 전극 구조를 가질 수 있다.The first and second penetrating electrodes 115a and 115b may protrude from one surface of the first semiconductor chip 110a. The first and second penetrating electrodes 115a and 115b may have first and second protruding heights that are different from each other. Of the first and second penetrating electrodes 115a and 115b penetrating the first semiconductor chip 110a of the semiconductor device 110 according to the embodiment of the present invention. 2 protrusion height may be larger than the first protrusion height of the first penetrating electrode 115a. At this time, the second penetrating electrode 115b may be provided at a greater distance from the center of the first semiconductor chip 110a than the first penetrating electrode 115a. That is, the first penetrating electrode 115a, which is the closest distance from the center of the first semiconductor chip 110a, has the smallest first protruding height, and the first penetrating electrode 115a has a smaller height than the first penetrating electrode 115a. The second penetrating electrode 115b at a greater distance from the center has a second protruding height that is greater than the first protruding height of the first penetrating electrode 115b and is further provided with a further penetrating electrode 115c may be provided at a greater distance from the center of the first semiconductor chip 110a than the second penetrating electrode 115b and may have a third protrusion height larger than the second protrusion height of the second penetrating electrode 115b have. As a result, the first semiconductor chip 110a may have a penetrating electrode structure in which the projecting height gradually increases from the center to the edge.

제 2 및 제 3 반도체 칩들(120, 130)은 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결될 수 있다. 제 2 및 제 3 반도체 칩들(120, 130)은 제 2 및 제 3 반도체 칩들(120, 130) 상에 각각 제공된 패드들(122, 132)을 통해 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결될 수 있다. 제 3 반도체 칩(130)의 평면적은 제 2 반도체 칩(120)의 평면적보다 클 수 있다. 하지만, 제 3 반도체 칩(130)의 평면적은 제 1 반도체 칩(110a)의 평면적보다 같거나 작을 수 있다. 제 2 및 제 3 반도체 칩들(120, 130) 사이에는 이들 사이의 접착을 위한 접착 물질층(125)이 개재될 수 있다.The second and third semiconductor chips 120 and 130 may be electrically connected to the first and second penetrating electrodes 115a and 115b, respectively. The second and third semiconductor chips 120 and 130 are electrically connected to the first and second penetrating electrodes 115a and 115b through the pads 122 and 132 provided on the second and third semiconductor chips 120 and 130, As shown in FIG. The planar area of the third semiconductor chip 130 may be larger than the planar area of the second semiconductor chip 120. However, the planar area of the third semiconductor chip 130 may be equal to or smaller than the planar area of the first semiconductor chip 110a. An adhesive material layer 125 for adhesion between the second and third semiconductor chips 120 and 130 may be interposed therebetween.

본 발명의 실시예에 따른 반도체 장치(100)는 제 1 반도체 칩(110a)이 그 중앙으로부터 가장자리로 갈수록 돌출 높이가 순차적으로 높아지는 관통 전극 구조를 가짐으로써, 크기 및 기능이 다른 복수의 반도체 칩들(120, 130, ...)이 제 1 반도체 칩(110a)에 적층된 구조를 가질 수 있다. 이에 따라, 다양한 크기 및 기능을 갖는 복수의 반도체 칩들(110a, 120, 130, ...)을 포함하는 반도체 장치(100)가 제공될 수 있다.The semiconductor device 100 according to the embodiment of the present invention has a penetrating electrode structure in which the height of the first semiconductor chip 110a gradually increases from the center to the edge of the first semiconductor chip 110a, 120, 130, ... may be stacked on the first semiconductor chip 110a. Accordingly, a semiconductor device 100 including a plurality of semiconductor chips 110a, 120, 130, ... having various sizes and functions can be provided.

예를 들어, 제 1 반도체 칩(110a)은 비휘발성 메모리(NonVolatile Memory : NVM) 소자이고, 제 2 반도체 칩(120)은 디램(Dynamic Random Access Memory : DRAM) 소자이고, 그리고 제 3 반도체 칩(130)은 로직(logic) 소자일 수 있다. 이러한 제 1 내지 제 3 반도체 칩들(110a, 120, 130)을 포함하는 반도체 장치(100)는 전자 시스템으로 사용될 수 있다.For example, the first semiconductor chip 110a is a nonvolatile memory (NVM) device, the second semiconductor chip 120 is a dynamic random access memory (DRAM) device, and the third semiconductor chip 130 may be a logic device. The semiconductor device 100 including the first to third semiconductor chips 110a, 120, and 130 may be used as an electronic system.

또한, 예를 들어, 제 1 및 제 2 반도체 칩들(110a, 120)은 메모리 소자들이고, 그리고 제 3 반도체 칩(130)은 인쇄 회로 기판 등과 같은 배선 기판일 수 있다. 이러한 제 1 내지 제 3 반도체 칩들(110a, 120, 130)을 포함하는 반도체 장치(100)는 반도체 패키지의 한 형태일 수 있다.Also, for example, the first and second semiconductor chips 110a and 120 may be memory devices, and the third semiconductor chip 130 may be a wiring substrate such as a printed circuit board. The semiconductor device 100 including the first to third semiconductor chips 110a, 120, and 130 may be a form of a semiconductor package.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 일 예를 설명하기 위한 공정 단면도들이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 기판(110)을 준비한다. 기판(110)은 실리콘 웨이퍼(Si wafer)일 수 있다. 기판(110)은 그 내부 또는 제 1 면에 집적 회로(미도시)가 형성되어 있는 것일 수 있다. 집적 회로 상에 집적 회로와 전기적으로 연결되는 패드(미도시)가 형성될 수 있다. 패드가, 예를 들어, 알루미늄으로 형성될 경우, 패드는 집적 회로 상에 형성될 수 있다. 패드가, 예를 들어, 구리로 형성될 경우, 패드는 다마신 구조로 집적 회로 내에 포함되도록 형성될 수 있다.Referring to FIG. 2A, a substrate 110 having a first surface and a second surface opposite to the first surface is prepared. The substrate 110 may be a silicon wafer. The substrate 110 may have an integrated circuit (not shown) formed therein or on a first surface thereof. A pad (not shown) electrically connected to the integrated circuit may be formed on the integrated circuit. When the pad is formed of, for example, aluminum, the pad may be formed on an integrated circuit. When the pad is formed of, for example, copper, the pad may be formed to be included in the integrated circuit in a damascene structure.

기판(110)의 제 1 면 상에 제 1 포토레지스트 패턴(112a)을 형성한다. 제 1 포토레지스트 패턴(112a)은 제 1 비아 홀(114a)이 형성될 기판(110)의 제 1 면을 노출할 수 있다.The first photoresist pattern 112a is formed on the first surface of the substrate 110. Then, The first photoresist pattern 112a may expose the first surface of the substrate 110 on which the first via hole 114a is to be formed.

제 1 포토레지스트 패턴(112a)을 마스크로 하는 식각 공정으로 기판(110)의 제 1 면으로부터 제 1 깊이까지 리세스(recess)된 제 1 비아 홀(114a)을 형성한다. 제 1 비아 홀(114a)은 주변회로 영역(미도시)에 형성될 수 있다. 이와 달리, 제 1 비아 홀(114a)은 앞서 설명된 패드를 관통하거나, 또는 패드와 중첩되도록 형성될 수 있다.A first via hole 114a recessed from the first surface of the substrate 110 to the first depth is formed by an etching process using the first photoresist pattern 112a as a mask. The first via-hole 114a may be formed in a peripheral circuit region (not shown). Alternatively, the first via-hole 114a may be formed to penetrate the pad described above, or to overlap with the pad.

제 1 비아 홀(114a)은 건식 식각, 습식 식각, 레이저(laser)를 이용한 드릴링(drilling) 또는 기계적 드릴링을 이용하여 형성될 수 있다. 제 1 비아 홀(114a)의 제 1 깊이는 집적 회로의 두께보다 크고, 기판(110)의 두께보다 작아, 기판(110)의 제 2 면으로부터 이격되어 있을 수 있다.The first via hole 114a may be formed using dry etching, wet etching, laser drilling, or mechanical drilling. The first depth of the first via hole 114a may be greater than the thickness of the integrated circuit and less than the thickness of the substrate 110 and away from the second surface of the substrate 110. [

도 2b를 참조하면, 제 1 포토레지스트 패턴(112a)을 제거한 후, 제 1 비아 홀(114a)이 형성된 기판(110) 상에 제 2 포토레지스트 패턴(112b)을 형성한다. 제 2 포토레지스트 패턴(112b)은 제 2 비아 홀(114b)이 형성될 기판(110)의 제 1 면을 노출할 수 있다.Referring to FIG. 2B, after the first photoresist pattern 112a is removed, a second photoresist pattern 112b is formed on the substrate 110 having the first via hole 114a. The second photoresist pattern 112b may expose the first surface of the substrate 110 on which the second via hole 114b is to be formed.

제 2 포토레지스트 패턴(112b)을 마스크로 하는 식각 공정으로 기판(110)의 제 1 면으로부터 제 1 비아 홀(114a)의 제 1 깊이와 다른 제 2 깊이까지 리세스된 제 2 비아 홀(114b)을 형성한다. 본 발명의 실시예에 따른 제 1 및 제 2 비아 홀들(114a, 114b)은 서로 다른 깊이들을 가질 수 있다. 바람직하게는, 제 2 비아 홀(114b)의 제 2 깊이가 제 1 비아 홀(114a)의 제 1 깊이보다 클 수 있다. 이에 따라, 제 2 비아 홀(114b)은 기판(110)의 절단(scribe lane) 영역에 의해 구분된 다이(die)들 각각의 중앙으로부터 제 1 비아 홀(114a)보다 먼 거리에 형성될 수 있다. 제 2 비아 홀(114b)은 주변회로 영역에 형성될 수 있다. 이와 달리, 제 2 비아 홀(114b)은 앞서 설명된 패드를 관통하거나, 또는 패드와 중첩되도록 형성될 수 있다.Holes 114b which are recessed from the first surface of the substrate 110 to a first depth different from the first depth of the first via hole 114a by an etching process using the second photoresist pattern 112b as a mask, ). The first and second via-holes 114a and 114b according to the embodiment of the present invention may have different depths. Preferably, the second depth of the second via hole 114b may be greater than the first depth of the first via hole 114a. The second via hole 114b may be formed at a distance from the center of each of the dies divided by the scribe lane region of the substrate 110 farther than the first via hole 114a . The second via hole 114b may be formed in the peripheral circuit region. Alternatively, the second via hole 114b may be formed to penetrate the pad described above, or overlap with the pad.

제 2 비아 홀(114b)은 건식 식각, 습식 식각, 레이저를 이용한 드릴링 또는 기계적 드릴링을 이용하여 형성될 수 있다. 제 2 비아 홀(114a)의 제 2 깊이는 제 1 비아 홀(114a)의 제 1 깊이보다 크고, 기판(110)의 두께보다 작아, 기판(110)의 제 2 면으로부터 이격되어 있을 수 있다.The second via hole 114b may be formed using dry etching, wet etching, laser drilling, or mechanical drilling. The second depth of the second via hole 114a is larger than the first depth of the first via hole 114a and smaller than the thickness of the substrate 110 and may be spaced from the second surface of the substrate 110. [

도 2c를 참조하면, 제 2 포토레지스트 패턴(112b)을 제거한 후, 제 1 및 제 2 비아 홀들(114a, 114b)을 각각 채우는 제 1 및 제 2 관통 전극들(115a, 115b)을 형성한다. 제 1 및 제 2 관통 전극들(115a, 115b)을 형성하는 것은 제 1 및 제 2 비아 홀들(114a, 114b)의 내부를 관통 전극용 배선 패턴으로 채우고, 이를 패터닝(patterning)하는 것일 수 있다. 관통 전극용 배선 패턴은 전기 도금 방법, 무전해 도금 방법 또는 선택적 증착 방법을 이용하여 제 1 및 제 2 비아 홀들(114a, 114b)의 내부에 형성될 수 있다. 전기 도금 방법은 제 1 및 제 2 비아 홀들(114a, 114b) 각각의 내면에 씨드층(seed layer)을 형성한 후, 씨드층을 이용하여 관통 전극용 배선 패턴을 도금하는 것을 포함할 수 있다. 씨드층은 스퍼터링(sputtering) 방법으로 형성될 수 있다. 제 1 및 제 2 관통 전극들(115a, 115b)은 은, 금, 구리, 텅스텐 또는 인듐을 포함할 수 있다.Referring to FIG. 2C, after the second photoresist pattern 112b is removed, first and second penetrating electrodes 115a and 115b are formed to fill the first and second via-holes 114a and 114b, respectively. The first and second through electrodes 115a and 115b may be formed by filling the inside of the first and second via holes 114a and 114b with the wiring pattern for the through electrode and patterning the same. The wiring pattern for the penetrating electrode can be formed in the first and second via-holes 114a and 114b using an electroplating method, electroless plating method, or selective deposition method. The electroplating method may include forming a seed layer on the inner surface of each of the first and second via-holes 114a and 114b, and plating the penetrating electrode wiring pattern using a seed layer. The seed layer may be formed by a sputtering method. The first and second penetrating electrodes 115a and 115b may include silver, gold, copper, tungsten, or indium.

제 2 비아 홀(114b)의 제 2 깊이가 제 1 비아 홀(114a)의 제 1 깊이보다 크기 때문에, 제 2 관통 전극(115b)은 제 1 관통 전극(115a)보다 긴 길이를 가질 수 있다. 제 1 및 제 2 관통 전극들(115a, 115b)은 앞서 설명된 패드와 전기적으로 접속될 수 있도록 기판(110)의 제 1 면 상으로 연장하여 형성되거나, 또는 패드를 관통하거나 패드와 중첩되도록 형성될 수 있다.The second penetrating electrode 115b may have a longer length than the first penetrating electrode 115a because the second depth of the second via hole 114b is larger than the first depth of the first via hole 114a. The first and second through electrodes 115a and 115b may be formed on the first surface of the substrate 110 so as to be electrically connected to the pad described above or may be formed to penetrate the pad or overlap the pad .

도시되지 않았지만, 추가적인 적어도 하나의 비아 홀이 기판(110)에 더 형성될 수 있다. 즉, 제 1 및 제 2 비아 홀들(114a, 114b)과 다른 깊이를 갖는 추가적인 제 3 비아 홀이 기판(110)에 형성될 수 있다.Although not shown, at least one additional via hole may be further formed in the substrate 110. That is, additional third via-holes having different depths from the first and second via-holes 114a and 114b may be formed in the substrate 110. [

도 2d를 참조하면, 제 1 및 제 2 관통 전극들(115a, 115b)이 형성된 기판(110)의 제 2 면으로부터 기판(110)의 일부를 제거하여 제 1 및 제 2 관통 전극들(115a, 115b)을 노출한다. 제 1 및 제 2 관통 전극들(115a, 115b)을 노출하는 것은 2 단계의 공정으로 진행될 수 있다. 제 1 단계 공정은 기판(110)의 제 1 면 상에 접착층(미도시)을 이용하여 캐리어 기판(carrier substrate, 미도시)을 부착한 후, 기판(110)의 제 2 면을 제 2 관통 전극(115b)에 근접할 때까지 연마하는 연마 공정일 수 있다. 제 2 단계 공정은 제 1 및 제 2 관통 전극들(115a, 115b)이 기판(110)의 제 2 면으로 돌출되도록 기판(110)의 제 2 면을 선택적으로 식각하는 식각 공정일 수 있다. 제 1 단계 공정은 그라인딩(grinding) 방식을 이용하는 것이고, 그리고 제 2 단계 공정은 습식 식각 또는 건식 식각 방식을 이용하는 것일 수 있다.2D, a part of the substrate 110 is removed from the second surface of the substrate 110 on which the first and second penetrating electrodes 115a and 115b are formed to form the first and second penetrating electrodes 115a and 115b. 115b. Exposure of the first and second penetrating electrodes 115a and 115b may proceed to a two-step process. In the first step, a carrier substrate (not shown) is attached to the first surface of the substrate 110 using an adhesive layer (not shown), and then the second surface of the substrate 110 is bonded to the second through- The polishing process may be a polishing process for polishing until it is close to the polishing pad 115b. The second step may be an etching process for selectively etching the second surface of the substrate 110 such that the first and second penetrating electrodes 115a and 115b protrude from the second surface of the substrate 110. [ The first step may be a grinding method, and the second step may be a wet etching or a dry etching method.

캐리어 기판은 기판(110)의 제 2 면을 연마하는 제 1 단계 공정에서 기판(110)에 작용하는 기계적인 응력(stress)을 완화하고, 제 1 단계 공정에 의해 박형화된 기판(110)에서 발생할 수 있는 휨(warpage)을 방지하기 위해 사용될 수 있다. 캐리어 기판은 유리 기판 또는 수지 기판을 포함할 수 있다. 접착층은 접착 후에 분리가 용이한 재가공 접착제(reworkable adhesive)인 자외선 접착제 또는 열가소성 접착제를 포함할 수 있다.The carrier substrate may be configured to mitigate mechanical stress acting on the substrate 110 in a first step of polishing the second side of the substrate 110 and to reduce the mechanical stress on the substrate 110 caused by the first step Which can be used to prevent warpage. The carrier substrate may include a glass substrate or a resin substrate. The adhesive layer may comprise an ultraviolet adhesive or a thermoplastic adhesive that is a reworkable adhesive that is easy to separate after bonding.

제 2 관통 전극(115b)은 제 1 관통 전극(115a)보다 긴 길이를 가지기 때문에, 기판(110)의 제 2 면으로부터 돌출되는 제 2 관통 전극(115b)의 돌출 높이는 제 1 관통 전극(115a)의 돌출 높이보다 클 수 있다.The protruding height of the second penetrating electrode 115b protruding from the second surface of the substrate 110 is larger than the protruding height of the first penetrating electrode 115a because the second penetrating electrode 115b has a longer length than the first penetrating electrode 115a. As shown in FIG.

제 1 및 제 2 관통 전극들(115a, 115b)을 기판(110)의 제 2 면으로부터 노출한 후, 캐리어 기판 및 접착층을 제거한다.After the first and second penetrating electrodes 115a and 115b are exposed from the second surface of the substrate 110, the carrier substrate and the adhesive layer are removed.

제 1 및 제 2 관통 전극들(115a, 115b)을 기판(110)의 제 2 면으로부터 노출한 후, 기판 절단 장치로 기판(110)의 절단 영역을 따라 절단함으로써, 절단 영역에 의해 구분된 다이들이 분리되어 각각의 제 1 반도체 칩들(110a)로 분리될 수 있다.The first and second penetrating electrodes 115a and 115b are exposed from the second surface of the substrate 110 and then cut along the cut region of the substrate 110 by the substrate cutting apparatus, Can be separated and separated into respective first semiconductor chips 110a.

도 2e를 참조하면, 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 반도체 칩(110a)의 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결한다. 제 3 반도체 칩(130)의 평면적은 제 2 반도체 칩(120)의 평면적보다 클 수 있다.Referring to FIG. 2E, the second and third semiconductor chips 120 and 130 are electrically connected to the first and second through electrodes 115a and 115b of the first semiconductor chip 110a, respectively. The planar area of the third semiconductor chip 130 may be larger than the planar area of the second semiconductor chip 120.

제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결하는 것은 제 2 반도체 칩(120)의 패드(122)를 제 1 관통 전극(115a)과 전기적으로 연결하고, 제 2 반도체 칩(120)의 패드(122)가 제공된 제 1 면에 대향하는 제 2 면 상에 접착 물질층(125)을 형성하고, 그리고 제 3 반도체 칩(130)의 패드(132)를 제 2 관통 전극(115b)에 전기적으로 연결하는 것일 수 있다. 이때, 제 3 반도체 칩(130)의 패드(132)가 제공된 제 1 면은 제 2 반도체 칩(120)의 제 2 면과 접착 물질층(125)에 의해 서로 접착될 수 있다.The second and third semiconductor chips 120 and 130 are electrically connected to the first and second through electrodes 115a and 115b by electrically connecting the pad 122 of the second semiconductor chip 120 to the first through- The second semiconductor chip 120 is electrically connected to the first semiconductor chip 115a and the adhesive material layer 125 is formed on the second surface opposite to the first surface provided with the pad 122 of the second semiconductor chip 120, 130 may be electrically connected to the second penetrating electrode 115b. At this time, the first surface provided with the pads 132 of the third semiconductor chip 130 may be adhered to each other by the adhesive material layer 125 and the second surface of the second semiconductor chip 120.

이와는 달리, 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결하는 것은 제 3 반도체 칩(130)의 패드(132)가 제공된 제 1 면 상에 패드(132)를 덮지 않도록 접착 물질층(125)을 형성하고, 제 2 반도체 칩(120)을 접착 물질층(125) 상에 제 2 반도체 칩(120)의 패드(122)가 제공된 제 1 면에 대향하는 제 2 면이 향하도록 실장한 후, 제 2 반도체 칩(120)이 실장된 제 3 반도체 칩(130)의 제 2 및 제 3 반도체 칩들(120, 130)의 패드들(122, 132)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 동시에 연결하는 것일 수 있다.Alternatively, the second and third semiconductor chips 120 and 130 may be electrically connected to the first and second penetrating electrodes 115a and 115b, respectively, because the pad 132 of the third semiconductor chip 130 is provided An adhesive material layer 125 is formed on the first surface so as not to cover the pad 132 and the second semiconductor chip 120 is bonded to the pad 122 of the second semiconductor chip 120 on the adhesive material layer 125, Of the second and third semiconductor chips 120 and 130 of the third semiconductor chip 130 on which the second semiconductor chip 120 is mounted after the first semiconductor chip 120 is mounted on the first semiconductor chip 120, And electrically connecting the first and second penetrating electrodes 122 and 132 to the first and second penetrating electrodes 115a and 115b, respectively.

이와는 또 달리, 앞서 설명된 각각의 제 1 반도체 칩들(110a)로 분리하기 전에 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결할 수도 있다. 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결하는 것은 위에서 설명된 두 방법으로 제 1 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결하는 것일 수 있다. 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결한 후, 기판 절단 장치로 기판(110)의 절단 영역을 따라 절단함으로써, 절단 영역에 의해 구분된 다이들이 분리되면서, 각각의 반도체 장치들(도 1의 100 참조)로 분리될 수 있다.Alternatively, the second and third semiconductor chips 120 and 130 may be electrically connected to the first and second penetrating electrodes 115a and 115b, respectively, before being separated into the first semiconductor chips 110a described above You can also connect. The electrical connection of the second and third semiconductor chips 120 and 130 to the first and second penetrating electrodes 115a and 115b is achieved by the first and third semiconductor chips 120 and 130 May be electrically connected to the first and second penetrating electrodes 115a and 115b, respectively. The second and third semiconductor chips 120 and 130 are electrically connected to the first and second penetrating electrodes 115a and 115b respectively and then cut along the cut region of the substrate 110 with the substrate cutting apparatus, The dies separated by the cut regions can be separated into individual semiconductor devices (see 100 in Fig. 1).

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 다른 예를 설명하기 위한 공정 단면도들이다. 전술한 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.3A to 3D are process cross-sectional views illustrating another example of a method of manufacturing a semiconductor device according to an embodiment of the present invention. The same reference numerals are used for the elements described in the method of manufacturing a semiconductor device according to the embodiment of the present invention, and a detailed description thereof will be omitted.

도 3a를 참조하면, 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 기판(110)을 준비한다. 기판(110)의 제 1 면 상에 포토레지스트 패턴(112c)을 형성한다. 포토레지스트 패턴(112c)은 제 1 및 제 2 비아 홀들(114a1, 114b1)이 형성될 기판(110)의 제 1 면을 노출할 수 있다.Referring to FIG. 3A, a substrate 110 having a first surface and a second surface opposite to the first surface is prepared. A photoresist pattern 112c is formed on the first surface of the substrate 110. Then, The photoresist pattern 112c may expose the first surface of the substrate 110 on which the first and second via-holes 114a1 and 114b1 are to be formed.

포토레지스트 패턴(112c)은 제 1 비아 홀(114a1)이 형성될 기판(110)의 제 1 면을 노출하는 제 1 개구부 및 제 2 비아 홀(114b1)이 형성될 기판(110)의 제 1 면을 노출하는 제 2 개구부를 가질 수 있다. 포토레지스트 패턴(112c)의 제 1 및 제 2 개구부들의 폭들은 서로 다를 수 있다. 바람직하게는, 제 2 비아 홀(114b1)이 형성될 기판(110)의 제 1 면을 노출하는 제 2 개구부의 폭이 제 1 비아 홀(114a1)이 형성될 기판(110)의 제 1 면을 노출하는 제 1 개구부의 폭보다 넓을 수 있다.The photoresist pattern 112c includes a first opening exposing the first surface of the substrate 110 on which the first via hole 114a1 is to be formed and a first opening exposing the first surface of the substrate 110 on which the second via hole 114b1 is to be formed. As shown in FIG. The widths of the first and second openings of the photoresist pattern 112c may be different from each other. Preferably, the width of the second opening exposing the first surface of the substrate 110 on which the second via hole 114b1 is to be formed is greater than the width of the first surface of the substrate 110 on which the first via hole 114a1 is to be formed And may be wider than the width of the first opening to be exposed.

포토레지스트 패턴(112c)을 마스크로 하는 식각 공정으로 기판(110)의 제 1 면으로부터 서로 다른 깊이들로 리세스된 제 1 및 제 2 비아 홀들(114a1, 114b1)을 형성한다. 제 1 및 제 2 비아 홀들(114a1, 114b1)이 식각 공정에 의해 서로 다른 깊이들로 리세스되는 것은 포토레지스트 패턴(112c)의 제 1 및 제 2 개구부들의 폭들이 서로 다른 것에 의해 기판(110)이 식각되는 속도에서 차이를 가지기 때문이다. 본 발명의 실시예에 따른 제 1 및 제 2 비아 홀들(114a1, 114b1)은 서로 다른 깊이들 및 폭들을 가질 수 있다. 바람직하게는, 제 2 비아 홀(114b1)의 제 2 깊이가 제 1 비아 홀(114a1)의 제 1 깊이보다 클 수 있고, 그리고 제 2 비아 홀(114b1)의 폭이 제 1 비아 홀(114a1)의 폭보다 넓을 수 있다. 이에 따라, 제 2 비아 홀(114b1)은 기판(110)의 절단 영역에 의해 구분된 다이들 각각의 중앙으로부터 제 1 비아 홀(114a1)보다 먼 거리에 형성될 수 있다.The first and second via-holes 114a1 and 114b1 recessed from the first surface of the substrate 110 at different depths are formed by an etching process using the photoresist pattern 112c as a mask. The first and second via holes 114a1 and 114b1 are recessed at different depths by the etching process because the widths of the first and second openings of the photoresist pattern 112c are different from each other, Is different from the etch rate. The first and second via-holes 114a1 and 114b1 according to the embodiment of the present invention may have different depths and widths. The second depth of the second via hole 114b1 may be greater than the first depth of the first via hole 114a1 and the width of the second via hole 114b1 may be larger than the first depth of the first via hole 114a1, As shown in FIG. Accordingly, the second via-hole 114b1 may be formed at a distance from the center of each of the dies divided by the cut-off region of the substrate 110, farther than the first via-hole 114a1.

제 1 및 제 2 비아 홀들(114a1, 114b1) 각각의 제 1 및 제 2 깊이들은 집적 회로(미도시)의 두께보다 크고, 기판(110)의 두께보다 작아, 기판(110)의 제 2 면으로부터 이격되어 있을 수 있다.The first and second depths of each of the first and second via holes 114a1 and 114b1 are greater than the thickness of the integrated circuit (not shown) and less than the thickness of the substrate 110, May be spaced apart.

도시되지 않았지만, 추가적인 적어도 하나의 비아 홀이 기판(110)에 더 형성될 수 있다. 즉, 제 1 및 제 2 비아 홀들(114a1, 114b1)과 다른 깊이 및 폭을 갖는 추가적인 제 3 비아 홀이 기판(110)에 형성될 수 있다.Although not shown, at least one additional via hole may be further formed in the substrate 110. That is, additional third via-holes having different depths and widths from the first and second via-holes 114a1 and 114b1 may be formed in the substrate 110. [

도 3b를 참조하면, 포토레지스트 패턴(112c)을 제거한 후, 제 1 및 제 2 비아 홀들(114a1, 114b1)을 각각 채우는 제 1 및 제 2 관통 전극들(115a1, 115b1)을 형성한다. 제 1 및 제 2 관통 전극들(115a1, 115b1)을 형성하는 것은 제 1 및 제 2 비아 홀들(114a1, 114b1)의 내부를 관통 전극용 배선 패턴으로 채우고, 이를 패터닝하는 것일 수 있다.Referring to FIG. 3B, after the photoresist pattern 112c is removed, first and second penetrating electrodes 115a1 and 115b1 are formed to fill the first and second via-holes 114a1 and 114b1, respectively. The first and second through electrodes 115a1 and 115b1 may be formed by filling the inside of the first and second via-holes 114a1 and 114b1 with the wiring pattern for the penetrating electrode and patterning the same.

제 2 비아 홀(114b1)의 제 2 깊이가 제 1 비아 홀(114a1)의 제 1 깊이보다 크기 때문에, 제 2 관통 전극(115b1)은 제 1 관통 전극(115a1)보다 긴 길이를 가질 수 있다. Since the second depth of the second via hole 114b1 is larger than the first depth of the first via hole 114a1, the second penetrating electrode 115b1 may have a longer length than the first penetrating electrode 115a1.

도 3c를 참조하면, 제 1 및 제 2 관통 전극들(115a1, 115b1)이 형성된 기판(110)의 제 2 면으로부터 기판(110)의 일부를 제거하여 제 1 및 제 2 관통 전극들(115a1, 115b1)을 노출한다. 제 1 및 제 2 관통 전극들(115a1, 115b1)을 노출하는 것은 2 단계의 공정으로 진행될 수 있다. 제 1 단계 공정은 기판(110)의 제 1 면 상에 접착층(미도시)을 이용하여 캐리어 기판(미도시)을 부착한 후, 기판(110)의 제 2 면을 제 2 관통 전극(115b1)에 근접할 때까지 연마하는 연마 공정일 수 있다. 제 2 단계 공정은 제 1 및 제 2 관통 전극들(115a1, 115b1)이 기판(110)의 제 2 면으로 돌출되도록 기판(110)의 제 2 면을 선택적으로 식각하는 식각 공정일 수 있다.3C, a part of the substrate 110 is removed from the second surface of the substrate 110 on which the first and second penetrating electrodes 115a1 and 115b1 are formed to form first and second penetrating electrodes 115a1, 115b1. Exposing the first and second penetrating electrodes 115a1 and 115b1 may proceed to a two-step process. In the first step, a carrier substrate (not shown) is attached to the first surface of the substrate 110 using an adhesive layer (not shown), and then the second surface of the substrate 110 is bonded to the second penetrating electrode 115b1. The polishing process may be a polishing process in which the polishing process is performed until it is close to the polishing process. The second step may be an etching process for selectively etching the second surface of the substrate 110 such that the first and second penetrating electrodes 115a1 and 115b1 protrude from the second surface of the substrate 110. [

제 2 관통 전극(115b1)은 제 1 관통 전극(115a1)보다 긴 길이를 가지기 때문에, 기판(110)의 제 2 면으로부터 돌출되는 제 2 관통 전극(115b1)의 돌출 높이는 제 1 관통 전극(115a1)의 돌출 높이보다 클 수 있다.The protruding height of the second penetrating electrode 115b1 protruding from the second surface of the substrate 110 is larger than the protruding height of the second penetrating electrode 115b1 protruding from the second surface of the substrate 110, As shown in FIG.

제 1 및 제 2 관통 전극들(115a1, 115b1)을 기판(110)의 제 2 면으로부터 노출한 후, 캐리어 기판 및 접착층을 제거한다.After the first and second penetrating electrodes 115a1 and 115b1 are exposed from the second surface of the substrate 110, the carrier substrate and the adhesive layer are removed.

제 1 및 제 2 관통 전극들(115a1, 115b1)을 기판(110)의 제 2 면으로부터 노출한 후, 기판 절단 장치로 기판(110)의 절단 영역을 따라 절단함으로써, 절단 영역에 의해 구분된 다이들이 분리되어 각각의 제 1 반도체 칩들(110a)로 분리될 수 있다.After the first and second penetrating electrodes 115a1 and 115b1 are exposed from the second surface of the substrate 110 and then cut along the cut region of the substrate 110 with the substrate cutting apparatus, Can be separated and separated into respective first semiconductor chips 110a.

도 3d를 참조하면, 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 반도체 칩(110a)의 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결한다. 제 3 반도체 칩(130)의 평면적은 제 2 반도체 칩(120)의 평면적보다 클 수 있다.Referring to FIG. 3D, the second and third semiconductor chips 120 and 130 are electrically connected to the first and second through electrodes 115a1 and 115b1 of the first semiconductor chip 110a, respectively. The planar area of the third semiconductor chip 130 may be larger than the planar area of the second semiconductor chip 120.

제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결하는 것은 제 2 반도체 칩(120)의 패드(122)를 제 1 관통 전극(115a1)과 전기적으로 연결하고, 제 2 반도체 칩(120)의 패드(122)가 제공된 제 1 면에 대향하는 제 2 면 상에 접착 물질층(125)을 형성하고, 그리고 제 3 반도체 칩(130)의 패드(132)를 제 2 관통 전극(115b1)에 전기적으로 연결하는 것일 수 있다. 이때, 제 3 반도체 칩(130)의 패드(132)가 제공된 제 1 면은 제 2 반도체 칩(120)의 제 2 면과 접착 물질층(125)에 의해 서로 접착될 수 있다.The second and third semiconductor chips 120 and 130 are electrically connected to the first and second through electrodes 115a1 and 115b1 by electrically connecting the pad 122 of the second semiconductor chip 120 to the first through- The second semiconductor chip 120 is electrically connected to the first semiconductor chip 115a1 and the adhesive material layer 125 is formed on the second surface opposite to the first surface provided with the pad 122 of the second semiconductor chip 120, 130 may be electrically connected to the second penetrating electrode 115b1. At this time, the first surface provided with the pads 132 of the third semiconductor chip 130 may be adhered to each other by the adhesive material layer 125 and the second surface of the second semiconductor chip 120.

이와는 달리, 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결하는 것은 제 3 반도체 칩(130)의 패드(132)가 제공된 제 1 면 상에 패드(132)를 덮지 않도록 접착 물질층(125)을 형성하고, 제 2 반도체 칩(120)을 접착 물질층(125) 상에 제 2 반도체 칩(120)의 패드(122)가 제공된 제 1 면에 대향하는 제 2 면이 향하도록 실장한 후, 제 2 반도체 칩(120)이 실장된 제 3 반도체 칩(130)의 제 2 및 제 3 반도체 칩들(120, 130)의 패드들(122, 132)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 동시에 연결하는 것일 수 있다.Alternatively, the second and third semiconductor chips 120 and 130 may be electrically connected to the first and second penetrating electrodes 115a1 and 115b1, respectively, as long as the pads 132 of the third semiconductor chip 130 are provided An adhesive material layer 125 is formed on the first surface so as not to cover the pad 132 and the second semiconductor chip 120 is bonded to the pad 122 of the second semiconductor chip 120 on the adhesive material layer 125, Of the second and third semiconductor chips 120 and 130 of the third semiconductor chip 130 on which the second semiconductor chip 120 is mounted after the first semiconductor chip 120 is mounted on the first semiconductor chip 120, And electrically connecting the first and second through electrodes 122 and 132 to the first and second through electrodes 115a1 and 115b1, respectively.

이와는 또 달리, 앞서 설명된 각각의 제 1 반도체 칩들(110a)로 분리하기 전에 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결할 수도 있다. 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결하는 것은 위에서 설명된 두 방법으로 제 1 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결하는 것일 수 있다. 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결한 후, 기판 절단 장치로 기판(110)의 절단 영역을 따라 절단함으로써, 절단 영역에 의해 구분된 다이들이 분리되면서, 각각의 반도체 장치들로 분리될 수 있다.Alternatively, the second and third semiconductor chips 120 and 130 may be electrically connected to the first and second penetrating electrodes 115a1 and 115b1, respectively, before being separated into the first semiconductor chips 110a described above You can also connect. The electrical connection of the second and third semiconductor chips 120 and 130 to the first and second penetrating electrodes 115a1 and 115b1 respectively is achieved by the first and third semiconductor chips 120 and 130 May be electrically connected to the first and second penetrating electrodes 115a1 and 115b1, respectively. The second and third semiconductor chips 120 and 130 are electrically connected to the first and second penetrating electrodes 115a1 and 115b1 respectively and then cut along the cut region of the substrate 110 with the substrate cutting apparatus, The dies separated by the cut regions can be separated into individual semiconductor devices.

도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 4는 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.4 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention. 4, the same reference numerals are used for the elements described above in the embodiment of the present invention, and a detailed description thereof will be omitted.

도 4를 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치가 전술한 본 발명의 실시예에 따른 반도체 장치(도 1의 100)와 다른 점은, 제 1 반도체 칩(110a)과 이에 전기적으로 연결된 제 2 및 제 3 반도체 칩들(120, 130) 사이에 제공되는 언더필 물질(underfill, 150)을 더 포함하는 구조를 가진다는 점이다.The semiconductor device according to another embodiment of the present invention described with reference to FIG. 4 is different from the semiconductor device 100 (FIG. 1) according to the above-described embodiment of the present invention in that a first semiconductor chip 110a and an electrical And an underfill (150) provided between the second and third semiconductor chips (120, 130) connected to the second semiconductor chip (120, 130).

언더필 물질(150)은 제 2 및 제 3 반도체 칩들(120, 130)의 측면들을 덮는 동시에, 제 1 반도체 칩(110a)과 이에 전기적으로 연결된 제 2 및 제 3 반도체 칩들(120, 130) 사이를 채울 수 있다. 언더필 물질(150)은 제 1 반도체 칩(110a)과 이에 전기적으로 연결된 제 2 및 제 3 반도체 칩들(120, 130) 사이에 주입된 액상(liquid state)의 수지(resin)가 경화된 것일 수 있다.The underfill material 150 covers the side surfaces of the second and third semiconductor chips 120 and 130 and also between the first and second semiconductor chips 120 and 130 electrically connected to the first semiconductor chip 110a Can be filled. The underfill material 150 may be a resin in which a liquid state resin injected between the first semiconductor chip 110a and the second and third semiconductor chips 120 and 130 electrically connected thereto is cured .

도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 5는 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.5 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention. 5, the same reference numerals are used for the elements described above in the embodiment of the present invention, and a detailed description thereof will be omitted.

도 5를 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치가 전술한 본 발명의 실시예에 따른 반도체 장치(도 1의 100)와 다른 점은, 제 1 반도체 칩(110a)의 제 1 및 제 2 관통 전극들(115a, 115b)이 제 1 반도체 칩(110a)의 일부를 관통하는 구조를 가진다는 점이다.The semiconductor device according to another embodiment of the present invention described with reference to FIG. 5 differs from the semiconductor device (100 of FIG. 1) according to the above-described embodiment of the present invention in that the first semiconductor chip 110a And the second penetrating electrodes 115a and 115b penetrate a part of the first semiconductor chip 110a.

반도체 칩(110a)은 기판(110)의 제 1 면 상에 형성된 집적 회로(116)를 포함할 수 있다. 집적 회로(116)의 종류는 반도체 칩(110a)의 종류에 따라서 달라질 수 있다. 예를 들어, 메모리 회로, 로직 회로 또는 이들의 조합 중에서 선택된 적어도 하나를 포함할 수 있다. 집적 회로(116)는 트랜지스터 또는 메모리 소자를 포함할 수 있다. 또한, 집적 회로(116)는 저항 또는 커패시터(capacitor)를 포함하는 수동 소자일 수 있다. 집적 회로(116)는 절연층(111)에 의해 외부로부터 보호될 수 있다.The semiconductor chip 110a may include an integrated circuit 116 formed on a first side of the substrate 110. [ The type of the integrated circuit 116 may vary depending on the type of the semiconductor chip 110a. For example, at least one selected from a memory circuit, a logic circuit, or a combination thereof. The integrated circuit 116 may comprise a transistor or a memory device. In addition, the integrated circuit 116 may be a passive element including a resistor or a capacitor. The integrated circuit 116 can be protected from the outside by the insulating layer 111. [

제 1 및 제 2 관통 전극들(115a, 115b)은 집적 회로(116)가 형성되기 전에 기판(110)을 관통하도록 형성될 수 있다. 제 1 및 제 2 관통 전극들(115a, 115b)은 절연층(111) 내부에 제공되는 배선 패턴(미도시)에 의해 집적 회로(116)과 전기적으로 연결될 수 있다.The first and second penetrating electrodes 115a and 115b may be formed to penetrate the substrate 110 before the integrated circuit 116 is formed. The first and second penetrating electrodes 115a and 115b may be electrically connected to the integrated circuit 116 by a wiring pattern (not shown) provided in the insulating layer 111. [

전술한 본 발명의 실시예에 따른 반도체 장치(도 1의 100)의 제 1 반도체 칩의 관통 전극들은 반도체 칩을 형성한 후, 최종적으로 반도체 칩을 관통하도록 형성되는 반면에, 본 실시예에 따른 반도체 장치의 제 1 반도체 칩(110a)의 제 1 및 제 2 관통 전극들(115a, 115b)은 반도체 칩을 형성하는 중간에, 반도체 칩(110a)의 일부인 기판(110)을 관통하도록 형성된다.The through electrodes of the first semiconductor chip of the semiconductor device (100 of FIG. 1) according to the embodiment of the present invention described above are formed so as to finally penetrate the semiconductor chip after forming the semiconductor chip, The first and second through electrodes 115a and 115b of the first semiconductor chip 110a of the semiconductor device are formed to penetrate the substrate 110 which is a part of the semiconductor chip 110a in the middle of forming the semiconductor chip.

도 6 및 도 7은 본 발명의 또 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다. 도 6 및 도 7은 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.6 and 7 are cross-sectional views illustrating a semiconductor device according to still another embodiment of the present invention. 6 and 7, the same reference numerals are used for the elements described in the above embodiments of the present invention, and a detailed description thereof will be omitted.

도 6을 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치가 전술한 본 발명의 실시예에 따른 반도체 장치(도 1의 100)와 다른 점은, 추가적인 제 1 반도체 칩(110aa)을 더 포함하는 구조를 가진다는 점이다.The semiconductor device according to another embodiment of the present invention described with reference to FIG. 6 differs from the semiconductor device 100 (FIG. 1) according to the above-described embodiment of the present invention in that an additional first semiconductor chip 110aa And has a structure that includes.

추가적인 제 1 반도체 칩(110aa)은 제 1 반도체 칩(110a)와 유사한 구조를 가질 수 있다. 다만, 추가적인 제 1 반도체 칩(110aa)은 제 1 반도체 칩(110a)과는 달리, 관통 전극들(115aa) 모두는 동일한 돌출 높이를 갖는다. 추가적인 제 1 반도체 칩(110aa)은 제 2 및 제 3 반도체 칩들(120, 130)과 전기적으로 연결된 제 1 및 제 2 관통 전극들(115a, 115b)의 일단에 대향하는 타단에 관통 전극(115aa)을 통해 적층되어 전기적으로 연결될 수 있다.The additional first semiconductor chip 110aa may have a structure similar to that of the first semiconductor chip 110a. However, unlike the first semiconductor chip 110a, the additional first semiconductor chip 110aa has the same protruding height as the penetrating electrodes 115aa. The additional first semiconductor chip 110aa is electrically connected to the penetrating electrode 115aa at the other end opposite to one end of the first and second penetrating electrodes 115a and 115b electrically connected to the second and third semiconductor chips 120 and 130, And can be electrically connected to each other.

제 1 반도체 칩(110a) 및 추가적인 제 1 반도체 칩(110aa)이 메모리 소자일 경우, 반도체 장치의 고용량화가 이루어질 수 있다.When the first semiconductor chip 110a and the additional first semiconductor chip 110aa are memory devices, the capacity of the semiconductor device can be increased.

도 7을 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치가 전술한 본 발명의 실시예에 따른 반도체 장치(도 1의 100)와 다른 점은, 제 1 반도체 칩(110a)이 제 3 관통 전극(115c)을 더 포함하는 구조를 가진다는 점이다.The semiconductor device according to another embodiment of the present invention described with reference to FIG. 7 is different from the semiconductor device 100 (FIG. 1) according to the above-described embodiment of the present invention in that the first semiconductor chip 110a is the third And further includes a penetrating electrode 115c.

제 3 관통 전극(115c)은 제 2 관통 전극(115b)보다 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 제공되면서, 제 2 관통 전극(115b)의 제 2 돌출 높이보다 큰 제 3 돌출 높이를 가질 수 있다. 결과적으로, 제 1 반도체 칩(110a)은 그 중앙으로부터 가장자리로 갈수록 돌출 높이가 순차적으로 높아지는 관통 전극 구조를 가질 수 있다.The third penetrating electrode 115c may be provided at a greater distance from the center of the first semiconductor chip 110a than the second penetrating electrode 115b and may have a third protrusion Can have a height. As a result, the first semiconductor chip 110a may have a penetrating electrode structure in which the projecting height gradually increases from the center to the edge.

제 4 반도체 칩(140)은 제 3 관통 전극(115c)과 전기적으로 연결될 수 있다. 제 4 반도체 칩(14)은 제 4 반도체 칩(140) 상에 제공된 패드(142)를 통해 제 3 관통 전극(115c)과 전기적으로 연결될 수 있다. 제 4 반도체 칩(140)의 평면적은 제 3 반도체 칩(130)의 평면적보다 클 수 있다. 제 3 및 제 4 반도체 칩들(130, 140) 사이에는 이들 사이의 접착을 위한 접착 물질층(135)이 개재될 수 있다.The fourth semiconductor chip 140 may be electrically connected to the third penetrating electrode 115c. The fourth semiconductor chip 14 may be electrically connected to the third penetrating electrode 115c through the pad 142 provided on the fourth semiconductor chip 140. [ The planar area of the fourth semiconductor chip 140 may be larger than the planar area of the third semiconductor chip 130. [ Between the third and fourth semiconductor chips 130 and 140, an adhesive material layer 135 for adhesion therebetween may be interposed.

제 4 반도체 칩(140)은 제 1 내지 제 3 반도체 칩들(110a, 120, 130)과 서로 다른 크기 및 기능을 가진 소자일 경우, 반도체 장치의 고집적화 및 다기능화가 이루어질 수 있다.When the fourth semiconductor chip 140 is an element having different sizes and functions from the first through third semiconductor chips 110a, 120, and 130, the semiconductor device can be highly integrated and multi-functionalized.

도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 8은 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.8 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention. 8, the same reference numerals are used for the elements described above in the embodiment of the present invention, and a detailed description thereof will be omitted.

도 8을 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치가 전술한 본 발명의 실시예에 따른 반도체 장치(도 1의 100)와 다른 점은, 제 1 반도체 칩(110a)이 동일한 돌출 높이를 갖는 관통 전극들(115)을 포함하는 구조를 가진다는 점이다.The semiconductor device according to another embodiment of the present invention described with reference to Fig. 8 is different from the semiconductor device 100 (Fig. 1) according to the above-described embodiment of the present invention in that the first semiconductor chip 110a has the same protrusion And has a structure including through electrodes 115 having a height.

제 1 반도체 칩(110a)의 관통 전극들(115) 모두는 동일한 돌출 높이를 갖는다. 하지만, 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 있는 관통 전극(115)에 범프(bump, 115ab)가 추가적으로 제공됨으로써, 제 1 반도체 칩(110a)의 중앙에 인접하는 관통 전극(115)과 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 있는 범프(115ab)가 추가된 관통 전극(115) 사이에는 돌출 높이의 차가 발생하게 된다. 이에 따라, 제 2 반도체 칩(120)은 제 1 반도체 칩(110a)의 중앙에 인접하는 작은 돌출 높이를 갖는 관통 전극(115)과, 그리고 제 3 반도체 칩(130)은 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 있는 큰 돌출 높이를 갖는 범프(115ab)가 추가된 관통 전극(115)과 전기적으로 연결될 수 있다.All the penetrating electrodes 115 of the first semiconductor chip 110a have the same protruding height. However, since the bump 115ab is additionally provided to the penetrating electrode 115 at a greater distance from the center of the first semiconductor chip 110a, the penetrating electrode 115 adjacent to the center of the first semiconductor chip 110a Between the first semiconductor chip 110a and the penetrating electrode 115 to which the bump 115ab at a greater distance from the center of the first semiconductor chip 110a is added. Accordingly, the second semiconductor chip 120 has the penetrating electrode 115 having a small projecting height adjacent to the center of the first semiconductor chip 110a, and the third semiconductor chip 130 is connected to the first semiconductor chip 110a The bump 115ab having a large protruding height at a greater distance from the center of the through hole 115 can be electrically connected.

도 9 내지 도 11은 본 발명의 실시예들에 따른 반도체 패키지들을 보여주는 단면도들이다.9 to 11 are cross-sectional views showing semiconductor packages according to embodiments of the present invention.

도 9를 참조하면, 반도체 패키지(200a)는 반도체 장치(100), 배선 기판(210), 접속 단자(220s) 및 몰딩층(molding layer, 230)을 포함한다. 도 1을 참조하여 설명된 실시예는 반도체 장치(100)에 적용될 수 있다. 반도체 장치(100)는 제 1 돌출 높이를 갖는 제 1 관통 전극(115a) 및 제 1 돌출 높이보다 높은 제 2 돌출 높이를 갖는 제 2 관통 전극(115b)을 포함하는 제 1 반도체 칩(110a), 제 1 관통 전극(115a)과 전기적으로 연결되는 제 2 반도체 칩(120), 및 제 2 관통 전극(115b)과 전기적으로 연결되는 제 3 반도체 칩(130)을 포함한다.9, the semiconductor package 200a includes a semiconductor device 100, a wiring board 210, a connection terminal 220s, and a molding layer 230. The embodiment described with reference to Fig. 1 can be applied to the semiconductor device 100. Fig. The semiconductor device 100 includes a first semiconductor chip 110a including a first penetrating electrode 115a having a first protruding height and a second penetrating electrode 115b having a second protruding height higher than the first protruding height, A second semiconductor chip 120 electrically connected to the first penetrating electrode 115a and a third semiconductor chip 130 electrically connected to the second penetrating electrode 115b.

배선 기판(210)은 그 내부의 회로 패턴(미도시)에 연결된 상부면의 본딩 패드(212) 및 하부면의 볼 패드(214)를 포함할 수 있다. 반도체 장치(100)는 배선 기판(210)의 상부면 상에 실장될 수 있다. 배선 기판(210)은 인쇄 회로 기판일 수 있다. 배선 기판(210)의 본딩 패드(212)는 반도체 장치(100)의 제 1 반도체 칩(110a)의 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결된다. 배선 기판(210)의 볼 패드(214)에는 외부 회로와 전기적으로 연결하기 위한 솔더 볼(216)이 제공될 수 있다.The wiring board 210 may include bonding pads 212 on the upper surface and ball pads 214 on the lower surface connected to a circuit pattern (not shown) therein. The semiconductor device 100 may be mounted on the upper surface of the wiring board 210. [ The wiring board 210 may be a printed circuit board. The bonding pads 212 of the wiring board 210 are electrically connected to the first and second penetrating electrodes 115a and 115b of the first semiconductor chip 110a of the semiconductor device 100. [ The ball pad 214 of the wiring board 210 may be provided with a solder ball 216 for electrically connecting to an external circuit.

반도체 장치(100)는 제 2 및 제 3 반도체 칩들(120, 130)과 전기적으로 연결된 제 1 및 제 2 관통 전극들(115a, 115b)의 일단에 대향하는 타단이 접속 단자(220s)를 통해 배선 기판(210)의 본딩 패드(212)와 연결될 수 있다. 즉, 반도체 장치(100)는 플립 칩(Flip Chip : F/C) 형태로 배선 기판(210)의 상부면에 실장된다. 접속 단자(220s)는 도전성 범프, 솔더 볼(solder ball), 도전성 스페이서(spacer), 핀 그리드 어레이(Pin Grid Array : PGA) 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.The semiconductor device 100 is electrically connected to the second and third semiconductor chips 120 and 130 through a connection terminal 220s and the other end opposite to one end of the first and second penetrating electrodes 115a and 115b, And may be connected to the bonding pads 212 of the substrate 210. That is, the semiconductor device 100 is mounted on the upper surface of the wiring board 210 in the form of a flip chip (F / C). The connection terminal 220s may be one selected from the group consisting of a conductive bump, a solder ball, a conductive spacer, a pin grid array (PGA), and a combination thereof.

몰딩층(230)은 배선 기판(210)의 상부면 및 반도체 장치(100)를 덮을 수 있다. 몰딩층(230)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.The molding layer 230 may cover the upper surface of the wiring board 210 and the semiconductor device 100. The molding layer 230 may include an epoxy molding compound (EMC).

도시되지 않았지만, 제 2 및 제 3 반도체 칩들(120, 130)의 측면들을 덮는 동시에, 제 1 반도체 칩(110a)과 이에 전기적으로 연결된 제 2 및 제 3 반도체 칩들(120, 130) 사이를 채우는 언더필 물질(도 4의 150 참조)이 더 포함될 수 있다.Although not shown, an underfill 120 which covers the side surfaces of the second and third semiconductor chips 120 and 130 and which fills the gap between the first semiconductor chip 110a and the second and third semiconductor chips 120 and 130 electrically connected thereto, Materials (see 150 in FIG. 4) may be further included.

도 10을 참조하면, 반도체 패키지(200b)는 반도체 장치(100), 배선 기판(210), 본딩 와이어(bonding wire, 220w) 및 몰딩층(230)을 포함한다. 설명의 편의를 위하여 도 9와 동일한 구성에 대한 자세한 설명은 생략하고 다른 점을 중심으로 설명된다.10, the semiconductor package 200b includes a semiconductor device 100, a wiring board 210, a bonding wire 220w, and a molding layer 230. [ For the sake of convenience of description, a detailed description of the same constitution as that of FIG. 9 will be omitted and different points will be mainly described.

반도체 장치(100)는 접착 물질층(215)을 매개로 배선 기판(210)의 상부면에 실장될 수 있다. 반도체 장치(100)의 제 3 반도체 칩(130)의 제 2 면이 접착 물질층(215)을 매개로 배선 기판(210) 상에 접착된 형태이다. 배선 기판(210)의 본딩 패드(212)는 반도체 장치(100)의 반도체 장치(100)의 제 1 반도체 칩(110a)의 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결된다. 반도체 장치(100)는 제 2 및 제 3 반도체 칩들(120, 130)과 전기적으로 연결된 제 1 및 제 2 관통 전극들(115a, 115b)의 일단에 대향하는 타단이 본딩 와이어(220w)를 통해 배선 기판(210)의 본딩 패드(212)와 연결될 수 있다.The semiconductor device 100 may be mounted on the upper surface of the wiring board 210 via the adhesive material layer 215. [ The second surface of the third semiconductor chip 130 of the semiconductor device 100 is adhered to the wiring board 210 via the adhesive material layer 215. [ The bonding pads 212 of the wiring substrate 210 are electrically connected to the first and second penetrating electrodes 115a and 115b of the first semiconductor chip 110a of the semiconductor device 100 of the semiconductor device 100 . The semiconductor device 100 is electrically connected to the second and third semiconductor chips 120 and 130 through a bonding wire 220w at the other end opposite to one end of the first and second penetrating electrodes 115a and 115b, And may be connected to the bonding pads 212 of the substrate 210.

도 11을 참조하면, 반도체 패키지(200c)는 반도체 장치(100), 배선 기판(210), 접속 단자(미도시) 및 몰딩층(230)을 포함한다. 설명의 편의를 위하여 도 9와 동일한 구성에 대한 자세한 설명은 생략하고 다른 점을 중심으로 설명된다.11, the semiconductor package 200c includes a semiconductor device 100, a wiring board 210, a connection terminal (not shown), and a molding layer 230. [ For the sake of convenience of description, a detailed description of the same constitution as that of FIG. 9 will be omitted and different points will be mainly described.

제 2 및 제 3 반도체 칩들(120, 130)은 각각의 관통 전극(124, 134)을 가질 수 있다. 제 2 반도체 칩(120)의 관통 전극(124)은 제 1 반도체 칩(110a)의 제 1 관통 전극(115a)과 전기적으로 연결되고, 그리고 제 3 반도체 칩(130)의 관통 전극(134)은 제 1 반도체 칩(110a)의 제 2 관통 전극(115b)과 전기적으로 연결될 수 있다. 제 2 반도체 칩(120)의 관통 전극(124)은 제 3 반도체 칩(130)의 본딩 패드(131)에 연결되어, 제 2 반도체 칩(120)과 제 3 반도체 칩(130) 사이를 서로 전기적으로 연결할 수 있다. 이는 제 3 반도체 칩(130) 내부에 제공되는 배선 패턴(미도시)이 제 3 반도체 칩(130)의 본딩 패드(131)와 관통 전극(134)을 서로 전기적으로 연결하기 때문이다. 제 2 반도체 칩(120)의 관통 전극(124)의 일단과 이에 전기적으로 연결되는 제 3 반도체 칩(130)의 본딩 패드(131)의 일단 사이에는 접속 단자(도 9의 220s)가 더 제공될 수도 있다.The second and third semiconductor chips 120, 130 may have respective penetrating electrodes 124, 134. The penetrating electrode 124 of the second semiconductor chip 120 is electrically connected to the first penetrating electrode 115a of the first semiconductor chip 110a and the penetrating electrode 134 of the third semiconductor chip 130 is electrically connected And may be electrically connected to the second penetrating electrode 115b of the first semiconductor chip 110a. The penetrating electrode 124 of the second semiconductor chip 120 is connected to the bonding pad 131 of the third semiconductor chip 130 so that the second semiconductor chip 120 and the third semiconductor chip 130 are electrically connected to each other . This is because a wiring pattern (not shown) provided in the third semiconductor chip 130 electrically connects the bonding pad 131 and the penetrating electrode 134 of the third semiconductor chip 130 with each other. A connection terminal (220s in FIG. 9) is further provided between one end of the penetrating electrode 124 of the second semiconductor chip 120 and one end of the bonding pad 131 of the third semiconductor chip 130 electrically connected thereto It is possible.

반도체 장치(100)는 제 1 반도체 칩(110a)의 제 2 관통 전극(115b)에 전기적으로 연결된 제 3 반도체 칩(130)의 관통 전극(134)의 일단에 대향하는 타단이 통해 배선 기판(210)의 본딩 패드(212)와 연결될 수 있다. 제 3 반도체 칩(130)의 관통 전극(134)의 타단과 배선 기판(210)의 본딩 패드(212) 사이에는 접속 단자(도 9의 220s)가 더 제공될 수도 있다. 즉, 반도체 장치(100)는 플립 칩 형태로 배선 기판(210)의 상부면에 실장된다.The semiconductor device 100 is electrically connected to the wiring substrate 210 through the other end opposite to one end of the penetrating electrode 134 of the third semiconductor chip 130 electrically connected to the second penetrating electrode 115b of the first semiconductor chip 110a. (Not shown). Connection terminals (220s in FIG. 9) may be further provided between the other end of the penetrating electrode 134 of the third semiconductor chip 130 and the bonding pad 212 of the wiring board 210. That is, the semiconductor device 100 is mounted on the upper surface of the wiring board 210 in the form of a flip chip.

도 12는 본 발명의 실시예들에 따른 패키지 모듈(700)을 보여주는 평면도이다.12 is a plan view showing a package module 700 according to embodiments of the present invention.

도 12를 참조하면, 패키지 모듈(700)은 외부 연결 단자(708)가 구비된 모듈 기판(702)과, 모듈 기판(702)에 실장된 반도체 칩(704) 및 QFP(Quad Flat Package)된 반도체 패키지(706)를 포함할 수 있다. 반도체 칩(704) 및/또는 반도체 패키지(706)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 패키지 모듈(700)은 외부 연결 단자(708)를 통해 외부 전자 장치와 연결될 수 있다.12, the package module 700 includes a module substrate 702 having an external connection terminal 708, a semiconductor chip 704 mounted on the module substrate 702, and a semiconductor chip 704 having a QFP (Quad Flat Package) Package 706. < / RTI > The semiconductor chip 704 and / or the semiconductor package 706 may comprise a semiconductor device according to embodiments of the present invention. The package module 700 may be connected to an external electronic device via an external connection terminal 708. [

도 13은 본 발명의 실시예들에 따른 메모리 카드(800)를 보여주는 개략도이다.13 is a schematic diagram showing a memory card 800 in accordance with embodiments of the present invention.

도 13을 참조하면, 카드(800)는 하우징(810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.13, the card 800 may include a controller 820 and a memory 830 in a housing 810. Controller 820 and memory 830 may exchange electrical signals. For example, in accordance with a command of the controller 820, the memory 830 and the controller 820 can exchange data. Accordingly, the memory card 800 can store data in the memory 830 or output the data from the memory 830 to the outside.

제어기(820) 및/또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지 중 적어도 하나를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지(도 9의 200a, 도 10의 200b 또는 도 11의 200c)를 포함하고, 메모리(830)는 멀티 칩 패키지(110a 및 110aa이 적층된 도 7과 같은 반도체 장치를 포함하는 패키지)를 포함할 수 있다. 또는 제어기(820) 및/또는 메모리(830)가 적층형 패키지(도 9의 200a, 도 10의 200b 또는/및 도 11의 200c와 같은 패키지가 적층된 패키지)로 제공될 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.The controller 820 and / or the memory 830 may include at least one of a semiconductor device or a semiconductor package according to embodiments of the present invention. For example, the controller 820 includes a package that is a system (200a in FIG. 9, 200b in FIG. 10, or 200c in FIG. 11), and the memory 830 includes a plurality of multi-chip packages 110a and 110aa A package including the same semiconductor device). Or the controller 820 and / or the memory 830 may be provided in a stacked package (package 200a in FIG. 9, package 200b in FIG. 10 and / or package 200c in FIG. 11). The memory card 800 may be used as a data storage medium for various portable apparatuses. For example, the card 800 may include a multi media card (MMC) or a secure digital (SD) card.

도 14는 본 발명의 실시예들에 따른 전자 시스템(900)을 보여주는 블록도이다.Figure 14 is a block diagram illustrating an electronic system 900 in accordance with embodiments of the present invention.

도 14를 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저 인터페이스(918)를 포함할 수 고, 이들은 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(914) 및 램(916)은 각각 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지를 포함할 수 있다. 또는 프로세서(914)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있으며, 도 13의 메모리 카드(800)와 실질적으로 동일하게 구성될 수 있다.Referring to FIG. 14, the electronic system 900 may include at least one semiconductor device or semiconductor package according to embodiments of the present invention. The electronic system 900 may include a mobile device, a computer, or the like. For example, electronic system 900 may include a memory system 912, a processor 914, a RAM 916, and a user interface 918, which are coupled to each other using bus 920, Communication can be performed. The processor 914 may be responsible for executing the program and controlling the electronic system 900. RAM 916 may be used as the operating memory of processor 914. [ For example, processor 914 and RAM 916 may each comprise a semiconductor device or semiconductor package in accordance with embodiments of the present invention. Or the processor 914 and the RAM 916 may be included in one package. The user interface 918 can be used to input or output data to or from the electronic system 900. The memory system 912 may store code for operation of the processor 914, data processed by the processor 914, or externally input data. The memory system 912 may include a controller and memory and may be configured substantially the same as the memory card 800 of FIG.

전자 시스템(도 14의 900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 15는 전자 시스템(도 14의 900)이 모바일 폰(1000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 14의 900)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.The electronic system 900 (Fig. 14) can be applied to electronic control devices of various electronic devices. Fig. 15 shows an example in which the electronic system 900 (Fig. 14) is applied to the mobile phone 1000. Fig. In addition, the electronic system 900 (FIG. 14) can be applied to a portable notebook, an MP3 player, a navigation, a solid state disk (SSD), a car or household appliances.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood. It is therefore to be understood that the above-described embodiments are illustrative and non-restrictive in every respect.

100 : 반도체 장치
110 : 기판
110a, 110aa, 120, 130, 140 : 반도체 칩
111 : 절연층
112a, 112b, 112c : 포토레지스트 패턴
114a, 114a1, 114b, 114b1 : 비아 홀
115, 115a, 115a1, 115aa, 115b, 115b1, 115c, 124, 134 : 관통 전극
115ab : 범프
116 : 집적 회로
122, 132, 142 : 패드
125, 135, 215 : 접착 물질층
131, 212 : 본딩 패드
150 : 언더필 물질
200a, 200b, 200c : 반도체 패키지
210 : 배선 기판
214 : 볼 패드
216 : 솔더 볼
220s : 접속 단자
220w : 본딩 와이어
230 : 몰딩층
700 : 패키지 모듈
702 : 모듈 기판
704 : 반도체 칩
706 : 반도체 패키지
708 : 외부 접속 단자
800 : 메모리 카드
810 : 하우징
820 : 제어기
830 : 메모리
900 : 전자 시스템
912 : 메모리 시스템
914 : 프로세서
916 : 램
918 : 유전 인터페이스
920 : 버스
1000 : 모바일 폰100: semiconductor device
110: substrate
110a, 110aa, 120, 130, 140: semiconductor chip
111: insulating layer
112a, 112b and 112c: photoresist pattern
114a, 114a1, 114b, 114b1: via holes
115, 115a, 115a1, 115aa, 115b, 115b1, 115c, 124, 134:
115ab: Bump
116: integrated circuit
122, 132, 142: pads
125, 135, 215: adhesive material layer
131, 212: bonding pads
150: underfill material
200a, 200b, 200c: semiconductor package
210: wiring board
214: Ball pads
216: Solder ball
220s: connection terminal
220w: Bonding wire
230: Molding layer
700: package module
702: Module substrate
704: Semiconductor chip
706: Semiconductor package
708: External connection terminal
800: Memory card
810: Housing
820:
830: Memory
900: Electronic system
912: Memory system
914: Processor
916: RAM
918: Genetic interface
920: Bus
1000: Mobile phone

Claims (15)

제1 관통 전극 및 제2 관통 전극을 포함하는 제 1 반도체 칩;
상기 제1 반도체 칩 아래에 배치되고, 상기 제1 관통 전극과 전기적으로 연결되는 제2 반도체 칩; 및
상기 제2 반도체 칩 아래에 배치되고, 상기 제2 관통 전극과 전기적으로 연결되는 제3 반도체 칩을 포함하고,
상기 제1 및 제2 관통 전극들의 각각은 상기 제1 반도체 칩의 적어도 일부를 관통하여 상기 제1 반도체 칩의 하부면 아래로 연장되되,
상기 제1 관통 전극은 제1 돌출 높이를 갖고, 상기 제2 관통 전극은 상기 제1 돌출 높이보다 큰 제2 돌출 높이를 갖는 반도체 장치.A first semiconductor chip including a first penetrating electrode and a second penetrating electrode;
A second semiconductor chip disposed under the first semiconductor chip and electrically connected to the first penetrating electrode; And
And a third semiconductor chip disposed under the second semiconductor chip and electrically connected to the second penetrating electrode,
Wherein each of the first and second penetrating electrodes extends under the lower surface of the first semiconductor chip through at least a portion of the first semiconductor chip,
Wherein the first penetrating electrode has a first projecting height and the second penetrating electrode has a second projecting height larger than the first projecting height. 삭제delete 제 1항에 있어서,
상기 제 2 관통 전극은 상기 제 1 관통 전극보다 상기 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공되는 것을 특징으로 하는 반도체 장치.The method according to claim 1,
Wherein the second penetrating electrode is provided at a greater distance from the center of the first semiconductor chip than the first penetrating electrode. 제 1항에 있어서,
상기 제 2 관통 전극은 상기 제 1 관통 전극보다 넓은 폭을 갖는 것을 특징으로 하는 반도체 장치.The method according to claim 1,
And the second penetrating electrode has a wider width than the first penetrating electrode. 삭제delete 제 1항에 있어서,
상기 제 3 반도체 칩의 평면적은 상기 제 2 반도체 칩의 평면적보다 큰 것을 특징으로 하는 반도체 장치.The method according to claim 1,
Wherein a planar area of the third semiconductor chip is larger than a planar area of the second semiconductor chip. 제 1 면에 제공된 본딩 패드 및 상기 제 1 면에 대향하는 제 2 면에 제공된 볼 패드를 갖는 배선 기판; 및
상기 배선 기판의 상기 제 1 면 상에 실장된 반도체 장치를 포함하되,
상기 반도체 장치는:
제1 관통 전극 및 제2 관통 전극을 포함하는 제1 반도체 칩, 상기 제1 및 제2 관통 전극들의 각각은 상기 제1 반도체칩의 적어도 일부를 관통하되, 상기 제 1 관통 전극은 제 1 돌출 높이를 갖고, 상기 제 2 관통 전극은 상기 제 1 돌출 높이보다 큰 제 2 돌출 높이를 갖고;
상기 제 1 관통 전극과 전기적으로 연결되는 제 2 반도체 칩; 및
상기 제 2 관통 전극과 전기적으로 연결되는 제 3 반도체 칩을 포함하고,
상기 제 2 및 제 3 반도체 칩들과 전기적으로 연결되는 상기 제 1 및 제 2 관통 전극들의 일단에 대향하는 타단은 상기 배선 기판의 상기 본딩 패드와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.A wiring board having a bonding pad provided on a first surface and a ball pad provided on a second surface opposite to the first surface; And
And a semiconductor device mounted on the first surface of the wiring board,
The semiconductor device comprising:
Wherein each of the first and second penetrating electrodes passes through at least a part of the first semiconductor chip, the first penetrating electrode has a first protruding height And the second penetrating electrode has a second protruding height larger than the first protruding height;
A second semiconductor chip electrically connected to the first penetrating electrode; And
And a third semiconductor chip electrically connected to the second penetrating electrode,
And the other end opposite to one end of the first and second penetrating electrodes electrically connected to the second and third semiconductor chips is electrically connected to the bonding pad of the wiring board. 제 1 반도체 칩의 적어도 일부를 관통하는 제 1 및 제 2 관통 전극들을 형성하는 것;
제 2 반도체 칩을 상기 제 1 관통 전극과 전기적으로 연결하는 것; 및
제 3 반도체 칩을 상기 제 2 관통 전극과 전기적으로 연결하는 것을 포함하되,
상기 제 1 관통 전극은 제 1 돌출 높이를 가지고, 상기 제 2 관통 전극은 제 2 돌출 높이를 가지되, 상기 제 2 돌출 높이는 상기 제 1 돌출 높이와 다르고,
상기 제 1 반도체 칩의 상기 적어도 일부를 관통하는 상기 제 1 및 제 2 관통 전극들을 형성하는 것은:
제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖는 기판을 준비하는 것;
제 1 비아 홀이 형성될 상기 기판의 상기 제 1 면을 노출하는 제 1 포토레지스트 패턴을 형성하는 것;
상기 제 1 포토레지스트 패턴을 마스크로 하는 식각 공정으로 제 1 깊이의 상기 제 1 비아 홀을 형성하는 것;
상기 제 1 포토레지스트 패턴을 제거하는 것;
제 2 비아 홀이 형성될 상기 기판의 상기 제 1 면을 노출하는 제 2 포토레지스트 패턴을 형성하는 것;
상기 제 2 포토레지스트 패턴을 마스크로 하는 식각 공정으로 상기 제 1 깊이와 다른 제 2 깊이의 상기 제 2 비아 홀을 형성하는 것;
상기 제 2 포토레지스트 패턴을 제거하는 것;
상기 제 1 및 제 2 비아 홀들을 각각 채우는 상기 제 1 및 제 2 관통 전극들을 형성하는 것; 및
상기 기판의 상기 제 2 면으로부터 상기 기판의 일부를 제거하여 상기 제 1 및 제 2 관통 전극들을 노출하는 것을 특징으로 하는 반도체 장치의 제조 방법.Forming first and second penetrating electrodes through at least a portion of the first semiconductor chip;
Electrically connecting the second semiconductor chip to the first penetrating electrode; And
And electrically connecting the third semiconductor chip to the second penetrating electrode,
Wherein the first penetrating electrode has a first projecting height and the second penetrating electrode has a second projecting height, the second projecting height is different from the first projecting height,
Forming the first and second penetrating electrodes through at least a portion of the first semiconductor chip comprises:
Preparing a substrate having a first surface and a second surface opposite the first surface;
Forming a first photoresist pattern exposing the first surface of the substrate on which the first via hole is to be formed;
Forming the first via hole of the first depth by an etching process using the first photoresist pattern as a mask;
Removing the first photoresist pattern;
Forming a second photoresist pattern exposing the first surface of the substrate on which the second via hole is to be formed;
Forming the second via-hole having a second depth different from the first depth by an etching process using the second photoresist pattern as a mask;
Removing the second photoresist pattern;
Forming the first and second through electrodes to fill the first and second via holes, respectively; And
Wherein a portion of the substrate is removed from the second surface of the substrate to expose the first and second penetrating electrodes. 제 8항에 있어서,
상기 제 2 돌출 높이는 상기 제 1 돌출 높이보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.9. The method of claim 8,
Wherein the second protrusion height is greater than the first protrusion height. 제 9항에 있어서,
상기 제 2 관통 전극은 상기 제 1 관통 전극보다 상기 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.10. The method of claim 9,
Wherein the second penetrating electrode is formed to be provided at a greater distance from the center of the first semiconductor chip than the first penetrating electrode. 삭제delete 제 1 반도체 칩의 적어도 일부를 관통하는 제 1 및 제 2 관통 전극들을 형성하는 것;
제 2 반도체 칩을 상기 제 1 관통 전극과 전기적으로 연결하는 것; 및
제 3 반도체 칩을 상기 제 2 관통 전극과 전기적으로 연결하는 것을 포함하되,
상기 제 1 관통 전극은 제 1 돌출 높이를 가지고, 상기 제 2 관통 전극은 제 2 돌출 높이를 가지되, 상기 제 2 돌출 높이는 상기 제 1 돌출 높이와 다르고,
상기 제 1 반도체 칩의 상기 적어도 일부를 관통하는 상기 제 1 및 제 2 관통 전극들을 형성하는 것은:
제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖는 기판을 준비하는 것;
제 1 및 제 2 비아 홀들이 형성될 상기 기판의 상기 제 1 면을 노출하는 포토레지스트 패턴을 형성하는 것;
상기 포토레지스트 패턴을 마스크로 하는 식각 공정으로 상기 제 1 및 제 2 비아 홀들을 형성하는 것;
상기 포토레지스트 패턴을 제거하는 것;
상기 제 1 및 제 2 비아 홀들을 각각 채우는 상기 제 1 및 제 2 관통 전극들을 형성하는 것; 및
상기 기판의 상기 제 2 면으로부터 상기 기판의 일부를 제거하여 상기 제 1 및 제 2 관통 전극들을 노출하는 것을 포함하되,
상기 포토레지스트 패턴은 상기 제 1 비아 홀이 형성될 상기 기판의 상기 제 1 면을 노출하는 제 1 개구부 및 상기 제 2 비아 홀이 형성될 상기 기판의 상기 제 1 면을 노출하는 제 2 개구부를 가지되, 상기 제 1 및 제 2 개구부들의 폭들은 서로 다른 것을 특징으로 하는 반도체 장치의 제조 방법.Forming first and second penetrating electrodes through at least a portion of the first semiconductor chip;
Electrically connecting the second semiconductor chip to the first penetrating electrode; And
And electrically connecting the third semiconductor chip to the second penetrating electrode,
Wherein the first penetrating electrode has a first projecting height and the second penetrating electrode has a second projecting height, the second projecting height is different from the first projecting height,
Forming the first and second penetrating electrodes through at least a portion of the first semiconductor chip comprises:
Preparing a substrate having a first surface and a second surface opposite the first surface;
Forming a photoresist pattern exposing the first surface of the substrate on which the first and second via-holes are to be formed;
Forming the first and second via-holes by an etching process using the photoresist pattern as a mask;
Removing the photoresist pattern;
Forming the first and second through electrodes to fill the first and second via holes, respectively; And
And exposing the first and second penetrating electrodes by removing a portion of the substrate from the second surface of the substrate,
The photoresist pattern has a first opening exposing the first surface of the substrate on which the first via hole is to be formed and a second opening exposing the first surface of the substrate on which the second via hole is to be formed Wherein the widths of the first and second openings are different from each other. 제 12항에 있어서,
상기 제 2 비아 홀은 상기 제 1 비아 홀보다 넓은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.13. The method of claim 12,
And the second via-hole is formed to have a wider width than the first via-hole. 제 13항에 있어서,
상기 제 2 비아 홀은 상기 제 1 비아 홀보다 상기 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.14. The method of claim 13,
Wherein the second via-hole is formed so as to be provided at a greater distance from the center of the first semiconductor chip than the first via-hole. 제 8항에 있어서,
상기 제 3 반도체 칩의 평면적은 상기 제 2 반도체 칩의 평면적보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.9. The method of claim 8,
Wherein a planar area of the third semiconductor chip is larger than a planar area of the second semiconductor chip.
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