KR20100055098A - 대면적 그래핀 층을 포함하는 전자 장치 및 이의 제조방법 - Google Patents

대면적 그래핀 층을 포함하는 전자 장치 및 이의 제조방법 Download PDF

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Abstract

사파이어 기판상에서 대면적 그래핀 층을 효율적으로 에피택셜 성장시키는 단계를 포함하는 전자 장치의 제조방법 및 이와 같이 형성된 대면적 그래핀 층을 포함하는 전자 장치가 개시된다.

Description

대면적 그래핀 층을 포함하는 전자 장치 및 이의 제조방법{Electrical device having large-scale graphene layer and preparing method thereof}
본 발명은 대면적 그래핀 층을 포함하는 전자 장치 및 이의 제조방법에 관한 것이다.
그래핀(graphene)은 탄소원자가 허니콤 형태의 육방정 격자로 배열된 2차원적인 시트상 물질이다. 그래핀은 흑연과 같은 탄소질 재료를 이루는 기본 블록이기도 하다.
그래핀은 뛰어난 특성 때문에 전자 장치 등의 분야에서 커다란 관심을 끌고 있다. 그 중에서도, 그래핀은 높은 캐리어 이동도(mobility) 및 우수한 전류 운반 능력(current carrying capability) 때문에 규소를 대체 또는 보완할 수 있는 잠재능력을 갖고 있으며 또한 상호 연결 배선(interconnection)을 위한 대안이 될 수 있다.
비록 몇몇 연구 그룹들이 접착 테이프를 사용하여 흑연 플레이크를 기계적으로 박리(mechanical exfoliation)함으로써 일층 이상의 그래핀층을 얻었지만, 반도체 기판 또는 절연 기판 상에서 성장된 대면적(밀리미터 또는 센티미터 범위의 횡 방향 치수(lateral dimension)) 그래핀이 산업적인 응용을 위하여 요구되고 있다.
반도체 기판 또는 절연 기판 상에서 그래핀을 성장시키는 몇몇 방법이 알려져 있다. 그 중 하나의 방법은 SiC 단결정을 충분히 고온으로 가열하여 Si 원자를 표면으로부터 증발시킴으로써 일층 이상의 그래핀층을 남기는 방법이다[C. Berger et al., J. Phys. Chem. B, Vol. 108, p19912 (2004)]. 이 방법은 에피택셜 성장(epitaxial growth)이라기 보다는 실제로는 열분해법이다. 이에 의하여 얻어진 그래핀의 그레인 사이즈는 아직까지는 기계적 박리에 의하여 얻어진 그래핀보다 훨씬 작기 때문에 이 방법은 아직 대면적 그래핀을 성장시키는 용도로는 적합하지 않다.
L.N. Pfeiffer는 미국 공개 특허 공보 2007/0187694 A1에서 그래핀의 에피택셜 성장 방법을 개략적으로 개시하였다. 바람직한 일 구현예로서, 이 기술은 그래핀 성장을 위한 플랫폼으로서 흑연 기판상의 육방정 붕소 질화물(hexagonal BN)를 제안한다. 그러나, 이 기술은 아직 실현되지 않았으며 흑연 기판상에 붕소 질화물을 에피택셜 성장시키는 단계가 전체 공정을 복잡하게 한다.
따라서, 산업적 요구를 만족시킬 수 있도록 대면적 그래핀 층을 포함하는 전자 장치 및 대면적 그래핀 층을 포함하는 전자 장치의 효율적인 제조 방법이 여전히 요구된다.
따라서 본 발명의 목적은 대면적 그래핀 층을 포함하는 전자 장치를 제공하는 것이다.
본 발명의 다른 목적은 대면적 그래핀 층을 포함하는 전자 장치의 효율적인 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 일 측면은
사파이어 기판; 및
상기 사파이어 기판상에 형성된 에피택셜 성장된 일 층 이상의 그래핀 층을 포함하는 전자 소자을 제공한다.
일 구현예에서, 상기 일 층 이상의 그래핀 층은 측면 치수(lateral dimensions)가 약 1 mm 이상인 단결정으로 이루어질 수 있다. 다른 구현예에서, 상기 사파이어 기판과 상기 그래핀 층의 사이에 형성된 절연층이 더 포함될 수 있다. 상기 그래핀 층의 상부에는 절연층이 더 구비될 수 있다.
상기 목적을 달성하기 위하여 본 발명의 다른 측면은
사파이어 기판; 상기 사파이어 기판의 일부를 노출시키면서 서로 간격을 두고 분리형성된 도전성층 패턴들; 및 상기 사파이어 기판상에서 상기 도전성층 패턴들을 연결하는 그래핀층;을 포함하는 전자 장치를 제공한다.
상기 목적을 달성하기 위하여 본 발명의 다른 측면은
전계 효과 트랜지스터로서, 사파이어 기판; 상기 사파이어 기판 상에 형성된 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역을 서로 연결하는 채널 영역; 및 상기 채널 영역에 전압을 인가하여 상기 소스 영역과 상기 드레인 영역 사이의 전류 흐름을 제어하는 게이트 영역을 포함하고, 상기 소스 영역, 드레인 영역 및 채널 영역은 에피택셜 성장된 일 층 이상의 그래핀 층내에 형성되어 있는 전계 효과 트랜지스터를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명의 다른 측면은
(a) 사파이어 기판을 제공하는 단계;
(b) 상기 사파이어 기판 상에 증발된 탄소 원자를 퇴적시킴으로써 일 층 이상의 그래핀 층을 에피택셜 성장시키는 단계를 포함하는 전자 소자의 제조방법을 제공한다.
일 구현예에서, 상기 일 층 이상의 그래핀 층은 MBE 또는 CVD 방법에 의하여 측면 치수(lateral dimensions)가 약 1 mm 이상인 단결정으로 형성될 수 있다. 다른 구현예에서, 상기 (a) 단계 및 상기 (b) 단계의 사이에, 상기 사파이어 기판상에 절연층을 더 형성할 수 있다. 상기 절연층은 단결정 육방정 질화물을 포함할 수 있다.
본 발명에서 개시되는 그래핀 층의 에피택셜 성장 방법을 이용하면 대면적 그래핀 층을 포함하는 전자 장치를 간단하고 경제적으로 얻을 수 있다. 특히 본 발명에서는 그래핀 층을 성장시키는 데 있어서 상기한 Berger 기술에서와 같이 고온 열분해 또는 Pfeiffer 기술에서와 같이 붕소 질화물 중간층을 필요로 하지 않는다. 질화물 반도체 산업의 확장 때문에, 고품질 및 직경 6인치 이상의 대형 사이즈 사파이어 기판은 Berger 기술에서 사용된 SiC 기판 및 Pfeiffer 기술에서 사용된 고배향된 흑연보다 훨씬 낮은 가격으로 입수가능하다.
이하 첨부도면을 참조하면서 본 발명의 구체적인 구현예들을 더욱 상세하게 설명한다.
도 1은 본 발명의 일 구현예에 따른 전자 장치(10)의 모식적인 단면도이다.
도 1을 참조하면, 전자 장치(10)은 사파이어 단결정 기판(11)상에 형성된 적어도 일 층의 그래핀 층(12)을 포함한다. 그래핀 층(11)은 대면적 단결정 그래핀으로 이루어진 것이다. 이 대면적 단결정 그래핀의 측면 치수(lateral dimensions)는 약 1 mm 이상 약 10 cm일 수 있으며, 기판의 크기에 의해 제한받을 뿐 본 발명의 내용에 의해 제한받지 않는다. 이와 같은 측면 치수는 상기한 미국 공개 특허 공보 2007/0187694 A1에 개시된 에피택셜 성장 방법을 이용하는 경우의 수 ㎛ 수준의 그래핀의 통상적인 측면 치수인 보다 훨씬 큰 것이다.
그래핀 층(12)의 상부에는 절연층(미도시)가 더 형성될 수 있다. 단결정 그래핀의 측면 치수는 1 mm를 의미한다. 그래핀 층(12)의 상부에는 절연층(미도시)가 더 형성될 수 있다.
이와 같은 대면적 그래핀 층(12)을 구비한 전자 장치(10)는 다음과 같이 형성될 수 있다.
우선, 사파이어 기판(11)을 준비한다. 이어서 사파이어 기판(11) 상에 증발된 탄소 원자를 퇴적시킴으로써 일 층 이상의 그래핀 층(12)을 에피택셜 성장시킨다. 사파이어 기판(11)은 공급업자로부터 입수한 그대로 사용되거나, 또는 적당한 분위기하에서 충분한 시간동안 충분히 고온에서 어닐링하여 더 평평하거나 및/또는 더 깨끗한 표면을 갖도록 하여 사용될 수 있다. 티타늄과 같은 금속으로 뒷면이 코팅된 사파이어 기판이 전 웨이퍼를 통하여 균일한 온도를 유지하기 위하여 사용될 수 있다. 그래핀 층(12)을 성장시키기 전에, 화학적 에칭 및/또는 세정 단계 및 이에 이은 성장 챔버내에서 예비 가열을 실시할 수 있다.
그래핀 성장은 임의의 형태의 초고진공 또는 고진공 고진공 챔버에서 이루어질 수 있다. 도 2는 본 발명의 일 구현예에 따라 사파이어 기판(11)상에 그래핀 층(12)을 성장시키는데 사용될 수 있는 전형적인 장치의 모식도를 나타낸다.
도 2를 참조하면, 사파이어 기판(21)이 금속 홀더(22)상에 놓여 있으며 금속 마스크(23)에 의하여 덮여 있다. 금속 마스크(23)는 스크루(24)에 의하여 금속 홀더(22)에 고정되어 있다. 금속 홀더(22)는 샘플 조작기(25)내에 도입되어 있다. 샘플 조작기(25)는 필요에 따라 사파이어 기판 온도를 증가시킬 수 있다. 전형적인 방법은 가열된 필라멘트를 이용하는 복사 방식에 의한 히터(26)에 의해 금속 홀더(22)의 뒷면을 약 1000 ℃ 정도로 가열하는 것이다. 약 1000 ℃ 이상의 초고온이 필요한 경우에는, 전자빔을 충돌시키는 방법이 사용될 수 있다. 더 균일한 고품질의 그래핀 층을 성장시키기 위해서 샘플 조작기(25)는 그래핀 성장 동안에 회전될 수 있다.
그래핀 층(12)은 분자 빔 에피택시(MBE), 화학기상증착(CVD), 또는 임의의 다른 공지 기술에 의하여 증착될 수 있다. 아단층(sub-monolayer) 두께 제어의 능력 때문에 처음에는 MBE가 바람직한 방법이다. 일단 성장 과정 메커니즘이 이해되면, 더 빠르고 더 값싼 CVD 방법이 대량 생산을 위하여 사용될 수 있다. 저압 CVD방법이 다른 형태의 CVD 방법에 비하여 그래핀 층 두께를 조절하는데 유리하다.
그래핀 MBE를 위해서 표준 Knudsen 셀 타입 소스(27)가 사용될 수 있다. 이는 탄소(272)를 포함하는 도가니(271) 및 상기 도가니 둘레의 가열용 히터(273)로 이루어져 있다. 또는, 탄소(272)는 전자 빔에 의하여도 가열될 수 있다. 더 단순하고 더 깨끗한 방법은 탄소 승화 소스(28)(예를 들면, Dr. Eberl MBE-Komponenten GmbH의 SUKO 모델)을 사용하는 것이다. 탄소는 흑연 쉴딩에 의하여 둘러싸인 고순도 흑연 필라멘트(281)를 가열함으로써 공급될 수 있다.
다른 셀이 도핑 목적으로 상기 챔버내에 설치될 수 있다. 붕소, 알루미늄, 갈륨, 인듐은 p형 도핑을 위한 적합한 도판트이다. 질소, 인, 비소, 안티몬은 n형 도핑을 위한 적당한 도판트이다. 이러한 도판트와 탄소의 공동 증발(co-evaporation)이 바람직한 방법이다.
그래핀 에피택시는 그래핀과 사파이어 기판(11)사이의 결정학적 적합성(crystallographic compatibility) 때문에 용이하게 달성될 수 있다.
즉, 사파이어 기판(11)은 알파-Al2O3로 이루어진 것으로서 사파이어는 그래핀 격자상수의 2.455 Å의 약 2배에 해당하는 4.754 Å의 평면내의 격자상수(in- plane lattice constant)를 갖는 육방정 격자(hexagonal crystal lattice)를 갖는다. 따라서, 사파이어는 그래핀의 약 2배의 격자상수를 가지면서도 그래핀과 거의 같은 결정 대칭성을 갖는 아주 적합한 격자 매칭된(lattice-matched) 기판이다. 사파이어의 전기 절연성은 그래핀 층을 전기적으로 분리(electrical isolation)시켜야 하는 요구를 만족시킨다. 사파이어 기판(11)은 산화물 탈착을 위한 인 시튜 고온 어닐링을 필요로 하지 않기 때문에, 기판 온도 범위에 대한 시스템 요구를 완화시킬 수 있다.
도 3은 각각 사파이어 기판(11)의 (0001) 평면(31) 및 일 층의 그래핀(32)의 결정학적 구조를 나타낸다.
도 3에서 알 수 있듯이, 사파이어의 격자 상수(4.754 Å)가 그래핀의 격자 상수(2.455 Å)의 약 2배이기 때문에, 사파이어 기판(11)상에서 그래핀 층(12)이 효율적으로 대면적으로 에피택셜 성장을 할 수 있다. 사파이어 기판(11)과 그래핀 층(12)의 격자 부정합(lattice mismatch)은 3.3 % 미만이다. 따라서, 사파이어 기판(11)과 그래핀 층(12)의 사이에서 2×2 배 에피택시(2×2 commensurate epitaxy)가 일어날 수 있다. 사파이어 기판(12)의 (0001) 평면 또는 다른 사파이어 평면 상에서의 다른 배열이 또한 가능하다. 성장된 그래핀 층(12)은 인-시튜적 또는 엑스-시튜적으로 어닐링되어 그레인 사이즈가 증가될 수 있다. 이에 의하여 그래핀 층(12)의 캐리어 이동도 및 기타 성능이 향상될 수 있다.
상기한 바와 같이, 본 발명에서의 그래핀 층 형성 방법은 실제로 성장 방법이어서 그래핀 층(12) 두께는 사파이어 기판(11) 상으로의 총 탄소 플럭스(total carbon flux)의 양으로 조절될 수 있으며, 이러한 점은 그래핀 층 두께가 잘 조절되지 않는 상기한 Berger 등의 열분해법과 극명하게 대조된다.
상기 사파이어 기판(11)상에서 그래핀 층(12)을 에피택셜 성장시킨 다음, 이 그래핀 층(12)위에 다시 사파이어 및 질화물 반도체를 포함하는 다른 재료를 에피택셜 성장시킬 수 있다. 이러한 방식으로, 응용분야에 따라서 최적 성능을 발휘할 수 있도록 그래핀 특성이 조절될 수 있다. 또한, 이러한 그래핀 에피택시 기술을 사파이어와 결정학적으로 에피택셜한 전술한 재료와 조합하여 이용하면, 그래핀 초격자(superlattice) 및 적어도 일 층의 그래핀을 포함하는 다중층(multilayer) 구조물을 효율적으로 형성할 수 있다. 동일한 사파이어 기판상에서의 그래핀과 질화물 반도체의 성장은 그래핀과 질화물 반도체의 통합을 용이하게 하며, 이에 의하여 그래핀의 상업적 응용을 촉진할 수 있다.
상기한 설명에서 알 수 있듯이, 본 발명에서 개시된 사파이어 기판을 이용하는 그래핀 층의 성장 방법은 그래핀 층을 에피택셜 성장시키기 위하여 미국 공개 특허 공보 2007/0187694 A1에서 사용되고 있는 붕소 질화물과 같은 중간층을 필요로 하지 않는다. 그러나 본 발명에서 개시되는 그래핀 층의 성장 방법은 사파이어 기판상에 에피택셜하게 성장된 붕소 질화물을 중간층으로서 사용하는 것을 배제하지 않는다. 왜냐하면, 붕소 질화물도 그래핀 층과 결정학적 적합성이 우수하기 때문이다.
도 4는 본 발명의 다른 구현예에 따른 전자 장치(50)의 모식적인 단면도이다.
도 4를 참조하면, 전자 장치(50)은 사파이어 단결정 기판(51)상에 절연층(52) 및 적어도 일 층의 그래핀 층(53)을 포함한다. 그래핀 층(52)은 상기한 본 발명에서 개시된 방법으로 형성된 대면적 단결정 그래핀으로 이루어진 것이다. 상기 절연층은 단결정 육방정 붕소 질화물과 같은 단결정 육방정 질화물일 수 있다. 그래핀 층(53)의 상부에는 절연층(미도시)가 더 형성될 수 있다. 이 절연층도 단결정 육방정 붕소 질화물과 같은 단결정 육방정 질화물로 이루어질 수 있다.
도 1 및 도 4에 도시된 본 발명의 구현예들에 따라 전자 소자에서 그래핀 층(12, 53)은 본 기술분야에서 잘 알여진 통상적인 방법을 이용하여 소정의 패턴으로 패터닝될 수 있다. 이에 의하여, 소망하는 구조를 형성할 수 있다.
도 5는 그래핀 층의 간단한 시험 구조의 평면도를 나타낸다.
도 5를 참조하면, 금속 마스크를 이용하여 성장된 그래핀(41) 필름은 십자가 형상을 취할 수 있다. 통상적인 리소그래피 기술을 사용하여 게이트 구조(42)를 그래핀 층의 상부에 증착할 수 있다. 다양한 게이트 전압하에서 van der Pauw 방법을 사용하는 전기 특성 조사방법을 사용하여 그래핀 층941)의 캐리어 밀도 및 캐리어 이동도를 측정할 수 있다.
도 6은 본 발명의 다른 구현예에 따른 전계 효과 트랜지스터(60)의 모식적인 단면도이다.
도 6을 참조하면, 전계 효과 트랜지스터(60)는 사파이어 기판(62), 사파이어 기판(62) 상에 형성된 소스 영역(s), 드레인 영역(d), 및 상기 소스 영역과 상기 드레인 영역을 서로 연결하는 채널 영역(c)을 구비한다. 이 소스 영역(s), 드레인 영역(d) 및 채널 영역(c)은 상기한 본 발명에 따른 그래핀 층 성장 방법에 의하여 형성된 에피택셜 성장된 일 층 이상의 그래핀 층(63)내의 별도의 영역에 형성된다. 소스 영역(s), 드레인 영역(d) 및 채널 영역(c)은 본 기술분야에서 잘 알려진 불순물 이온의 선택적인 주입 및 주입량 조절에 의하여 형성될 수 있다. 모식적으로 도시한 소스 및 드레인 전극 Vs 및 Vd는 각각 소스 영역(s) 및 드레인 영역(d)과 전기적으로 접촉한다. 채널 영역(c)의 저항 및 전도도는 게이트 영역(66)에 의하여 제어된다. 게이트 영역(66)은 채널 영역(c) 상에 적층된 패턴닝된 게이트 절연체(64) 및 이 위에 적층된 게이트 전극(65)을 포함한다. 사파이어 기판(62)의 하부에는 공통 전극(61)이 형성되어 있다.
작동시, 적당한 전압 Vs 및 Vd가 각각 소스 영역(s) 및 드레인 영역(d)에 인가되면, 게이트 전압 Vg에 따라 소스 영역(s)으로부터 드레인 영역(d)으로 또는 이와 반대 방향으로 전류가 흐르거나 차단된다. 게이트 전압 Vg이 충분히 증가하여 채널 영역(c)을 공핍시켜서 전자 수송을 감소시키면, 채널 저항이 증가하고 전류는 감소한다. 게이트 전압이 Vg이 저하되면 반대현상이 일어난다.
도 7은 본 발명의 또 다른 구현예에 따른 전자 방치(80)의 모식적인 단면도이다.
도 7을 참조하면, 전자 방치(80)는 사파이어 기판(81), 사파이어 기판(81)의 일부를 노출시키면서 서로 간격을 두고 분리형성된 도전성층 패턴들(82) 및 사파이어 기판(81)상에서 도전성층 패턴들(82)을 상호연결하는 그래핀층 패턴(83)을 구비한다.
이 전자 장치(80)은 다음과 같은 방법으로 제작될 수 있다. 사파이어 기판(81) 상에 도전성층을 증착하여 형성한 후 이를 통상의 방법으로 패터닝하여 사파이어 기판(81)의 일부를 노출시키면서 서로 간격을 두고 분리형성된 도전성층 패턴들(82)을 형성한다. 다시 도전성층 패턴들(82)이 형성된 사파이어 기판(81) 전면에 상기한 방법으로 그래핀 층을 에피택셜 성장시킨 후 이를 패터닝함으로써 도전성층 패턴들(82)을 상호연결하는 그래핀층 패턴(83)을 형성한다. 도전성층 패턴들(82) 및 그래핀층 패턴(83)은 증착후 선택적인 식각을 통하여 이루어질 수 있다. 이러한 기술은 본 기술분야에서 통상적으로 수행되는 방법에 의하여 실행될 수 있는 데, 예를 들면 증착후 에칭, 마스크를 통한 증착, 포토레지스트 구조물상에 증착후 리프트 오프(lift-off) 등을 들 수 있다.
도 1은 본 발명의 일 구현예에 따른 전자 장치(10)의 모식적인 단면도이다.
도 2는 본 발명의 일 구현예에 따라 사파이어 기판(11)상에 그래핀 층(12)을 성장시키는데 사용될 수 있는 전형적인 장치의 모식도를 나타낸다.
도 3은 각각 사파이어 기판(11)의 (0001) 평면(31) 및 일 층의 그래핀(32)의 결정학적 구조를 나타낸다.
도 4는 본 발명의 다른 구현예에 따른 전자 장치(50)의 모식적인 단면도이다.
도 5는 그래핀 층의 간단한 시험 구조의 평면도를 나타낸다.
도 6은 본 발명의 다른 구현예에 따른 전계 효과 트랜지스터(60)의 모식적인 단면도이다.
도 7은 본 발명의 또 다른 구현예에 따른 전자 방치(80)의 모식적인 단면도이다.

Claims (17)

  1. 사파이어 기판; 및
    상기 사파이어 기판상에 형성된 에피택셜 성장된 일 층 이상의 그래핀 층을 포함하는 전자 소자.
  2. 제1항에 있어서, 상기 일 층 이상의 그래핀 층은 측면 치수(lateral dimensions)가 약 1 mm 이상인 단결정으로 이루어진 것을 특징으로 하는 전자 소자.
  3. 제1항에 있어서, 상기 사파이어 기판과 상기 그래핀 층의 사이에 형성된 절연층을 더 포함하는 것을 특징으로 하는 전자 소자.
  4. 제3항에 있어서, 상기 절연층은 단결정 육방정 질화물을 포함하는 것을 특징으로 하는 전자 소자.
  5. 제3항에 있어서, 상기 그래핀 층의 상부에 다층 단결정 절연층을 더 포함하는 것을 특징으로 하는 전자 소자.
  6. 제5항에 있어서, 상기 절연층은 단결정 육방정 질화물을 포함하는 것을 특징 으로 하는 전자 소자.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 그래핀층은 미리 결정된 패턴을 갖는 것을 특징으로 하는 전자 소자.
  8. 사파이어 기판;
    상기 사파이어 기판의 일부를 노출시키면서 서로 간격을 두고 분리형성된 도전성층 패턴들; 및
    상기 사파이어 기판상에서 상기 도전성층 패턴들을 연결하는 그래핀층;을 포함하는 전자 장치.
  9. 전계 효과 트랜지스터로서,
    사파이어 기판;
    상기 사파이어 기판 상에 형성된 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역을 서로 연결하는 채널 영역;
    상기 채널 영역에 전압을 인가하여 상기 소스 영역과 상기 드레인 영역 사이의 전류 흐름을 제어하는 게이트 영역을 포함하고,
    상기 소스 영역, 드레인 영역 및 채널 영역은 에피택셜 성장된 일 층 이상의 그래핀 층내에 형성되어 있는 전계 효과 트랜지스터.
  10. (a) 사파이어 기판을 제공하는 단계;
    (b) 상기 사파이어 기판 상에 증발된 탄소 원자를 퇴적시킴으로써 일 층 이상의 그래핀 층을 에피택셜 성장시키는 단계를 포함하는 전자 소자의 제조방법.
  11. 제10항에 있어서, 상기 그래핀 층은 측면 치수(lateral dimensions)가 약 1 mm 이상인 단결정으로 형성되는 것을 특징으로 하는 전자 소자의 제조방법.
  12. 제10항에 있어서, 상기 일 층 이상의 그래핀 층은 MBE 또는 CVD 방법에 의하여 형성되는 것을 특징으로 하는 전자 소자의 제조방법.
  13. 제10항에 있어서, 상기 (a) 단계 및 상기 (b) 단계의 사이에, 상기 사파이어 기판상에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전자 소자의 제조방법.
  14. 제13항에 있어서, 상기 절연층은 단결정 육방정 질화물을 포함하는 것을 특징으로 하는 전자 소자의 제조방법.
  15. 제13항에 있어서, 상기 그래핀 층의 상부에 다층 단결정 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전자 소자의 제조방법.
  16. 제15항에 있어서, 상기 절연층은 단결정 육방정 질화물을 포함하는 것을 특징으로 하는 전자 소자의 제조방법.
  17. 제10항에 있어서, 상기 (a) 및 (b) 단계에 의하여, 사파이어 기판; 및 상기 사파이어 기판상에 형성된 에피택셜 성장된 일 층 이상의 그래핀 층을 포함하는 구조물을 형성한 후,
    (c) 상기 그래핀 층의 미리 결정된 제1 및 제2 영역내에 불순물 이온을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계;
    (d) 상기 소스 영역과 상기 드레인 영역 사이의 상기 그래핀 층 내에 상기 두 영역을 연결하는 채널 영역을 형성하는 단계; 및
    (e) 상기 채널 영역에 전압을 인가하여 상기 소스 영역과 상기 드레인 영역 사이의 전류 흐름을 제어하는 게이트 영역을 형성하는 단계를 포함하는 전자 소자의 제조방법.
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