KR20100052859A - 반도체 메모리 장치 및 이를 위한 파워 업 회로 - Google Patents

Abstract

본 발명에 의한 파워 업 회로는 파워 업 신호 생성부로부터 출력되는 파워 업 신호의 레벨을 감지하여, 파워 업 신호의 레벨을 제어하는 커플링 방지부를 포함한다.

파워업, 리셋

Description

반도체 메모리 장치 및 이를 위한 파워 업 회로{Semiconductor Memory Apparatus and Power up Circuit Therefor}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 파워 업 회로에 관한 것이다.

반도체 장치에는 다양한 형태의 로직들과 안정적인 소자 동작을 보증하기 위한 내부 전원 발생 블럭이 존재한다. 이 로직들은 소자에 전원이 공급되어 본격적으로 동작하기 이전에 특정한 값으로 초기화되어 있어야 한다.

또한, 내부전원의 경우, 소자 내부 로직의 전원 단자에 바이어스를 공급하게 되는데, 이들 내부전원이 전원전압(VDD) 인가시 적정한 전압 레벨을 갖지 못하면 래치업(latch-up)과 같은 문제가 발생되어 소자의 신뢰성을 보장하기 어렵다. 이처럼, 소자 내부 로직의 초기화와 내부전원의 불안정에 의한 래치업을 방지하기 위하여 반도체 메모리 장치는 파워업 회로를 구비하고 있다.

파워업 회로는 반도체 메모리 장치의 초기화 동작시 외부로부터 전원전압이 인가되는 순간, 내부 로직들이 곧바로 전원전압의 레벨에 응답하여 동작하지 않고 전원전압의 레벨이 임계 레벨 이상으로 상승한 시점 이후에 동작하도록 한다.

파워업 회로의 출력신호인 파워업 신호는 외부로부터 인가된 전원전압의 레벨 상승을 감지하여 전원전압이 임계 레벨보다 낮은 구간에서는 논리레벨 로우 상태를 유지하다가 전원전압이 임계 레벨 이상으로 안정화되면 논리레벨 하이로 천이된다.

통상적으로, 전원전압이 인가된 후 파워업 신호가 논리레벨 로우 상태일때 소자 내부 로직에 포함된 래치들이 예정된 값으로 초기화되며, 내부전원 발생 블럭의 초기화 또한 이때 수행된다.

한편, 파워업 신호가 천이하는 전원전압의 임계 레벨은 모든 로직들이 정상적인 스위칭 동작을 수행하기 위한 전압 레벨로서, MOS 트랜지스터의 문턱전압보다 조금 더 마진을 가지도록 설계한다. 즉, 파워업 트리거 레벨을 MOS 트랜지스터의 문턱전압 정도로 설정하면 일반적인 디지털 로직의 경우에는 초기화 문제가 없지만, 아날로그 회로로 구성된 내부전원 회로(예컨대, 승압전원(VPP) 발생기)의 경우에는 동작 효율이 떨어져 파워업 트리거 이후 래치업을 유발할 수 있다.

이러한 이유로 파워업 트리거 레벨은 아날로그 회로들이 안정적인 값을 생성할 수 있도록 MOS 트랜지스터의 문턱전압보다 일정 정도 더 마진을 가지도록 한다.

도 1은 일반적인 반도체 메모리 장치의 구성도이다.

도 1을 참조하면, 외부 접지 전원(VSS)과 외부 공급 전원(VDD)을 공급 받아 동작하는 파워업 회로(10)는 외부 공급 전원(VDD)이 일정 레벨 이상이 되면 파워업 신호를 로우 레벨에서 하이 레벨로 천이시킨다. 아울러, 파워업 레벨이 로우 레벨일 때 내부 회로(20,30)는 초기화 된다.

이후 파워업 레벨이 로우 레벨에서 하이 레벨로 천이함에 따라 내부 회로(20,30)가 동작을 개시하게 된다.

도 2은 일반적인 파워업 회로를 나타낸 도면이다.

도 2를 참조하면, 일반적인 파워업 회로(10)는, 전원전압(VDD)의 레벨 변화에 대응하는 바이어스 전압(A)을 제공하기 위한 전원전압 레벨 팔로워부(40)와, 바이어스 전압(A)에 응답하여 전원전압(VDD)의 임계 레벨로의 변화를 감지하기 위한 전원전압 감지부(50)를 포함한다.

여기서, 전원전압 레벨 팔로워부(40)는 전압 분배기로 구성할 수 있으며, 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬 연결되는 저항소자 R1, R2로 구현된다.

또한, 전원전압 감지부(50)는 전원전압단(VDD)과 감지노드(DET) 사이에 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(P1)와, 접지전압단(VSS)과 감지 노드(DET) 사이에 접속되며 바이어스 전압(A)을 게이트 입력으로 하는 NMOS 트랜지스터(N1)와, 감지 노드(DET)로 출력된 신호를 반전시키기 위한 인버터(INV1)로 구현된다.

전원전압 레벨 팔로워부(40)의 출력신호인 바이어스 전압(A)은 하기의 수학식 1에 따라 변화하게 된다.

수학식 1

A = (R2/(R1+R2))×VDD

즉, 전원전압(VDD) 레벨이 증감함에 따라 바이어스 전압(A)이 NMOS 트랜진스 터(N1)의 문턱전압 이상으로 증하가게 되면 NMOS 트랜지스터(N1)가 턴온되어 로드로 작용하는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)에 흐르는 전류량의 변화에 따라 감지 노드(DET)의 레벨이 변화하게 된다.

여기서, 감지 노드(DET)의 전위는 초기에 NMOS 트랜지스터(N1)가 턴오프되어 있기 때문에 전원전압(VDD)을 따라 증가한다. 한편, 바이어스 전압(A)이 증가할수록 NMOS 트랜진스터(N1)의 전류 구동력이 증가하면서 전원전압(VDD)이 특정 레벨 이상이 되면 감지 노드(DET)의 전위가 로우로 천이하게 되는데, 이 과정에서 감지 노드(DET)의 전압 감지 신호 레벨이 인버터(INV1)의 로직 문턱값을 넘어서게 되면 비로소 인버터(INV1)의 출력신호인 파워업 신호(PWRUP)가 하이 레벨로 천이하게 된다.

파워업 신호는 도 1에 도시된 바와같이, 다양한 내부회로(20,30)에 모두 공급 되어진다.

반도체 메모리 장치는 실제로 수많은 내부 회로로 구성되어 있으며 여기서는 설명의 편의상 제 1, 제 2 내부 회로만을 도시하였다. 즉, 파워업 신호는 반도체 메모리 장치 칩 전체에 라우팅되는 신호이다.

외부 공급 전원(VDD)이 설계 목표치에 이르기까지 반도체 메모리 장치는 어떠한 동작도 수행하지 않으며 파워업 신호는 설계 의도대로 외부 공급 전원(VDD)이 바이어스 전압(A)이라는 설계치에 도달하면 하이 레벨로 천이하게 된다.

그리고 파워 업 신호가 하이 레벨이 되면 반도체 메모리 장치는 동작을 개시한다. 그런데 액티브, 쓰기, 읽기 등의 고속 동작 모드에서 외부 공급 전원(VDD)의 레벨이 급격히 강하하여 파워 업 신호가 다시 로우 레벨로 천이하게 된다.

이에 따라 내부 회로가 초기화되어 반도체 메모리 장치가 오동작하게 되는 문제가 있다. 아울러 외부 공급 전원(VDD)이 커플링에 의해 급격히 상승하는 경우 내부 회로에 강한 전압이 인가되어 내부 회로에 불량이 발생하는 문제가 있다.

반도체 메모리 장치는 점점 더 고집적화 되고 있으며, 외부 공급 전원(VDD) 또한 저전압화 되고 있는 추세이다. 이 경우 외부 공급 전원은 낮아지는 반면 구동 전류량은 증가하여 파워 업 회로의 리셋 문제는 더욱 심화된다.

따라서, 본 발명의 목적은 파워업 신호의 레벨을 일정하게 유지 할 수 있는 반도체 메모리 장치 및 이를 위한 파워 업 회로를 제공하는 데 있다.

상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치 및 이를 위한 파워 업 회로는 파워 업 신호 생성부로부터 출력되는 파워 업 신호의 레벨을 감지하여, 상기 파워 업 신호의 레벨을 제어하는 커플링 방지부를 포함한다.

본 발명에 의하면, 외부 공급 전원의 레벨에 따라 충전 또는 방전 동작을 수행하는 커플링 방지부에 의해 파워업 신호의 변동량을 최소화하여 반도체 메모리 장치의 오동작을 차단할 수 있다.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.

도 3은 본 발명의 실시예에 의한 파워 업 회로 블록도이다.

도 3을 참조하면, 본 발명의 파워 업 회로(300)는 파워 업 신호 생성부(100) 및 커플링 방지부(200)를 포함한다. 파워 업 신호 생성부(100)는 외부 접지 전원(VSS)과 외부 공급 전원(VDD)을 입력 받아 파워업 신호(Power up Signal)를 생성한다. 아울러 커플링 방지부(200)는 파워 업 신호 생성부(100)의 출력 노드(N)와 접지 단자(VSS) 간에 접속되어 외부 공급 전원(VDD)의 레벨 변동과 무관하게 파워 업 신호(Power up Signal)의 레벨을 일정하게 유지 시킨다.

아울러, 파워 업 신호(Power up Signal)는 반도체 메모리 장치의 다양한 내부 회로로 공급된다.

도 4는 도 3에 도시한 커플링 방지부의 상세 회로도이다.

도 4에 도시한 것과 같이, 커플링 방지부(200)는 파워 업 신호에 따라 방전 또는 충전 동작을 수행하는 디커플링 캐패시터로 구성할 수 있다. 파워 업 회로(300)의 초기화시 디커플링 캐패시터에는 전하가 충전된다. 이후, 외부 공급 전원(VDD)이 설계 목표치에 다달아 파워 업 신호가 하이레벨이 되어 내부 회로들은 동작을 개시한다.

그런데 전류 소모가 많은 고속 동작시 외부 공급 전원(VDD) 레벨이 급격히 강하하게 되면 파워 업 신호가 로우 레벨로 천이하게 된다. 그러나 본 발명에서는 외부 공급 전원(VDD)의 레벨이 강하하는 경우 디커플링 캐패시터가 방전 동작을 수행하게 되어 파워 업 신호의 레벨을 일정하게 유지시킨다.

아울러 노이즈 등에 의해 외부 공급 전원(VDD)이 상승하는 경우에는 디커플링 캐패시터에 전하가 충전되어, 이 경우에도 파워 업 신호의 레벨 변화를 방지 할 수 있다.

도 5는 파워업 신호의 레벨 변화를 설명하기 위한 그래프이다.

도 5에 도시된 바와같이, 기존의 파워 업 회로는 바이어스 전압(A)이 목표치 만큼 상승하면 하이 레벨로 출력된다. 이후, 고속 동작 모드, 예를들면 액티브 동 작이 개시되면 커플링에 의해 외부 공급 전원(VDD)이 낮아지게 된다.

그러나, 본 발명에 의한 파워 업 회로는 외부 공급 전원(VDD)의 강하에 따라 디커플링 캐패시터가 방전 동작을 하므로, 파워 업 신호의 전압 레벨은 노이즈에 충분히 커플링 되어지지 않고, 완만한 기울기를 가지고 적게 하강한다.

또한, 커플링에 의해서 외부 공급 전원(VDD)이 높아지는 경우, 디커플링 캐패시터에 전하가 충전되어 파워 업 신호의 전압 레벨은 노이즈에 충분히 커플링되어지지 않고, 완만한 기울기를 가지고 적게 상승한다.

이와 같이 디커플링 캐패시터의 충전, 방전 동작에 의해 파워업 신호의 변동량을 최소화하여, 반도체 메모리 장치가 오동작하지 않게 된다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

도 1은 일반적인 반도체 메모리 장치의 구성도,

도 2은 일반적인 파워 업 회로를 나타낸 도면,

도 3은 본 발명의 실시예에 의한 파워 업 회로 블록도,

도 4는 도 3에 도시한 커플링 방지부의 상세 회로도, 및

도 5는 파워 업 신호의 레벨 변화를 설명하기 위한 그래프이다.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 파워 업 신호 생성부 200 : 커플링 방지부

300 : 파워 업 회로 DET : 감지 노드

Claims (4)

1. 파워 업 신호 생성부로부터 출력되는 파워 업 신호의 레벨을 감지하여, 상기 파워 업 신호의 레벨을 제어하는 커플링 방지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 회로.
2. 제 1 항에 있어서,

   상기 커플링 방지부는,

   상기 파워 업 신호 생성부의 출력 노드 및 접지 단자 간에 접속되는, 적어도 하나의 캐패시터를 구비하는 반도체 메모리 장치의 파워 업 회로.
3. 외부 공급 전원에 응답하여 파워 업 신호를 출력하는 파워 업 회로; 및

   상기 파워 업 신호에 응답하여 구동되는 복수의 내부회로;를 포함하며,

   상기 파워 업 회로는 상기 파워 업 신호에 응답하여, 상기 파워 업 신호의 레벨을 제어하는 커플링 방지부를 포함하는 것을 특징으로하는 반도체 메모리 장치.
4. 제 3 항에 있어서,

   상기 커플링 방지부는,

   상기 파워 업 신호 출력 노드 및 접지 단자 간에 접속되는, 적어도 하나의 캐패시터를 구비하는 반도체 메모리 장치.

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