KR20100047823A - 인터페이스 회로 - Google Patents

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KR20100047823A
KR20100047823A KR1020097014046A KR20097014046A KR20100047823A KR 20100047823 A KR20100047823 A KR 20100047823A KR 1020097014046 A KR1020097014046 A KR 1020097014046A KR 20097014046 A KR20097014046 A KR 20097014046A KR 20100047823 A KR20100047823 A KR 20100047823A
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겐 이치무라
히데카즈 키쿠치
야스히사 나카지마
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소니 주식회사
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Abstract

영상 신호 및 음성 신호는 소스 기기로부터 싱크 기기에 TMDS 전송된다. TMDS 전송로와는 별도로 마련된 리저브 라인 및 HPD 라인을 통하여, 이서넷(등록상표) 신호가 쌍방향 전송됨과 함께, 싱크 기기로부터 소스 기기에 SPDIF 신호가 전송된다. 이서넷(등록상표) 송수신 회로 사이에서 쌍방향 전송되는 이서넷(등록상표) 신호는, 증폭기에 의해 차동 전송되고, 증폭기에 의해 수신된다. SPDIF 송신 회로로부터의 SPDIF 신호는, 가산기에 의해 동상(同相) 전송되고, 가산기에 의해 수신되어 SPDIF 수신 회로에 공급된다.
인터페이스 회로

Description

인터페이스 회로{INTERFACE CIRCUIT}
본 발명은, 인터페이스 회로에 관한 것으로, 특히 기기 사이에서 음성 신호나 영상 신호 등의 디지털 신호를 전송하기 위한 인터페이스 회로에 관한 것이다.
근래, 음성 신호나 영상 신호 등의 디지털 신호를 취급하는 AV(Audio/Visual) 기기가 보급됨에 따라, 이들 AV 기기 사이에서 디지털 신호를 전송하기 위한 인터페이스로서 다양한 방식의 것이 제안되어 있다. 이와 같은 인터페이스로서는, 예를 들면, IEEE(Institute of Electrical and Electronics Engineers)1394 규격이나, HDMI(High-Definition Multimedia Interface) 규격(HDMI는 등록상표) 등이 널리 알려져 있다(예를 들면, 특개2007-267116호 공보(도 1) 참조).
또한, 비교적 규모가 큰 시스템에서는, 이서넷(등록상표)을 이용하여 디지털 신호를 배신하는 것도 제안되어 있다(예를 들면, 특표2003-523653호 공보(도 6A, 도 6B) 참조).
AV 기기 사이의 접속을 위해 이서넷(등록상표)을 이용한 경우, 인터넷 프로토콜(IP : Internet Protocol)에 준거한 쌍방향 통신을 행하기 위해, 소프트웨어 처리에 시간을 필요로 하고, 리얼타임성에 결여된다는 문제가 생긴다. 상기 문제를 해소하기 위해, AV 기기 사이에서 동기(同期)를 도모할 필요가 생기는데, 그를 위해서는 속도를 조정하기 위한 대량의 버퍼가 필요해진다. 또한, 송신측으로부터 타임 스탬프를 보내고, 수신측에서 기준이 되는 클록을 재생성한다는 처리가 필요하고, 지터(클록이 불안정하게 되는 것)나 신호의 지연을 초래할 우려가 있다.
본 발명은 이와 같은 상황을 감안하여 이루어진 것이고, 차동 전송되는 이서넷(등록상표) 신호의 리얼타임성을 보완하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것이고, 그 제 1의 측면은, 제 1의 신호를 차동 신호로서 전송로를 통하여 외부 기기에 송신하는 제 1의 송신부와, 제 2의 신호를 동상(同相) 신호로서 상기 전송로에 중첩하여 상기 외부 기기에 송신하는 제 2의 송신부를 구비하는, 인터페이스 회로이다. 이로써, 차동 전송되는 제 1의 신호와 동상 전송되는 제 2의 신호를 동일한 전송로에 의해 중첩하여 송신시킨다는 작용을 가져온다.
또한, 상기 제 1의 측면에 있어서, 상기 제 2의 신호는, 클록 성분을 포함하는 신호라도 좋다. 이로써, 클록 성분을 외부 기기에 송신시킨다는 작용을 가져온다. 상기 한 예로서, 상기 제 2의 신호는, 바이페이즈 마크 변조된 신호를 포함하여도 좋다.
또한, 상기 제 1의 측면에 있어서, 상기 전송로에서의 차동 신호로부터 상기 제 1의 신호를 제거하여 제 3의 신호로서 수신하는 수신부를 또한 구비하여도 좋다. 이로써, 차동 신호를 쌍방향으로 전송시킨다는 작용을 가져온다. 상기 한 예로서, 상기 제 1의 송신부 및 상기 수신부는, 인터넷 프로토콜(IP)에 준거한 쌍방향 통신을 행할 수 있다. 또한, 상기 전송로는, HDMI 케이블을 구성하는 리저브 라인 및 핫 플러그 검출 라인을 이용할 수 있다.
또한, 본 발명의 제 2의 측면은, 외부 기기로부터 전송로를 통하여 수신한 차동 신호로부터 제 1의 신호를 추출하는 제 1의 수신부와, 상기 외부 기기로부터 상기 전송로를 통하여 수신한 동상 신호로부터 제 2의 신호를 추출하는 제 2의 수신부를 구비하는, 인터페이스 회로이다. 이로써, 차동 전송되는 제 1의 신호와 동상 전송되는 제 2의 신호를 동일한 전송로에 의해 수신시킨다는 작용을 가져온다.
또한, 상기 제 2의 측면에 있어서, 상기 제 2의 신호는, 클록 성분을 포함하는 신호라도 좋다. 이로써, 클록 성분을 외부 기기로부터 수신시킨다는 작용을 가져온다. 상기 한 예로서, 상기 제 2의 신호는, 바이페이즈 마크 변조된 신호를 포함하여도 좋다.
또한, 상기 제 2의 측면에 있어서, 제 3의 신호를 차동 신호로서 상기 전송로를 통하여 상기 외부 기기에 송신하는 송신부를 또한 구비하고, 상기 제 1의 수신부는, 상기 전송로에서의 차동 신호로부터 상기 제 3의 신호를 제거하여 상기 제 1의 신호를 추출하여도 좋다. 이로써, 차동 신호를 쌍방향으로 전송시킨다는 작용을 가져온다. 상기 한 예로서, 상기 제 1의 수신부 및 상기 송신부는, 인터넷 프로토콜(IP)에 준거한 쌍방향 통신을 행할 수 있다. 또한, 상기 전송로는, HDMI 케이블을 구성하는 리저브 라인 및 핫 플러그 검출 라인을 이용할 수 있다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것이고, 그 제 1의 측면은, 제 1의 신호를 차동 신호로서 전송로를 통하여 외부 기기에 송신하는 제 1의 송신부와, 제 2의 신호를 동상 신호로서 상기 전송로에 중첩하여 상기 외부 기기에 송신하는 제 2의 송신부를 구비하는, 인터페이스 회로이다. 이로써, 차동 전송되는 제 1의 신호와 동상 전송되는 제 2의 신호를 동일한 전송로에 의해 중첩하여 송신시킨다는 작용을 가져온다.
또한, 상기 제 1의 측면에 있어서, 상기 제 2의 신호는, 클록 성분을 포함하는 신호라도 좋다. 이로써, 클록 성분을 외부 기기에 송신시킨다는 작용을 가져온다. 상기 한 예로서, 상기 제 2의 신호는, 바이페이즈 마크 변조된 신호를 포함하여도 좋다.
또한, 상기 제 1의 측면에 있어서, 상기 전송로에서의 차동 신호로부터 상기 제 1의 신호를 제거하여 제 3의 신호로서 수신하는 수신부를 또한 구비하여도 좋다. 이로써, 차동 신호를 쌍방향으로 전송시킨다는 작용을 가져온다. 상기 한 예로서, 상기 제 1의 송신부 및 상기 수신부는, 인터넷 프로토콜(IP)에 준거한 쌍방향 통신을 행할 수 있다. 또한, 상기 전송로는, HDMI 케이블을 구성하는 리저브 라인 및 핫 플러그 검출 라인을 이용할 수 있다.
또한, 본 발명의 제 2의 측면은, 외부 기기로부터 전송로를 통하여 수신한 차동 신호로부터 제 1의 신호를 추출하는 제 1의 수신부와, 상기 외부 기기로부터 상기 전송로를 통하여 수신한 동상 신호로부터 제 2의 신호를 추출하는 제 2의 수신부를 구비하는, 인터페이스 회로이다. 이로써, 차동 전송되는 제 1의 신호와 동상 전송되는 제 2의 신호를 동일한 전송로에 의해 수신시킨다는 작용을 가져온다.
또한, 상기 제 2의 측면에 있어서, 상기 제 2의 신호는, 클록 성분을 포함하는 신호라도 좋다. 이로써, 클록 성분을 외부 기기로부터 수신시킨다는 작용을 가져온다. 상기 한 예로서, 상기 제 2의 신호는, 바이페이즈 마크 변조된 신호를 포함하여도 좋다.
또한, 상기 제 2의 측면에 있어서, 제 3의 신호를 차동 신호로서 상기 전송로를 통하여 상기 외부 기기에 송신하는 송신부를 또한 구비하고, 상기 제 1의 수신부는, 상기 전송로에서의 차동 신호로부터 상기 제 3의 신호를 제거하여 상기 제 1의 신호를 추출하여도 좋다. 이로써, 차동 신호를 쌍방향으로 전송시킨다는 작용을 가져온다. 상기 한 예로서, 상기 제 1의 수신부 및 상기 송신부는, 인터넷 프로토콜(IP)에 준거한 쌍방향 통신을 행할 수 있다. 또한, 상기 전송로는, HDMI 케이블을 구성하는 리저브 라인 및 핫 플러그 검출 라인을 이용할 수 있다.
본 발명에 의하면, 차동 전송되는 이서넷(등록상표) 신호의 리얼타임성을 보완할 수 있다는 우수한 효과를 이룰 수 있다.
도 1은 HDMI 규격에 의한 인터페이스의 개념 구성도.
도 2는 HDMI 규격에 의한 커넥터의 핀 배치예를 도시하는 도면.
도 3은 본 발명의 실시의 형태에서의 소스 기기(100) 및 싱크 기기(200)의 내부 구성예에 관해 도시하는 도면.
도 4A는 본 발명의 실시의 형태에서의 소스측 송수신 회로(140) 및 싱크측 송수신 회로(250)의 한 구성예를 도시하는 도면.
도 4B는 본 발명의 실시의 형태에서의 소스측 송수신 회로(140) 및 싱크측 송수신 회로(250)의 한 구성예를 도시하는 도면.
도 5는 본 발명의 실시의 형태에서의 동작의 개요를 도시하는 도면.
도 6A는 본 발명의 실시의 형태에서의 싱크 기종 검출 회로(110) 및 소스 기종 검출 회로(210)의 구성예를 도시하는 도면.
도 6B는 본 발명의 실시의 형태에서의 싱크 기종 검출 회로(110) 및 소스 기종 검출 회로(210)의 구성예를 도시하는 도면.
도 7A는 본 발명의 실시의 형태에서의 플러그 접속 검출 회로(120) 및 플러그 접속 전달 회로(220)의 구성예를 도시하는 도면.
도 7B는 본 발명의 실시의 형태에서의 플러그 접속 검출 회로(120) 및 플러그 접속 전달 회로(220)의 구성예를 도시하는 도면.
도 8은 SPDIF 규격에서의 프레임 구성을 도시하는 도면.
도 9는 SPDIF 규격에서의 서브프레임 구성을 도시하는 도면.
도 10은 SPDIF 규격에서의 신호 변조 방식을 도시하는 도면.
도 11은 SPDIF 규격에서의 프리앰블의 채널 코딩을 도시하는 도면.
도 12는 본 발명의 실시의 형태에 의한 시스템 구성예를 도시하는 도면.
(도면의 주요 부분에 대한 부호의 설명)
100 : 소스 기기 110 : 싱크 기종 검출 회로
120 : 플러그 접속 검출 회로 140 : 소스측 송수신 회로
160 : 이서넷(등록상표) 송수신 회로 170 : SPDIF 수신 회로
200 : 싱크 기기 210 : 소스 기종 검출 회로
220 : 플러그 접속 전달 회로 250 : 싱크측 송수신 회로
260 : 이서넷(등록상표) 송수신 회로 270 : SPDIF 송신 회로
300 : HDMI 케이블 310, 320, 330 : TMDS 채널
340 : TMDS 클록 채널
350 : 디스플레이 데이터 채널(DDC)
361 : CEC 라인 362 : 리저브 라인
363 : HPD 라인 410, 420, 430, 450 : 증폭기
441 : 인버터 442, 460 : 가산기
510, 520, 530, 550 : 증폭기 541 : 인버터
542, 571, 572 : 가산기 710 : 플레이어
711 : 내부 클록 발생 회로 712 : 클록 성분 재구성 회로
713 : 클록 전환기 714 : 제어 마이크로 컴퓨터
715 : 기록 매체 액세스부 716 : 복호기
717 : 기록 매체 720 : AV 앰프
730 : 스피커 740 : 텔레비전 수상기기
이하에 첨부 도면을 참조하면서, 본 발명의 알맞는 실시의 형태에 관해 상세히 설명한다. 또한, 본 명세서 및 도면에서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 관해서는, 동일한 부호를 붙임에 의해 중복 설명을 생략한다.
여기서는, HDMI 규격에 의한 인터페이스에 있어서, 차동 전송되는 이서넷(등록상표) 신호를 추가한 것을 한 예로서 상정하고, 상기 이서넷(등록상표) 신호의 리얼타임성을 보완하기 위한 실시의 형태에 관해 설명한다.
도 1은, HDMI 규격에 의한 인터페이스의 개념 구성도이다. HDMI 규격에서는, 기본이 되는 고속 전송 라인에 의한 전송 방향을 일방향으로 정하고 있고, 송신측의 기기를 소스 기기(송신부의 한 예), 수신측의 기기를 싱크 기기(수신부의 한 예)라고 부르고 있다. 상기 예로는, 소스 기기(100) 및 싱크 기기(200)가 HDMI 케이블(300)에 의해 접속되어 있다. 그리고, 소스 기기(100)에는 송신 동작을 행하는 트랜스미터(101)가 포함되고, 싱크 기기(200)에는 수신 동작을 행하는 레시버(201)가 포함되어 있다.
트랜스미터(101)와 레시버(201) 사이의 전송에는, TMDS(Transition Minimized Differential Signaling)라고 불리는 시리얼 전송 방식이 이용된다. HDMI 규격에서는, 영상 신호 및 음성 신호는 3개의 TMDS 채널(310 내지 330)을 이용하여 전송된다. 즉, 어떤 수직 동기 신호로부터 다음의 수직 동기 신호까지의 구간중, 수평 귀선 구간 및 수직 귀선 구간을 제외한 구간인 유효 화상 구간에서, 비압축의 1화면분의 화상의 화소 데이터에 대응하는 차동 신호가, TMDS 채널(310 내지 330)에 의해, 싱크 기기(200)를 향하여 일방향으로 송신된다. 또한, 수평 귀선 구간 또는 수직 귀선 구간에서는, 음성 데이터, 제어 데이터 또는 그 밖의 보조 데이터 등에 대응하는 차동 신호가, TMDS 채널(310 내지 330)에 의해, 싱크 기기(200)를 향하여 일방향으로 송신된다.
또한, HDMI 규격에서는, 클록 신호가 TMDS 클록 채널(340)에 의해 전송된다. TMDS 채널(310 내지 330)의 각각에서는, TMDS 클록 채널(340)에 의해 전송되는 1클록 동안에, 10비트분의 화소 데이터를 송신할 수 있다.
또한, HDMI 규격에서는, 디스플레이 데이터 채널(DDC : Display Data Channel)(350)이 마련된다. 상기 디스플레이 데이터 채널(350)은, 싱크 기기(200)에서의 E-EDID(Enhanced Extended Display Identification Data) 정보를 소스 기기가 판독하기 위해 이용된다. E-EDID 정보란, 싱크 기기(200)가 디스플레이 장치인 경우에, 그 기종, 해상도, 색의 특성 및 타이밍 등의 설정이나 성능에 관한 정보를 나타내는 것이다. 상기 E-EDID 정보는, 싱크 기기(200)의 EDID ROM(202)에 보존된다. 또한, 도시하지 않지만, 소스 기기(100)도 싱크 기기(200)와 마찬가지로, E-EDID 정보를 기억하고, 필요에 따라 그 E-EDID 정보를 싱크 기기(200)에 송신할 수 있다.
또한, HDMI 규격에서는, CEC(Consumer Electronics Control) 라인(361), 리저브 라인(362) 및 HPD(Hot Plug Detect) 라인(363) 등이 마련된다. CEC 라인(361)은, 기기 제어 신호의 쌍방향 통신을 행하기 위한 라인이다. 디스플레이 데이터 채널(350)이 기기 사이를 1대1로 접속하는데 대해, 상기 CEC 라인(361)은 HDMI에 접속되는 전(全) 기기를 직접 접속한다.
리저브 라인(362)은, HDMI 규격상에서는 이용되지 않는 라인이다. 또한, HPD 라인(363)은, HDMI의 케이블에 의해 다른 기기와 접속되어 있는 것(핫 플러그)을 검지하기 위한 라인이다. 본 발명의 실시의 형태에서는, 상기 리저브 라인(362) 및 HPD 라인(363)을 이용하여 이서넷(등록상표) 신호를 전송하는 것을 상정하고, 또한 상기 이서넷(등록상표) 신호의 리얼타임성을 보완하는 구조를 제안한다.
도 2는, HDMI 규격에 의한 커넥터의 핀 배치예를 도시하는 도면이다. 여기서는, 타입 A라고 불리는 핀 배치에 있어서의 핀 번호(301)와 신호 명칭(302)과의 대응 관계가 나타나 있다.
TMDS 채널(310 내지 330) 및 TMDS 클록 채널(340)은, 각각 정극, 실드 및 부극의 3핀으로 구성되어 있고, 1 내지 3번 핀이 TMDS 채널(330), 4 내지 6번 핀이 TMDS 채널(320), 7 내지 9번 핀이 TMDS 채널(310), 10 내지 12번 핀이 TMDS 클록 채널(340)에 각각 대응하고 있다.
또한, 13번 핀이 CEC 라인(361)에, 14번 핀이 리저브 라인(362)에, 19번 핀이 HPD 라인(363)에, 각각 대응하고 있다. 또한, 디스플레이 데이터 채널(350)은, 시리얼 클록(SCL), 시리얼 데이터(SDA) 및 접지(그라운드)의 3핀으로 구성되어 있고, 15 내지 17번 핀이 각각 대응한다. 또한, 디스플레이 데이터 채널(350)의 접지(17번 핀)는, CEC 라인(361)의 접지와 공통화되어 있다. 18번 핀은 전원 공급 라인(+5V)에 대응한다.
도 3은, 본 발명의 실시의 형태에서의 소스 기기(100) 및 싱크 기기(200)의 내부 구성예에 관해 도시하는 도면이다. 여기서는, 본 발명의 실시의 형태에서의 주요부인 리저브 라인(362) 및 HPD 라인(363)에 관한 구성을 나타내고 있다. 소스 기기(100)는, 싱크 기종 검출 회로(110)와, 플러그 접속 검출 회로(120)와, 소스측 송수신 회로(140)와, SPDIF(Sony Philips Digital InterFace) 수신 회로(170)와, 이서넷(등록상표) 송수신 회로(160)를 구비하고 있다. 또한, 싱크 기기(200)는, 소스 기종 검출 회로(210)와, 플러그 접속 전달 회로(220)와, 싱크측 송수신 회로(250)와, SPDIF 송신 회로(270)와, 이서넷(등록상표) 송수신 회로(260)를 구비하고 있다.
리저브 라인(362)은, 상술한 바와 같이 HDMI 규격상에서는 이용되지 않는 라인이지만, 여기서는 핀의 유효 이용을 위해, 접속되는 기기의 기종을 검출하기 위해 이용되는 것으로 하고 있다. 즉, 소스 기기(100)에서의 싱크 기종 검출 회로(110)에서는, 리저브 라인(362)을 통하여 싱크 기기(200)의 기종을 검출한다. 또한, 싱크 기기(200)에서의 소스 기종 검출 회로(210)에서는, 리저브 라인(362)을 통하여 소스 기기(100)의 기종을 검출한다. 여기에 말하는 기종으로서는, 예를 들면, HDMI 규격을 확장하여 리저브 라인(362) 및 HPD 라인(363)에 의해 이서넷(등록상표) 신호를 쌍방향 전송하도록 한 기종(이하, HDMI 확장 기종이라고 한다)을 상정할 수 있다.
HPD 라인(363)은, 상술한 바와 같이 HDMI의 케이블에 의해 다른 기기와 접속되어 있는 것을 검지하기 위한 라인이다. 싱크 기기(200)에서의 플러그 접속 전달 회로(220)는, HPD 라인(363)에 접속하는 단자를 소정의 전압으로 바이어스함에 의해, 싱크 기기(200)가 접속되어 있는 취지를 전달한다. 소스 기기(100)에서의 플러그 접속 검출 회로(120)는, HPD 라인(363)에 접속하는 단자의 전위를 기준 전위와 비교함에 의해, 싱크 기기(200)의 접속을 검출한다.
이와 같은 기능을 갖는 리저브 라인(362) 및 HPD 라인(363)에 대해, 본 발명 의 실시의 형태에서는, 소스측 송수신 회로(140) 및 싱크측 송수신 회로(250)를 접속한다. 즉, 소스 기기(100)에서 소스측 송수신 회로(140)는, 콘덴서(131 및 132)와 저항(133)을 통하여 리저브 라인(362) 및 HPD 라인(363)에 접속한다. 또한, 싱크 기기(200)에서의 싱크측 송수신 회로(250)는, 콘덴서(231 및 232)와 저항(233)을 통하여 리저브 라인(362) 및 HPD 라인(363)에 접속한다.
소스측 송수신 회로(140)는, 리저브 라인(362) 및 HPD 라인(363)을 이용하여 쌍방향 전송되는 이서넷(등록상표) 신호를 이서넷(등록상표) 송수신 회로(160)에 접속하고, 리저브 라인(362) 및 HPD 라인(363)을 이용하여 소스 기기(100)에 전송되는 SPDIF 신호를 SPDIF 수신 회로(170)에 접속한다.
싱크측 송수신 회로(250)는, 리저브 라인(362) 및 HPD 라인(363)을 이용하여 쌍방향 전송되는 이서넷(등록상표) 신호를 이서넷(등록상표) 송수신 회로(260)에 접속하고, 리저브 라인(362) 및 HPD 라인(363)을 이용하여 소스 기기(100)로부터 전송된 SPDIF 신호를 SPDIF 송신 회로(270)에 접속한다.
이서넷(등록상표) 송수신 회로(160 및 260)는, 이서넷(등록상표) 신호를 송수신하는 회로이고, 예를 들면 인터넷 프로토콜(IP)에 준거한 쌍방향 통신을 행하는 것이다. 상기 경우, 인터넷 프로토콜(IP)의 상위층으로서는, TCP(Transmission Control Protocol)나 UDP(User Datagram Protocol)를 이용할 수 있다. 이들 이서넷(등록상표) 송수신 회로(160 및 260)는, 종래 기술에 의해 실현될 수 있다.
SPDIF 수신 회로(170) 및 SPDIF 송신 회로(270)는, SPDIF 규격에 준거한 단일 방향 통신을 행하는 것이다. 여기서, SPDIF 규격이란, 디지털 오디오 신호를 리 얼타임으로 전송하기 위한 인터페이스 규격이고, IEC(International Electrotechnical Commission : 국제전기표준회의)에서 「IEC 60958」로서 규격화되어 있다. 상기 SPDIF 규격에서 전송되는 SPDIF 신호는, 후술하는 바와 같이, 바이페이즈 마크 변조되기 때문에, 그 신호중에 클록 성분을 포함하고 있다. 또한, 이들 SPDIF 수신 회로(170) 및 SPDIF 송신 회로(270)는, 종래 기술에 의해 실현된다.
도 4A 및 도 4B는, 본 발명의 실시의 형태에서의 소스측 송수신 회로(140) 및 싱크측 송수신 회로(250)의 한 구성예를 도시하는 도면이다.
도 4A에 도시하는 바와 같이, 싱크측 송수신 회로(250)는, 증폭기(510, 520, 530 및 550)와, 인버터(541)와, 가산기(542, 571 및 572)를 구비하고 있다.
증폭기(510)는, 이서넷(등록상표) 송수신 회로(260)로부터 신호선(511 및 512)을 통하여 공급되는 신호를 증폭하는 증폭기이다. 신호선(511 및 512)의 신호는 차동 신호로 되어 있고, 증폭기(510)는 차동 입력에 의해 동작한다.
증폭기(520)는, 증폭기(510)의 출력을 증폭하는 증폭기이다. 상기 증폭기(520)의 출력은 차동 신호로 되어 있고, 가산기(571)에는 정극의 신호가, 가산기(572)에는 부극의 신호가 각각 공급된다.
증폭기(530)는, 리저브 라인(362) 및 HPD 라인(363)으로부터의 신호를 증폭하는 증폭기이다. 리저브 라인(362) 및 HPD 라인(363)의 신호는 차동 신호로 되어 있고, 증폭기(530)는 차동 입력에 의해 동작한다.
인버터(541)는, 증폭기(510)의 출력을 반전시키는 회로이다. 가산기(542)는, 인버터(541)의 출력과 증폭기(530)의 출력을 가산하는 회로이다. 즉, 인버터(541) 및 가산기(542)는, 리저브 라인(362) 및 HPD 라인(363)에서의 신호로부터 싱크 기기(200)의 출력 신호를 제거한 신호를, 증폭기(550)에 입력한다.
증폭기(550)는, 가산기(542)의 출력을 증폭하는 증폭기이다. 상기 증폭기(550) 출력은 차동 신호로 되어 있고, 신호선(558)에는 정극의 신호가, 신호선(559)에는 부극의 신호가 각각 공급된다. 신호선(558 및 559)에는 이서넷(등록상표) 송수신 회로(260)가 접속되어 있고, 리저브 라인(362) 및 HPD 라인(363)에서의 신호로부터 싱크 기기(200)의 출력 신호를 제거한 신호가 이서넷(등록상표) 송수신 회로(260)에 공급된다.
가산기(571)는, SPDIF 송신 회로(270)로부터 신호선(561)을 통하여 공급되는 신호와 증폭기(520)의 정극 출력을 가산하는 회로이다. 가산기(572)는, 가산기(571)는, SPDIF 송신 회로(270)로부터 신호선(561)을 통하여 공급되는 신호와 증폭기(520)의 부극 출력을 가산하는 회로이다.
즉, 증폭기(550)로부터 출력된 이서넷(등록상표) 신호가 차동 신호인데 대해, 가산기(571 및 572)에 의해 중첩되는 SPDIF 신호는 동상 신호이다. 이로써, 이서넷(등록상표) 신호 및 SPDIF 신호의 양자는, 같은 한 쌍의 신호선(리저브 라인(362) 및 HPD 라인(363))에 의해 전송하는 것이 가능해진다.
도 4B에 도시하는 바와 같이, 소스측 송수신 회로(140)는, 증폭기(410, 420, 430 및 450)와, 인버터(441)와, 가산기(442 및 460)를 구비하고 있다.
증폭기(410)는, 이서넷(등록상표) 송수신 회로(160)로부터 신호선(411 및 412)을 통하여 공급되는 신호를 증폭하는 증폭기이다. 신호선(411 및 412)의 신호는 차동 신호로 되어 있고, 증폭기(410)는 차동 입력에 의해 동작한다.
증폭기(420)는, 증폭기(410)의 출력을 증폭하는 증폭기이다. 상기 증폭기(420)의 출력은 차동 신호로 되어 있고, 리저브 라인(362)에는 정극의 신호가, HPD 라인(363)에는 부극의 신호가 각각 공급된다.
증폭기(430)는, 리저브 라인(362) 및 HPD 라인(363)으로부터의 신호를 증폭하는 증폭기이다. 리저브 라인(362) 및 HPD 라인(363)의 신호는 차동 신호로 되어 있고, 증폭기(430)는 차동 입력에 의해 동작한다.
증폭기(450)는, 가산기(442)의 출력을 증폭하는 증폭기이다. 상기 증폭기(450) 출력은 차동 신호로 되어 있고, 신호선(458)에는 정극의 신호가, 신호선(459)에는 부극의 신호가 각각 공급된다. 신호선(458 및 459)에는 이서넷(등록상표) 송수신 회로(160)가 접속되어 있고, 리저브 라인(362) 및 HPD 라인(363)에서의 신호로부터 소스 기기(100)의 출력 신호를 제거한 신호가 이서넷(등록상표) 송수신 회로(160)에 공급된다.
인버터(441)는, 증폭기(410)의 출력을 반전시키는 회로이다. 가산기(442)는, 인버터(441)의 출력과 증폭기(430)의 출력을 가산하는 회로이다. 즉, 인버터(441) 및 가산기(442)는, 리저브 라인(362) 및 HPD 라인(363)에서의 신호로부터 소스 기기(100)의 출력 신호를 제거한 신호를, 증폭기(450)에 입력한다.
가산기(460)는, 증폭기(420)의 출력의 정극의 신호와 부극의 신호를 가산하는 회로이다.
즉, 리저브 라인(362) 및 HPD 라인(363)에 의해 전송된 신호중, 차동 신호가 이서넷(등록상표) 신호로서 증폭기(430)에 의해 추출되고, 동상 신호가 SPDIF 신호로서 가산기(460)에 의해 추출된다.
도 5는, 본 발명의 실시의 형태에서의 동작의 개요를 도시하는 도면이다. 본 발명의 실시의 형태에서는, 상술한 바와 같이, 리저브 라인(362) 및 HPD 라인(363)을 이용하여 이서넷(등록상표) 신호를 차동 신호로서 전송하는 것을 상정하고, 또한 상기 이서넷(등록상표) 신호의 리얼타임성을 보완하기 위해, 같은 라인을 이용하여 SPDIF 신호를 동상 신호로서 전송한다.
이와 같은 본 발명의 실시의 형태에서의 동작을 정리하면 동 도면과 같이 된다. 상술한 바와 같이, 14번 핀은 리저브 라인(362)에 대응하고, 19번 핀은 HPD 라인(363)에 대응한다. 이서넷(등록상표) 신호 또는 SPDIF 신호의 어느 것도 전송되지 않는 경우에는, 종래의 HDMI 규격의 동작이 된다. 이서넷(등록상표) 신호가 전송되는 경우에는, 14번 핀에 이서넷(등록상표) 신호의 정극 신호가 중첩되고, 19번 핀에 이서넷(등록상표) 신호의 부극 신호가 중첩된다. 또한, SPDIF 신호가 전송되는 경우에는, 14번 핀 및 19번 핀에 SPDIF 신호의 정극 신호가 중첩된다. 또한, 이서넷(등록상표) 신호 및 SPDIF 신호의 양자가 전송되는 경우에는, 14번 핀에 이서넷(등록상표) 신호의 정극 신호 및 SPDIF 신호의 정극 신호가 중첩되고, 19번 핀에 이서넷(등록상표) 신호의 부극 신호 및 SPDIF 신호의 정극 신호가 중첩된다.
따라서 이서넷(등록상표) 신호 및 SPDIF 신호는, 리저브 라인(362) 및 HPD 라인(363)에서 서로 독립하여 전송할 수 있고, 양신호를 전송한 경우나 한쪽의 신 호만을 전송하는 경우에도, 수신측(소스측 송수신 회로(140))에 특별한 기구를 필요로 하는 일 없이 대응할 수 있다.
도 6A 및 도 6B는, 본 발명의 실시의 형태에서의 싱크 기종 검출 회로(110) 및 소스 기종 검출 회로(210)의 구성예를 도시하는 도면이다.
도 6A에 도시하는 바와 같이, 싱크 기종 검출 회로(110)는, 저항(111 및 112)과, 콘덴서(113)와, 비교기(116)를 구비하고 있다. 저항(111)은, 리저브 라인(362)을 +5V로 풀업하는 것이다. 상기 저항(111)은, 소스 기기(100)가 특정한 기종(예를 들면, HDMI 확장 기종)인 경우만 존재하고, 소스 기기(100)가 특정한 기종이 아닌 경우에는 풀업이 행하여지지 않는다. 저항(112) 및 콘덴서(113)는, 로우패스 필터를 구성하는 것이다. 상기 로우패스 필터의 출력은 신호선(114)에 공급된다. 비교기(116)는, 로우패스 필터로부터 신호선(114)에 공급된 직류 전위를, 신호선(115)에 주어진 기준 전위와 비교하는 것이다.
또한, 도 6B에 도시하는 바와 같이, 소스 기종 검출 회로(210)는, 저항(211 및 212)과, 콘덴서(213)와, 비교기(216)를 구비하고 있다. 저항(211)은, 리저브 라인(362)을 접지 전위로 풀다운하는 것이다. 상기 저항(211)은, 싱크 기기(200)가 특정한 기종인 경우만 존재하고, 싱크 기기(200)가 특정한 기종이 아닌 경우에는 풀다운이 행하여지지 않는다. 저항(212) 및 콘덴서(213)는, 로우패스 필터를 구성하는 것이다. 상기 로우패스 필터의 출력은 신호선(215)에 공급된다. 비교기(216)는, 로우패스 필터로부터 신호선(215)에 공급된 직류 전위를, 신호선(214)에 주어진 기준 전위와 비교하는 것이다.
싱크 기기(200)가 특정한 기종이면 저항(211)에 의한 풀다운이 행하여져서 리저브 라인(362)의 전위가 2.5V가 되고, 싱크 기기(200)가 특정한 기종이 아니면 개방되어 5V가 된다. 따라서 신호선(115)의 기준 전위를 예를 들면 3.75V로 하면, 신호선(117)의 출력에 의거하여, 소스 기기(100)에서 싱크 기기(200)의 기종을 식별할 수 있다.
마찬가지로, 소스 기기(100)가 특정한 기종이면 저항(111)에 의한 풀업이 행하여져서 리저브 라인(362)의 전위가 2.5V가 되고, 소스 기기(100)가 특정한 기종이 아니면 0V가 된다. 따라서 신호선(214)의 기준 전위를 예를 들면 1.25V로 하면, 신호선 217의 출력에 의거하여, 싱크 기기(200)에서 소스 기기(100)의 기종을 식별할 수 있다.
이들 기종 검출을 위한 신호는 직류 바이어스 전위로 전달되기 때문에, 교류 신호로서 전달되는 이서넷(등록상표) 신호 또는 SPDIF 신호에 영향을 주는 것이 아니다.
도 7A 및 도 7B는, 본 발명의 실시의 형태에서의 플러그 접속 검출 회로(120) 및 플러그 접속 전달 회로(220)의 구성예를 도시하는 도면이다.
도 7A에 도시하는 바와 같이, 플러그 접속 전달 회로(220)는, 초크 코일(221)과, 저항(222 및 223)을 구비하고 있다. 이들 초크 코일(221), 저항(222 및 223)은, HPD 라인(363)을 예를 들면 약 4V로 바이어스하는 것이다.
또한, 도 7B에 도시하는 바와 같이, 플러그 접속 검출 회로(120)는, 저항(121 및 122)과, 콘덴서(123)와, 비교기(126)를 구비하고 있다. 저항(121)은, HPD 라인(363)을 접지 전위로 풀다운하는 것이다. 저항(122) 및 콘덴서(123)는, 로우패스 필터를 구성하는 것이다. 상기 로우패스 필터의 출력은 신호선(124)에 공급된다. 비교기(126)는, 로우패스 필터로부터 신호선(124)에 공급된 직류 전위를, 신호선(125)에 주어진 기준 전위와 비교하는 것이다.
여기서, 신호선(125)에 기준 전위로서 예를 들면 1.4V를 주는 것으로 한다. 소스 기기(100)가 HPD 라인(363)에 접속되어 있지 않으면, 입력 전위는 저항(121)에 의한 풀다운됨에 의해 신호선(124)의 전위는 신호선(125)의 기준 전위보다도 낮아진다. 한편, 소스 기기(100)가 HPD 라인(363)에 접속되어 있으면, 약 4V로 바이어스 되기 때문에, 신호선(124)의 전위는 신호선(125)의 기준 전위보다도 높아진다. 따라서 신호선(127)의 출력에 의거하여, 소스 기기(100)에서 싱크 기기(200)의 접속의 유무를 검출할 수 있다.
이들 플러그 접속 검출을 위한 신호는 직류 바이어스 전위로 전달되기 때문에, 교류 신호로서 전달되는 이서넷(등록상표) 신호 또는 SPDIF 신호에 영향을 주는 것이 아니다.
다음에 SPDIF 규격에 관해 도면을 참조하여 설명한다.
도 8은, SPDIF 규격에서의 프레임 구성을 도시하는 도면이다. SPDIF 규격에서는, 각 프레임은 2개의 서브프레임으로 구성된다. 2채널 스테레오 음성인 경우, 1번째의 서브프레임에 좌채널 신호가 포함되고, 2번째의 서브프레임에 우채널 신호가 포함된다.
서브프레임의 선두에는 후술하는 바와 같이 프리앰블이 마련되고, 좌채널 신 호에는 프리앰블로서 「M」이, 우채널 신호에는 프리앰블로서 「W」가 부여된다. 단, 192프레임마다 선두의 프리앰블에는 블록의 시작을 나타내는 「B」가 부여된다. 즉, 1 블록은 192프레임에 의해 구성된다. 블록은, 후술한 채널 스테이터스를 구성하는 단위이다.
도 9는, SPDIF 규격에서의 서브프레임 구성을 도시하는 도면이다. 서브프레임은, 제 0 내지 제 31의 합계 32의 타임 슬롯으로 구성된다.
제 0 내지 제 3 타임 슬롯은, 프리앰블(Sync preamble)을 나타낸다. 상기 프리앰블은, 상술한 바와 같이 좌우 채널의 구별이나 블록의 시작 위치를 나타내기 위해 「M」, 「W」 또는 「B」의 어느 하나를 나타낸다.
제 4 내지 제 27 타임 슬롯은 메인 데이터 필드이고, 24비트 코드 레인지가 채용되는 경우에는 전체가 음성 데이터를 나타낸다. 또한, 20비트 코드 레인지가 채용되는 경우에는 제 8 내지 제 27 타임 슬롯이 음성 데이터(Audio sample word)를 나타낸다. 후자의 경우, 제 4 내지 제7 타임 슬롯은 추가 정보(Auxiliary sample bits)로서 이용할 수 있다.
제 28 타임 슬롯은, 메인 데이터 필드의 유효 플래그(Validity flag)이다.
제 29 타임 슬롯은, 유저 데이터(User data)의 1비트분을 나타낸다. 각 프레임에 걸쳐서 상기 제 29 타임 슬롯을 누적함에 의해 일련의 유저 데이터를 구성할 수 있다. 상기 유저 데이터의 메시지는 8비트의 정보 유닛(IU : Information Unit)을 단위로 하여 구성되고, 하나의 메시지에는 3 내지 129개의 정보 유닛이 포함된다. 정보 유닛 사이에는 0 내지 8비트의 「0」이 존재할 수 있다. 정보 유닛의 선 두는 시작 비트 「1」에 의해 식별된다. 메시지 내의 최초의 7개의 정보 유닛은 예약되어 있고, 8개째 이후의 정보 유닛에 유저는 임의의 정보를 설정할 수 있다. 메시지 사이는 8비트 이상의 「0」에 의해 분할된다.
제 30 타임 슬롯은, 채널 스테이터스(Channel status)의 1비트분을 나타낸다. 각 프레임에 걸쳐서 블록마다 제 30 타임 슬롯을 누적함에 의해 일련의 채널 스테이터스를 구성할 수 있다. 또한, 블록의 선두 위치는, 상술한 바와 같이, 프리앰블(제 0 내지 제 3 타임 슬롯)에 의해 나타난다.
제 31 타임 슬롯은, 패리티 비트(Parity bit)이다. 제 4 내지 제 31 타임 슬롯에 포함되는 「0」 및 「1」의 수가 짝수가 되도록, 상기 패리티 비트가 부여된다.
도 10은, SPDIF 규격에서의 신호 변조 방식을 도시하는 도면이다. SPDIF 규격에서는, 서브프레임중 프리앰블을 제외한 제 4 내지 제 31 타임 슬롯이 바이페이즈 마크 변조된다.
이 바이페이즈 마크 변조 때에는, 원래의 신호(소스 코딩)의 2배속의 클록이 이용된다. 원래의 신호의 클록 사이클을 전반과 후반으로 나누면, 전반의 클록 사이클의 에지에서, 바이페이즈 마크 변조의 출력은 반드시 반전한다. 또한, 후반 클록 사이클의 에지에서, 원래의 신호가 「1」을 나타내고 있을 때에는 반전하고, 원래의 신호가 「0」을 나타내고 있을 때에는 반전하지 않는다. 이로써, 바이페이즈 마크 변조된 신호로부터 원래의 신호에서의 클록 성분을 추출할 수 있는 것이 된다.
도 11은, SPDIF 규격에서의 프리앰블의 채널 코딩을 도시하는 도면이다. 상술한 바와 같이, 서브프레임중 제 4 내지 제 31 타임 슬롯은 바이페이즈 마크 변조된다. 한편, 제 0 내지 제 3 타임 슬롯의 프리앰블은 통상의 바이페이즈 마크 변조가 아니라, 2배속의 클록에 동기한 비트 패턴으로서 다루어진다. 즉, 제 0 내지 제 3 타임 슬롯의 각 타임 슬롯에 2비트씩 할당함에 의해, 동 도면과 같은 8비트 패턴을 얻는다.
직전의 상태가 「0」이면, 프리앰블 「B」에는 「11101000」이, 「M」에는 「11100010」이, 「W」에는 「1100100」이 각각 할당된다. 한편, 직전의 상태가 「1」이면, 프리앰블 「B」에는 「00010111」이, 「M」에는 「00011101」이, 「W」에는 「00011011」이 각각 할당된다.
이와 같이, 본 발명의 실시의 형태에 의하면, 리저브 라인(362) 및 HPD 라인(363)에서 차동 전송되는 이서넷(등록상표) 신호에 중첩하여, 동상으로 SPDIF 신호를 전송할 수 있다. 상기 SPDIF 신호는 클록 성분을 포함하기 때문에, 싱크 기기에서는 SPDIF 신호 그 자체부터 클록 성분을 추출하여, 이용할 수 있다. 싱크 기기가 오디오 기기라면, 추출된 클록 성분을 이용하여 오디오 재생에 사용할 수 있다. 전송로에 에러가 생긴 경우에는, 그 부분은 소음(消音)(뮤트)하고 그 다음부터의 데이터를 재생함에 의해, 리얼타임성을 담보할 수 있다.
이서넷(등록상표) 신호는, 패킷화된 신호이고, 전송로에 에러가 생긴 경우에는 TCP(Transmission Control Protocol) 등의 구조에 의해 자동적으로 재발송되도록 되어 있고, 신뢰성이 높은 전송이 가능하다. 단, 음성 신호 전송과 같은 리얼타 임성이 필요한 경우에는, 재발송 동안은, 음성 재생이 정지되는 상태가 된다. 또한, 통상의 경우, 소프트웨어에 의해 신호 처리가 행하여지기 때문에, 하드웨어로 처리하는 SPDIF에 비하여 지연(LATENCY)이 커진다. 또한, 오디오 클록을 재생성하기 위해서는 MPEＧ(Moving Picture Experts Group)-TS(Transport Stream)나 RTP(Real-time Transport Protocol)에서의 타임 스탬프가 이용되고, 이들의 처리도 소프트웨어에 의해 실현되는 것이 많다.
이와 같은 다른 특성을 갖는 이서넷(등록상표) 신호 및 SPDIF 신호를 병용함에 의해, 리얼타임 음성 전송과 신뢰성 있는 패킷 정보 전송을 동시에 실현하는 것이 가능하다. 이하에서는, 본 발명을 적용한 응용예에 관해 설명한다.
도 12는, 본 발명의 실시의 형태에 의한 시스템 구성예를 도시하는 도면이다. 여기서는, 플레이어(710)와, AV 앰프(720)와, 스피커(730)와, 텔레비전 수상기기(740)로 이루어지는 AV 시스템을 상정하고 있다.
플레이어(710)와 AV 앰프(720) 사이는 HDMI 접속되어 있고, 플레이어(710)를 소스 기기라고 하면, AV 앰프(720)가 싱크 기기가 된다. 즉, 신호선(719)은 플레이어(710)로부터 AV 앰프(720)에 일방향의 TMDS 전송을 행한다. AV 앰프(720)와 텔레비전 수상기기(740) 사이도 마찬가지로 HDMI 접속되어 있고, AV 앰프(720)를 소스 기기라고 하면, 텔레비전 수상기기(740)가 싱크 기기가 된다. 즉, 신호선(729)은 AV 앰프(720)로부터 텔레비전 수상기기(740)에 일방향의 TMDS 전송을 행한다. 이들 TMDS 전송을 행하는 신호선(719 및 729)은, 도 1에서의 TMDS 채널(310 내지 330)에 대응한다.
또한, AV 앰프(720)와 스피커(730) 사이는 아날로그 접속되어 있고, AV 앰프(720)에서 재생된 음성 신호가 신호선(726)을 통하여 스피커(730)에 출력된다.
플레이어(710)는, 내부 클록 발생 회로(711)와, 클록 성분 재구성 회로(712)와, 클록 전환기(713)와, 제어 마이크로 컴퓨터(714)와, 기록 매체 액세스부(715)와, 복호부(716)를 구비하고 있다.
내부 클록 발생 회로(711)는, 플레이어(710)의 내부에서의 클록 신호를 발생하는 회로이다. 상기 내부 클록 발생 회로(711)는, 예를 들면 수정 발진자(크리스탈) 등의 발진자에 의한 발진 진폭 전압을 이용하여 클록 신호를 생성한다.
클록 성분 재구성 회로(712)는, 신호선(727)을 통하여 AV 앰프(720)로부터 공급된 SPDIF 신호에 의거하여 클록 성분을 재구성하는 회로이다. 여기에 말하는 신호선(727)은, 도 3에서의 리저브 라인(362) 및 HPD 라인(363)에 대응한다.
클록 전환기(713)는, 내부 클록 발생 회로(711)에서 생성된 클록 또는 클록 성분 재구성 회로(712)에서 재구성된 클록의 어느 한쪽을 선택하여, 출력하는 클록을 전환하는 회로이다.
제어 마이크로 컴퓨터(714)는, 플레이어(710)의 동작을 제어하기 위한 마이크로 컴퓨터이다. 상기 제어 마이크로 컴퓨터(714)는, 클록 성분 재구성 회로(712)에서 클록 성분이 재구성된 것을 검지하면, 클록 성분 재구성 회로(712)로부터의 클록을 선택하도록 클록 전환기(713)에 대해 지시한다.
기록 매체 액세스부(715)는, 클록 전환기(713)로부터 출력된 클록에 따라, 기록 매체(717)로부터 영상 신호 및 음성 신호를 판독하는 회로이다.
복호부(716)는, 클록 전환기(713)로부터 출력된 클록에 따라, 기록 매체 액세스부(715)에 의해 판독된 영상 신호 및 음성 신호를 복호하는 것이다. 상기 복호부(716)에 의해 복호된 신호는 신호선(719)을 통하여 AV 앰프(720)에 TMDS 전송된다.
AV 앰프(720)는, 신호선(719)을 통하여 플레이어(710)로부터 전송된 신호를 수신하고, 그 수신된 신호중 음성 신호를 증폭하여 신호선(726)을 통하여 스피커(730)에 음성을 출력한다. 또한, AV 앰프(720)는, 수신된 신호중 영상 신호를, 신호선(729)을 통하여 텔레비전 수상기기(740)에 전송한다.
신호선(727)에 대응하는 리저브 라인(362) 및 HPD 라인(363)에는, 이서넷(등록상표) 신호가 차동 전송됨과 함께, SPDIF 신호가 동상에 의해 중첩된다. 따라서 SPDIF 신호의 수신측인 플레이어(710)에서는, 리저브 라인(362) 및 HPD 라인(363)의 2개의 신호의 합을 취함에 의해, 차동 전송되고 있는 이서넷(등록상표) 신호가 제거되어 SPDIF 신호가 얻어진다. 상기 SPDIF 신호는 AV 앰프(720)의 내부에서 생성된 클록 성분을 포함하고 있다. SPDIF 신호는 바이페이즈 마크 변조되어 전송되기 때문에, 예를 들면 무음 신호라도 클록 성분은 AV 앰프(720)로부터 플레이어(710)에 전송된다. 즉, 상기 예에 있어서의 SPDIF 신호는 유효한 음성 신호를 포함하고 있지 않아도 좋다.
이 응용예에 의하면, AV 앰프(720)에서 생성된 클록 신호가 플레이어(710)에 전송되고, 그 전송된 클록 신호에 따라 플레이어(710)로부터 AV 앰프(720)에 영상 신호 및 음성 신호를 전송할 수 있다. 따라서 AV 앰프(720)의 클록을 마스터 클록 으로 하여 플레이어(710)를 동작시킬 수 있고, 이른바 지터레스 재생을 실현할 수 있다. 이로써, AV 앰프(720)에서 속도 조정을 위해 이용되는 버퍼를 생략할 수 있게 된다. 또한, 각 기기에서 생성된 클록의 정밀도에 주목하면, 일반적으로 플레이어보다도 AV 앰프의 쪽이 클록의 정밀도가 높은 것이 많다. 따라서 AV 앰프(720)의 클록을 마스터 클록으로 하여 플레이어(710)를 동작시킴에 의해, 음성 신호의 재생 품질을 향상시킬 수 있다.
이와 같이, SPDIF 신호를 전송함에 의해, 이서넷(등록상표) 신호만으로는 곤란한, 송신측과 수신측의 주파수 동기를 간이하게 행할 수 있고, 영상 신호나 음성 신호의 재생과 같은 리얼타임성을 필요로 이루어지는 어플리케이션에 유용하게 쓸 수 있다. 또한, 상술한 응용예에서는 지터레스 재생의 예에 관해 설명하였지만, SPDIF 신호에서의 유저 데이터나 채널 스테이터스를 이용함에 의해, 리얼타임으로 싱크 기기로부터의 정보를 전송할 수 있다. 예를 들면, AV 앰프(720)에서의 영상 신호의 재생 프레임이나 음성 신호의 재생 시각 등의 타임 코드를 유저 데이터에 포함시켜서 플레이어(710)에 전송함에 의해, 플레이어(710)와 AV 앰프(720) 사이에서 정확하게 동기를 맞출 수 있다.
이상, 첨부 도면을 참조하면서 본 발명이 알맞는 실시 형태에 관해 상세히 설명하였지만, 본 발명은 이러한 예로 한정되지 않음은 말할 필요도 없다. 본 발명이 속한 기술의 분야에 있어서의 통상의 지식을 갖는 자라면, 청구의 범위에 기재된 기술적 사상의 범주 내에서, 각종의 변경예 또는 수정예를 상도할 수 있음은 분명하고, 이것들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것이라고 이해 된다.
또한, 본 발명의 실시의 형태는 본 발명을 구현화하기 위한 한 예를 나타낸 것이고, 이하에 나타내는 바와 같이 청구의 범위에서의 발명 특정 사항과 각각 대응 관계를 갖지만, 이것으로 한정되는 것이 아니고 본 발명의 요지를 일탈하지 않는 범위에서 여러 가지의 변형을 시행할 수 있다.
즉, 청구항 제 1항에 있어서, 제 1의 송신부는 예를 들면 증폭기(520)에 대응한다. 또한, 제 2의 송신부는 예를 들면 가산기(571 및 572)에 대응한다.
또한, 청구항 제 4항에 있어서, 수신부는 예를 들면 증폭기(530), 인버터(541) 및 가산기(542)에 대응한다.
또한, 청구항 제 6항 및 제 12항에 있어서, 리저브 라인은 예를 들면 리저브 라인(362)에 대응한다. 또한, 핫 플러그 검출 라인은 예를 들면 HPD 라인(363)에 대응한다.
또한, 청구항 제 7항에 있어서, 제 1의 수신부는 예를 들면 증폭기(430), 인버터(441) 및 가산기(442)에 대응한다. 또한, 제 2의 수신부는 예를 들면 가산기(460)에 대응한다.
또한, 청구항 제 10항에 있어서, 송신부는 예를 들면 증폭기(420)에 대응한다.
또한, 본 발명의 실시의 형태에서 설명한 처리 순서는, 이들 일련의 순서를 갖는 방법으로서 파악하여도 좋고, 또한, 이들 일련의 순서를 컴퓨터에 실행시키기 위한 프로그램 내지 그 프로그램을 기억하는 기록 매체로서 파악하여도 좋다.
본 발명에 의하면, 차동 전송되는 이서넷(등록상표) 신호의 리얼타임성을 보완할 수 있다는 우수한 효과를 이룰 수 있다.

Claims (12)

  1. 제 1의 신호를 차동 신호로서 전송로를 통하여 외부 기기에 송신하는 제 1의 송신부와,
    제 2의 신호를 동상 신호로서 상기 전송로에 중첩하여 상기 외부 기기에 송신하는 제 2의 송신부를 구비하는 것을 특징으로 하는 인터페이스 회로.
  2. 제 1항에 있어서,
    상기 제 2의 신호는, 클록 성분을 포함하는 신호인 것을 특징으로 하는 인터페이스 회로.
  3. 제 2항에 있어서,
    상기 제 2의 신호는, 바이페이즈 마크 변조된 신호를 포함하는 것을 특징으로 하는 인터페이스 회로.
  4. 제 1항에 있어서,
    상기 전송로에서의 차동 신호로부터 상기 제 1의 신호를 제거하여 제 3의 신호로서 수신하는 수신부를 또한 구비하는 것을 특징으로 하는 인터페이스 회로.
  5. 제 4항에 있어서,
    상기 제 1의 송신부 및 상기 수신부는, 인터넷 프로토콜(IP)에 준거한 쌍방향 통신을 행하는 것을 특징으로 하는 인터페이스 회로.
  6. 제 4항에 있어서,
    상기 전송로는, HDMI 케이블을 구성하는 리저브 라인 및 핫 플러그 검출 라인인 것을 특징으로 하는 인터페이스 회로.
  7. 외부 기기로부터 전송로를 통하여 수신한 차동 신호로부터 제 1의 신호를 추출하는 제 1의 수신부와,
    상기 외부 기기로부터 상기 전송로를 통하여 수신한 동상 신호로부터 제 2의 신호를 추출하는 제 2의 수신부를 구비하는 것을 특징으로 하는 인터페이스 회로.
  8. 제 7항에 있어서,
    상기 제 2의 신호는, 클록 성분을 포함하는 신호인 것을 특징으로 하는 인터페이스 회로.
  9. 제 8항에 있어서,
    상기 제 2의 신호는, 바이페이즈 마크 변조된 신호를 포함하는 것을 특징으로 하는 인터페이스 회로.
  10. 제 7항에 있어서,
    제 3의 신호를 차동 신호로서 상기 전송로를 통하여 상기 외부 기기에 송신하는 송신부를 또한 구비하고,
    상기 제 1의 수신부는, 상기 전송로에서의 차동 신호로부터 상기 제 3의 신호를 제거하여 상기 제 1의 신호를 추출하는 것을 특징으로 하는 인터페이스 회로.
  11. 제 10항에 있어서,
    상기 제 1의 수신부 및 상기 송신부는, 인터넷 프로토콜(IP)에 준거한 쌍방향 통신을 행하는 것을 특징으로 하는 인터페이스 회로.
  12. 제 10항에 있어서,
    상기 전송로는, HDMI 케이블을 구성하는 리저브 라인 및 핫 플러그 검출 라인인 것을 특징으로 하는 인터페이스 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10805057B2 (en) 2014-06-12 2020-10-13 Sony Corporation Interface circuit and information processing system

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5347831B2 (ja) * 2009-08-21 2013-11-20 株式会社デンソー 通信システム
US8949481B2 (en) * 2009-09-14 2015-02-03 Cadence Design Systems, Inc. Techniques for achieving complete interoperability between different types of multimedia display interfaces
US9197023B2 (en) 2009-09-14 2015-11-24 Cadence Design Systems, Inc. Apparatus for enabling simultaneous content streaming and power charging of handheld devices
US8886852B2 (en) 2009-09-14 2014-11-11 Cadence Design Systems, Inc. Techniques for achieving complete interoperability between different types of data and multimedia interfaces in handheld devices
US9234930B2 (en) 2010-02-10 2016-01-12 Lattice Semiconductor Corporation Determination of physical connectivity status of devices based on electrical measurement
JP2013085224A (ja) * 2011-07-29 2013-05-09 D & M Holdings Inc コンテンツデータ伝送システム及びコンテンツデータ伝送方法
JP6031745B2 (ja) * 2011-10-17 2016-11-24 ソニー株式会社 送信装置、送信方法および受信装置
JP5284454B2 (ja) 2011-12-27 2013-09-11 株式会社東芝 送信装置、受信装置、及び通信経路切り替え方法
EP2620937A3 (en) * 2012-01-27 2014-11-05 Samsung Electronics Co., Ltd. Signal Processing Apparatus, Display Apparatus, Display System, Method for Processing Signal, and Method for Processing Audio Signal
JP6003102B2 (ja) * 2012-03-06 2016-10-05 ソニー株式会社 データ受信回路、データ送信回路、データ送受信装置、データ伝送システムおよびデータ受信方法
EP3748974A1 (en) * 2014-02-07 2020-12-09 Sony Corporation Transmission device, transmission method, reception device, reception method, display device, and display method
WO2016002271A1 (ja) 2014-07-03 2016-01-07 ソニー株式会社 インターフェース回路、伝送システム、伝送方向制御方法およびプログラム
JP6669071B2 (ja) 2014-09-29 2020-03-18 ソニー株式会社 送信装置、送信方法、受信装置および受信方法
US10986070B2 (en) 2014-09-29 2021-04-20 Sony Corporation Transmission apparatus, transmission method, reception apparatus, and reception method
KR102673706B1 (ko) 2016-08-03 2024-06-12 삼성전자주식회사 싱크 디바이스 및 그의 전원 제어 방법
KR102500291B1 (ko) * 2016-09-05 2023-02-16 삼성전자주식회사 통신 인터페이스 장치 및 디스플레이 장치
US10506139B2 (en) * 2017-08-03 2019-12-10 Mediatek Inc. Reconfigurable pin-to-pin interface capable of supporting different lane combinations and/or different physical layers and associated method
WO2019225448A1 (ja) 2018-05-23 2019-11-28 ソニー株式会社 送信装置、送信方法、受信装置および受信方法
JP7371260B2 (ja) * 2020-07-16 2023-10-30 シャープＮｅｃディスプレイソリューションズ株式会社 電子機器、及び接続検査方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0983396A (ja) * 1995-09-07 1997-03-28 Sony Corp 受信機
JP2760325B2 (ja) * 1995-09-22 1998-05-28 日本電気株式会社 加入者回路
US5872471A (en) 1995-12-25 1999-02-16 Hitachi, Ltd. Simultaneous bidirectional transmission circuit
US5889820A (en) 1996-10-08 1999-03-30 Analog Devices, Inc. SPDIF-AES/EBU digital audio data recovery
US6307543B1 (en) * 1998-09-10 2001-10-23 Silicon Image, Inc. Bi-directional data transfer using two pair of differential lines as a single additional differential pair
US6600747B1 (en) * 1998-09-17 2003-07-29 Dell Products L.P. Video monitor multiplexing circuit
US6940973B1 (en) 1999-06-07 2005-09-06 Bell Canada Method and apparatus for cancelling common mode noise occurring in communications channels
WO2001041443A1 (en) 1999-12-02 2001-06-07 Qualcomm Incorporated Apparatus and method for decoding digital image and audio signals
WO2001082584A2 (en) 2000-04-24 2001-11-01 Broadcom Corporation System and method for providing power over a home phone line network
JP2002204272A (ja) * 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 信号伝送装置および信号伝送システム
US7295578B1 (en) * 2001-09-12 2007-11-13 Lyle James D Method and apparatus for synchronizing auxiliary data and video data transmitted over a TMDS-like link
US6985005B1 (en) * 2001-11-20 2006-01-10 Silicon Image Differential amplifiers using asymmetric transfer characteristics to suppress input noise in output logic signals
US6813483B1 (en) 2002-02-27 2004-11-02 Lsi Logic Corporation Method and system for improving noise margin in a receiver circuit
US20050015480A1 (en) * 2003-05-05 2005-01-20 Foran James L. Devices for monitoring digital video signals and associated methods and systems
JP4492920B2 (ja) 2003-05-27 2010-06-30 ルネサスエレクトロニクス株式会社 差動信号伝送システム
US7826562B2 (en) * 2003-05-28 2010-11-02 Panasonic Corporation Digital interface receiver apparatus
US7991096B1 (en) 2003-06-02 2011-08-02 Silicon Image, Inc. Data sampling method and apparatus using through-transition counts to reject worst sampling position
US7184478B2 (en) 2003-06-19 2007-02-27 Applied Micro Circuits Corporation High speed circuits for electronic dispersion compensation
US7292637B2 (en) * 2003-12-17 2007-11-06 Rambus Inc. Noise-tolerant signaling schemes supporting simplified timing and data recovery
US7269673B2 (en) * 2004-02-18 2007-09-11 Silicon Image, Inc. Cable with circuitry for asserting stored cable data or other information to an external device or user
WO2005099156A1 (en) 2004-04-05 2005-10-20 Wireless Audio Ip B.V. Wireless audio transmission system and method with dynamic slot allocation
JP4357356B2 (ja) * 2004-05-10 2009-11-04 株式会社東芝 映像信号受信装置及び映像信号受信方法
JP4427733B2 (ja) * 2004-07-16 2010-03-10 ソニー株式会社 映像音声処理システム、アンプ装置および音声遅延処置方法
JP4665486B2 (ja) * 2004-11-04 2011-04-06 パナソニック株式会社 音声信号遅延装置
WO2007032079A1 (ja) * 2005-09-15 2007-03-22 Fujitsu Limited 抵抗を用いたハイブリッド回路
WO2007049556A1 (ja) * 2005-10-26 2007-05-03 Matsushita Electric Industrial Co., Ltd. 映像音声出力装置
US20070143801A1 (en) * 2005-12-20 2007-06-21 Madonna Robert P System and method for a programmable multimedia controller
KR100736494B1 (ko) * 2006-02-14 2007-07-06 엘지전자 주식회사 호환성을 개선한 뮤트플랙 설정방법 및 이 방법을 이용한하이디피니션 멀티미디어 인터페이스 시스템
JP4575324B2 (ja) 2006-03-29 2010-11-04 株式会社東芝 Ａｖ装置及びその制御方法
US7482837B2 (en) * 2006-04-10 2009-01-27 Atmel Corporation System and method for combining signals on a differential I/O link
JP5003930B2 (ja) 2006-04-28 2012-08-22 荒川化学工業株式会社 オーバーコートクリア塗料用ポリエステル樹脂およびそれを用いたオーバーコートクリア塗料樹脂組成物
JP3952077B1 (ja) * 2006-06-06 2007-08-01 オンキヨー株式会社 ホットプラグ信号検出装置、ソース機器およびリピータ機器
US7391231B2 (en) 2006-06-19 2008-06-24 International Business Machines Corporation Switch selectable terminator for differential and pseudo-differential signaling
US7397283B2 (en) * 2006-09-29 2008-07-08 Parade Technologies, Ltd. Digital A/V transmission PHY signaling format conversion, multiplexing, and de-multiplexing
US8456188B2 (en) 2006-11-07 2013-06-04 Sony Corporation Electronic apparatus and cable device
TW200822731A (en) * 2006-11-09 2008-05-16 Realtek Semiconductor Corp Receiving device of audio-video system
US20080133249A1 (en) * 2006-11-30 2008-06-05 Hashiguchi Kohei Audio data transmitting device and audio data receiving device
JP4773943B2 (ja) 2006-12-27 2011-09-14 キヤノン株式会社 画像再生装置及びその制御方法
US8565337B2 (en) 2007-02-07 2013-10-22 Valens Semiconductor Ltd. Devices for transmitting digital video and data over the same wires
US20090052208A1 (en) 2007-08-25 2009-02-26 Changrong Li Apparatus to Extend HDMI Connections over a Single Ethernet CAT Cable
US20080155635A1 (en) * 2008-02-13 2008-06-26 Paltronics, Inc. System and/or method for high-definition media distribution

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10805057B2 (en) 2014-06-12 2020-10-13 Sony Corporation Interface circuit and information processing system
US11271706B2 (en) 2014-06-12 2022-03-08 Sony Corporation Interface circuit and information processing system
US11716189B2 (en) 2014-06-12 2023-08-01 Sony Group Corporation Interface circuit and information processing system

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