KR20100047496A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 이를 실현하기 위한 본 발명은 반도체 기판상에 순차적으로 제1패드산화막, 패드질화막 및 제2패드산화막 증착하고 사진공정 및 반응성이온에칭공정을 이용한 식각공정을 진행하여 활성영역 및 STI의 트렌치를 형성하는 단계, 상기 제2패드산화막 및 상기 STI의 트렌치 내부에 LP-CVD 방식으로 라이너 질화막을 증착하는 단계, 상기 라이너 질화막 위에 라이너 고온산화막을 증착하는 단계, 상기 라이너 고온산화막 위에 HDP 방식으로 갭필절연물질 충진 및 CMP공정으로 평탄화 하는 단계 및 습식공정을 진행하여 반도체 기판상의 최상층에 증착된 라이너 고온산화막, 라이너질화막, 제2산화막, 패드질화막 및 제1패드산화막을 순차적으로 식각하여 STI를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면 라이너 질화막 및 라이너 고온산화막을 증착함으로써 HDP공정에 의한 갭필시 플라즈마에 의한 손상을 방지함으로써 STI 영역에서의 스트레스를 효과적으로 감소시키는 장점이 있다.
STI, HDP, 라이너 질화막, 라이너 고온산화막

Description

반도체 소자의 제조방법{Manufactruing Method of Semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 특히 셀로우 트렌치 아이솔레이션(이하 'STI'라 한다) 영역의 소자분리막의 스트레스를 줄이기에 알맞은 반도체소자의 제조방법에 관한 것이다.
주지하는 바와 같이 반도체 소자에는 트랜지스터, 커패시터, 저항 등의 단위 소자가 고밀도로 집적되는데, 이러한 소자들의 전기적으로 독립적인 특성을 위하여 소자 분리기술이 요구된다.
일반적으로 반도체 소자의 제조 공정에 있어서 소자 분리 기술은 크게 LOCOS(LOCal Oxidation of Silicon, 이하 'LOCOS'라 한다) 공정과 STI(Shallow Trench Isolation, 이하 'STI'라 한다) 공정으로 나눌 수 있다.
상기 LOCOS 공정은 반도체 기판에 형성된 패드 산화막과 질화막을 패터닝한 후 선택적 산화 공정에 의하여 소자분리막을 형성하는 공정을 말하며, 상기 STI 공정은 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고나서 상기 트렌치에 절연 물질을 매립시킨 후 화학적기계적연마(chemical mechanical polishing, 이하 'CMP'라 한다) 공정에 의해 매립된 부분을 제외한 절연 물질을 제거함으로써 소자 분리막을 형성하는 공정을 말한다.
상기 LOCOS 공정은 장시간 고온 산화로 인하여 채널 저지 이온의 측면 확산 및 측면 산화에 의해 소자의 전기적인 특성을 저하시키는 원인으로 작용하는 버즈 빅(Bird's Beak)이 발생하여 약 0.25㎛ 이하의 공정에는 적용의 한계가 있다.
이러한 LOCOS 공정의 문제점을 해결하기 위해 현재 0.25㎛ 이하의 미세 공정에서는 소자 분리막 형성 방법으로 STI 공정이 많이 사용되고 있다. 상기 STI 공정 적용시에는 LOCOS 공정의 단점인 버즈 빅은 발생하지 않으므로 반도체 소자의 스케일링(scaling)에 유리하고 절연 특성이 양호하다는 장점이 있다.
최근 반도체 소자의 스피드 증가에 관한 요구가 커짐에 따라서 트랜지스터(Tr)의 모빌리티(mobility) 증가를 위한 연구가 큰 관심을 일으키고 있다. 특히 캐리어 모빌리티(Carrier mobility)가 트랜지스터의 채널(channel) 주변에 발생하는 스트레스(stress)와 밀접한 관계가 있다는 연구 결과가 발표되면서 채널(Channel)에 인접한 STI영역의 스트레스 감소(stress reduction)에 관한 연구가 크게 관심을 모으고 있다.
예를 들어, 종래에는 셀로우 트렌치 아이솔레이션(STI) 형성 후, STI의 갭을 채우기 위해 TEOS(Tetra Ethyl Ortho Silicate)를 사용하는데, 이때 일반적으로 STI 영역 주위로 압축 스트레스(compressive stress)가 형성된다.
이때 발생되는 압축 스트레스(Compressive stress)는 STI와 트랜지스터(Tr)간의 거리 차에 따라서 트랜지스터의 모빌리티 뿐만 아니라, 트랜지스터의 누설 전류(leakage current)에도 악영향을 끼친다.
이에, 상기와 같은 스트레스(stress)를 감소시키기 위해서 종래에는 플라즈마 질화 처리를 하는 방법을 많이 사용하고 있다. 그러나 STI영역 주변에 플라즈마 질화처리공정으로 질소를 주입하여도 그 깊이가 10 ~ 15Å정도로 매우 낮아서 후속의 고밀도 플라즈마(High Density Plasma:이하 'HDP'라 한다)방법으로 갭필(gap fill)시 발생하는 플라즈마 손상(plasma damage)에 의해서 STI의 코너부위와 바닥부위의 질소층이 쉽게 손실 될 뿐만 아니라 형성된 질화막의 두께가 낮아서 STI에서의 스트레스를 감소시키기에는 영향성이 작다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, STI영역에서의 스트레스 효과를 높이기 위해 라이너 질화막(SiN)을 증착하고, HDP공정에 의한 갭필시 플라즈마에 의한 손상방지를 위해 라이너 질화막 증착공정 이후(plasma nitridation) 라이너 고온산화막(high temp. oxide: 이하 'HTO'라한다)을 증착하여 STI 내부의 라이너 질화막의 손실을 방지하는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판상에 순차적으로 제1패드산화막, 패드질화막 및 제2패드산화막 증착하고 사진공정 및 반응성이온에칭공정을 이용한 식각공정을 진행하여 활성영역 및 STI의 트렌치를 형성하는 단계, 상기 제2패드산화막 및 상기 STI의 트렌치 내부에 LP-CVD 방식으로 라이너 질화막을 증착하는 단계, 상기 라이너 질화막 위에 라이너 고온산화막을 증착하는 단계, 상기 라이너 고온산화막 위에 HDP 방식으로 갭필절연물질 충진 및 CMP공정으로 평탄화 하는 단계 및 습식공정을 진행하여 반도체 기판상의 최상층에 증착된 라이너 고온산화막, 라이너질화막, 제2산화막, 패드질화막 및 제1패드산화막을 순차적으로 식각하여 STI를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법에 의하면 라이너 질화막 및 라이너 고온산화막을 증착함으로써 HDP공정에 의한 갭필시 플라즈마에 의한 손상을 방지함으로써 STI 영역에서의 스트레스를 효과적으로 감소시키는 장점이 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다. 도 1 부터 도 6은 본 발명에 따른 STI내 라이너 질화막 및 라이너 고온산화막을 증착하여 HDP공정에 의한 갭필시 플라즈마에 의한 손상을 방지함으로써 STI 영역에서의 스트레스를 효과적으로 감소시키는 반도체 소자의 제조방법을 나타내는 반도체 소자의 단면도이다.
먼저 도 1에서는 반도체 기판(100)상에 제1패드산화막(200), 패드질화막(300) 및 제2패드산화막(400)을 순차적으로 증착한다. 이후 활성영역과 STI영역을 정의하기 위하여 사진공정에 의하여 포토레지스트를 패터닝한 다음 이온성반응에칭(RIE)공정을 진행하여 트렌치를 형성한다.
이후 상기 포토레지스트를 제거하여 도 1에 도시한 것처럼 반도체 소자 단면을 형성하거나 다른 실시예로서는 상기 반도체 기판(100)상에 순차적으로 적층된 제1패드산화막(200), 패드질화막(300) 및 제2패드산화막(400)을 하드마스크로 사용하여 트렌치를 형성할 수도 있다.
다음으로 도 2에서는 저압화학기상증착(LP-CVD)방법으로 상기 STI의 내부에 라이너 질화막(500)을 형성한다. 라이너 질화막(500)은 트렌치에 매립되는 산화물(700)로 인한 압축 응력(Compressive Stress)을 보상하기 위한 것이다. 즉 트렌치 매립 산화물(700)로 인해 반도체 기판(100)에 가해지는 압축 응력(Compressive Stress)이 라이너 질화막(500)의 인장응력(Tensile Stress)에 의해 상쇄되기 때문에 STI에 의한 소자의 전기적 특성이 저하되는 것을 효과적으로 방지할 수있다. 상기 라이너 질화막(500)의 두께는 LP-CVD방법을 이용하여 40~120Å로 증착함이 바람직하다.
다음으로 도 3에서는 HDP공정에 의한 트렌치 매립 산화물(700)로 갭필시 플라즈마에 의한 라이너 질화막(500)의 손상방지를 위해 라이너 질화막(500) 증착공정 이후 라이너 고온산화막(600)을 증착한다. 상기 라이너 고온산화막(600)의 두께는 40~120Å로 증착함이 바람직하다.
다음으로 도 4 및 도 5에서는 HDP 방법을 이용하여 셀로우 트렌치 아이솔레이션(STI)영역에 트렌치 매립 산화물(700)로 갭필한 후, 라이너 질화막(500)을 연마 정지막으로 하여 화학 기계적 연마(Chemical Mechanical Polishing:CMP) 공정을 진행하여 평탄화한다.
다음으로 도 6에서는 순차적으로 라이너 고온산화막(600), 라이너 질화막(500), 제2패드산화막(400), 패드 질화막(300) 및 제1패드산화막(200)을 순차적으로 제거하여 STI 영역을 형성한다. 여기서 뜨거운 인산(hot phosphoric acid) 용액으로 질화막을 제거하고, 세정 공정으로 산화막을 제거하는 것이 바람직하다.
따라서 STI 영역의 트렌치 내부에 두개의 라이너 질화막(500) 및 라이너 고온산화막(600)을 증착함으로써 HDP방법에 의하여 트렌치 매립 산화물(700)로 갭필시 라이너 질화막(600)의 손실을 보호함으로써 STI영역에서의 스트레스를 감소시키는 효과가 있다.
본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
도 1 부터 도 6은 본 발명에 따른 STI내 라이너 질화막 및 라이너 고온산화막을 증착함으로써 HDP공정에 의한 갭필시 플라즈마에 의한 손상을 방지함으로써 STI 영역에서의 스트레스를 효과적으로 감소시키는 반도체 소자의 제조방법을 나타내는 반도체 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100:반도체기판 200:제1패드산화막
300:패드질화막 400:제2패드산화막
500:라이너 질화막 600:라이너 고온산화막
700:트렌치 매립 산화물

Claims (4)

  1. 반도체 기판상에 순차적으로 제1패드산화막, 패드질화막 및 제2패드산화막 증착하고 사진공정 및 반응성이온에칭공정을 이용한 식각공정을 진행하여 활성영역 및 STI의 트렌치를 형성하는 단계;
    상기 제2패드산화막 및 상기 STI의 트렌치 내부에 LP-CVD 방식으로 라이너 질화막을 증착하는 단계;
    상기 라이너 질화막 위에 라이너 고온산화막을 증착하는 단계;
    상기 라이너 고온산화막 위에 HDP 방식으로 갭필절연물질 충진 및 CMP공정으로 평탄화 하는 단계 및
    습식공정을 진행하여 반도체 기판상의 최상층에 증착된 라이너 고온산화막, 라이너질화막, 제2산화막, 패드질화막 및 제1패드산화막을 순차적으로 식각하여 STI를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 라이너 질화막 및 상기 라이너 고온산화막의 두께가 동일하게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 라이너 질화막의 두께는 40~120Å인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 라이너 고온산화막의 두께는 40~120Å인 것을 특징으로 하는 반도체 소자의 제조방법.
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