KR100561005B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판 상에 버퍼 산화막과 질화막을 순차적으로 적층하고, 상기 반도체 기판의 필드 영역을 노출시키는 위한, 상기 질화막 및 버퍼 산화막의 개구부를 형성하고, 상기 반도체 기판의 필드 영역을 등방성 식각 특성을 갖는, 완화된 HF 용액에 의해 습식 식각하고 계속하여 자외선을 상기 반도체 기판에 조사하면서 상기 반도체 기판을 상기 HF용액에 의해 광화학적으로 습식 식각시킴으로써 트렌치를 형성한다. 이후, 상기 트렌치에 산화막을 갭 필링한 후 상기 산화막을 평탄화시키고, 상기 질화막과 버퍼 산화막을 제거시킴으로써 상기 반도체 기판의 액티브 영역을 노출시킨다.
따라서, 본 발명은 상기 트렌치의 상, 하측 모서리부를 라운드 형상으로 형성시킬 수 있으므로 상기 트렌치의 상, 하측 모서리부에서의 전계 집중을 완화하여 반도체 소자의 누설 전류를 저감시키고 나아가 반도체 소자의 전기적인 특성을 향상시킬 수가 있다. 그 결과, 반도체 소자의 수율이 향상될 수 있다.
트렌치, 자외선, 광화학적, 습식 식각, 라운드 형상, 모서리

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
도 1a 및 도 1e는 종래 기술에 의한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정을 나타낸 단면 공정도.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조 방법에 적용된 샐로우 트렌치 아이솔레이션 공정을 나타낸 단면 공정도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 기판을 광화학적 습식 식각에 의해 식각시킴으로써 트렌치의 모서리부를 라운드 형상으로 형성하도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. 이후, LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔 다. 이들 기술들은 공정이 복잡할 뿐만 아니라 실리콘 산화막에 의한 채널 영역의 잠식을 가져오는 새 부리(Bird's Beak) 현상을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 실리콘 기판의 액티브 영역과 필드 영역 사이의 표면 단차가 심하게 발생하므로 상기 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 한다.
최근에 들어, 이러한 점을 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되었다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.
상기 샐로우 트렌치 아이솔레이션 공정은 실리콘 기판의 아이솔레이션 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 연마하여 상기 트렌치 내의 산화막과 실리콘 기판을 평탄화시킨다. 따라서, 실리콘 기판의 아이솔레이션 영역의 트렌치 내에만 산화막이 형성된다.
상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 공정이나 서브 상압 화학 기상 증착(Subatmospheric Pressure Chemical Vapor Deposition: SACVD) 공정을 이용한 산화막이거나, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정이나 플라즈마 강화 화학 기상 증착(plasm enhanced chemical vapor deposition: PECVD) 공정을 이용한 산화막이 주로 사용되고 있다.
한편, 종래의 샐로우 트렌치 아이솔레이션 공정은 도 1a에 도시된 바와 같이, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 표면 전체에 예를 들어 버퍼 산화막(11)과 질화막(13)을 순차적으로 적층한다. 이어서, 상기 질화막(13) 상에 반도체 기판(10)의 필드영역의 질화막(13)을 노출시키기 위한 감광막(PR)의 패턴을 형성하고, 상기 감광막(PR)의 패턴을 식각 마스크층으로 이용하여 상기 질화막(13)과 버퍼 산화막(11)을 건식 식각공정에 의해 제거시킴으로써 상기 반도체 기판(10)의 필드 영역의 표면을 노출시키는 개구부(14)를 형성시킨다.
도 1b에 도시된 바와 같이, 이후, 상기 감광막(PR)의 패턴을 식각 마스크층으로 이용하여 상기 개구부(14)의 반도체 기판(10)을 건식 식각공정에 의해 식각시킴으로써 트렌치(15)를 형성시킨다.
도 1c에 도시된 바와 같이, 그런 다음, 도 1b의 감광막(PR)의 패턴을 제거한 후 상기 트렌치(15)의 식각면의 식각 손상을 감소시키기 위해 상기 트렌치(15)의 식각면을 열 산화공정에 의해 열 산화시킴으로써 산화막(17)을 형성한다.
도 1d에 도시된 바와 같이, 이후, 상기 트렌치(15)에 갭 필링 특성이 양호한 절연막, 예를 들어 산화막(19)을 매립시키고, 상기 산화막(19)을 화학적 기계적 연마 공정에 의해 상기 질화막(13)에 평탄화시킨다.
도 1e에 도시된 바와 같이, 이후, 상기 질화막(13)을 인산 용액에 의해 식각시킴으로써 상기 버퍼 산화막(11)을 노출시키고, 상기 버퍼 산화막(11)을 불산 용액에 의해 식각시킴으로써 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다. 따라서, 샐로우 트렌치 아이솔레이션 공정이 완료된다.
그런데, 종래에는 상기 트렌치(15)의 상측 모서리부와 하측 모서리부가 날카로운 각진 형상을 이루므로 이를 완화하기 위해 상기 트렌치(15)의 식각면에 산화막(17)을 형성시켜 왔다.
그러나, 상기 트렌치(15)의 상측 모서리부와 하측 모서리부가 라운드(round) 형상을 이루지 못하고 여전히 각진 형상을 이루므로 이러한 상태에서 상기 반도체 기판(10)의 액티브 영역에 게이트 절연막을 비롯하여 게이트 전극, 소스/드레인 등을 형성하여 반도체 소자를 제조하였을 경우, 상기 상측 모서리부와 하측 모서리부에서 전계 집중 현상이 발생한다. 그 결과, 상기 트렌치(15)에서의 누설전류가 증가하므로 반도체 소자의 전기적인 특성이 저하되고 나아가 반도체 소자의 수율도 저하된다.
따라서, 본 발명의 목적은 트렌치의 상, 하측 모서리부를 라운드 형상으로 형성시킴으로써 트렌치의 상, 하측 모서리부에서의 전계 집중을 완화시키는데 있다.
본 발명의 다른 목적은 트렌치에서의 누설 전류를 저감시킴으로서 반도체 소 자의 전기적인 특성을 향상시키는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 수율을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 개구부를 갖는 식각 마스크층을 형성하는 단계; 상기 개구부 내의 반도체 기판을 소정의 식각 용액에 의해 습식 식각함으로써 라운드 형상의 홈부를 형성하는 단계; 및 상기 개구부 내의 반도체 기판에 소정의 광선을 조사하면서 상기 반도체 기판을 상기 식각 용액에 의해 광화학적으로 습식 식각함으로써 상, 하측 모서리부가 라운드 형상을 이루는 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 식각 용액으로서 희석된 HF 용액을 사용할 수 있다. 또한, 상기 HF 용액으로서 H2O: HF를 4:1로 혼합한 용액을 사용하는 것이 가능하다.
바람직하게는, 상기 반도체 기판에 자외선을 조사할 수 있다. 또한, 상기 자외선으로서, 상기 반도체 기판의 금지대폭보다 큰 에너지를 갖는 파장 이하의 자외선을 조사할 수 있다. 또한, 상기 반도체 기판으로서 실리콘 기판을 사용할 경우, 상기 자외선으로서 400nm 이하의 파장을 갖는 자외선을 조사할 수 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 표면 상에 트렌치 형성을 위한 희생막을 형성한다. 이를 좀 더 상세히 언급하면, 상기 반도체 기판(10)의 표면 상에 버퍼 산화막(11)을 40Å∼150Å의 두께로 적층시키고, 상기 버퍼 산화막(11) 상에 예를 들어 저압 화학 기상 증착 공정을 이용하여 질화막(13)을 600∼1500Å의 두께로 적층시킨다. 여기서, 상기 버퍼 산화막(11)은 상기 반도체 기판(10)과 질화막(13)의 스트레스를 완화시켜주기 위한 것이다. 상기 질화막(13)은 상기 트렌치(15)의 형성 때 식각 마스크층으로서 사용되며 후속의 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정에서 식각 정지막으로서의 역할도 담당한다.
그런 다음, 이어서, 상기 질화막(13) 상에 상기 반도체 기판(10)의 필드영역의 질화막(13)을 노출시키기 위한 감광막(PR)의 패턴을 형성하고, 상기 감광막(PR)의 패턴을 식각 마스크층으로 이용하여 상기 질화막(13)과 버퍼 산화막(11)을 건식 식각공정에 의해 제거시킴으로써 상기 반도체 기판(10)의 필드 영역의 표면을 노출시키는 개구부(14)를 형성시킨다.
도 2b에 도시된 바와 같이, 이후, 상기 반도체 기판(10)을 습식 식각용 식각조(etching bath)(30) 내의 상온의 식각 용액, 예를 들어 등방성 식각 특성을 갖는 희석된 HF 용액(31)에 넣어서 상기 반도체 기판(10)을 원하는 깊이(D1)로 습식 식각시킴으로써 상기 반도체 기판(10)의 필드 영역에 홈부(41)를 형성한다. 여기서, 상기 희석된 HF 용액(31)은 H2O: HF를 4:1로 혼합한 용액으로서, 추가로 H2O2 가 혼합될 수 있다.
이때, 상기 반도체 기판(10)이 등방성 식각됨으로써 상기 홈부(41)의 저면은 종래와 달리 각진 하측 모서리부를 갖지 않고 라운드 형상, 예를 들어 반원 형상의 하측 모서리부를 갖지만, 상기 홈부(31)의 상측 모서리부는 종래와 마찬가지로 각진 형상을 이룬다.
도 2c를 참조하면, 계속하여, 상기 HF 용액(31) 내의 반도체 기판(10)에 광선, 예를 들어 자외선(ultra violet: UV)을 조사하여 상기 반도체 기판(10)을 원하는 깊이만큼 광화학적으로 습식 식각시킴으로써 트렌치(43)를 형성한다.
여기서, 상기 자외선(UV)의 에너지(E)는 E = hυ= h/λ의 식으로 주어진다. 상기 h는 플랭크 상수이고, υ는 상기 자외선의 주파수이고, λ는 상기 자외선의 파장이다.
한편, 상기 반도체 기판(10)이 단결정 실리콘 기판인 경우, 상기 실리콘 원자의 에너지 금지대 폭이 2.1eV의 에너지에 해당하므로 상기 자외선(UV)이 상기 2.1eV보다 큰 에너지를 갖기 위해서는 400nm 이하의 파장(λ)을 갖고 있어야 한다.
따라서, 400nm 이하의 파장(λ)을 갖는 자외선(UV)을 상기 반도체 기판(10)에 조사하면, 상기 반도체 기판(10)의 실리콘 원자의 가전자대에 있던 전자가 에너 지를 충분히 얻음으로써 상기 금지대를 뛰어넘어서 전도대로 이동하므로 상기 가전자대에는 정공(hole)이 생성된다. 이와 같이, 상기 반도체 기판(10)의 실리콘 원자는 활성화하여 상기 HF 용액(31)과 신속하게 반응함으로써 상기 반도체 기판(10)의 식각이 이루어질 수가 있다.
따라서, 상기 홈부(31)의 각진 상측 모서리부가 상기 HF 용액(31)에 의해 식각, 제거되므로 상기 트렌치(43)의 상측 모서리부는 라운드 형상을 이룬다. 또한, 상기 홈부(31)의 하측 모서리부가 도 2b의 단계에서 라운드 형상, 예를 들어 반원 형상을 이루고 있었기 때문에 상기 트렌치(43)의 하측 모서리부도 라운드 형상을 이룬다.
따라서, 본 발명은 상기 트렌치(43)의 상, 하측 모서리부를 모두 라운드 형상으로 형성시키므로 종래와 같이 도 1c의 트렌치(15)에 산화막(17)을 형성시키는 열 산화 공정을 진행하는 것을 생략할 수가 있다.
더욱이, 본 발명은 상기 트렌치(43)에서의 누설 전류를 저감시키고 나아가 반도체 소자의 전기적 특성을 향상시키므로 반도체 소자의 수율을 향상시킬 수가 있다.
도 2d를 참조하면, 이후, 상기 반도체 기판(10)을 도 2c의 HF 용액(31)으로부터 끄집어내고 나서 탈이온수(deionized water)와 같은 순수에 의해 세정시킨다. 이어서, 상기 감광막(PR)의 패턴을 제거하고 나서 상기 트렌치(43)의 내부와 상기 질화막(13) 상에 상압 화학 기상 증착 공정(APCVD)이나 서브 상압 화학 기상 증착(SACVD) 공정에 의해 O3-TEOS막과 같은 산화막(45)을 두껍게 적층시킴으로써 상기 트렌치(43)를 갭 필링한다.
한편, 상기 상압 화학 기상 증착(APCVD) 공정이나 상기 서브 상압 화학 기상 증착(SACVD) 공정 대신에 플라즈마 강화 화학 기상 증착(PECVD) 공정이나 고밀도 플라즈마 화학 기상 증착(HDPCVD) 공정을 이용하여 고밀도 산화막과 같은 산화막(45)을 적층하는 것도 가능하다.
이후, 예를 들어 고온 열처리공정을 이용하여 상기 트렌치(43) 내의 산화막(45)을 치밀화시키고, 평탄화 공정, 예를 들어 화학적 기계적 연마 공정을 이용하여 상기 산화막(45)을 상기 질화막(13)에 평탄화시킴으로써 상기 질화막(13) 상의 산화막(45)을 모두 제거시키고 상기 트렌치(43)에 상기 산화막(45)을 남긴다.
여기서, 상기 질화막(13)은 상기 화학적 기계적 연마 공정의 식각 정지막으로서의 역할을 담당한다.
도 2e를 참조하면, 그런 다음, 상기 산화막(45)의 표면을 낮추기 위해 상기 산화막(45)을 불산 용액으로 일정 두께만큼 습식 식각시키고, 상기 질화막(13)을 인산 용액으로 식각시킴으로써 상기 질화막(13) 아래의 버퍼 산화막(11)을 노출시킨다. 그 다음에 상기 버퍼 산화막(11)을 불산 용액으로 식각시킴으로써 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다. 따라서, 본 발명의 샐로우 트렌치 아이솔레이션 공정이 완료된다.
따라서, 본 발명은 상기 트렌치의 상, 하측 모서리부를 모두 라운드 형상으 로 형성시키므로 상기 반도체 기판의 액티브 영역에 게이트 절연막을 비롯하여 게이트 전극, 소스/드레인 등을 형성하여 반도체 소자를 제조하였을 경우, 상기 상측 모서리부와 하측 모서리부에서의 전계 집중을 완화할 수가 있다. 그 결과, 상기 트렌치에서의 누설 전류가 저감되므로 반도체 소자의 전기적인 특성이 향상되고 나아가 반도체 소자의 수율도 향상될 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상에 버퍼 산화막과 질화막을 순차적으로 적층하고, 상기 반도체 기판의 필드 영역을 노출시키는 위한, 상기 질화막 및 버퍼 산화막의 개구부를 형성하고, 상기 반도체 기판의 필드 영역을 등방성 식각 특성을 갖는, 완화된 HF 용액에 의해 습식 식각하고 계속하여 자외선을 상기 반도체 기판에 조사하면서 상기 반도체 기판을 상기 HF용액에 의해 광화학적으로 습식 식각시킴으로써 트렌치를 형성한다. 이후, 상기 트렌치에 산화막을 갭 필링한 후 상기 산화막을 평탄화시키고, 상기 질화막과 버퍼 산화막을 제거시킴으로써 상기 반도체 기판의 액티브 영역을 노출시킨다.
따라서, 본 발명은 상기 트렌치의 상, 하측 모서리부를 라운드 형상으로 형성시킬 수 있으므로 상기 트렌치의 상, 하측 모서리부에서의 전계 집중을 완화하여 반도체 소자의 누설 전류를 저감시키고 나아가 반도체 소자의 전기적인 특성을 향상시킬 수가 있다. 그 결과, 반도체 소자의 수율이 향상될 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (6)

  1. 반도체 기판 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 개구부를 갖는 식각 마스크층을 형성하는 단계;
    상기 개구부 내의 반도체 기판을 희석된 HF 용액에 의해 습식 식각함으로써 라운드 형상의 홈부를 형성하는 단계; 및
    상기 개구부 내의 반도체 기판에 자외선을 조사하면서 상기 반도체 기판을 상기 식각 용액에 의해 광화학적으로 습식 식각함으로써 상, 하측 모서리부가 라운드 형상을 이루는 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 HF 용액으로서 H2O: HF를 4:1로 혼합한 용액을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서, 상기 자외선으로서, 상기 반도체 기판의 금지대폭보다 큰 에너지를 갖는 파장 이하의 자외선을 조사하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 반도체 기판으로서 실리콘 기판을 사용할 경우, 상기 자외선으로서 400nm 이하의 파장을 갖는 자외선을 조사하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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KR100800495B1 (ko) * 2007-02-27 2008-02-04 삼성전자주식회사 반도체 장치의 제조방법
KR101506901B1 (ko) * 2008-10-15 2015-03-30 삼성전자주식회사 반도체 소자의 제조 방법
KR20100072514A (ko) * 2008-12-22 2010-07-01 주식회사 동부하이텍 반도체 소자의 제조 방법
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Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5065273A (en) * 1990-12-04 1991-11-12 International Business Machines Corporation High capacity DRAM trench capacitor and methods of fabricating same
MX9305898A (es) * 1992-10-30 1995-01-31 Texas Instruments Inc Metodo de grabado fotoquimico anisotropico para la fabricacion decircuitos integrados.
JP2743823B2 (ja) * 1994-03-25 1998-04-22 日本電気株式会社 半導体基板のウエット処理方法
JPH0817815A (ja) * 1994-06-30 1996-01-19 Toshiba Corp 半導体デバイスの製造方法、半導体基板の処理方法、分析方法及び製造方法
US5603848A (en) * 1995-01-03 1997-02-18 Texas Instruments Incorporated Method for etching through a substrate to an attached coating
US5520299A (en) * 1995-02-15 1996-05-28 Texas Instruments Incorporated Etching pyroelectric devices post ion milling
KR100481920B1 (ko) * 2002-12-27 2005-04-14 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

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