KR20100039193A - Cross point array memory device and manufacturing method for the same - Google Patents

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KR20100039193A
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이병규
이두현
이명재
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삼성전자주식회사
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Abstract

PURPOSE: A cross point array memory device with a three dimensional structure and a manufacturing method thereof are provided to control a switching current applied to a resistor by providing a resistive memory device with a three dimensional structure. CONSTITUTION: A cross point array memory device comprises a lower electrode(301), an upper electrode(306), a register(303), an intermediate electrode layer, and a switching structure. A plurality of lower electrodes are prepared in parallel. A plurality of upper electrodes are prepared cross the lower electrodes. The insulation layer is formed between the lower electrode and the upper electrode. The insulation layer has a hole for exposing a part of the lower electrode at a cross point between the lower electrode and the upper electrode. The resistor, the intermediate electrode layer, and the switching structure are formed at the exposed part of the lower electrode inside the hole and the sidewall of the hole. The resistor, the intermediate electrode layer, and the switching structure form a storage node.

Description

크로스 포인트 어레이 메모리 소자 및 그 제조 방법{Cross point array memory device and manufacturing method for the same}Cross point array memory device and manufacturing method for the same

본 발명의 실시예는 크로스 포인트 어레이 메모리 소자 및 그 제조 방법에 관한 것으로, 스토리지 노드로서 저항변화 물질을 적용한 크로스 포인트 어레이 메모리 소자 및 그 제조방법에 관한 것이다. Embodiments of the present invention relate to a cross point array memory device and a method of manufacturing the same, and a cross point array memory device to which a resistance change material is applied as a storage node and a method of manufacturing the same.

통상적인 반도체 메모리 어레이는 회로적으로 연결된 수많은 단위 메모리 셀들을 포함한다. 대표적인 반도체 메모리인 DRAM(Dynamic Random Access Memory)의 경우, 단위 메모리 셀은 한 개의 스위치와 한 개의 커패시터로 구성되는 것이 일반적이다. DRAM은 집적도가 높고 동작 속도가 빠른 이점이 있다. 그러나, 전원이 꺼진 후에는 저장된 데이타가 모두 소실되는 단점이 있다. 전원이 꺼진 후에도 저장된 데이타가 보존될 수 있는 비휘발성 메모리 소자의 대표적인 예가 플래쉬 메모리이다. 플래쉬 메모리는 휘발성 메모리와 달리 비휘발성의 특성을 지니고 있으나 DRAM에 비해 집적도가 낮고 동작 속도가 느린 단점이 있다. Conventional semiconductor memory arrays include numerous unit memory cells that are circuitry connected. In the case of DRAM (Dynamic Random Access Memory), a typical semiconductor memory, a unit memory cell is generally composed of one switch and one capacitor. DRAM has the advantage of high integration and fast operation speed. However, after the power is turned off, all stored data is lost. Flash memory is a representative example of a nonvolatile memory device in which stored data can be preserved even after the power is turned off. Unlike volatile memory, flash memory has nonvolatile characteristics, but has a low density and a slow operation speed compared to DRAM.

현재, 많은 연구가 진행되고 있는 비휘발성 메모리 소자로, MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), PRAM(Phase- change Random Access Memory) 및 RRAM(resistance random access memory) 등이 있다. 여기서 RRAM(resistance random access memory: 저항성 메모리 소자)은 주로 전이 금속 산화물의 저항 변환(variable resistance) 특성, 즉 상태에 따라 저항 값이 변화하는 특성을 이용한 것이다.Currently, many researches are being conducted on nonvolatile memory devices including magnetic random access memory (MRAM), ferroelectric random access memory (FRAM), phase-change random access memory (PRAM), and resistance random access memory (RRAM). . The resistive random access memory (RRAM) mainly uses a variable resistance property of the transition metal oxide, that is, a property in which a resistance value changes depending on a state.

상기 RRAM의 경우 크로스 포인트 어레이 구조를 중심으로 연구가 진행되고 있다. 크로스 포인트 어레이 구조는 복수개의 하부전극과 복수개의 상부전극이 서로 교차하도록 형성되어 있고, 그 교차 지점에 메모리 노드가 형성되는 구조로 메모리 소자가 형성된다. 이러한 구조는 랜덤 액서스가 가능한 구조로서 데이터 저장 및 판독시 유리한 측면이 있으나 인접하는 노드와 전류 패스(current path)가 형성되어 누설 전류(leackage current)가 발생하는 문제가 있다. 따라서 크로스 포인트 어레이 구조에서는 스위칭 구조체를 스토리지 노드와 함께 형성하여 전류 리키지를 감소하는 구성으로 형성하고 있다.In the case of the RRAM, research is focused on the cross point array structure. The cross point array structure is formed such that a plurality of lower electrodes and a plurality of upper electrodes cross each other, and a memory element is formed in a structure in which memory nodes are formed at the crossing points. Such a structure is a structure capable of random access, which has advantages in storing and reading data, but has a problem in that a leakage current is generated by forming a current path with an adjacent node. Accordingly, in the cross point array structure, the switching structure is formed together with the storage node to form a current reducing structure.

본 발명의 한 측면은 새로운 구조의 크로스 포인트 어레이 메모리 소자를 제공하는 것이다.One aspect of the present invention is to provide a cross point array memory device of a novel structure.

본 발명의 다른 측면은 크로스 포인트 어레이 메모리 소자의 제조 방법을 제공하는 것이다.Another aspect of the invention is to provide a method of manufacturing a cross point array memory device.

본 발명의 한 측면에 따라 서로 평행하도록 형성된 복수개의 하부 전극; 상기 하부 전극과 서로 교차하는 방향으로, 서로 평행하도록 형성된 복수개의 상부 전극; 상기 하부 전극과 상기 상부 전극의 사이에서 형성되며, 상기 하부 전극과 상기 하부 전극의 교차점 부분에 하부전극의 일부 표면을 노출시키는 홀을 포함하는 절연층; 및 상기 홀 내부에서 하부 전극의 노출 지역과 상기 홀의 측벽에 형성되어 스토리지 노드를 형성하는 저항체, 중간전극층, 및 스위칭 구조체를 포함하는 크로스 포인트 어레이 메모리 소자가 제공된다.A plurality of lower electrodes formed to be parallel to each other in accordance with an aspect of the present invention; A plurality of upper electrodes formed to be parallel to each other in a direction crossing the lower electrodes; An insulating layer formed between the lower electrode and the upper electrode, the insulating layer including a hole exposing a portion of the lower electrode at the intersection of the lower electrode and the lower electrode; And a resistor, an intermediate electrode layer, and a switching structure formed in the exposed region of the lower electrode and the sidewall of the hole inside the hole to form a storage node.

상기 크로스 포인트 어레이 메모리 소자에서 상기 저항체는 인가되는 펄스의 크기에 따라 두가지 이상의 저항 특성을 나타내는 물질일 수 있다. In the cross point array memory device, the resistor may be a material that exhibits two or more resistance characteristics according to the magnitude of the applied pulse.

보다 구체적으로, 상기 저항체는 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Co 산화물, Cu 산화물, Nb 산화물 또는 이들 중 적어도 2종 이상의 물질을 포함하는 전이금속 산화물일 수 있다.More specifically, the resistor may be a Ni oxide, Ti oxide, Hf oxide, Zr oxide, Zn oxide, W oxide, Co oxide, Cu oxide, Nb oxide, or a transition metal oxide including at least two or more of these materials. .

상기 스위치 구조체는 n형 산화물 반도체층과 p형 산화물 반도체층을 포함 하는 다이오드일 수 있다.The switch structure may be a diode including an n-type oxide semiconductor layer and a p-type oxide semiconductor layer.

본 발명의 다른 측면에 따라 서로 평행하도록 복수개의 하부 전극을 형성하는 단계; 상기 하부 전극 상에 절연층을 형성하는 단계; 상기 절연층에 나노임프린팅 공정을 진행하여 하부 전극에 대응하는 위치에 복수개의 홀을 형성하는 단계; 상기 홀의 하부면 및 측벽에 스토리지 노드 및 스위칭 구조체를 형성하는 단계; 및 상기 홀에 대응하는 위치에 서로 평행하도록 복수개의 상부전극을 형성하는 단계를 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법이 제공된다.Forming a plurality of lower electrodes parallel to one another in accordance with another aspect of the present invention; Forming an insulating layer on the lower electrode; Performing a nanoimprinting process on the insulating layer to form a plurality of holes at a position corresponding to a lower electrode; Forming a storage node and a switching structure on the bottom and sidewalls of the hole; And forming a plurality of upper electrodes parallel to each other at positions corresponding to the holes.

본 발명의 한 측면에 따르면 3차원 구조를 지닌 저항성 메모리 소자를 제공함으로써 저항체로 인가되는 스위칭 전류의 조절이 가능하다.According to one aspect of the invention it is possible to control the switching current applied to the resistor by providing a resistive memory device having a three-dimensional structure.

이하, 첨부된 도면을 참조하여 저항성 메모리 소자 및 그 제조 방법에 대해 상세히 설명하고자 한다. 여기서, 도면에 도시된 각각 층 또는 영역들의 두께 및 폭은 설명을 위하여 과장되게 도시한 것임을 명심하여야 한다.Hereinafter, a resistive memory device and a method of manufacturing the same will be described in detail with reference to the accompanying drawings. Here, it should be noted that the thickness and width of each layer or region shown in the drawings are exaggerated for explanation.

도 1은 본 발명의 실시예에 따른 크로스 포인트 어레이 메모리 소자의 사시도를 나타낸 도면이다. 그리고, 도 2는 상기 도 1의 V-V1라인으로 절단한 단면을 나타낸 단면도이다. 1 is a perspective view of a cross point array memory device according to an exemplary embodiment of the present invention. 2 is a cross-sectional view illustrating a cross section taken along the line V-V1 of FIG. 1.

도 1 및 도 2를 참조하면, 기판(300) 상에 서로 평행하도록 복수개의 하부 전극(bottom electrode)(301)이 형성되어 있으며, 상기 하부 전극과 교차하는 방향으로 복수개의 상부전극(306)이 형성되어 있다. 하부 전극(301) 및 상부 전극(306) 사이에는 메모리 저항체(303)를 포함하는 스토리지 노드가 형성되어 있다. 1 and 2, a plurality of bottom electrodes 301 are formed on the substrate 300 so as to be parallel to each other, and the plurality of upper electrodes 306 are intersected with the lower electrodes. Formed. A storage node including a memory resistor 303 is formed between the lower electrode 301 and the upper electrode 306.

구체적으로 설명하면, 상기 하부 전극(301)과 상기 상부 전극(306) 사이에는 상기 하부 전극(301)과 상기 상부 전극(306)의 교차점에 각각 홀(h)을 형성한 절연층(302)이 형성되어 있다. 상기 홀(h)의 바닥은 하부전극(301)의 표면 일부를 노출시키도록 형성되며, 상기 홀(h)의 형태는 깔대기형(Cone shape), 실리더형, 피라미드형, 비대칭 다각형 등의 다양한 형태를 가질 수 있다. 상기 홀(h)의 내부에는 저항체(303), 중간 전극(304), 및 스위치 구조체(305)가 형성되어 있다. 보다 상세하게 설명하면, 절연층(302)의 홀(h)의 바닥 및 측면에는 저항체(303), 중간 전극(304), 스위치 구조체(305)가 Layer 형태로 형성될 수 있다. 스위치 구조체(305) 상에는 상부 전극(306)이 형성되어 있다. Specifically, an insulating layer 302 having holes h formed at intersections of the lower electrode 301 and the upper electrode 306 between the lower electrode 301 and the upper electrode 306 is formed. Formed. The bottom of the hole (h) is formed to expose a portion of the surface of the lower electrode 301, the shape of the hole (h) is a variety of funnel shape (Cone shape), cylinder type, pyramid shape, asymmetric polygon, etc. It may have a form. The resistor 303, the intermediate electrode 304, and the switch structure 305 are formed in the hole h. In more detail, the resistor 303, the intermediate electrode 304, and the switch structure 305 may be formed in a layer shape at the bottom and side surfaces of the hole h of the insulating layer 302. The upper electrode 306 is formed on the switch structure 305.

기판(300)은 통상적인 반도체 소자에 사용되는 Si 기판을 사용하거나, 이와는 달리 유리, 플라스틱 등의 절연성 기판도 사용할 수 있다. The substrate 300 may use an Si substrate used for a conventional semiconductor device, or alternatively, an insulating substrate such as glass or plastic may be used.

하부 전극(301), 중간 전극(304) 및 상부 전극(306)은 통상적으로 반도체 소자에 사용되는 전극 물질을 사용할 수 있으며, 예를 들어 Al, Hf, Zr, Zn, W, Co, Au, Pt, Ru, Ir, Ti 또는 전도성 금속 산화물 등을 사용할 수 있다. The lower electrode 301, the middle electrode 304, and the upper electrode 306 may use electrode materials that are commonly used in semiconductor devices. For example, Al, Hf, Zr, Zn, W, Co, Au, Pt , Ru, Ir, Ti, or a conductive metal oxide can be used.

절연층(302)은 전류를 차단하는 절연 물질로 형성할 수 있으며, 예를 들어 SiO2, Si3N4, Al2O3 등으로 형성할 수 있다. The insulating layer 302 may be formed of an insulating material that blocks current, and may be formed of, for example, SiO 2 , Si 3 N 4 , Al 2 O 3, or the like.

저항체(303)는 정보의 저장 및 소거가 저항특성의 변화에 의해 이루어지는 저항변화 메모리 소자에 사용되는 저항 변환 물질(variable resistance material) 로 형성될 수 있다. 이러한 저항체로는 예를 들어 정보의 저장과 소거가 같은 방향의 펄스 인가에 의해 이루어지는 유니폴라(unipolar) 물질을 사용가능하며, 이러한 유니폴라 물질로는 전이금속 산화물이 있을 수 있다. 상기 전이금속 산화물로는 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Co 산화물, Cu 산화물, Nb 산화물 또는 이들 중 적어도 이종 이상의 산화물을 포함하는 물질 등이 예시된다. 구체적으로 NiO, TiO2, HfO, ZrO, ZnO, WO3, CoO, CuO, Nb2O5 중 또는 이 중 적어도 어느 한 물질을 포함하는 화합물일 수 있다. The resistor 303 may be formed of a variable resistance material used in a resistance change memory device in which storage and erase of information are caused by a change in resistance characteristics. As such a resistor, for example, a unipolar material may be used in which information is stored and erased by applying pulses in the same direction, and the unipolar material may be a transition metal oxide. Examples of the transition metal oxides include Ni oxides, Ti oxides, Hf oxides, Zr oxides, Zn oxides, W oxides, Co oxides, Cu oxides, Nb oxides, and materials containing at least two or more oxides thereof. Specifically, the compound may include at least one of NiO, TiO 2 , HfO, ZrO, ZnO, WO 3 , CoO, CuO, and Nb 2 O 5 .

스위치 구조체(305)는 다이오드, 제나 다이오드, 바리스터, 문턱전압 스위칭 소자 등의 non-ohmic 구조체로 형성할 수 있다. 구체적으로는 n형 산화물 반도체층과 p형 산화물 반도체층의 이중층(bilayer) 구조를 포함하는 산화물 다이오드일 수 있다. The switch structure 305 may be formed of a non-ohmic structure such as a diode, a Zena diode, a varistor, a threshold voltage switching device, or the like. Specifically, it may be an oxide diode including a bilayer structure of an n-type oxide semiconductor layer and a p-type oxide semiconductor layer.

상기 스위치 구조체(305)가 다이오드인 경우 저항체로 흘러가는 전류의 방향을 조절하는 역할을 한다. 한쪽 방향으로의 전류는 통과시키도록 하나, 다른 방향으로의 전류 흐름은 제어하여 크로스 포인트 어레이 구조에서 발생가능한 누설 전류(leckage current)를 방지하는 역할을 한다.When the switch structure 305 is a diode, it controls the direction of the current flowing to the resistor. The current in one direction is allowed to pass, but the current flow in the other direction is controlled to prevent leakage currents that may occur in the cross point array structure.

상기 저항체(303) 물질이 Unipolar 특성을 나타내는 물질인 경우 상기 저항체가 나타내는 동작 특성을 도 3에 나타낸 I-V 그래프와 같은 특성을 나타낼 수 있다. 도 3을 참조하면, 하부 전극(301) 및 상부 전극(306)을 통하여 인가하는 전압의 크기를 0V에서 점차적으로 증가시키면, 전압에 비례하여 G1 그래프를 따라 전류 값이 증가한다. 그러나, V1 이상의 전압을 인가하면, 저항체의 저항이 크게 증가하여 전류 값이 감소하게 된다. V1 ~ V2 범위로 전압을 인가하면 저항체에 흐르는 전류 값은 G2 그래프를 따라 증가한다. 그리고, V2(V2 > V1) 이상의 전압을 가하게 되면, 저항이 갑자기 감소하여 전류가 증가하게 되어 다시 G1 그래프를 따르게 된다. 일반적인 저항성 메모리 소자는 낮은 저항 상태(low resistance state : LRS)인 G1 그래프에서 높은 저항 상태(high resistance state : HRS)인 G2 그래프로 변화하는 리셋 전류(reset current) 값, 즉 V1 전압에서의 G1 그래프의 전류 값은 단위 셀의 사이즈가 작아질수록 감소하는 경향을 나타낸다. 단위 셀의 사이즈를 작게 하여 리셋 전류를 감소시키는 것은 소비 전력 측면이나 집적도 측면에서 바람직하다. When the material of the resistor 303 is a material exhibiting unipolar characteristics, the resistance of the resistor 303 may be the same as the IV graph of FIG. 3. Referring to FIG. 3, when the magnitude of the voltage applied through the lower electrode 301 and the upper electrode 306 is gradually increased from 0 V, the current value increases along the G 1 graph in proportion to the voltage. However, when a voltage of V 1 or more is applied, the resistance of the resistor is greatly increased and the current value is decreased. When voltage is applied in the range of V 1 to V 2 , the current flowing through the resistor increases along the G 2 graph. If a voltage of more than V 2 (V 2 > V 1 ) is applied, the resistance suddenly decreases and the current increases, thereby following the G 1 graph again. A typical resistive memory device has a reset current value, that is, a G1 graph at a V1 voltage, changing from a G1 graph having a low resistance state (LRS) to a G2 graph having a high resistance state (HRS). The current value of 경향 tends to decrease as the size of the unit cell decreases. It is desirable to reduce the reset current by reducing the size of the unit cell in terms of power consumption and integration.

한편 상기 스토리지 노드로 흐르는 전류 값의 특성은 스위치 구조체(305)가 조절하게 되는데 다이오드와 같은 스위치 구조체(305)를 사용하는 경우 스토리지 노드로 인가되는 전류의 크기는 스위치 구조체(305)의 면적에 연관된다. 즉, 스토리지 노드를 셋 또는 리셋 시키기 위하여 큰 전류가 요구되는 경우 상부전극(306)과 중간 전극(304) 사이에 형성된 스위치 구조체(305)의 면적을 높임으로서 전류 크기를 늘일 수 있다. 이때 도 2에 따르면 저항체(303)이 형성된 면적 역시 상기 스위치 구조체(305)와 유사한 면적이나, 하부 전극(301)과 접촉하는 면적이 절연체(302)에 의해 제한되므로 스토리지 노드로 작용하는 유효 면적은 절연체(302)로부터 하부전극(301)이 노출되는 면적으로 대응되어 그만큼 전극이 적어진다. On the other hand, the characteristic of the current value flowing to the storage node is controlled by the switch structure 305. When using the switch structure 305 such as a diode, the magnitude of the current applied to the storage node is related to the area of the switch structure 305. do. That is, when a large current is required to set or reset the storage node, the size of the current may be increased by increasing the area of the switch structure 305 formed between the upper electrode 306 and the middle electrode 304. 2, the area in which the resistor 303 is formed is also similar to that of the switch structure 305, but the area in contact with the lower electrode 301 is limited by the insulator 302 so that the effective area acting as a storage node is The area corresponding to the area where the lower electrode 301 is exposed from the insulator 302 corresponds to the area of the electrode.

도 4는 스위치 구조체의 면적에 따라 특정의 전류 밀도 값에서의 소자에 공 급할 수 있는 전류 값을 나타낸 그래프이다. 4 is a graph showing a current value that can be supplied to a device at a specific current density value according to the area of the switch structure.

예를 들어, 10-2μm2의 면적을 지닌 원형 구조의 스위치의 경우, 저항 변환 물질이 10-4A(0.1mA)의 전류로 스위칭을 한다고 가정하면, 106A/cm2의 전류 밀도가 요구된다. 이는 한 변의 길이가 100nm인 사각형 구조의 스위치도 동일하다. 그러나 본 발명의 실시예에 의한 저항성 메모리 소자와 같이 홀 내부에 스위치 구조체를 3차원 구조로 형성한 경우에는 스위치 구조체의 면적이 매우 넓어진다. 예를 들어, 본 발명의 실시예에 의한 저항성 메모리 소자와 같이 3차원 구조로 스위치 구조체를 형성한 경우, 바닥면의 면적은 10-2μm2이나, 총 면적이 10-1μm2인 경우, 105A/cm2의 전류 밀도에서 10-4A의 스위칭 전류를 흐르게 할 수 있다. 즉, 2차원 구조의 스위치에 비해 요구되는 전류 밀도를 1/10로 감소시킬 수 있다. 결과적으로 본 발명의 실시예에 의한 저항성 메모리 소자의 경우 스토리지 노드의 면적은 증가시키지 않으면서 스위치 구조체를 3차원 구조로 형성하여 높은 집적도를 지니면서 안정된 스위칭 전류를 유지할 수 있다.For example, for a circular switch with an area of 10 -2 μm 2 , a current density of 10 6 A / cm 2 , assuming that the resistive conversion material switches to a current of 10 -4 A (0.1 mA). Is required. The same applies to a switch having a rectangular structure having a side length of 100 nm. However, when the switch structure is formed in the three-dimensional structure inside the hole like the resistive memory device according to the embodiment of the present invention, the area of the switch structure becomes very large. For example, when the switch structure is formed in a three-dimensional structure like the resistive memory device according to the embodiment of the present invention, the bottom surface area is 10 -2 μm 2 , but the total area is 10 -1 μm 2 , A switching current of 10 -4 A can be flowed at a current density of 10 5 A / cm 2 . That is, compared with the switch of the two-dimensional structure, the required current density can be reduced to 1/10. As a result, in the resistive memory device according to the exemplary embodiment of the present invention, the switch structure may be formed in a three-dimensional structure without increasing the area of the storage node, thereby maintaining a stable switching current with high integration.

따라서 개시된 크로스 포인트 어레이 메모리 소자에서는, 저항체(303)과 중간 전극(304)이 접하는 중간 전극(25)의 바닥면 영역에서 스토리지 노드의 구동을 위한 전위가 인가되므로 절연층(23)의 홀(h)의 AR(aspect ratio)을 조절하여 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 스위치 구조체(26)와 중간 전극(304)의 접촉면이 3차원 구조로 홀의 단면적에 비해 매우 넓어짐으로써 메모리 소자의 스위칭을 위한 전류 밀도를 향상시키는데 매우 큰 장점이 있다. Therefore, in the disclosed cross point array memory device, since the potential for driving the storage node is applied in the bottom region of the intermediate electrode 25 where the resistor 303 and the intermediate electrode 304 contact each other, the hole h of the insulating layer 23 is applied. The integration ratio of the memory device can be improved to improve the integration degree of the memory device. In addition, the contact surface of the switch structure 26 and the intermediate electrode 304 is very wide compared to the cross-sectional area of the hole in a three-dimensional structure has a great advantage in improving the current density for the switching of the memory device.

이하, 도면을 참조하여 본 발명의 실시예에 의한 크로스 포인트 어레이 메모리 소자의 제조 방법에 대해 상세하게 설명하고자 한다. Hereinafter, a method of manufacturing a cross point array memory device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 5a 내지 도 5f는 본 발명의 실시예에 의한 크로스 포인트 어레이 메모리 소자의 제조 방법을 나타낸 도면이다.5A to 5F illustrate a method of manufacturing a cross point array memory device according to an exemplary embodiment of the present invention.

도 5a를 참조하면, 기판(301) 상에 전극 물질을 도포하고 패터닝하여 하부 전극(301)을 형성한다. 상기 전극물질로는 예를 들어 Al, Hf, Zr, Zn, W, Co, Au, Pt, Ru, Ir, Ti 또는 IZO, ITO와 같은 전도성 금속 산화물 등을 사용할 수 있다Referring to FIG. 5A, the lower electrode 301 is formed by applying and patterning an electrode material on the substrate 301. For example, a conductive metal oxide such as Al, Hf, Zr, Zn, W, Co, Au, Pt, Ru, Ir, Ti, or IZO, ITO may be used as the electrode material.

도 5b를 참조하면, 하부 전극(301) 상에 절연 물질을 스핀코팅, 디스펜싱, 스프레이코팅 등의 박막형성법으로 도포한다. 그리고, 원기둥형, 깔대기형, 피라미드 형상 등의 입체적 형상이 성형된 스탬프(S)를 이용하여 나노임프린트 공정을 진행하여 스탬프(S)와 같은 형상의 역상이 되는 패턴을 하부 전극(301) 라인에 대응하는 위치에 형성할 수 있다. Referring to FIG. 5B, an insulating material is coated on the lower electrode 301 by thin film formation such as spin coating, dispensing, and spray coating. In addition, a nanoimprint process is performed using a stamp S in which a three-dimensional shape such as a cylindrical shape, a funnel shape, a pyramid shape, and the like is formed to form a reverse phase pattern having the same shape as the stamp S on the lower electrode 301 line. It can be formed in a corresponding position.

상기 나노임프린트 공정 이후, 하부 전극(301)을 노출시키기 위해서 애쉬 공정 등의 추가처리를 진행할 수 있다. 도 5c는 상기 나노 임프린트 공정 이후 홀(h) 패턴이 형성된 구조를 나타낸 단면도이다.After the nanoimprint process, an additional process such as an ash process may be performed to expose the lower electrode 301. 5C is a cross-sectional view illustrating a structure in which a hole (h) pattern is formed after the nanoimprint process.

상기 하부전극(301) 상에 형성되는 절연물질은 정보가 저장되는 저항체 사이의 단락이나 리키지를 방지하기 위해서 절연성이 우수한 유기물 또는 무기물질을 사용하며, 예를 들어 HSQ(Hydrogen silsesquioxane), PES(photocurable epoxy silane resin) 등을 사용할 수 있다.As the insulating material formed on the lower electrode 301, an organic or inorganic material having excellent insulating property is used to prevent a short circuit or leakage between the resistors for storing information. For example, HSQ (Hydrogen silsesquioxane) and PES (photocurable) are used. epoxy silane resin) and the like.

상기 나노임프린트 공정에서 사용되는 스탬프(S)는 Si, 폴리머, 금속, 쿼쯔 등의 다양한 재질을 사용하여 제조된 마스터를 이용하여 제작 가능하다. 예를 들어, 마스터 위에 폴리머 등을 도포하여 패턴을 복사하거나, 도금 등에 의하여 금속형태로 패턴을 복사하거나, 쿼쯔나 글래스 또는 다른 Si 웨이퍼 위에 마스터와 폴리머를 이용하여 패턴을 전사한 후 에칭 등의 공정을 통하여 제조 가능하다.Stamp (S) used in the nanoimprint process can be produced using a master prepared using a variety of materials, such as Si, polymer, metal, quartz. For example, a pattern may be copied by applying a polymer or the like on a master, a pattern may be copied in a metal form by plating, or a process may be performed by transferring a pattern using a master and a polymer on quartz, glass, or another Si wafer. It can be manufactured through.

다음으로 도 5d를 참조하면, 상기 나노임프린팅 공정이 진행된 이후 홀(h) 내부에 저항변환 물질을 도포하여 저항체(303)를 형성한다. 이러한 저항체 물질로는 정보의 저장과 소거가 같은 방향의 펄스 인가에 의해 이루어지는 유니폴라(unipolar) 물질을 사용가능하며, 이러한 유니폴라 물질로는 전이금속 산화물이 있을 수 있다. 상기 전이금속 산화물로는 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Co 산화물, Cu 산화물, Nb 산화물, 또는 이들 중 이종 이상의 물질을 포함하는 산화물 등이 예시된다.Next, referring to FIG. 5D, after the nanoimprinting process is performed, a resistor 303 is formed by applying a resistance conversion material into the hole h. As such a resistive material, a unipolar material in which information is stored and erased by applying pulses in the same direction may be used. The unipolar material may be a transition metal oxide. Examples of the transition metal oxides include Ni oxides, Ti oxides, Hf oxides, Zr oxides, Zn oxides, W oxides, Co oxides, Cu oxides, Nb oxides, and oxides containing two or more of these materials.

상기 저항체(303)를 형성한 다음에는 Al, Hf, Zr, Zn, W, Co, Au, Pt, Ru, Ir, Ti 또는 전도성 금속 산화물 등을 도포하여 중간 전극(304)을 형성한 뒤, 그 상부에 스위칭 물질층, 즉 스위치 구조체 (305)를 형성하고, 최종적으로 상부전극 물질(306a)로 홀을 채우도록 한다. 상기 스위치 구조체(305)로 산화물 다이오드를 이용하는 경우 n형 산화물 반도체층와 p형 산화물 반도체층을 형성하여 상기 스위치 구조체(305)를 형성할 수 있다. 한편 n형 산화물 반도체층과 p형 산화물 반도체층의 적층 순서는 서로 바뀔 수 있다. 이러한 n 형 산화물 반도체로는 Zn 산화물, InZn 산화물 등이 예시되며, p형 산화물 반도체로는 Cu 산화물이 예시된다. After forming the resistor 303, Al, Hf, Zr, Zn, W, Co, Au, Pt, Ru, Ir, Ti, or a conductive metal oxide is applied to form the intermediate electrode 304, and then A switching material layer, i.e., a switch structure 305, is formed on top, and finally the hole is filled with the upper electrode material 306a. When the oxide diode is used as the switch structure 305, the switch structure 305 may be formed by forming an n-type oxide semiconductor layer and a p-type oxide semiconductor layer. Meanwhile, the stacking order of the n-type oxide semiconductor layer and the p-type oxide semiconductor layer may be interchanged. Examples of such n-type oxide semiconductors include Zn oxides, InZn oxides, and the like, and Cu oxides are exemplified as p-type oxide semiconductors.

도 5e를 참조하면, 상기와 같이 저항체(303), 중간전극(304) 및 스위치 구조체(305) 및 홀을 채우는 상부전극물질(306a)이 증착된 이후 평탄화 공정을 진행하여 홀 지역 이외에 형성된 저항체 물질, 중간전극, 다이오드 물질 및 상부전극 물질을 제거한다.Referring to FIG. 5E, the resistor 303, the intermediate electrode 304, the switch structure 305, and the upper electrode material 306a filling the holes are deposited as described above, and then a planarization process is performed to form a resistor material formed outside the hole area. Remove the intermediate electrode, diode material and upper electrode material.

도 5f를 참조하면, 상기 홀이 형성된 지역 상부로 전극물질을 도포하고 패터닝하여 상부전극(306)을 형성한다. Referring to FIG. 5F, an upper electrode 306 is formed by coating and patterning an electrode material over an area where the hole is formed.

도 6a 내지 도 6g는 본 발명의 실시예에 의한 크로스 포인트 어레이 메모리 소자의 제조 방법을 나타낸 도면이다.6A to 6G illustrate a method of manufacturing a cross point array memory device according to an embodiment of the present invention.

도 6a를 참조하면, 기판(301) 상에 전극 물질을 도포하고 패터닝하여 하부 전극(301)을 형성한다. 상기 전극물질로는 금속 또는 전도성 금속 산화물 등을 사용할 수 있다.Referring to FIG. 6A, the lower electrode 301 is formed by applying and patterning an electrode material on the substrate 301. As the electrode material, a metal or a conductive metal oxide may be used.

도 6b 및 도 6c를 참조하면, 하부 전극(301) 상에 절연 물질을 스핀 코팅, 디스펜싱, 스프레이 코팅 등의 박막 형성법으로 도포한다. 그리고, 원기둥형, 깔대기형, 피라미드 형상 등의 입체적 형상이 성형된 스탬프(S)를 이용하여 나노임프린트 공정을 진행하여 스탬프(S)와 같은 형상의 역상이 되는 패턴을 하부 전극(301) 라인에 대응하는 위치에 형성할 수 있다. 나노임프린트 공정 이후, 하부 전극(301)을 노출시키기 위해서 애쉬 공정 등의 추가처리를 진행할 수 있다. 나노 임프린트 공정을 실시하면 절연층(302)은 스탬프(S)의 역상을 지닌 홀(h) 패턴이 형성된 구조가 된다.6B and 6C, an insulating material is coated on the lower electrode 301 by thin film formation such as spin coating, dispensing, and spray coating. In addition, a nanoimprint process is performed using a stamp S in which a three-dimensional shape such as a cylindrical shape, a funnel shape, a pyramid shape, and the like is formed to form a reverse phase pattern having the same shape as the stamp S on the lower electrode 301 line. It can be formed in a corresponding position. After the nanoimprint process, an additional process such as an ash process may be performed to expose the lower electrode 301. When the nanoimprint process is performed, the insulating layer 302 has a structure in which a hole h pattern having a reverse phase of the stamp S is formed.

도 6d를 참조하면, 홀(h) 내부에 저항변환 물질을 도포하여 저항체(303)를 형성한다. 이러한 저항체 물질로는 정보의 저장과 소거가 같은 방향의 펄스 인가에 의해 이루어지는 유니폴라(unipolar) 물질을 사용가능하며, 이러한 유니폴라 물질로는 전이금속 산화물이 있을 수 있다. 저항체(303)를 형성한 다음에는 금속 또는 전도성 금속 산화물 등을 도포하여 중간 전극(304)을 형성한 뒤, 그 상부에 스위치 구조체(305)를 형성한다. 스위치 구조체(305)로 산화물 다이오드를 이용하는 경우 n형 산화물 반도체층와 p형 산화물 반도체층을 형성할 수 있다. n형 산화물 반도체층과 p형 산화물 반도체층의 적층 순서는 서로 바뀔 수 있다. Referring to FIG. 6D, a resistor 303 is formed by applying a resistance conversion material into the hole h. As such a resistive material, a unipolar material in which information is stored and erased by applying pulses in the same direction may be used. The unipolar material may be a transition metal oxide. After the resistor 303 is formed, the intermediate electrode 304 is formed by applying a metal or a conductive metal oxide, and the like, and then the switch structure 305 is formed thereon. When the oxide diode is used as the switch structure 305, an n-type oxide semiconductor layer and a p-type oxide semiconductor layer may be formed. The stacking order of the n-type oxide semiconductor layer and the p-type oxide semiconductor layer may be interchanged.

도 6e를 참조하면, 식각 공정, 예를 들어 건식 식각을 실시하여 홀들, 즉 단위 셀들 사이의 저항체(303), 중간전극(304) 및 스위치 구조체(305) 물질을 일부 식각한다. 이에 의해 절연층(302)의 일부가 노출될 수 있다. 도 5e에서는 평탄화 공정에 의하여 단위 셀들 사이의 물질층을 제거하였으나, 여기서는 식각 공정으로 단위 셀들 사이의 물질층을 제거한다. Referring to FIG. 6E, an etching process, for example, dry etching may be performed to partially etch the material of the holes, that is, the resistor 303, the intermediate electrode 304, and the switch structure 305 between the unit cells. As a result, a part of the insulating layer 302 may be exposed. In FIG. 5E, the material layer between the unit cells is removed by the planarization process, but the material layer between the unit cells is removed by the etching process.

도 6f 및 도 6g를 참조하면, 홀들 사이의 식각 영역, 노출된 절연층(302) 상에 절연 물질, 예를 들어 Si 산화물 또는 Si 질화물 등을 도포하여 패시베이션층(307)을 형성한다. 도 6g를 참조하면, 스위치 구조체(305) 상에 전극 물질을 도포하고 패터닝하여 상부전극(306)을 형성한다. 6F and 6G, the passivation layer 307 is formed by applying an insulating material, for example, Si oxide or Si nitride, onto the etched region between the holes and the exposed insulating layer 302. Referring to FIG. 6G, the upper electrode 306 is formed by applying and patterning an electrode material on the switch structure 305.

상술한 바와 같이, 나노 임프린트 공정에 의해서 홀을 형성하고, 그 내부에 저항체, 중간 전극 및 스위치 구조체를 형성하는 경우 에칭 공정수를 줄일 수 있으며, 에칭에 의한 소자 데미지를 감소시킬 수 있다. 또한 전체 공정 측면에서 공정 효율이 높아질 수 있다.As described above, when the hole is formed by the nanoimprint process, and the resistor, the intermediate electrode, and the switch structure are formed therein, the number of etching processes can be reduced, and the device damage by etching can be reduced. In addition, overall process efficiency can be increased.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.

도 1은 본 발명의 실시예에 따른 크로스 포인트 어레이 메모리 소자의 사시도이다. 1 is a perspective view of a cross point array memory device according to an embodiment of the present invention.

도 2는 상기 도 1의 V-V1라인으로 절단한 단면을 나타낸 단면도이다.FIG. 2 is a cross-sectional view taken along line V-V1 of FIG. 1.

도 3은 크로스 포인트 어레이 메모리 소자의 저항체의 I-V 특성을 나타내는 그래프이다. 3 is a graph showing I-V characteristics of a resistor of a cross point array memory device.

도 4는 스위치 구조체의 면적에 따라 특정의 전류 밀도 값에서의 소자에 공급할 수 있는 전류 값을 나타낸 그래프이다. 4 is a graph showing a current value that can be supplied to a device at a specific current density value according to the area of the switch structure.

도 5a 내지 도 5f는 본 발명의 실시예에 의한 저항성 메모리 소자의 제조 방법을 나타낸 도면이다.5A through 5F illustrate a method of manufacturing a resistive memory device according to an exemplary embodiment of the present invention.

도 6a 내지 도 6g는 본 발명의 실시예에 의한 저항성 메모리 소자의 제조 방법을 나타낸 도면이다.6A to 6G illustrate a method of manufacturing a resistive memory device according to an exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

301... 하부 전극 302... 절연층301 ... lower electrode 302 ... insulating layer

303... 저항체 304... 중간전극303 ... resistor 304 ... intermediate electrode

305... 스위치 구조체 306... 상부전극305. Switch structure 306. Upper electrode

307... 패시베이션층307. Passivation layer

Claims (14)

서로 평행하도록 형성된 복수개의 하부 전극;A plurality of lower electrodes formed to be parallel to each other; 상기 하부 전극과 서로 교차하는 방향으로, 서로 평행하도록 형성된 복수개의 상부 전극;A plurality of upper electrodes formed to be parallel to each other in a direction crossing the lower electrodes; 상기 하부 전극과 상기 상부 전극의 사이에 형성된 것으로, 상기 하부 전극과 상기 상부 전극의 교차점 부분에 하부 전극의 일부 표면을 노출시키는 홀을 포함하는 절연층; 및An insulating layer formed between the lower electrode and the upper electrode, the insulating layer including a hole exposing a portion of the lower electrode at a cross-section of the lower electrode and the upper electrode; And 상기 홀 내부에서 하부 전극의 노출 지역과 상기 홀의 측벽에 형성되어 스토리지 노드를 형성하는 저항체, 중간전극층, 및 스위칭 구조체를 포함하는 크로스 포인트 어레이 메모리 소자.And a resistor, an intermediate electrode layer, and a switching structure formed in the exposed region of the lower electrode and the sidewall of the hole to form a storage node within the hole. 제 1항에 있어서,The method of claim 1, 상기 저항체는 인가되는 펄스의 크기에 따라 두가지 이상의 저항 특성을 나타내는 물질인 크로스 포인트 어레이 메모리 소자.The resistor is a cross-point array memory device is a material that exhibits two or more resistance characteristics depending on the size of the pulse applied. 제 2항에 있어서,3. The method of claim 2, 상기 저항체는 전이금속 산화물인 크로스 포인트 어레이 메모리 소자.And the resistor is a transition metal oxide. 제 3항에 있어서, The method of claim 3, 상기 전이금속 산화물은 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Co 산화물, Cu 산화물, Nb 산화물 또는 이들 중 적어도 이종 이상의 물질을 포함하는 산화물인 크로스 포인트 어레이 메모리 소자The transition metal oxide is an oxide including Ni oxide, Ti oxide, Hf oxide, Zr oxide, Zn oxide, W oxide, Co oxide, Cu oxide, Nb oxide or at least two or more of these materials. 제 1 항에 있어서,The method of claim 1, 상기 스위치 구조체는 다이오드, 바리스타, 또는 문턱전압 스위칭 소자인 크로스 포인트 어레이 메모리 소자.And the switch structure is a diode, barista, or threshold voltage switching device. 제 5 항에 있어서The method of claim 5 상기 스위치 구조체는 n형 산화물 반도체층과 p형 산화물 반도체층을 포함하는 다이오드인 크로스 포인트 어레이 메모리 소자.And the switch structure is a diode comprising an n-type oxide semiconductor layer and a p-type oxide semiconductor layer. 서로 평행하도록 복수개의 하부 전극을 형성하는 단계;Forming a plurality of lower electrodes to be parallel to each other; 상기 하부 전극 상에 절연층을 형성하는 단계;Forming an insulating layer on the lower electrode; 상기 절연층에 나노임프린팅 공정을 진행하여 하부 전극에 대응하는 위치에 복수개의 홀을 형성하는 단계;Performing a nanoimprinting process on the insulating layer to form a plurality of holes at a position corresponding to a lower electrode; 상기 홀의 하부면 및 측벽에 스토리지 노드를 형성하는 단계; 및Forming storage nodes on the bottom and sidewalls of the hole; And 상기 홀에 대응하는 위치에 서로 평행하도록 복수개의 상부 전극을 형성하는 단계를 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법.And forming a plurality of upper electrodes parallel to each other at positions corresponding to the holes. 제 7항에 있어서, The method of claim 7, wherein 상기 홀의 하부면에 남아있는 절연성 물질을 제거하여 상기 하부 전극을 노출시키는 단계를 추가로 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법.And removing the insulating material remaining on the bottom surface of the hole to expose the bottom electrode. 제 7항에 있어서,The method of claim 7, wherein 상기 스토리지 노드를 형성하는 단계는 상기 홀의 하부면 및 측벽에 각각 저항체층, 중간전극 물질층 및 스위칭 물질층을 형성하는 공정을 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법. The forming of the storage node may include forming a resistor layer, an intermediate electrode material layer, and a switching material layer on the bottom and sidewalls of the hole, respectively. 제 9항에 있어서The method of claim 9 상기 상부전극을 형성하는 단계는,Forming the upper electrode, 상기 저항체층, 중간전극 물질층 및 스위칭 물질층을 형성한 이후, 상기 홀을 채우도록 상부전극 물질을 증착하는 단계; 및Depositing an upper electrode material to fill the hole after forming the resistor layer, the intermediate electrode material layer and the switching material layer; And 상기 홀이 아닌 지역에 형성된 저항체, 중간전극, 스위칭 물질 및 상부전극 물질을 제거하고 평탄화하는 단계를 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법.Removing and planarizing a resistor, an intermediate electrode, a switching material, and an upper electrode material formed in an area other than the hole. 제 9 항에 있어서,The method of claim 9, 상기 저항체는 전이 금속 산화물인 크로스 포인트 어레이 메모리 소자의 제조방법.And the resistor is a transition metal oxide. 제 10항에 있어서,The method of claim 10, 상기 전이 금속 산화물은 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Co 산화물, Cu 산화물, Nb 산화물 또는 이들 중 적어도 이종 이상의 물질을 포함하는 산화물인 크로스 포인트 어레이 메모리 소자의 제조방법.The transition metal oxide may be Ni oxide, Ti oxide, Hf oxide, Zr oxide, Zn oxide, W oxide, Co oxide, Cu oxide, Nb oxide, or an oxide containing at least two or more of these materials. Way. 제 9 항에 있어서The method of claim 9 상기 스위치 물질층을 형성하는 단계는 n형 산화물 반도체층과 p형 산화물 반도체층을 형성하는 단계를 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법.The forming of the switch material layer may include forming an n-type oxide semiconductor layer and a p-type oxide semiconductor layer. 제 9항에 있어서The method of claim 9 상기 상부전극을 형성하는 단계는,Forming the upper electrode, 상기 저항체층, 중간전극 물질층 및 스위칭 물질층을 형성한 이후, 상기 홀들 사이의 상기 저항체층, 중간 전극 물질층 및 스위칭 물질층의 일부를 식각하여 상기 절연층의 일부를 노출시키는 단계; After forming the resistor layer, the intermediate electrode material layer and the switching material layer, etching a portion of the resistor layer, the intermediate electrode material layer and the switching material layer between the holes to expose a portion of the insulating layer; 노출된 상기 절연층 상에 절연 물질을 도포하여 패시베이션층을 형성하는 단계; 및 Applying an insulating material on the exposed insulating layer to form a passivation layer; And 상기 스위칭 물질층 상에 상부 전극을 형성하는 단계;를 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법.Forming an upper electrode on the switching material layer.
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