KR20100038070A - 반도체 집적 회로, 자체 발광 디스플레이 패널 모듈, 전자 장치 및 전원선 구동 방법 - Google Patents

반도체 집적 회로, 자체 발광 디스플레이 패널 모듈, 전자 장치 및 전원선 구동 방법 Download PDF

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소니 주식회사
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Abstract

자체 발광 디스플레이 패널 상에서 매트릭스로 배치된 픽셀에 연결된 전원선을 구동하도록 구성된 전원선 구동 회로를 포함하는 반도체 집적 회로가 개시된다.
자체 발광 디스플레이 패널, 전원선 구동 회로, 반도체 집적 회로, 구동 타이밍 발생기

Description

반도체 집적 회로, 자체 발광 디스플레이 패널 모듈, 전자 장치 및 전원선 구동 방법{SEMICONDUCTOR INTEGRATED CIRCUIT, SELF-LUMINOUS DISPLAY PANEL MODULE, ELECTRONIC APPARATUS, AND METHOD FOR DRIVING POWER SUPPLY LINE}
본 발명은 자체 발광 디스플레이 패널에서 전원선을 구동하는 기술에 관한 것이다. 본 발명은 반도체 집적 회로, 자체 발광 디스플레이 패널 모듈, 전자 장치, 및 전원선 구동 방법에 대한 실시예들을 포함한다.
유기 EL (electroluminescence) 디스플레이 패널의 특징으로는 높은 콘트라스트 뿐만 아니라 넓은 시야각 및 빠른 응답 속도가 있다. 또한, 유기 EL 디스플레이 패널은 백라이트 광원이 필요하지 않아 두께가 얇은 디스플레이 패널을 얻는 데 적합하다. 따라서, 유기 EL 디스플레이 패널은 차세대 평판 디스플레이로서 각광받고 있다.
관련 기술이 예컨대 일본특허공개 2002-251167에 개시되어 있다.
유기 EL 디스플레이 패널은 유기 EL 소자 OLED의 발광 시간 길이에 기초하여 피크 휘도 레벨을 제어할 수 있다. 도 1의 (a) 내지 (c) 및 도 2를 참조하여, 이 휘도 레벨 제어 기능에 대해 설명하기로 한다. 도 1의 (a) 내지 (c)는 100%로 정 의된 1 프레임 기간에 대한 발광 기간의 비를 나타낸다. 도면에서, 빗금친 막대의 길이는 발광 기간 길이를 나타낸다. 예컨대, 도 1의 (b)는 1 프레임 기간의 25%가 발광 기간으로 이용되는 상태를 나타내고, 도 1의 (c)는 1 프레임 기간의 50%가 발광 기간으로 이용되는 상태를 나타낸다.
1 프레임 기간에서 발광 기간의 수는 이에 한정될 필요는 없고 1 프레임 기간에서 발광 기간의 총 길이가 동일하다면 발광 기간은 복수의 기간으로 나누어질 수 있다.
도 2는 발광 기간 길이의 차에 따른 픽셀 계조와 휘도 레벨 사이의 관계를 나타낸다. 도 2에서, 세로 좌표는 휘도 레벨을 나타내고 가로 좌표는 픽셀 계조에 대응하는 신호 전위 Vsig 또는 구동 전류 Isig를 나타낸다. 도 2에 도시된 바와 같이, 발광 기간 길이가 길수록, 피크 휘도 레벨이 더 높은 레벨로 설정될 수 있다. 즉, 더 넓은 가변 범위의 휘도 레벨이 보장될 수 있다.
그러나, 피크 휘도 레벨이 도 1의 (a) 내지 (c)에 도시된 바와 같이 단일 발광 기간의 길이에만 기초하여 가변하는 방법은 유리한 동영상 성능 및 플리커 억제 성능을 보장하는 데 어려움이 있다. 예컨대, 발광 기간 길이가 길수록 피크 휘도 레벨이 높아질 수 있지만 동영상 응답 특성이 떨어진다는 문제가 생긴다. 한편, 발광 기간 길이가 짧을수록 동영상 응답 특성이 향상될 수 있지만 피크 휘도 레벨이 떨어지고 플리커의 시각적 인식이 더 심해진다는 문제가 있다.
본 발명의 일 실시예에 따르면, 자체 발광 디스플레이 패널 상에서 매트릭스로 배치된 픽셀에 연결된 전원선을 구동하도록 구성된 전원선 구동 회로를 포함하는 반도체 집적 회로에 있어서, 자체 발광 소자의 발광 기간에는, 상기 전원선 구동 회로는 최대 구동 진폭을 제공하는 제1 구동 전위와 중간 구동 진폭을 제공하고 소정의 피크 휘도 레벨이 양끝 위치가 고정된 상기 발광 기간 내에 얻어지는 방식으로 펄스형으로 형성된 파형을 갖는 제2 구동 전위를 상기 전원선에 공급하고, 상기 자체 발광 소자의 비발광 기간에는, 상기 전원선 구동 회로는 상기 자체 발광 소자를 비발광 상태로 설정하기 위한 제3 구동 전위를 상기 전원선에 공급하는 반도체 집적 회로가 제공된다.
본 발명의 다른 실시예에 따르면, 자체 발광 디스플레이 패널 상에서 매트릭스로 배치된 픽셀에 연결된 전원선을 구동하는 타이밍을 발생시키도록 구성된 구동 타이밍 발생기를 포함하는 반도체 집적 회로에 있어서, 자체 발광 소자의 발광 기간에는, 상기 구동 타이밍 발생기는 최대 구동 진폭을 제공하는 제1 구동 전위와 중간 구동 진폭을 제공하고 소정의 피크 휘도 레벨이 양끝 위치가 고정된 상기 발광 기간 내에 얻어지는 방식으로 펄스형으로 형성된 파형을 갖는 제2 구동 전위를 상기 전원선에 공급하는 반도체 집적 회로가 제공된다.
본 발명의 또다른 실시예에 따르면, 자체 발광 디스플레이 패널 모듈에 있어서, 액티브 매트릭스 구동 시스템에 대응하는 픽셀 구조를 갖도록 구성된 픽셀 어레이부; 신호선을 구동하도록 구성된 신호선 구동 회로; 상기 픽셀 어레이부에서 매트릭스로 배치된 픽셀로의 전위 기입을 제어하도록 구성된 기입 제어선 구동 회로; 자체 발광 소자의 발광 기간에는 최대 구동 진폭을 제공하는 제1 구동 전위와 중간 구동 진폭을 제공하고 펄스형으로 형성된 파형을 갖는 제2 구동 전위를 전원선에 공급하고, 상기 자체 발광 소자의 비발광 기간에는 상기 자체 발광 소자를 비발광 상태로 설정하기 위한 제3 구동 전위를 상기 전원선에 공급하도록 구성된 전원선 구동 회로; 및 양끝 위치가 고정된 상기 발광 기간 내에 소정의 피크 휘도 레벨이 얻어지는 방식으로 상기 전원선 구동 회로를 구동하도록 구성된 구동 타이밍 발생기를 포함하는 자체 발광 디스플레이 패널 모듈이 제공된다.
본 발명의 또다른 실시예에 따르면, 전자 장치에 있어서, 액티브 매트릭스 구동 시스템에 대응하는 픽셀 구조를 갖도록 구성된 픽셀 어레이부; 신호선을 구동하도록 구성된 신호선 구동 회로; 상기 픽셀 어레이부에서 매트릭스로 배치된 픽셀로의 전위 기입을 제어하도록 구성된 기입 제어선 구동 회로; 자체 발광 소자의 발광 기간에는 최대 구동 진폭을 제공하는 제1 구동 전위와 중간 구동 진폭을 제공하고 펄스형으로 형성된 파형을 갖는 제2 구동 전위를 전원선에 공급하고, 상기 자체 발광 소자의 비발광 기간에는 상기 자체 발광 소자를 비발광 상태로 설정하기 위한 제3 구동 전위를 상기 전원선에 공급하도록 구성된 전원선 구동 회로; 양끝 위치가 고정된 상기 발광 기간 내에 소정의 피크 휘도 레벨이 얻어지는 방식으로 상기 전원선 구동 회로를 구동하도록 구성된 구동 타이밍 발생기; 전체 시스템의 동작을 제어하도록 구성된 시스템 제어기; 및 상기 시스템 제어기를 위한 동작 입력부를 포함하는 자체 발광 디스플레이 패널 모듈이 제공된다.
본 발명의 또다른 실시예에 따르면, 자체 발광 디스플레이 모듈 상에서 매트릭스로 배치된 픽셀에 연결된 전원선을 구동하는 방법에 있어서, 자체 발광 소자의 발광 기간에는, 최대 구동 진폭을 제공하는 제1 구동 전위와 중간 구동 진폭을 제공하고 소정의 피크 휘도 레벨이 양끝 위치가 고정된 상기 발광 기간 내에 얻어지는 방식으로 펄스형으로 형성된 파형을 갖는 제2 구동 전위를 상기 전원선에 공급하는 단계; 및 상기 자체 발광 소자의 비발광 기간에는, 상기 자체 발광 소자를 비발광 상태로 설정하기 위한 제3 구동 전위를 상기 전원선에 공급하는 단계를 포함하는 방법이 제공된다.
본 발명자는 제1 구동 전위와 제2 구동 전위가 양끝 위치가 고정된 발광 기간에서 이용되고 제2 구동 전위가 펄스 방식으로 삽입되는 구동 시스템을 제안한다. 또한, 본 발명자는 발광 기간에서 제1 구동 전위의 출력 기간 길이와 제2 구동 전위의 출력 기간 길이 사이의 비가 발광 기간의 시작부터 그 끝까지의 기간 길이를 바꾸지 않고서 피크 휘도 레벨을 가변적으로 제어하도록 변경되는 구동 시스템을 제안한다. 그 결과, 이 제어에서, 발광 시작부터 발광 종료까지의 기간 길이가 변하지 않고, 따라서 피크 휘도 레벨의 변경에 기인한 디스플레이 품질의 변화가 최소화될 수 있다.
이하, 자체 발광 디스플레이 패널의 일예로서 액티브 매트릭스 구동 유기 EL 패널에 관한 본 발명의 실시예에 대해 아래 순서에 따라 설명하기로 한다.
(A) 유기 EL 패널 모듈의 외관 구조
(B) 제1 실시예: 평균 휘도 레벨에 기초한 피크 휘도 레벨의 제어 (발광 모드 판정 없이)
(C) 제2 실시예: 평균 휘도 레벨에 기초한 피크 휘도 레벨의 제어 (발광 모드 판정과 함께)
(D) 제3 실시예: 평균 휘도 레벨에 기초한 피크 휘도 레벨의 제어 (발광 모드 판정 및 가변 구동 전위와 함께)
(E) 제4 실시예: 주위 조도에 기초한 피크 휘도 레벨의 제어 (발광 모드 판정 없이)
(F) 다른 실시예
관련 기술 분야에서의 공지 기술은 본 명세서에서 특별히 설명되지 않은 부분에 적용된다.
이하 실시예들은 단지 예시적인 것이며 본 발명이 이에 한정되는 것은 아니다.
(A) 유기 EL 패널 모듈의 외관 구조
먼저, 유기 EL 패널 모듈의 외관예에 대해 설명하기로 한다. 본 명세서에서, "패널 모듈"은 동일 기판상에 픽셀 어레이부와 구동 회로를 형성하여 얻어진 패널 모듈 뿐만 아니라 픽셀 어레이부의 것과 동일한 기판에 예컨대 주문형 반도체 (ASIC)로 제조된 구동 회로를 장착하여 얻어진 패널 모듈도 포함한다. ASIC는 청구범위에 설명된 "반도체 집적 회로"에 대응한다.
도 3은 유기 EL 패널 모듈의 외관예를 도시하는 도면이다. 이 유기 EL 패널 모듈(1)은 대향 기판(5)을 지지 기판(3)에 접합시켜 얻어진 구조를 갖는다.
지지 기판(3)은 유리, 플라스틱 또는 기타 기저 재료로 구성된다. 대향 기판(5)의 기저부도 유리, 플라스틱 또는 기타 투명한 성분으로 구성된다. 대향 기판(5)은 지지 기판(3)의 표면을 밀봉 재료를 매개로 밀봉한다.
기판 투명성은 광 출력측에만 확보되면 충분하고, 기판 다른 쪽은 불투명한 기판일 수 있다.
또한, 유기 EL 패널(1)의 경우, 외부 신호와 구동 전력의 입력을 위한 플렉시블 인쇄 회로 (flexible printed circuit: FPC)(7)가 필요에 따라 배치된다.
(B) 제1 실시예
(B-1) 시스템 구성예
도 4는 본 발명의 제1 실시예에 따른 유기 EL 패널 모듈의 구성예를 도시하는 도면이다. 유기 EL 패널 모듈(11)은 유리 기판상에 픽셀 어레이부(13), 신호선 구동기(15), 기입 제어선 구동기(17), 전원선 구동기(19), 및 전원선 구동 타이밍 발생기(21)를 포함한다. 본 실시예에서, 픽셀 어레이부(13) 이외의 회로들은 하나 또는 복수의 반도체 집적 회로로 형성되어 유리 기판에 장착된다.
(B-2) 각 장치의 구성
유기 EL 패널 모듈(11)에 포함된 장치들(기능 블록들)의 형태예에 대해 순차적으로 설명한다.
(a) 픽셀 어레이부
픽셀 어레이부(13)는 각각이 디스플레이하는 한 픽셀로서 역할하는 백색 유닛들이 M행×N열로 배치된 매트릭스 구조를 갖는다. 본 명세서에서, "행"은 도면에서 X 방향으로 연장하고 3×N개의 서브픽셀(23)로 구성된 픽셀선을 가리킨다. "열"은 도면에서 Y 방향으로 연장하고 M개의 서브픽셀(23)로 구성된 픽셀선을 말한다. 물론, M과 N값은 수직 방향의 디스플레이 해상도 및 수평 방향의 디스플레이 해상도에 의존한다.
도 5는 백색 유닛에 포함된 서브픽셀(23)의 배열예를 도시한다. 도 5의 예에서, 백색 유닛은 3원색에 대응하는 R픽셀, G픽셀 및 B픽셀인 서브픽셀(23)로 구성된다. 백색 유닛의 구성은 이에 한정되는 것은 아니다. 서브픽셀(23)의 경우, 원색 발광형의 서브픽셀 구조 뿐만 아니라 필터에 기초한 색변환형의 구조 및 다색 발광형의 구조와 같은 다른 구조도 이용가능할 것이다.
도 6은 액티브 매트릭스 구동에 대응하는 서브픽셀(23)의 픽셀 회로예를 도시한다. 이런 종류의 픽셀 회로의 경우, 매우 다양한 회로 구성이 제안되었다. 도 6에 도시된 픽셀 회로는 이 제안된 회로들 중에서 가장 간단한 회로예 중 하나에 대응한다.
도 6의 픽셀 회로는 샘플링 동작을 제어하는 박막 트랜지스터 (이하, "샘플링 트랜지스터") N1, 구동 전류 공급 동작을 제어하는 박막 트랜지스터 (이하, "구동 트랜지스터") N2, 홀드(hold) 커패시터 Cs, 및 유기 EL 소자 OLED를 포함한다.
도 6의 회로에서, 샘플링 트랜지스터 N1 및 구동 트랜지스터 N2는 각각 N채널 MOS 트랜지스터로 형성된다. 샘플링 트랜지스터 N1의 동작 상태는 자신의 게이 트 전극에 연결된 기입 제어선 WSL에 의해 제어된다. 샘플링 트랜지스터 N1가 온 상태 (on-state)에 있을 때, 픽셀 데이터에 대응하는 신호선 DTL의 전위는 홀드 커패시터 Cs에 기입된다.
홀드 커패시터 Cs는 구동 트랜지스터 N2의 게이트 전극과 소스 전극 사이에 연결된 용량 부하이다. 홀드 커패시터 Cs에 보유된 신호 전위 Vsig는 구동 트랜지스터 N2의 게이트-소스 전압 Vgs을 제공한다. 이 전압에 대응하는 신호 전류 Isig는 전류 공급선인 전원선 DSL으로부터 도출되어 유기 EL 소자 OLED에 공급된다.
신호 전류 Isig가 더 클 때, 유기 EL 소자 OLED로 흐르는 전류는 더 크고 발광 휘도는 더 높다. 즉, 계조(grayscale)는 신호 전류 Isig의 크기에 기초하여 표현된다. 이 신호 전류 Isig의 공급이 계속되는 한, 소정 휘도를 갖는 유기 EL 소자 OLED의 발광 상태는 계속된다.
본 실시예에서, 전원선 DSL은 행별로 위치하고 동일 행에 위치한 모든 서브픽셀(23)로 구동 전위를 공급한다. 본 실시예에서, 전원선 DSL은 3개의 구동 전위 VH, Vcat 및 VSS로 구동된다. 구동 전위 VH는 최대 구동 진폭을 제공하고 청구범위에서 설명된 제1 구동 전위에 대응한다. 이 구동 전위 VH는 고정된 전위이다.
구동 전위 Vcat는 유기 EL 소자 OLED의 음극에 연결된 공통 음 전극과 동일한 전위를 갖고 청구범위에서 설명된 제2 구동 전위에 대응한다. 본 실시예에서, 구동 전위 Vcat는 고정된 전위이다. 중간 구동 진폭을 제공하는 구동 전위 Vcat가 인가될 때, 유기 EL 소자 OLED는 발광을 중지하도록 제어된다.
유기 EL 소자 OLED의 발광을 발광 기간에서 중지하기 위해 구동 전위 Vcat를 이용하는 목적은 유기 EL 소자 OLED에 대한 역방향 바이어스의 인가를 피하기 위한 것이다. 일반적으로, 순방향 및 역방향 바이어스의 반복은 유기 EL 소자 OLED를 포함한 패널에 큰 부담을 준다. 따라서, 본 실시예에서, 구동 전위 Vcat는 발광 기간에서 발광 중지 동작을 위해 이용되어 유기 EL 소자 OLED를 포함한 패널에 부담을 최소화한다.
구동 전위 VSS는 청구범위에서 설명된 제3 구동 전위에 대응하는 고정된 전위이다. 본 실시예에서, 구동 전위 VSS는 유기 EL 소자 OLED의 음 전극 전위 Vcat 보다 더 낮은 전위로 설정된다. 따라서, 구동 전위 VSS가 인가될 때, 유기 EL 소자 OLED는 역바이어스 상태에 있도록 제어되어 완전히 턴오프된다.
(b) 신호선 구동기
신호선 구동기(15)는 서브픽셀(23)의 특성의 보정에 필요한 기준 전위 (이하, "오프셋 전위") Vofs 및 픽셀 계조에 대응하는 신호 전위 Vsig를 신호선 DTL에 인가하는 회로 장치이다. 신호선 DTL은 열별로 위치하고 동일 열에 위치하는 모든 서브픽셀(23)에 전위를 인가한다.
(c) 기입 제어선 구동기
기입 제어선 구동기(17)는 오프셋 전위 Vofs 및 신호 전위 Vsig의 기입 타이밍을 제공하는 제어 펄스를 기입 제어선 WSL에 인가하는 회로 장치이다. 본 실시예에서, 기입 제어선 WSL은 상기와 같이 행별로 위치한다. 따라서, 기입 제어선 구동기(17)의 동작은 수평 스캔 클록과 동기되고 기입 제어선 구동기(17)는 수평 스캔 클록의 모든 입력에 응답하여 다음 행의 픽셀선으로 제어 펄스를 출력하도록 동작한다.
본 실시예에서, 기입 제어선 구동기(17)는 기본적으로 각각의 출력단이 각각의 행 (픽셀선)에 대응하는 시프트 레지스터 및 각 행에 대응하는 출력단으로 구성된다. 시프트 레지스터는 예컨대 제어 펄스의 상승 및 하강 타이밍을 제공하는 타이밍 신호를 다음 행으로 순차적으로 전달하기 위해 사용된다. 출력단은 시프트 레지스터로부터 공급되는 타이밍 펄스에 기초하여 제어 펄스를 발생시키는 논리 회로, 제어 펄스를 구동에 적합한 전위로 변환하는 레벨 시프터, 및 기입 제어선 WSL을 실제적으로 구동하는 버퍼 회로로 구성된다.
(d) 전원선 구동기
전원선 구동기(19)는 기입 제어선 WSL의 제어 동작과 연관하여 서브픽셀(23)의 구동 동작을 제어하는 회로 장치이다. 상기한 바와 같이, 전원선 구동기(19)는 3개의 구동 전위 중 임의의 하나를 전원선 DSL으로 시간 순서대로 인가하도록 동작한다.
본 실시예에서, 구동 전위 VH 또는 Vcat가 전원선 DSL으로 인가되는 기간은 발광 기간이라 하고 구동 전위 VSS가 전원선 DSL에 인가되는 기간은 비발광 기간이라 한다.
도 7은 전원선 구동기(19)의 내부 구성예를 설명하는 도면이다. 전원선 구동기(19)는 3개의 구동 전위 각각에 대응하는 출력 타이밍 펄스를 선 순서대로 전달하는 3단 시프트 레지스터(31, 33 및 35), 및 개별 전원선 DSL에 대응하는 M개의 출력단 회로(37)를 포함한다. 도 7에서는 도면의 제약상 하나의 출력단 회로(37) 가 도시된다.
시프트 레지스터(31)는 구동 전위 VH를 위한 것이고, 시프트 레지스터(33)는 구동 전위 Vcat를 위한 것이고, 시프트 레지스터(35)는 구동 전위 VSS를 위한 것이다. 각 시프트 레지스터는 수평 스캔 클록과 동기하여 동작하고 수평 스캔 클록의 모든 입력에 응답하여 각 단에서 보유되는 논리 레벨값을 다음 단으로 전달한다. 각 시프트 레지스터에 대응하는 타이밍 펄스는 전원선 구동 타이밍 발생기(21)로부터 공급된다.
출력단 회로(37)는 개별 구동 전위에 대응하는 버퍼 회로 및 버퍼 회로의 온/오프 제어를 위한 스위치 회로를 포함한다. 트랜지스터 TR1는 구동 전위 VH를 위한 버퍼 회로이다. 트랜지스터 TR2는 구동 전위 Vcat를 위한 버퍼 회로이다. 트랜지스터 TR3는 구동 전위 VSS를 위한 버퍼 회로이다. 트랜지스터 TR4는 구동 전위 VH를 위한 스위치 회로이다. 트랜지스터 TR5는 구동 전위 Vcat를 위한 스위치 회로이다. 트랜지스터 TR6는 구동 전위 VSS를 위한 스위치 회로이다.
버퍼 회로에 의한 전원선 DSL으로의 구동 전위의 공급은 스위치 회로에 의한 제어에 의해 배타적으로 수행된다. 예컨대, 구동 전위 VH의 구동 타이밍에서, 트랜지스터 TR1만이 턴온되는 반면 트랜지스터 TR2 및 TR3는 턴오프된다. 마찬가지로, 구동 전위 Vcat의 구동 타이밍에서, 트랜지스터 TR2만이 턴온되는 반면 트랜지스터 TR1 및 TR3는 턴오프된다. 구동 전위 VSS의 구동 타이밍에서, 트랜지스터 TR3만이 턴온되는 반면 트랜지스터 TR1 및 TR2는 턴오프된다.
(e) 전원선 구동 타이밍 발생기
전원선 구동 타이밍 발생기(21)는 전원선 구동기(19)의 구동에 사용되는 타이밍 펄스를 발생시키는 회로 장치이다. 타이밍 펄스에 기초한 3종류의 구동 전위의 출력 타이밍 중에서, 구동 전위 VSS의 출력 타이밍만이 고정되고, 구동 전위 VH 및 Vcat의 출력 타이밍은 입력 영상 데이터 Din의 평균 휘도 레벨 Yavr에 따라 가변적으로 제어된다.
본 실시예에서, 구동 전위 Vcat의 단위 출력 기간 (펄스폭)은 1 프레임 기간 길이의 1%로 설정된다. 구동 전위 Vcat의 기간은 소정의 발광 기간의 범위 내에서 균일하게 존재하도록 설정된다.
도 8은 전원선 구동 타이밍 발생기(21)의 내부 구성예를 설명하는 도면이다. 전원선 구동 타이밍 발생기(21)는 1 프레임 평균 휘도 검출기(41), 피크 휘도 설정기(43), 및 구동 타이밍 발생기(45)를 포함한다.
1 프레임 평균 휘도 검출기(41)는 1 프레임 스크린에 포함된 모든 픽셀에 대응하는 입력 영상 데이터 Din의 평균 휘도 레벨 Yavr을 계산하는 회로 장치이다. 입력 영상 데이터 Din는 적색(R) 픽셀 데이터, 녹색(G) 픽셀 데이터, 및 청색(B) 픽셀 데이터의 데이터 포맷으로 주어진다. 본 실시예에서, 평균 휘도 레벨 Yavr은 최대 휘도 레벨 100%에 대한 값으로 계산된다.
평균 휘도 레벨 Yavr의 계산에서, 처음에 1 프레임 평균 휘도 검출기(41)는 각 픽셀에 대응하는 R 픽셀 데이터, G 픽셀 데이터 및 B 픽셀 데이터를 각 픽셀의 휘도 레벨로 변환한다.
평균 휘도 레벨 Yavr은 프레임별로 계산될 수 있고, 또는 복수의 프레임의 평균값으로 계산될 수 있다.
피크 휘도 설정기(43)는 계산된 평균 휘도 레벨 Yavr에 기초하여 관련 프레임 스크린의 디스플레이를 위해 사용되는 피크 휘도 레벨 Py을 설정하는 회로 장치이다. 예컨대, 평균 휘도 레벨 Yavr이 낮은 프레임 스크린의 경우, 발광 기간 길이는 피크 휘도 레벨 Py가 동적 범위에서 높은 값에 대응하도록 설정된다. 본 실시예에서, 발광 기간 길이는 100%인 1 프레임 기간 길이의 25 내지 50% 범위에서의 길이로 설정된다. 도 9는 피크 휘도 설정기(43)에서 사용되는 변환표의 일예를 도시하는 도면이다. 도면에서, 세로 좌표는 피크 휘도 레벨 Py에 대응하는 기간 길이 [%]를 나타내고, 가로 좌표는 평균 휘도 레벨 Yavr을 나타낸다.
구동 타이밍 발생기(45)는 서브픽셀(23)의 구동 제어에 필요한 타이밍 펄스를 발생시키는 회로 장치이다. 구동 타이밍은 발광 기간 이외에는 고정되므로, 각 구동 전위에 대응하는 타이밍 펄스는 이 기간에서 소정의 타이밍으로 출력된다. 본 실시예에서, 발광 기간에서 구동 전위 VH의 출력 타이밍과 구동 전위 Vcat의 출력 타이밍은 피크 휘도 레벨 Py에 따라 가변적으로 발생된다.
도 10의 (a) 내지 (c)는 발광 기간에서 구동 전위의 출력 패턴예를 도시한다. 도 10의 (a)는 피크 휘도 레벨 Py가 50%일 때의 출력 패턴예를 도시한다. 이 경우는 최대 휘도에 대응한다. 따라서, 구동 전위 VH만이 발광 기간에서 사용된다. 도 10의 (b)는 피크 휘도 레벨 Py가 40%인 때의 출력예를 도시한다. 이 경우, 1 프레임 기간 길이의 1%에 해당하는 기간 길이를 갖는 펄스 구동 전위 Vcat는 발광 기간에서 10회 출력된다. 구동 전위 Vcat의 출력 타이밍은 발광 기간에서 균 일하게 존재하도록 위치한다.
도 10의 (c)는 피크 휘도 레벨 Py가 25%인 때의 출력예를 도시한다. 이 경우는 최소 휘도에 대응한다. 이 경우, 1 프레임 기간 길이의 1%에 해당하는 기간 길이를 갖는 펄스 구동 전위 Vcat는 발광 기간에서 25회 출력된다. 물론, 구동 전위 Vcat의 출력 타이밍은 발광 기간에서 균일하게 존재하도록 위치한다. 따라서, 도 10의 (c)에 도시된 바와 같이, 구동 전위 VH 및 Vcat는 동일한 출력 기간 길이로 교대로 출력된다.
매번 피크 휘도 레벨 Py에 따라 구동 전위 VH 및 Vcat의 패턴을 계산할 수 있지만, 각 피크 휘도 레벨 Py에 대응하는 출력 패턴은 본 실시예에서 사전에 저장된다.
도 11은 3종류의 타이밍 펄스로 구현된 전원선 DSL의 구동 파형예를 도시한다.
도 11에 도시된 바와 같이, 구동 전위는 제1 비발광 기간 동안 VH로 고정된다. 구동 전위는 제2 비발광 기간 동안 VSS로 고정된다. 발광 기간에서, 파형이 펄스형으로 형성된 구동 전위 VH의 출력 및 구동 전위 Vcat의 출력은 순차적으로 설정된 피크 휘도 레벨 Py에 따라 교대로 수행된다. 도 11은 피크 휘도 레벨 Py가 25%인 때의 출력 패턴예를 도시한다.
(B-3) 유기 EL 패널 모듈의 구동 동작예
유기 EL 패널 모듈의 구동 동작예는 도 12의 (a) 내지 (e)에 기초하여 이하에 설명된다. 도 12의 (a)는 신호선 DTL의 전위 파형을 도시한다. 도 12의 (b)는 기입 제어선 WSL의 구동 파형을 도시한다. 도 12의 (c)는 전원선 DSL의 구동 파형을 도시한다. 도 12의 (d)는 구동 트랜지스터 N2의 게이트 전위 Vg의 전위 파형을 도시한다. 도 12의 (e)는 구동 트랜지스터 N2의 소스 전위 Vs의 전위 파형을 도시한다.
먼저, 초기화 동작에 대해 설명한다. 초기화 동작은 홀드 커패시터 Cs에 의해 보유된 전위를 초기화하는 것이다. 이 동작은 기입 제어선 WSL이 L 레벨에 있는 상태에서 구동 전위 VH로부터 구동 전위 VSS로 전원선 DSL의 전위를 스위칭함으로써 수행된다. 이 때, 전원선 DSL의 전위를 구동 전위 VSS로 낮춤으로 인해, 구동 트랜지스터 N2의 소스 전위 Vs는 구동 전위 VSS로 낮아진다. 물론, 역바이어스가 유기 EL 소자 OLED에 인가되어 그 발광이 정지된다.
이때, 구동 트랜지스터 N2는 유동 상태로 동작한다. 따라서, 구동 트랜지스터 N2의 소스 전위 Vs의 낮춤과 함께, 홀드 커패시터 Cs를 통해 소스 전극에 결합된 게이트 전극의 전위 (게이트 전위 Vg)도 낮아진다. 이 동작이 초기화 동작이다.
이 동작 상태는 구동 트랜지스터 N2의 임계 전압 Vth에 대한 가변 보정 동작 (임계값 보정 동작)의 시작 직전의 타이밍까지 계속된다.
본 실시예에서, 기입 제어선 WSL은 도 12의 (b)에 도시된 바와 같이 임계값 보정 동작의 시작 직전에 L 레벨에서 H 레벨로 스위칭된다. 기입 제어선 WSL을 H 레벨로 스위칭함으로써, 샘플링 트랜지스터 N1이 턴온되어, 구동 트랜지스터 N2의 게이트 전위 Vg가 오프셋 전위 Vofs로 설정된다. 이 동작이 보정 예비 동작이다.
그후, 전원선 DSL의 전위는 구동 전위 VSS로부터 구동 전위 VH로 스위칭되어, 임계값 보정 동작이 시작된다.
임계값 보정 동작의 시작시, 구동 트랜지스터 N2가 턴온되고 소스 전위 Vs이 상승하기 시작한다. 한편, 구동 트랜지스터 N2의 게이트 전위 Vg는 오프셋 전위 Vofs에 고정된다. 따라서, 구동 트랜지스터 N2의 게이트-소스 전압은 점차 감소한다. 도 13은 임계값 보정 동작에서 구동 트랜지스터 N2의 소스 전위 Vs의 전위 변화의 실시예를 도시한다.
도 13에 도시된 바와 같이, 구동 트랜지스터 N2의 소스 전위 Vs의 상승은 구동 트랜지스터 N2의 게이트-소스 전압 Vgs이 임계 전압 Vth에 도달할 시점에 자동적으로 정지한다. 이 동작은 임계값 보정 동작이고, 이에 의해 구동 트랜지스터 N2의 임계 전압 Vth에서의 변동이 중지된다. 기입 제어선 WSL의 전위는 임계값 보정 동작에 필요한 시간에서의 변동을 고려하여 설정된 타이밍에 H레벨에서 L레벨로 스위칭된다.
그후, 신호선 DTL의 전위는 신호 전위 Vsig로 스위칭된다. 물론, 신호 전위 Vsig는 기입 대상으로서 서브픽셀(23)의 픽셀 계조에 대응하는 전위이다. 신호선 DTL으로의 신호 전위 Vsig의 인가는 기입 제어선 WSL의 H레벨로의 스위칭 전에 수행된다. 이 목적은 신호선 DTL의 전위가 신호 전위 Vsig로 시프트된 상태에서 기입을 시작하는 것이다.
상술된 바와 같이, 기입 제어선 WSL은 신호 전위 Vsig가 신호선 DTL에 인가되고 구동 전위 VH가 전원선 DSL에 인가되는 상태에서 H레벨로 스위칭되어, 신호 전위 Vsig의 기입이 시작된다.
신호 전위 Vsig의 기입과 함께, 구동 트랜지스터 N2의 게이트 전위 Vg가 상승하여, 구동 트랜지스터 N2가 턴온된다.
구동 트랜지스터 N2의 턴온시, Vgs-Vth에 따른 진폭을 갖는 전류가 전원선 DSL로부터 도출되고 유기 EL 소자 OLED에 기생하는 용량성 소자를 충전한다. 기생 커패시터의 충전으로, 유기 EL 소자 OLED의 양극 전위 (구동 트랜지스터 N2의 소스 전위 Vs)가 상승한다. 그러나, 유기 EL 소자 OLED는 유기 EL 소자 OLED의 양극 전위가 음극 전위보다 그 임계 전압 Vth(oled) 이상 더 높아지지 않으면 발광하지 않는다.
이때 흐르는 전류는 구동 트랜지스터 N2의 이동도 μ에 종속한다. 도 14는 이동도 μ의 차이에 기인한 소스 전위 Vs의 상승 속도의 차를 도시한다. 도 14에 도시된 바와 같이, 이동도 μ가 더 높으면, 구동 트랜지스터 N2에 흐르는 전류의 양이 더 많고 소스 전위 Vs가 더 빨리 상승한다. 이것은 동일 신호 전위 Vsig가 인가되어도 더 높은 이동도 μ를 갖는 구동 트랜지스터 N2의 게이트-소스 전압 Vgs이 상대적으로 더 낮은 이동도 μ를 갖는 구동 트랜지스터 N2의 게이트-소스 전압 Vgs보다 더 낮아진다는 것을 의미한다.
즉, 더 높은 이동도 μ를 갖는 구동 트랜지스터 N2로 흐르는 전류의 양은 상대적으로 더 낮은 이동도 μ를 갖는 구동 트랜지스터 N2로 흐르는 전류의 양보다 더 작아진다. 그 결과, 신호 전위 Vsig가 이동도 μ의 변동에 상관없이 동일하면 동일한 크기를 갖는 전류가 유기 EL 소자 OLED에 흐르도록 보정이 수행된다. 이것 이 이동도 보정 동작이다.
이동도 보정 동작의 완료 시점에, 유기 EL 소자 OLED의 양극 전위는 음극 전위보다 임계 전압 Vth(oled) 이상 더 높아지고 유기 EL 소자 OLED가 턴온된다. 이 턴온은 유기 EL 소자 OLED의 발광을 개시한다.
신호 전위 Vsig의 기입의 종료후, 샘플링 트랜지스터 N1이 턴오프되어 구동 트랜지스터 N2가 유동 상태로 동작한다. 따라서, 유기 EL 소자 OLED의 턴온에 기인한 양극 전위의 상승과 함께, 구동 트랜지스터 N2의 게이트 전위 Vg도 부트스트랩 동작때문에 상승한다.
이후, 구동 전위 VH 및 Vcat의 인가에 의한 블링크(blinking) 동작이 최대 휘도의 경우를 제외하고 피크 휘도 레벨 Py에 따라 설정된 출력 패턴으로 수행된다.
(B-4) 요약
상기한 바와 같이, 본 실시예에서, 피크 휘도 레벨은 파형이 펄스형으로 형성된 구동 전위 Vcat의 출력의 횟수 (0 내지 25회)의 가변 제어를 통해 제어될 수 있다. 이 제어에서, 영상 데이터에 대해 어떤 처리도 실행되지 않는다. 따라서, 계조 표현의 디스플레이 성능이 피크 휘도 레벨의 제어로 손상되지 않는다.
또한, 본 실시예에서, 발광 기간의 시작부터 끝까지의 기간 길이가 고정된다. 즉, 피크 휘도 레벨이 가변되어도, 비발광 기간의 범위 (비발광 기간(1) 및 비발광 기간(2))에 대한 발광 기간의 범위의 비가 고정된다. 이것은 피크 휘도 레벨의 가변 제어에 기인한 동영상 디스플레이 성능과 플리커 억제 성능에서의 큰 변 화를 방지할 수 있다.
또한, 본 실시예에서, 구동 전위 Vcat의 출력 타이밍은 발광 기간에서 균일하게 위치한다. 따라서, 피크 휘도 레벨만이 발광 기간에서의 휘도 분포가 균일하게 유지되는 방식으로 조정될 수 있다.
(C) 제2 실시예
본 발명의 제2 실시예가 이하에 설명된다. 본 실시예는 입력 영상 데이터 Din의 디스플레이에 적절한 발광 모드가 판정되고 발광 기간에서 구동 전위 Vcat의 출력 타이밍이 이 판정 결과에 기초하여 불균일하게 분포되는 방식에 관한 것이다.
(C-1) 시스템 구성예
도 15는 본 실시예에 따른 유기 EL 패널 모듈(51)의 시스템 구성예를 도시한다. 도 15에서, 도 4에 도시된 것과 동일한 부품은 동일한 부재번호와 기호가 부여된다.
유기 EL 패널 모듈(51)은 유리 기판에 픽셀 어레이부(13), 신호선 구동기(15), 기입 제어선 구동기(17), 전원선 구동기(19), 및 전원선 구동 타이밍 발생기(53)를 배치하여 얻어지는 구성을 갖는다.
이하에서, 본 실시예에서 새로운 유닛인 전원선 구동 타이밍 발생기(53)에 대해 설명하기로 한다.
(C-2) 전원선 구동 타이밍 발생기의 구성
(a) 전체 구성
도 16은 전원선 구동 타이밍 발생기(53)의 회로 구성예를 도시한다. 전원선 구동 타이밍 발생기(53)는 1 프레임 평균 휘도 검출기(41), 피크 휘도 설정기(43), 플리커 성분 검출기(61), 발광 모드 판정기(63), 사용자 설정부(65), 및 구동 타이밍 발생기(67)를 포함한다.
본 실시예에서 신규한 기능 블록의 구성에 대해 설명한다.
(b) 플리커 성분 검출기
플리커 성분 검출기(61)는 입력 영상 데이터 Din에 기초한 입력 영상에 포함된 동영상 성분 및 플리커 성분을 검출하는 회로 장치이다. 동영상 성분의 검출의 경우, 예컨대, 이전 프레임에 대해 움직임 벡터의 평균값을 이용하는 방법 또는 1 프레임에 대한 정지 픽셀의 비를 이용하는 방법이 사용된다.
플리커 성분의 검출의 경우, 예컨대 다음 조건을 정량화하는 방법이 이용된다.
ㆍ프레임 레이트
ㆍ1 프레임에서의 발광 시간 길이
ㆍ움직임 양 (motion amount)
ㆍ평균 휘도 레벨이 50% 이상인 영역의 연속 출현 시간
도 17은 플리커 성분 검출기(61)의 내부 구성예를 도시하는 도면이다. 플리커 성분 검출기(61)는 휘도 레벨 검출기(71), 발광 기간 길이 제어기(73), 움직임 양 검출기(75), 움직임 양 포맷 변환기(77), 블록 제어기(79), 발광 시간 측정부(81) 및 플리커 정보 계산기(83)를 포함한다.
(1) 휘도 레벨 검출기
휘도 레벨 검출기(71)는 1 프레임 스크린에 포함된 모든 픽셀에 대응하는 입력 영상 데이터 Din의 평균 휘도 레벨을 계산하는 회로 장치이다.
(2) 발광 기간 길이 제어기
발광 기간 길이 제어기(73)는 전체 1 프레임 스크린의 평균 휘도 레벨(S1)에 기초하여 1 프레임에서 발광 기간 길이를 가변적으로 제어하는 회로 장치이다. 구체적으로, 평균 휘도 레벨(S1)이 높을수록, 발광 기간 길이가 더 짧게 설정된다. 이와 달리, 평균 휘도 레벨(S1)이 낮을수록, 발광 기간 길이가 더 길게 설정된다. 사용되는 발광 기간 길이(S5)는 블록 제어기(79)에 공급된다.
(3) 움직임 양 검출기
움직임 양 검출기(75)는 입력 영상 데이터 Din에 기초하여 각 픽셀의 움직임 양을 검출하는 회로 장치이다.
도 18은 움직임 양 검출기(75)의 내부 구성예를 도시하는 도면이다. 움직임 양 검출기(75)는 프레임 메모리(91), 움직임 검출기(93), 및 동/정지 영상 판정기(95)를 포함한다.
본 실시예에서, 프레임 메모리(91)는 2 프레임에 대한 메모리 영역을 갖는다. 메모리 영역의 경우, 기입 및 판독은 수직 동기 신호 Vsync에 의해 교대된다. 구체적으로, 입력 영상 데이터 Din의 한 메모리 영역으로의 기입 동안, 이전 프레임의 입력 영상 데이터 Din는 다른 메모리 영역으로부터 판독된다.
움직임 검출기(93)는 픽셀의 수로 표현되는 움직임 양(S4)을 검출하는 회로 장치이다.
동/정지 영상 검출기(95)는 입력 영상이 검출된 움직임 양(S4)에 기초하여 동영상인지 정지영상인지를 판정하고 판정 결과(S3)를 출력하는 회로 장치이다.
기본적으로, 움직임 양이 0인 영상은 동/정지 영상 판정기(95)에 의해 정지 영상으로 간주된다. 그러나, 움직임 양이 매우 적은 영상도 일부 경우 정지 영상으로 간주된다. 이 판정을 위한 임계값으로, 경험 등을 고려하여 설정된 설계값이 사용된다.
움직임 양이 본 실시예에서 2 프레임의 영상들 사이의 비교를 통해 검출된다 하더라도, 현재 이용가능한 다른 움직임 검출 기법을 이용하는 것도 가능하다.
예컨대, 콤(comb) 필터를 사용하는 움직임 검출 기법, MPEG 디코더에서 사용되는 움직임 검출 기법, 및 인터레이스/프로그레시브 변환 처리에서 사용되는 움직임 검출 기법 등이 이용될 수 있다. 또한, 유기 EL 패널 모듈(51)에 포함된 이 움직임 검출 기능들 중 임의의 것에 의한 검출 결과를 이용할 수 있다. 도 17에서, 외부에서 공급된 이런 종류의 움직임 양은 Dmove로 표현된다.
참고로, 도 19는 MPEG 디코더로부터 공급되는 움직임 양 Dmove의 데이터 예를 설명하는 도면이다. 외부에 위치하는 움직임 검출기에 의해, 단순한 움직임 양 뿐만 아니라 그 방향 및 휘도차가 검출된다. 따라서, 도 19에 도시된 바와 같이, 움직임 양 Dmove은 휘도차(101), 움직임 벡터 방향(103), 및 움직임 벡터 크기(105)가 한 그룹에 조합되도록 주어진다.
(4) 움직임 양 포맷 변환기
움직임 양 포맷 변환기(77)는 기본적으로 픽셀 수로 주어지는 움직임 양(S4) 또는 Dmove로부터 계산을 위한 수치 (본 실시예에서, "움직임 값"이라 함)로의 포맷 변화를 위한 회로 장치이다. 이 움직임 값은 블록 제어기(79)에서 플리커 판정을 위한 블록 면적을 조정하기 위해 사용되는 파라미터들 중 하나이다. 일반적으로, 플리커는 더 큰 움직임을 갖는 스크린에서는 덜 보인다. 따라서, 움직임 양이 더 클 때, 더 큰 값이 움직임 값에 할당된다.
도 20은 움직임 양과 움직임 값 사이의 대응 관계가 기록되는 표의 일예를 도시하는 도면이다. 도 20의 예에서, 움직임 양(S4)의 단계는 0, 1, 2, 3, 4 및 5 이상의 6단계이다. 도 20의 예에서, 움직임 값 "1.0"은 움직임 양이 0 (즉, 정지 영상)인 픽셀에 할당된다. 또한, 움직임 양이 0이 아닌 픽셀 (즉, 동영상)에는, 움직임 양에 비례하여 증가하는 움직임 값이 할당된다. 그러나, 움직임 값이 제한 없이 증가하면, 원래 목적인 플리커 판정에서 문제가 생길 수 있다. 따라서, 도 20의 예에서, 움직임 값의 증가는 움직임 양이 5 이상인 경우에도 "1.5"로 제한된다.
구체적으로, 움직임 값은 움직임 양이 한 픽셀씩 커지면 "0.1"씩 커진다. 이 대응 관계는 움직임 양이 한 픽셀씩 증가하는 것에 대응하여 기준 면적 (움직임 양이 0인 때의 면적)의 10% 씩 면적을 증가시키도록 작용한다.
상기한 바와 같이, 움직임 양이 외부로부터 Dmove로 주어지면, 움직임 벡터 크기는 픽셀 수로 변환되고 그후 움직임 값으로 변환된다. 물론, 도 20은 일예이고 움직임 양의 단계수와 대응하는 변화폭은 다를 수 있다.
(5) 블록 제어기
블록 제어기(79)는 플리커 판정 처리에서 사용되는 블록 영역의 수, 위치 및 면적을 결정하는 회로 장치이다.
도 21은 블록 제어기(79)의 내부 구성예를 도시하는 도면이다. 블록 제어기(79)는 휘도 분포 검출기(111), 블록수 결정기(113), 블록 위치 결정기(115), 블록 면적 결정기(117) 및 초기 설정 정보 메모리(119)를 포함한다.
휘도 분포 검출기(111)는 픽셀별로 얻어지는 휘도 레벨(S2)에 기초하여 고휘도 레벨을 갖는 영역을 검출하는 회로 장치이다. 휘도 분포 검출기(111)는 예컨대 50%의 휘도 레벨을 판정 임계값 (최대 계조값이 100%로 정의)으로 사용하고, 각 휘도 레벨(S2)과의 비교 결과를 휘도 분포 정보(S7)로 출력한다. 본 실시예에서, 휘도 레벨이 판정 임계값보다 더 큰 픽셀을 "1"로 표현하고, 더 작은 픽셀을 "0"으로 표현한다.
50%의 휘도 레벨이 본 실시예에서 임계값으로 사용되는 이유는 더 밝은 영역에서 플리커가 더 잘 보이기 때문이다. 물론, 이 조건은 일예이고, 플리커는 다른 조건이 후술하는 바와 같이 만족되지 않으면 시각적으로 인식되지 않는다.
휘도 분포 정보(S7)를 미리 획득함으로써, 이하의 단계에서 각 처리 유닛에서 필요한 계산양이 감소될 수 있다.
판정 결과는 휘도 분포 정보(S7)로서 블록수 결정기(113), 블록 위치 결정기(115) 및 블록 면적 결정기(117)에 공급된다. 픽셀수는 고해상도를 갖는 디스플레이 장치에서 많다. 따라서, 휘도 분포 정보(S7)가 RAM과 같은 메모리에 보유되고 이하의 단계에서 각 처리 유닛이 메모리에 액세스하는 방법이 사용될 수 있다.
블록수 결정기(113)는 플리커 판정 처리에서 사용되는 블록의 수를 결정하는 회로 장치이다. 여기서 결정 처리는 두 단계로 실행된다.
제1 단계의 처리에서, 입력 영상에 포함된 플리커 성분이 스크린에서 "분산"되는지 "집중"되는지 전체 스크린의 평균 휘도 레벨(S1)과 발광 기간 길이(S5)에 기초하여 판정된다.
본 실시예에서, 블록수 결정기(113)는 다음 두 조건이 동시에 만족되면 플리커 성분은 "분산형"이고 그렇지 않으면 "집중형"인 것으로 판정된다.
ㆍ전체 스크린의 평균 휘도 레벨(S1)이 50% 이상 (최대 계조값이 100%로 정의)
ㆍ발광 기간 길이(S5)이 1 프레임 기간의 60% 이하 (1 프레임 기간이 100%로 정의)
본 실시예에서, 발광 기간 길이는 25 내지 50%의 범위에서 설정된다. 따라서, 제2 조건이 절대적으로 만족된다.
플리커 성분이 "분산형"인 것으로 판정되면, 블록수 결정기(113)는 블록의 수(S8)를 1로 설정한다. 한편, 플리커 성분이 "집중형"인 것으로 판정되면, 블록수 결정기(113)는 블록의 수(S8)를 제2 단계의 처리를 통해 결정한다.
제2 단계의 처리에서, 입력 스크린에 적절한 블록의 수는 미리 준비된 판정 블록의 휘도 분포 정보(S7) 및 초기 설정 정보 (수, 위치, 면적)에 기초하여 결정된다.
도 22는 판정 블록의 초기 설정예를 도시하는 도면이다. 상기한 바와 같이, 플리커 성분의 인식을 위해, 블록 영역은 전체 스크린의 10% 이상의 면적을 가질 필요가 있다. 따라서, 초기 설정에서의 블록 면적은 많아야 전체 스크린의 5 내지 10%의 범위에서 설정된다. 또한, 플리커는 스크린의 주변부 보다는 중심부 근처에서 더 잘 보인다. 따라서, 초기 설정에서, 중심부 근처의 블록의 면적은 주변 영역의 블록의 것의 1/4로 설정된다. 도 22에서, 수 "6" 내지 "13"에 대응하는 블록은 1/4 면적을 갖는다.
플리커 성분이 "집중형"으로 간주되는 입력 영상의 경우, 블록수 결정기(113)는 대응하는 휘도 분포 정보(S7)를 초기 설정 정보 메모리(119)에 준비된 각 블록 영역에 할당하고 (도 22), 각 블록 영역의 평균 휘도 레벨이 계조 휘도의 적어도 50%인지 여부를 판정한다. 본 실시예에서, 블록 영역에 대응하는 휘도 분포 정보(S7)에 기초하여, 평균 휘도 레벨이 계조 휘도의 50%를 초과하는 것 (값 "1")으로 판정되는 픽셀 수가 평균 휘도 레벨이 계조 휘도의 50% 보다 낮은 것 (값 "0")으로 판정되는 픽셀의 수와 비교된다. 어느 수가 더 큰가에 따라, 블록 영역의 평균 휘도 레벨이 적어도 50%인지 여부가 판정된다.
예컨대, 임의의 블록 영역의 평균 휘도 레벨이 계조 휘도의 50% 보다 낮다고 판정되면 (값 "0"의 픽셀 수 > 값 "1"의 픽셀 수), 블록수 결정기(113)는 이 블록 영역을 하나의 블록 영역으로 카운트하거나 이것을 복수의 인접한 블록 영역과 함께 하나의 블록 영역으로 카운트한다. 예컨대, 중심부 근처의 블록처럼 이미 구획된 블록은, 동일한 판정 결과가 인접한 블록 영역으로부터 얻어진다는 조건으로, 한 블록 영역의 면적이 전체 스크린의 10%를 넘지 않는 방식으로 한 블록 영역으로 카운트된다.
도 23은 블록 합체로 생기는 영상의 일예를 도시한다. 구체적으로, 도 23은 도 22의 블록 "6", "7", "10" 및 "11"의 각각의 평균 휘도 레벨이 임계값 이하이고 따라서 이 4개의 블록이 한 블록으로 취급되는 상태를 도시한다. 이 경우, 판정을 위한 블록 영역의 수는 초기 상태에서 18에서 15로 변경된다.
한편, 임의의 블록 영역의 평균 휘도 레벨이 계조 휘도의 50% 이상인 것으로 판정되면 (값 "0"의 픽셀 수 < 값 "1"의 픽셀 수), 블록수 결정기(113)는 이 블록 영역이 그 초기 상태 및 위치 (위치가 중심부 근처인지 주변부 영역인지)를 고려하여 구획되는 블록의 수를 결정한다. 예컨대, 주변부의 블록은 둘 이상의 블록으로 분할된다.
도 24는 블록 분할로 생기는 영상의 일예를 도시한다. 구체적으로, 도 24는 도 22의 블록 "2"의 평균 휘도 레벨이 임계값 이상이고 따라서 이 블록이 4개의 블록 영역으로 분할되는 상태를 나타낸다. 이 경우, 결정을 위한 블록 영역의 수는 초기 상태에서 18에서 21로 변한다.
이 처리를 통해 결정된 블록의 수(S8)는 블록 위치 결정기(115)로 제공된다. 블록 영역의 면적이 작을수록, 플리커 판정 정확도가 커진다. 그러나, 블록 영역의 수가 너무 크면, 필요한 계산량도 너무 많다. 따라서, 블록 영역의 수를 적당한 수로 제한하는 것이 바람직하다.
블록 위치 결정기(115)는 미리 준비된 판정 블록에 대한 휘도 분포 정보(S7), 블록수(S8) 및 초기 설정 정보 (위치)에 기초하여 각 블록에 대해 위치 정 보(S9)를 결정하는 처리를 수행한다.
블록 영역의 수가 1이면 (플리커 성분이 "분산형"이면), 전체 스크린은 한 블록으로 취급된다. 따라서, 블록 위치 결정기(115)는 블록 영역에 대해 위치 정보(S9)를 개별적으로 결정할 필요가 없다. 이 경우, 블록 위치 결정기(115)는 위치 정보(S9)로서 하나의 소정의 기준 위치를 출력한다.
한편, 복수의 블록 영역이 판정되면 (플리커 성분이 "집중형"이면), 블록 위치 결정기(115)는 휘도 분포 정보(S7)를 참조하여 다수의 블록 영역이 고휘도 레벨을 갖는 다수의 픽셀을 포함하는 영역에 할당되는 방식으로 위치 정보(S9)를 결정한다.
그러나, 이 타이밍에서, 블록의 수만이 결정되었고 각 블록의 면적은 아직 결정되지 않았다.
따라서, 초기 설정 정보를 참조하여, 블록의 원점 좌표 (예컨대, 블록의 오른쪽 위 코너의 좌표), 블록의 중심부의 좌표 등이 XY 좌표로 주어진다. 예컨대, 저휘도 레벨을 갖는 영역에 대해, 초기 설정 정보에서 정의된 블록 영역에 대한 위치 정보가 그대로 이용된다. 고휘도 레벨을 갖는 영역에 대해, 위치 정보(S9)는 초기 설정 정보에서 정의된 블록 영역이 블록수 결정기(113)에서와 유사하게 분할되도록 결정된다.
블록 면적 결정기(117)는 움직임 값(S6) 및 휘도 분포 정보(S7)에 기초하여 대응하는 블록의 면적을 결정하는 회로 장치이다. 블록 면적 결정기(117)는 발광 시간 측정부(81)로 순차적으로 계산되는 블록 면적(S10)을 출력한다.
제공된 위치 정보(S9)의 수가 1이면 (플리커 성분이 "분산형"이면), 이 면적은 전체 스크린이 한 블록 영역이므로 얻어질 필요가 없다.
한편, 복수의 위치 정보(S9)가 주어지면 (플리커 성분이 "집중형"이면), 블록 면적 결정기(117)는 다음 식에 기초하여 위치 정보(S9)에 대응하는 각 블록의 면적을 계산한다.
블록 면적 = (전체 디스플레이 영역의 10%에 해당하는 면적) × 휘도 레벨 값 × 움직임 값
이 식에서 휘도 레벨값은 블록 영역의 조정을 위해 사용되는 파라미터들 중 하나이다. 휘도 레벨값은 위치가 위치 정보(S9)에 기초하여 결정되는 블록 영역 (전체 디스플레이 영역의 10%에 해당하는 면적을 갖는 블록 영역)에 포함된 모든 픽셀의 평균 휘도 레벨로서 주어진다.
위치가 결정되는 블록 영역의 형태는 정방형이거나 스크린의 것과 동일한 애스펙트비를 갖는 형태일 수 있다. 본 실시예에서, 블록 영역이 스크린의 것과 동일한 애스펙트비를 갖는 방법이 사용된다.
평균 휘도 레벨은 각 블록 영역에 포함된 모든 픽셀의 휘도 레벨(S2)의 평균값으로 계산된다.
도 25는 휘도 레벨과 휘도 레벨값 사이의 대응표의 일예를 도시하는 도면이다. 일반적으로, 휘도 레벨이 더 높으면, 플리커가 더 쉽게 인식된다. 따라서, 본 실시예에서, 더 작은 휘도 레벨값이 더 높은 휘도 레벨을 갖는 블록 영역에 할 당되어 이 블록 영역의 면적이 더 큰 정도로 감소될 수 있도록 한다. 고휘도 영역에 위치한 블록 영역의 면적을 감소시킴으로써, 고휘도 영역의 면적의 검출 정확도가 더 높아지고 플리커 검출 정확도가 더 높아진다.
도 25의 예에서, 50 내지 55%, 55 내지 60%, 60 내지 65%, 65 내지 70%, 70 내지 75%, 및 75% 이상의 여섯 단계가 휘도 레벨을 위해 준비된다.
도 25의 예에서, "1.0"의 휘도 레벨값이 휘도 레벨이 50 내지 55% 단계에 있는 블록에 할당된다. 또한, 휘도 레벨값은 도 25의 예에서 한 단계씩 휘도 레벨의 증가에 대응하여 감소된다. 구체적으로, 휘도 레벨값은 휘도 레벨의 한 단계 증가에 대응하여 "0.1"씩 감소한다. 이 대응 관계는, 블록 영역의 면적이 휘도 레벨의 한 단계 증가에 대응하여 기준 면적 (휘도 레벨이 50 내지 55%의 단계에 있을 때의 면적)의 10%씩 감소함을 의미한다.
도 26 및 27을 참조하여, 블록 면적 결정기(117)에 의한 처리 결과의 일예가 이하에 설명된다. 도 26은 입력 영상 예를 도시하는 도면이다. 도 26에 도시된 입력 영상에서, 움직임 양은 0이고 더 높은 휘도 영역은 스크린의 오른쪽 아래 코너 부근에 집중된다.
도 27은 블록 영역 결정기(117)의 출력예를 도시하는 도면이다. 다수의 블록이 블록 위치 결정기(115)의 단계에서 스크린의 오른쪽 아래 코너 부근에 위치한다. 또한, 작은 면적을 갖는 다수의 블록이 수학식 1에 기초한 면적 계산을 통해 스크린의 오른쪽 아래 코너 부근에 위치한다.
초기 설정 정보 메모리(119)는 상기한 바와 같이 플리커 판정을 위한 블록의 수, 위치 및 면적의 초기 값을 저장하는 메모리 영역이다.
(6) 발광 시간 측정부
발광 시간 측정부(81) (도 17)는 임의의 면적보다 큰 면적을 갖는 고휘도 영역을 검출하여 이 영역의 발광 시간을 측정하는 회로 장치이다. 이것은 고휘도 및 작은 움직임 양 뿐만 아니라 임의의 면적 및 임의의 시간 동안의 연속 발광이 만족되지 않으면 플리커가 시각적으로 인식되지 않기 때문이다.
따라서, 발광 시간 측정부(81)는 다음 처리를 실행한다. 처음에, 발광 시간 측정부(81)는 평균 휘도 레벨이 이전 단계 처리에서 설정된 블록 영역으로부터 계조 휘도의 50% 이상인 블록 영역을 검출한다. 다음에, 발광 시간 측정부(81)는 검출된 블록 영역들 중에서 서로 인접하거나 중첩된 블록 영역을 하나의 블록 영역으로 결합시키고, 이 결합으로 생기는 블록 영역의 면적을 얻는다.
또한, 계산된 면적이 전체 디스플레이 영역의 10% 이상인 하나의 결합 결과 블록이라도 검출되면, 발광 시간 측정부(81)는 검출 시작부터 검출 종료까지의 시간을 측정한다. 면적이 디스플레이 영역의 10% 이상인 블록 영역의 최대 수는 10이다. 본 실시예에서, 이 10개의 블록 영역의 발광 시간은 동시에 측정될 수 있다.
발광 시간 측정 대상으로서의 블록 영역의 면적 및 측정값은 발광 시간 정보(S11)로서 플리커 정보 계산기(83)로 제공된다.
입력 영상이 분산형이면 (전체 스크린의 휘도가 평균적으로 높고 총 발광 기간 길이가 임계값 이상이면), 발광 시간 측정부(81)는 입력 영상이 분산형임을 나 타내는 검출 결과가 얻어지는 기간 동안에 발괄 시간 정보(S11)로서 발광 시간 및 평균 휘도 레벨을 출력한다.
(7) 플리커 정보 계산기
플리커 정보 계산기(83)는 발광 시간 정보(S11) 및 프레임 레이트(S12)에 기초하여 플리커 정보를 계산하는 회로 장치이다. 플리커 정보 계산기(83)에 의한 플리커 정보의 계산은 발광 시간 정보(S11)의 시간 길이가 0이 아니면 수행된다. 복수의 영역이 발광 시간 정보(S11)의 측정 대상으로 검출되면, 플리커 정보는 모든 영역에 대해 계산될 수 있다. 이와 달리, 플리커 정보는 플리커가 가장 잘 보이는 영역 (즉, 가장 큰 면적을 갖는 영역)에 대해서만 계산될 수도 있다.
플리커 정보 계산기(83)는 다음 식에 기초하여 플리커 정보를 계산한다.
플리커 정보 = 프레임 레이트값 × 평균 휘도 레벨이 50% 이상인 영역의 면적값 × 발광 시간값
수학식 2의 프레임 레이트값은 유기 EL 패널 모듈(51)의 디스플레이 구동에 사용되는 프레임 레이트(S12)를 반영하는 판정 파라미터이다. 평균 휘도 레벨이 50% 이상인 영역의 면적값은 발광 시간 정보(S11)의 측정 대상으로서 결합 결과 블록 영역의 면적을 반영하는 판정 파라미터이다. 발광 시간값도 발광 시간 정보(S11)의 측정 시간을 반영하는 판정 파라미터이다.
도 28 내지 30은 각각의 값을 대응하는 파라미터로 변환하는 대응표의 예를 도시하는 도면이다.
도 28은 프레임 레이트와 프레임 레이트값 사이의 대응표의 일예를 도시한다. 프레임 레이트가 65Hz 이상이면, 플리커는 일반적으로 보이지 않는다. 그러므로, 이 영역의 프레임 레이트는 프레임 레이트값으로 0과 연관된다. 프레임 레이트가 65Hz 보다 낮으면, 플리커가 점차 더 많이 보이게 된다. 따라서, 프레임 레이트값이 점차 커진다. 도 28의 예에서, 프레임 레이트가 54Hz 이하이면 프레임 레이트값이 최대값으로 "4"이다.
도 29는 고휘도 영역의 면적과 그 면적값 사이의 대응표의 일예를 도시하는 도면이다. 물론, 일반적으로 플리커는 그 면적이 전체 디스플레이 영역의 10% 이하이면 보이지 않는다. 따라서, 이 영역의 면적은 면적값으로 0과 연관된다. 이 면적이 10% 보다 더 커지면, 플리커가 점차 더 많이 보이게 된다. 따라서, 그 면적값이 점차 커진다. 도 29의 예에서, 이 면적값은 이 면적이 5% 증가할 때마다 설정된다. 이 면적값은 면적이 50% 이상이면 최대값으로 "2"이다.
도 30은 고휘도 영역의 발광 시간과 발광 시간값 사이의 대응표의 일예를 도시하는 도면이다. 물론, 플리커는 발광 시간이 고휘도 영역에서도 짧으면 보이지 않는다. 도 30의 예에서, 플리커 인식을 위한 발광 시간의 제한은 1초로 설정되고 1초 보다 짧은 발광 시간은 발광 시간값으로서 0과 연관된다. 발광 시간이 1초 보다 길면, 플리커는 점차 보이게 된다. 따라서, 발광 시간값이 점차 커진다. 도 30의 예에서, 발광 시간값은 발광 시간이 0.1초 증가할 때마다 설정된다. 발광 시간값은 발광 시간이 2초 이상이면 최대값으로 "2"이다.
플리커 정보 계산기(83)는 상기 대응표를 이용하여 플리커 정보(S13)를 계산 한다.
플리커 정보(S13)는 프레임 레이트가 높거나 고휘도 영역 (평균 휘도 레벨이 50% 이상이고 면적이 전체 스크린의 10% 이상인 영역)의 면적이 작거나 또는 고휘도 영역의 연속 발광 시간이 1초 보다 짧으면 0값을 취한다. 총 발광 시간 길이는 블록의 수의 결정시에 반영되고 움직임 양도 고휘도 영역의 면적 결정시에 반영된다. 따라서, 플리커 판정에 필요한 모든 조건이 이 플리커 정보(S13)에서 반영된다.
(c) 발광 모드 판정기
발광 모드 판정기(63) (도 16)는 검출된 플리커 정보(S13)에 기초하여 대상 이미지를 디스플레이할 때 사용되는 발광 모드를 판정하는 회로 장치이다.
본 실시예에서, 발광 모드 판정기(63)는 도 31에 도시된 대응 관계에 따라 검출된 플리커 정보(S13)에 대응하는 발광 모드를 판정한다. 물론, 플리커 정보(S13)의 값이 작을수록, 플리커 세기는 약해진다. 플리커 정보(S13)의 값이 커질수록, 플리커 세기는 높아진다.
도 31의 예에서, 낮은 플리커 세기를 갖는 입력 영상의 경우, 동영상 개선 시스템의 발광 모드를 사용한다고 판정된다. 중간 플리커 세기를 갖는 입력 영상의 경우, 균형 시스템의 발광 모드를 사용한다고 판정된다. 높은 플리커 세기를 갖는 입력 영상의 경우, 플리커 억제 시스템의 발광 모드를 사용한다고 판정된다.
(d) 사용자 설정부
사용자 설정부(65) (도 16)는 발광 모드의 판정에서 사용자 선호도를 반영하 기 위해 배치한 회로 장치이다. 구체적으로, 메모리 영역에 동작 스크린을 통해 수용된 디스플레이된 영상의 화질에 대한 사용자 선호도를 보유하는 회로 장치이다.
디스플레이된 이미지의 화질에 대한 사용자 선호도는 예컨대 동영상의 디스플레이 품질에 대해 강조하고 정지 영상의 디스플레이 품질에 대해 강조하는 것에 대한 정보 및 동영상 블러(blur) 및 플리커에 대해 강조하는 정보를 포함한다.
(e) 구동 타이밍 발생기
구동 타이밍 발생기(67) (도 16)는 설정된 발광 모드 및 피크 휘도 레벨이 만족되는 방식으로 서브픽셀(23)의 구동 제어에 필요한 타이밍 펄스를 발생시키는 회로 장치이다.
도 32의 (a) 내지 (g)는 발생된 타이밍 펄스에 의해 구현된 구동 전위의 출력 패턴예를 도시한다. 도 32의 (a)는 피크 휘도 레벨 Py가 50%일 때 구동 전위의 출력 패턴예를 도시한다. 이 경우는 최대 휘도에 대응한다. 따라서, 구동 전위 VH만이 발광 기간에서 이용된다. 이 경우의 휘도 분포는 도 33의 (a)에서 굵은 선으로 표시된다.
도 32의 (b)는 피크 휘도 레벨 Py가 40%이고 발광 모드가 동영상 개선 모드인 경우에 있어서의 구동 전위의 출력 패턴예를 도시한다. 물론, 이 경우에도, 파형이 펄스형으로 형성된 구동 전위 Vcat가 여러 차례 출력되어 피크 휘도 레벨 Py가 40%가 된다. 그러나, 구동 전위 Vcat의 출력 타이밍은 집중 방식으로 발광 기간의 양끝 근처에 위치한다. 그 목적은 도 33의 (b)에서 굵은 선으로 표시된 바와 같이 발광 기간의 중심에서 휘도 분포를 집중시키는 것이다. 발광 기간의 중심에서 휘도 분포를 집중시킴으로써, 동영상 블러가 시각적으로 덜 용이하게 인식되고 동영상의 가시도가 개선된다.
도 32의 (c)는 피크 휘도 레벨 Py가 40%이고 발광 모드가 플리커 억제 모드인 때의 출력 패턴예를 도시한다. 물론, 이 경우에도, 파형이 펄스형으로 형성된 구동 전위 Vcat가 여러 차례 출력되어 피크 휘도 레벨 Py가 40%가 된다. 그러나, 구동 전위 Vcat의 출력 타이밍이 집중 방식으로 발광 기간의 중심 부근에 위치된다. 그 목적은 도 33의 (c)에서 굵은 선으로 표시된 바와 같이 분명한 휘도 분포를 발광 기간의 양끝으로 분산시키는 것이다. 휘도 분포가 이런 식으로 분산되면, 분명한 주파수가 높아지고 정지 영상의 가시도가 개선된다.
도 32의 (d)는 피크 휘도 레벨 Py가 40%이고 발광 모드가 균형 모드인 때의 출력 패턴예를 도시한다. 이 출력 형태는 제1 실시예의 것과 동일함은 명백하다. 구체적으로, 구동 전위 Vcat의 출력 타이밍은 전체 발광 기간에 대해 균일하게 배치된다. 도 33의 (d)에서 굵은 선으로 도시된 바와 같이, 휘도 분포는 전체 발광 기간에서 균일하게 낮다.
도 32의 (e)는 피크 휘도 레벨 Py가 30%이고 발광 모드가 동영상 개선 모드인 때의 예이다. 이 경우, 휘도 레벨 Py에서의 감소에 대응하여, 구동 전위 Vcat의 출력 타이밍은 발광 기간의 양끝 부근의 위치에 밀집하여 배치된다. 그 결과, 휘도 분포의 집중도가 더 향상된다.
도 32의 (f)는 피크 휘도 레벨 Py가 30%이고 발광 모드가 플리커 억제 모드 인 때의 예이다. 이 경우, 휘도 레벨 Py의 감소에 대응하여, 구동 전위 Vcat의 출력 타이밍은 발광 기간의 중심부 근처에 밀집하여 위치한다. 그 결과, 휘도 분포의 분산도가 더 커진다.
도 32의 (g)는 피크 휘도 레벨 Py가 25%이고 발광 모드가 균형 모드인 때의 출력예이다. 이 출력 형태는 제1 실시예의 것과 동일하다.
(C-3) 요약
각 발광 모드에 대한 상기 종류의 동작 이외에, 본 실시예의 유기 EL 패널 모듈의 구동 동작은 제1 실시예의 것과 동일하다.
상기와 같이, 본 실시예에서, 피크 휘도 레벨은 발광 기간의 시작부터 그 끝까지의 기간 길이가 고정된 상태에서 가변적으로 제어될 수 있다. 또한, 동영상 디스플레이 성능 및 플리커 억제 성능이 개선될 수 있다. 즉, 디스플레이 품질이 제1 실시예에 비해 더 개선될 수 있다.
(D) 제3 실시예
본 발명의 제3 실시예에 대해 설명하기로 한다. 제1 및 제2 실시예에서, 선택적으로 출력되는 3개의 구동 전위 각각은 고정 전위이다. 구체적으로, 피크 휘도 레벨은 구동 전위 Vcat의 출력 기간 길이 또는 구동 전위 Vcat의 출력 횟수의 조정을 통해 조정된다. 그러나, 본 방법에서, 조정 단계의 폭은 어느 정도로 제한된다.
이를 해결하기 위해, 제3 실시예는 조정 단계가 자유롭게 가변될 수 있도록 전원선 DSL을 구동하는 기술을 이용한다.
구체적으로, 구동 전위의 중간값이 가변적으로 발생된다.
(D-1) 시스템 구성예
도 34는 제3 실시예에 따른 유기 EL 패널 모듈(121)의 시스템 구성예를 도시하는 도면이다. 도 34에서, 도 4의 것과 동일한 부품들은 동일한 부재번호와 기호가 주어진다.
유기 EL 패널 모듈(121)은 유리 기판상에 픽셀 어레이부(13), 신호선 구동기(15), 기입 제어선 구동기(17), 전원선 구동기(123) 및 전원선 구동 타이밍 발생기(125)를 배치하여 얻어지는 구성을 갖는다.
이하에서, 본 실시예에서 새로운 유닛인 전원선 구동기(123) 및 전원선 구동 타이밍 발생기(125)만이 설명된다.
(D-2) 각 유닛의 구성
(a) 전원선 구동기
도 35는 전원선 구동기(123)의 내부 구성예를 설명하는 도면이다. 도 35에 도시된 회로 구성은 기본적으로 도 7을 참조하여 설명된 전원선 구동기(19)의 것과 동일하다. 구체적으로, 전원선 구동기(123)는 각 구동 전위에 대응하는 시프트 레지스터(131, 133 및 135) 및 각 전원선 DSL에 대응하는 M개의 출력단 회로(137)를 포함한다.
회로 구성에서의 차이점은, 3개의 구동 전위 중에서, 중간값인 구동 전위가 피크 휘도 레벨 및 발광 모드에 따라 가변적으로 순차 설정된 구동 전위 VM이라는 점이다.
본 실시예에서, 구동 전위 VM는 전원선 구동 타이밍 발생기(125)에서 발생되어 대응하는 전원선으로 인가된다.
(b) 전원선 구동 타이밍 발생기
도 36은 전원선 구동 타이밍 발생기(125)의 내부 구성예를 설명하는 도면이다. 도 36에서, 도 16의 것과 동일한 부품들은 동일한 부재번호와 기호가 주어진다.
전원선 구동 타이밍 발생기(125)는 1 프레임 평균 휘도 검출기(41), 피크 휘도 설정기(43), 플리커 성부 검출기(61), 발광 모드 판정기(63), 사용자 설정부(65), 가변 구동 전위 발생기(141), 및 구동 타이밍 발생기(143)를 포함한다.
구체적으로, 이 전원선 구동 타이밍 발생기(125)도 피크 휘도 레벨을 설정하는 기능 및 발광 모드를 판정하는 기능을 갖는다.
피크 휘도 레벨 및 발광 모드를 사용하는 가변 구동 전위 발생기(141) 및 구동 타이밍 발생기(143)에서 차이점이 존재한다.
도 37은 가변 구동 전위 발생기(141)의 내부 구성예를 설명하는 도면이다. 가변 구동 전위 발생기(141)는 가변 구동 전위값 설정기(151), D/A 변환 회로(153), 및 레벨 시프트 및 버퍼 회로(155)를 포함한다.
가변 구동 전위값 설정기(151)는 검출된 평균 휘도 레벨 및 발광 모드에 적합한 구동 전위 VM의 전위값을 가변적으로 설정하는 회로 장치이다.
구동 전위 VM의 가변 영역에서의 최대값은 구동 전위 VH이고, 가변 영역에서의 최소값은 음 전극 전위 Vcat이다. 이 구동 전위 VM는 이 범위 내에서 설정된 다. 본 실시예에서, 피크 휘도 레벨 Py의 실현을 위해 가장 적절한 구동 전위값과 출력 기간 길이 (예컨대, 출력 횟수)의 조합이 룩업 테이블 (도시되지 않음)에 저장된다.
가변 구동 전위값 설정기(151)는 이 룩업 테이블을 참조하여 최적의 구동 전위값을 디지털/아날로그 변환 회로(153)로 출력한다.
디지털/아날로그 변환 회로(153)는 디지털값으로 설정된 구동 전위값을 아날로그 전압으로 변환한다.
레벨 시프트 및 버퍼 회로(155)는 이전 단계로부터 입력된 아날로그 전압 레벨을 서브픽셀(23)의 구동에 필요한 전압 레벨로 변환한다.
구동 타이밍 발생기(143)는 세 종류의 구동 전압(VH, VM 및 VSS)의 출력을 시간 순서로 스위칭하고 전원선 DSL의 구동에 필요한 구동 펄스를 발생하는 회로 장치이다. 발생된 구동 펄스는 각 행 (수평선)에 대해 선 순서로 전달된다.
도 38은 구동 전위의 출력 패턴예를 도시한다. 이 출력 패턴은 모든 전원선 DSL에 공통이다. 이 구동 타이밍 발생기(143)도 가변 구동 전위 발생기(141)에서 가변 구동 전위값 설정기(151)와 동일한 가변 구동 전위값 설정기(161)를 포함한다.
이 가변 구동 전위값 설정기(161)의 참조를 통해, 구동 타이밍 발생기(143)는 구동 전위 VM의 출력 횟수를 설정한다. 또한, 구동 타이밍 발생기(143)는 발광 모드를 참조하여 파형이 펄스형으로 형성된 구동 전위 VM의 출력 타이밍의 위치를 설정한다.
도 39의 (a) 내지 (g)는 발생된 타이밍 펄스에 의해 실현되는 구동 전위의 출력 패턴예를 도시한다. 도 39의 (a)는 피크 휘도 레벨 Py가 50%인 때의 구동 전위의 출력 패턴예를 도시한다. 이 경우는 최대 휘도에 대응한다.
도 39의 (b)는 피크 휘도 레벨 Py가 45%이고 발광 모드가 동영상 개선 모드인 때의 구동 전위의 출력 패턴예를 도시한다. 물론, 이 경우에도, 파형이 펄스형으로 형성된 구동 전위 VM (구동 전위 VH와 음 전극 전위 Vcat 사이의 중간값)이 피크 휘도 레벨 Py가 45%가 되도록 여러 차례 출력된다. 물론, 구동 전위 VM의 출력 타이밍은 집중 방식으로 방출 기간의 양끝 근처에 위치한다.
도 39의 (c)는 피크 휘도 레벨 Py가 45%이고 발광 모드가 플리커 억제 모드인 때의 출력 패턴예이다. 물론, 이 경우에도, 파형이 펄스형으로 형성된 구동 전위 VM는 피크 휘도 레벨 Py가 45%가 되도록 여러 차례 출력된다. 물론, 구동 전위 VM의 출력 타이밍은 집중 방식으로 발광 기간의 중심부 근처에 위치한다.
도 39의 (d)는 피크 휘도 레벨 Py가 45%이고 발광 모드가 균형 모드인 때의 출력 패턴예이다. 물론, 구동 전위 VM의 출력 타이밍은 전체 발광 기간에 대해 균일하게 위치한다.
도 39의 (e)는 피크 휘도 레벨 Py가 40%이고 발광 모드가 동영상 개선 모드인 때의 예이다. 이 경우, 휘도 레벨 Py의 감소에 대응하여, 구동 전위 VM의 출력 타이밍은 발광 기간의 양끝 근처의 위치에 밀집하여 배치된다.
도 39의 (f)는 피크 휘도 레벨 Py가 40%이고 발광 모드가 플리커 억제 모드인 때의 예이다. 이 경우, 휘도 레벨 Py의 감소에 대응하여, 구동 전위 VM의 출력 타이밍은 발광 기간의 중심부 근처에 밀집하여 배치된다.
도 39의 (g)는 피크 휘도 레벨 Py가 37.5%이고 발광 모드가 균형 모드인 때의 출력예이다.
(D-3) 요약
구동 전위 (즉, 구동 전위 VM)의 중간값을 가변적으로 설정하는 동작을 제외하고, 본 실시예에서 유기 EL 패널 모듈의 구동 동작은 제2 실시예의 것과 동일하다.
본 실시예에서, 발광 시간에서 구동 전위의 스위칭의 횟수 뿐만 아니라 그 진폭 (VH-VM)도 가변적으로 제어될 수 있다.
따라서, 피크 휘도 레벨은 제2 실시예에 비해 더 세밀히 조정될 수 있다. 즉, 휘도 분포의 보다 세밀한 조정이 가능하다. 예컨대, 파형이 펄스형으로 형성된 구동 전위 VM의 출력 횟수가 제2 실시예의 것과 동일하더라도, 구동 전위 VM의 값에 따른 피크 휘도 레벨의 미세 조정이 가능하다.
그 결과, 디스플레이 품질의 조정 정확도가 제2 실시예에 비해 더 향상될 수 있다.
(E) 제4 실시예
본 발명의 제4 실시예에 대해 설명하기로 한다. 상기 3 개의 실시예에서, 피크 휘도 레벨은 평균 휘도 레벨에 기초하여 제어된다.
제4 실시예에서, 피크 휘도 레벨은 주위 조도에 기초하여 제어된다.
(E-1) 시스템 구성예
도 40은 제4 실시예에 따른 유기 EL 패널 모듈(161)의 시스템 구성예를 도시하는 도면이다. 도 40에서, 도 4의 것과 동일한 부품들은 동일한 부재번호와 기호가 주어진다.
유기 EL 패널 모듈(161)은 유리 기판상에 픽셀 어레이부(13), 신호선 구동기(15), 기입 제어선 구동기(17), 전원선 구동기(19) 및 전원선 구동 타이밍 발생기(163)를 배치하여 얻어지는 구성을 갖는다.
이하에서는, 새로운 유닛인 전원선 구동 타이밍 발생기(163)에 대해서만 설명하기로 한다. 본 실시예에서 전원선 구동 타이밍 발생기(163)도 3개의 구동 전위에 대응하는 타이밍 펄스를 발생시킨다. 본 실시예는 제1 실시예의 것과 동일한 3개의 구동 전위를 이용한다. 즉, VH, VSS 및 Vcat의 세개의 값이 사용된다.
그러나, 본 실시예에서, 구동 전위의 스위칭 타이밍의 발생을 위해, 조도 센서(165)에 의해 검출된 패널 주위의 조도값이 도 41에 도시된 바와 같이 참조된다. 도 41에서, 도 8의 것과 동일한 부품들은 동일한 부재번호와 기호가 주어진다.
조도 센서(165)는 패널 주위의 조도가 정확히 검출될 수 있도록 케이스의 표면에 위치한다. 조도 센서(165)로서, 예컨대 포토트랜지스터, 포토다이오드 또는 포토 IC (포토다이오드 + 증폭회로)가 이용된다.
도 41에 도시된 바와 같이, 전원선 구동 타이밍 발생기(163)는 피크 휘도 설정기(171) 및 구동 타이밍 발생기(45)를 포함한다.
피크 휘도 설정기(171)는 검출된 주위 조도에 따라 피크 휘도 레벨 Py을 제어하는 회로 장치이다. 도 42는 피크 휘도 설정기(171)에 포함된 룩업 테이블의 입/출력 특성을 도시한다.
도 42에서, 가로 좌표는 조도 [lx]를 나타내고 세로 좌표는 피크 휘도 레벨 [%]을 나타낸다. 본 실시예에서, 피크 휘도 레벨 Py은 1 프레임 기간의 25 내지 50%의 범위에 대응하는 범위에서 설정된다. 이 특징은 제1 실시예에서의 것과 동일하다. 구체적으로, 25%의 발광 기간 길이로 주어진 피크 휘도 레벨은 가정된 최소값의 조도에 할당되고, 50%의 발광 기간 길이로 주어진 피크 휘도 레벨은 가정된 최대값의 조도에 할당된다. 가정된 최소값과 최대값의 조도는 사용 환경을 고려하여 설정된다.
본 실시예에서 구동 타이밍 발생기(45)의 동작은 제1 실시예의 것과 동일하다. 예컨대, 피크 휘도 레벨의 설정값이 클 때, 구동 타이밍 발생기(45)는 구동 전위 Vcat의 출력 횟수를 감소하도록 동작한다. 피크 휘도 레벨이 낮을 때, 구동 타이밍 발생기(45)는 구동 전위 Vcat의 출력 횟수를 증가시키도록 동작한다. 어느 경우든지, 구동 전위 Vcat의 출력 타이밍은 발광 기간에서 균일하게 배치된다.
(E-2) 요약
본 실시예에서, 피크 휘도 레벨은 주위 조도가 높을 때 가시도를 높이도록 증가하는 반면, 주위 조도가 낮을 때 섬광과 소비 전력을 억제하도록 감소된다.
물론, 발광 기간의 양끝의 위치는 고정되고, 이로 인해 동영상 특성 및 플리커 특성에서의 큰 변화가 방지될 수 있다.
(F) 다른 실시예
(F-1) 피크 휘도 레벨을 설정하는 다른 방법
상기 실시예에서, 피크 휘도 레벨은 프레임 평균 휘도나 주위 조도에 따라 가변적으로 설정된다.
이와 달리, 다른 종류의 정보를 참조하여 피크 휘도 레벨을 설정할 수도 있다. 예컨대, 피크 휘도 레벨은 유기 EL 패널 모듈의 주위 온도에 기초하여 가변적으로 설정될 수 있다. 예컨대, 피크 휘도 레벨은 온도가 더 낮을 때 더 높게 설정될 수 있고, 온도가 더 높을 때 더 낮게 설정될 수 있다.
상기 복수의 조건은 피크 휘도 레벨의 가변 설정을 위해 조합될 수 있다.
(F-2) 분할 발광 시스템으로의 적용
상기 실시예에서, 중간값의 구동 전위는 기본적으로 일 발광 기간에서 펄스 방식으로 삽입된다.
그러나, 이 펄스 삽입 기술은 도 43의 (a)에서 도시된 바와 같이 발광 기간가 복수의 짧은 발광 기간으로 분할되는 경우에도 적용될 수 있다. 도 43의 (a)에 도시된 구동 전위의 출력 패턴은 휘도 분포의 외견상의 주파수에 기초한 플리커 억제와 중심 발광 기간의 긴 길이에 기초한 동영상 가시도의 개선을 모두 동시에 달성할 수 있는 출력 패턴예이다.
도 43의 출력 패턴에서, 구동 전위의 중간값은 음 전극 전위 Vcat로 설정된다.
이런 종류의 출력 패턴과 함께, 피크 휘도 레벨 및 가시도의 미세 조정은 도 43의 (b) 내지 (d)에 도시된 바와 같이 전체 발광 기간에 대해 균일하게 또는 집중 방식으로 발광 기간의 일부에서 펄스 방식으로 중간값의 구동 전위를 삽입하여 수 행될 수 있다.
예컨대, 도 43의 (b)에 도시된 출력 패턴은 피크 휘도 레벨과 플리커 가시도를 조정하는 데에 적절하다. 예컨대, 도 43의 (c)에 도시된 출력 패턴은 피크 휘도 레벨 및 동영상 가시도를 조정하는 데에 적절하다. 예컨대, 도 43의 (d)에 도시된 출력 패턴은 가시도의 균형을 유지하면서 피크 휘도 레벨을 조정하는 데에 적절하다.
물론, 이러한 구동 시스템은 구동 전위의 중간값이 가변적으로 제어되는 경우에도 적용될 수 있다.
도 44의 (a) 내지 (d)는 가변 구동 전위에 대응하는 출력 패턴예를 도시한다. 도 44의 (a) 내지 (d)는 각각 도 43의 (a) 내지 (d)에 대응한다. 도 44의 (a) 내지 (d)는 구동 전위의 중간값이 가변 구동 전위 VM로 대체된다는 점에서만 도 43의 (a) 내지 (d)와 다르다.
(F-3) 구동 대상으로서의 다른 전원선
상기 실시예에서, 유기 EL 소자 OLED의 음 전극 전위는 고정되고 양극측의 구동 전위는 가변적으로 제어된다.
그러나, 유사한 동작으로서, 유기 EL 소자 OLED의 양 전극측의 전위가 고정되고 음 전극측의 전위가 가변적으로 제어될 수 있다.
도 45는 서브픽셀(23)과 구동 회로 사이의 대응 관계를 설명하는 도면이다. 도 45에서, 도 6의 것과 동일한 부품들은 동일한 부재번호와 기호가 주어진다. 도 45에 도시된 서브픽셀(23)에서, 유기 EL 소자 OLED의 양 전극측은 모든 서브픽 셀(23)에 공통인 구동 전위 VH로 설정된다. 한편, 전원선 DSL은 유기 EL 소자 OLED의 음 전극에 행별로 연결된다. 본 실시예에서, 구동 전위 VSS, VH - (Vcat - VSS), 및 VH 중 임의의 것이 전원선 DSL에 선 순서대로 인가된다.
본 실시예에서, 음 전극의 전위는 전원선 구동기(171)에 의해 제어된다.
도 46은 전원선 구동기(171)에 의해 전원선 DSL에 인가된 출력 패턴의 파형예를 도시한다. 도 46에서, 가로 좌표는 시간을 나타내고 세로 좌표는 전위를 나타낸다. 이 구동 파형은 도 11에 도시된 구동 파형을 반전시켜 얻어진다. 도 45의 예에서, 구동 전위의 중간값은 VH - (Vcat - VSS)로 설정된다. 그 목적은 유기 EL 소자 OLED에 역바이어스가 인가되는 것을 방지하는 것이다.
도 46의 예에서, 중간값의 구동 전위는 고정 전위이다. 물론, 동일한 기술 개념이 중간값의 구동 전위가 도 47에 도시된 바와 같이 가변 전위로서 순차적으로 설정되는 경우에도 적용될 수 있다.
(F-4) 서브픽셀의 다른 회로 구성
서브픽셀은 다른 회로 구성을 가질 수 있다. 도 48은 또다른 회로 구성예로서 서브픽셀(181)의 회로 구성을 도시한다. 이 서브픽셀(181)에서, 구동 트랜지스터 N2는 P채널 박막 트랜지스터로 형성된다. 또한, 홀드 커패시터 Cs의 한 전극은 정 전원에 연결된다. 물론, 다른 회로 구성을 갖는 픽셀 회로도 가능하다.
(F-5) 공통 전원의 구동 전위
상기 제1 및 제2 실시예에서, 유기 EL 소자 OLED를 비발광 상태로 설정하는 구동 전위는 음 전극 전위 Vcat 보다 낮은 VSS로 설정된다. 즉, 구동 전위는 역 바이어스가 유기 EL 소자 OLED에 인가되도록 설정된다.
이와 달리, 유기 EL 소자 OLED를 비발광 상태로 설정하는 구동 전위는 음 전극 전위 Vcat로 설정될 수 있다.
(F-6) 다른 출력 패턴예
상기 실시예에서, 기본적으로 구동 전위 VH는 발광 기간의 양끝 부근의 위치에 적용되고 중간값의 구동 전위는 발광 기간의 중간에 펄스 방식으로 삽입된다.
그러나, 도 49의 (a) 내지 (c)에 도시된 것과 같은 출력 패턴은 동영상 개선 시스템의 출력 패턴으로 이용될 수 있다.
구체적으로, 가변 전위로서의 구동 전위 VM는 발광 기간의 양끝 근처의 위치에 인가될 수 있고, 고정 전위로서의 구동 전위 VH는 발광 기간의 중간에 인가될 수 있다. 이 경우, 구동 전위 VM이 구동 전위 VH 보다 더 낮으면, 발광 기간 동안의 구동 전위는 볼록한 파형을 갖는다.
도 49의 (a)는 고정 전위로서의 구동 전위 VH의 출력 기간 길이의 비가 높을 때의 예를 도시한다. 도 49의 (b)는 고정 전위로서의 구동 전위 VH의 출력 기간 길이의 비가 도 49의 (a)의 것과 동일하지만 가변 전위로서의 구동 전위 VM의 값이 도 49의 (a)의 것보다 낮은 경우의 예를 도시한다.
도 49의 (c)는 가변 전위로서의 구동 전위 VM의 값이 도 49의 (b)의 것과 동일하지만 고정 전위로서의 구동 전위 VH의 출력 기간 길이의 비가 도 49의 (b)의 것보다 낮은 경우의 예를 도시한다.
어느 경우든지, 피크 휘도 레벨은 발광 기간 길이가 고정된 상태에서 가변될 수 있다. 또한, 휘도 분포는 발광 기간의 중심부에서 집중될 수 있어서 동영상 디스플레이 품질이 향상될 수 있다. 즉, 동영상 블러의 시각적 인식이 억제된다.
(F-7) 피크 휘도 레벨을 조정하는 다른 방법
상기 실시예에서, 펄스 방식으로 삽입되는 구동 전위 (예컨대, Vcat 또는 VM)의 폭은 기본적으로 고정되고 그 삽입 횟수는 피크 휘도 레벨을 조정하도록 변경된다.
그러나, 펄스 방식으로 삽입된 구동 전위의 펄스폭은 가변적으로 제어될 수 있다.
(F-8) 제품예 (전자 장치)
상기 설명은 본 발명의 실시예에 따라 발광 기간을 설정하는 기능을 갖는 유기 EL 패널 모듈에 관한 것이다. 그러나, 유기 EL 패널 모듈 및 이러한 설정 기능을 갖는 다른 디스플레이 패널 모듈은 다양한 종류의 전자 장치에 장착되어 있는 제품 형태에서도 배치된다. 전자 장치에서 디스플레이 패널 모듈을 장착하여 얻어지는 제품의 예에 대해 이하에서 설명한다.
도 50은 전자 장치(191)의 개념적인 구성예를 도시하는 도면이다. 전자 장치(191)는 상기 전원선 DSL용 구동 회로를 포함한 유기 EL 패널 모듈(193), 시스템 제어기(195), 및 동작 입력부(197)를 포함한다. 시스템 제어기(195)에 의해 실행되는 처리는 전자 장치(191)의 제품 형태에 따라 다르다. 동작 입력부(197)는 시스템 제어기(195)로의 동작 입력을 허용하는 장치이다. 동작 입력부(197)로서, 예컨대 스위치 및 버튼과 같은 기계적 인터페이스 또는 그래픽 인터페이스가 사용된 다.
전자 장치(191)는 내부에서 발생되거나 외부로부터 입력된 영상 및 비디오를 디스플레이하는 기능을 가지는 한에 있어서 특정 분야의 장치에 한정되지 않는다.
도 51은 전자 장치의 일예로서 텔레비전 수신기의 외관예를 도시하는 도면이다. 텔레비전 수신기(201)의 경우의 전면에, 프론트 패널(203), 필터 글래스(205) 등으로 구성된 디스플레이 스크린(207)이 위치한다. 디스플레이 스크린(207)은 유기 EL 패널 모듈(193)에 대응한다.
또한, 예컨대 디지털 카메라가 이런 종류의 전자 장치(191)로 이용가능할 수 있을 것이다. 도 52a 및 52b는 디지털 카메라(211)의 외관예를 도시한다. 도 52a는 전면측 (대상측)의 외관예이고 도 52b는 후면측 (촬영자측)의 외관예이다.
디지털 카메라(211)는 보호 커버(213), 이미징 렌즈 유닛(215), 디스플레이 스크린(217), 제어 스위치(219) 및 셔터 버튼(221)을 포함한다. 디스플레이 스크린(217)은 유기 EL 패널 모듈(193)에 대응한다.
또한, 예컨대 비디오 카메라는 이런 종류의 전자 장치(191)로 이용가능할 수 있을 것이다. 도 53은 비디오 카메라(231)의 외관예를 도시한다.
비디오 카메라(231)는 본체(233)의 전면측에 위치하여 대상의 영상을 캡처하기 위해 사용되는 이미징 렌즈(235), 촬영을 위한 시작/정지 스위치(237), 및 디스플레이 스크린(239)을 포함한다. 디스플레이 스크린(239)은 유기 EL 패널 모듈(193)에 대응한다.
또한, 예컨대 휴대 단말 장치는 이런 종류의 전자 장치(191)로서 이용가능할 수 있을 것이다. 도 54a 및 54b는 휴대 단말 장치인 셀룰라 폰(241)의 외관예를 도시한다. 도 54a 및 54b에 도시된 셀룰라 폰(241)은 폴더형이다. 도 54A는 개방상태의 외관예이고, 도 54b는 접힌 상태의 외관예이다.
셀룰라 폰(241)은 상부 케이스(243), 하부 케이스(245), 연결부 (본 예에서는 힌지)(247), 디스플레이 스크린(249), 보조 디스플레이 스크린(251), 픽쳐 라이트(253) 및 이미징 렌즈(255)를 포함한다. 디스플레이 스크린(249) 및 보조 디스플레이 스크린(251)은 유기 EL 패널 모듈(193)에 대응한다.
또한, 예컨대, 컴퓨터가 이런 종류의 전자 장치(191)로 이용가능할 수 있을 것이다. 도 55는 노트북 컴퓨터(261)의 외관예를 도시한다.
노트북 컴퓨터(261)는 하부 케이스(263), 상부 케이스(265), 키보드(267) 및 디스플레이 스크린(269)을 포함한다. 디스플레이 스크린(269)은 유기 EL 패널 모듈(193)에 대응한다.
상기 장치들 이외에도, 오디오 재생장치, 게임기, 전자책, 전자 사전 등이 전자 장치(191)로 이용가능할 수 있을 것이다.
(F-9) 다른 디스플레이 장치 예
상기 실시예들에서, 상기 구동 기술은 유기 EL 패널 모듈에 적용된다.
그러나, 이 구동 기술은 다른 자체 발광 디스플레이 패널 모듈에도 적용될 수 있다. 예컨대, 이 구동 기술은 배열된 LED를 포함하는 디스플레이 장치 및 다이오드 구조를 갖는 다른 발광 소자들이 스크린 상에 배열된 디스플레이 장치에도 적용될 수 있다. 예컨대, 이 구동 기술은 무기 EL 소자가 매트릭스 형태로 배치된 디스플레이 패널 모듈에도 적용될 수 있다.
(F-10) 기타
본 발명의 범위에서 벗어남없이 다양한 수정이 상기 실시예들에 포함될 수 있다. 또한 본 명세서의 설명에 기초하여 발생되거나 조합되는 다양한 수정 및 응용도 가능할 것이다.
본 출원은 2008년 10월 2일에 일본특허청에 출원된 일본 우선권 특허출원 JP 2008-256931에 개시된 것과 관련된 발명을 포함하고, 그 전체 내용이 참조로 본 명세서에 포함된다.
당업자에게 다양한 수정, 조합, 부조합 및 변경이 첨부된 청구범위나 그 균등물의 범위 내에 있는 한 설계 요건 및 다른 요인에 따라 가능함은 물론이다.
도 1의 (a) 내지 (c)는 1 프레임 기간과 발광 기간 길이 사이의 관계를 도시하는 도면이다.
도 2는 발광 기간 길이와 피크 휘도 레벨 사이의 관계를 설명하는 도면이다.
도 3은 유기 EL 패널 모듈의 외관예를 도시하는 도면이다.
도 4는 유기 EL 패널 모듈의 구성예를 도시하는 도면이다.
도 5는 픽셀 어레이부에 포함된 서브픽셀의 배열 구조를 설명하는 도면이다.
도 6은 서브픽셀의 회로 구성예를 도시하는 도면이다.
도 7은 전원선 구동기의 내부 구성예를 설명하는 도면이다.
도 8은 전원선 구동 타이밍 발생기의 내부 구성예를 설명하는 도면이다.
도 9는 피크 휘도 설정기에서 사용되는 변환표의 일예를 도시하는 도면이다.
도 10의 (a) 내지 (c)는 피크 휘도 레벨에 따른 구동 전위의 출력 패턴예를 도시하는 도면이다.
도 11은 구동 전위의 출력 패턴예의 확대도이다.
도 12의 (a) 내지 (e)는 유기 EL 패널 모듈의 구동 동작예를 설명하는 도면이다.
도 13은 임계값 보정 동작을 설명하는 도면이다.
도 14는 이동도 보정 동작을 설명하는 도면이다.
도 15는 유기 EL 패널 모듈의 구성예를 도시하는 도면이다.
도 16은 전원선 구동 타이밍 발생기의 내부 구성예를 설명하는 도면이다.
도 17은 플리커 성분 검출기의 내부 구성예를 도시하는 도면이다.
도 18은 움직임 양 검출기의 내부 구성예를 도시하는 도면이다.
도 19는 움직임 양의 데이터 구조예를 설명하는 도면이다.
도 20은 움직임 양과 움직임 값 사이의 대응 관계가 기록되는 표의 일예를 도시하는 도면이다.
도 21은 블록 제어기의 내부 구성예를 도시하는 도면이다.
도 22는 판정 블록의 초기 설정예를 도시하는 도면이다.
도 23은 블록 영역의 합체 동작을 설명하는 도면이다.
도 24는 블록 영역의 분할 동작을 설명하는 도면이다.
도 25는 휘도 레벨과 휘도 레벨값 사이의 대응표의 일예를 도시하는 도면이다.
도 26은 입력 영상 예를 도시하는 도면이다.
도 27은 블록 영역 결정기의 출력예를 도시하는 도면이다.
도 28은 프레임 레이트와 프레임 레이트값 사이의 대응표의 일예를 도시하는 도면이다.
도 29는 고휘도 영역의 면적과 면적값 사이의 대응표의 일예를 도시하는 도면이다.
도 30은 고휘도 영역의 발광 시간과 발광 시간값 사이의 대응표의 일예를 도시하는 도면이다.
도 31은 발광 모드의 판정시 이용되는 대응 관계의 일예를 도시하는 도면이다.
도 32의 (a) 내지 (g)는 발광 모드와 피크 휘도 레벨과 연관된 출력 패턴예를 설명하는 도면이다.
도 33의 (a) 내지 (d)는 출력 패턴과 휘도 분포 사이의 관계를 설명하는 도 면이다.
도 34는 유기 EL 패널 모듈의 구성예를 도시하는 도면이다.
도 35는 전원선 구동기의 내부 구성예를 설명하는 도면이다.
도 36은 전원선 구동 타이밍 발생기의 내부 구성예를 설명하는 도면이다.
도 37은 가변 구동 전위 발생기의 내부 구성예를 설명하는 도면이다.
도 38은 구동 전위의 출력 패턴예의 확대도이다.
도 39는 발광 모드와 피크 휘도 레벨과 연관된 출력 패턴예를 설명하는 도면이다.
도 40은 유기 EL 패널 모듈의 구성예를 도시하는 도면이다.
도 41은 전원선 구동 타이밍 발생기의 내부 구성예를 설명하는 도면이다.
도 42는 주위 조도에 따른 피크 휘도 레벨의 설정예를 설명하는 도면이다.
도 43의 (a) 내지 (d)는 전원선의 구동 파형의 다른 예를 도시하는 도면이다.
도 44의 (a) 내지 (d)는 전원선의 구동 파형의 다른 예를 도시하는 도면이다.
도 45는 음극 전위를 구동하는 경우에 서브픽셀과 구동 회로 사이의 연결 관계를 설명하는 도면이다.
도 46은 음극 전위를 구동하는 경우에 구동 파형예를 도시하는 도면이다.
도 47은 음극 전위를 구동하는 경우에 구동 파형예를 도시하는 도면이다.
도 48은 서브픽셀의 다른 픽셀 회로예를 도시하는 도면이다.
도 49의 (a) 내지 (c)는 다른 출력 패턴예를 도시하는 도면이다.
도 50은 전자 장치의 기능 구성예를 도시하는 도면이다.
도 51은 전자 장치의 제품예를 도시하는 도면이다.
도 52a 및 52b는 전자 장치의 제품예를 도시하는 도면이다.
도 53은 전자 장치의 제품예를 도시하는 도면이다.
도 54a 및 54b는 전자 장치의 제품예를 도시하는 도면이다.
도 55는 전자 장치의 제품예를 도시하는 도면이다.

Claims (8)

  1. 반도체 집적 회로로서,
    자체 발광 디스플레이 패널 상에서 매트릭스로 배치된 픽셀들에 연결된 전원선들을 구동하도록 구성된 전원선 구동 회로를 포함하며,
    자체 발광 소자의 발광 기간에는, 상기 전원선 구동 회로는 최대 구동 진폭을 제공하는 제1 구동 전위와 중간 구동 진폭을 제공하고 소정의 피크 휘도 레벨이 양끝 위치가 고정된 상기 발광 기간 내에 얻어지는 방식으로 펄스형으로 형성된 파형을 갖는 제2 구동 전위를 상기 전원선에 공급하고,
    상기 자체 발광 소자의 비발광 기간에는, 상기 전원선 구동 회로는 상기 자체 발광 소자를 비발광 상태로 설정하기 위한 제3 구동 전위를 상기 전원선에 공급하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 전원선 구동 회로는 상기 제2 구동 전위의 출력 횟수의 가변 제어를 통해 상기 피크 휘도 레벨을 조정하는 반도체 집적 회로.
  3. 제1항에 있어서,
    상기 전원선 구동 회로는 상기 제1 및 제2 구동 전위 각각의 출력 기간 길이의 가변 제어를 통해 상기 피크 휘도 레벨을 조정하는 반도체 집적 회로.
  4. 제1항에 있어서,
    상기 전원선 구동 회로는 동영상 디스플레이시 개선에 우선순위가 있으면 상기 발광 기간의 양끝 근처에 상기 제2 구동 전위의 출력 타이밍을 집중시키고, 플리커의 억제에 우선순위가 있으면 상기 발광 기간의 중심부 근처에 상기 제2 구동 전위의 출력 타이밍을 집중시키는 반도체 집적 회로.
  5. 반도체 집적 회로로서,
    자체 발광 디스플레이 패널 상에서 매트릭스로 배치된 픽셀들에 연결된 전원선들을 구동하는 타이밍을 발생시키도록 구성된 구동 타이밍 발생기를 포함하며,
    자체 발광 소자의 발광 기간에는, 상기 구동 타이밍 발생기는 최대 구동 진폭을 제공하는 제1 구동 전위와 중간 구동 진폭을 제공하고 소정의 피크 휘도 레벨이 양끝 위치가 고정된 상기 발광 기간 내에 얻어지는 방식으로 펄스형으로 형성된 파형을 갖는 제2 구동 전위를 상기 전원선에 공급하는 반도체 집적 회로.
  6. 자체 발광 디스플레이 패널 모듈로서,
    액티브 매트릭스 구동 시스템에 대응하는 픽셀 구조를 갖도록 구성된 픽셀 어레이부;
    신호선들을 구동하도록 구성된 신호선 구동 회로;
    상기 픽셀 어레이부에서 매트릭스로 배치된 픽셀들로의 전위 기입을 제어하 도록 구성된 기입 제어선 구동 회로;
    자체 발광 소자의 발광 기간에는 최대 구동 진폭을 제공하는 제1 구동 전위와 중간 구동 진폭을 제공하고 펄스형으로 형성된 파형을 갖는 제2 구동 전위를 전원선에 공급하고, 상기 자체 발광 소자의 비발광 기간에는 상기 자체 발광 소자를 비발광 상태로 설정하기 위한 제3 구동 전위를 상기 전원선에 공급하도록 구성된 전원선 구동 회로; 및
    양끝 위치가 고정된 상기 발광 기간 내에 소정의 피크 휘도 레벨이 얻어지는 방식으로 상기 전원선 구동 회로를 구동하도록 구성된 구동 타이밍 발생기
    를 포함하는 자체 발광 디스플레이 패널 모듈.
  7. 전자 장치로서,
    액티브 매트릭스 구동 시스템에 대응하는 픽셀 구조를 갖도록 구성된 픽셀 어레이부;
    신호선들을 구동하도록 구성된 신호선 구동 회로;
    상기 픽셀 어레이부에서 매트릭스로 배치된 픽셀들로의 전위 기입을 제어하도록 구성된 기입 제어선 구동 회로;
    자체 발광 소자의 발광 기간에는 최대 구동 진폭을 제공하는 제1 구동 전위와 중간 구동 진폭을 제공하고 펄스형으로 형성된 파형을 갖는 제2 구동 전위를 전원선에 공급하고, 상기 자체 발광 소자의 비발광 기간에는 상기 자체 발광 소자를 비발광 상태로 설정하기 위한 제3 구동 전위를 상기 전원선에 공급하도록 구성된 전원선 구동 회로;
    양끝 위치가 고정된 상기 발광 기간 내에 소정의 피크 휘도 레벨이 얻어지는 방식으로 상기 전원선 구동 회로를 구동하도록 구성된 구동 타이밍 발생기;
    전체 시스템의 동작을 제어하도록 구성된 시스템 제어기; 및
    상기 시스템 제어기를 위한 동작 입력부
    를 포함하는 전자 장치.
  8. 자체 발광 디스플레이 모듈 상에서 매트릭스로 배치된 픽셀들에 연결된 전원선들을 구동하는 방법으로서,
    자체 발광 소자의 발광 기간에는, 최대 구동 진폭을 제공하는 제1 구동 전위와 중간 구동 진폭을 제공하고 소정의 피크 휘도 레벨이 양끝 위치가 고정된 상기 발광 기간 내에 얻어지는 방식으로 펄스형으로 형성된 파형을 갖는 제2 구동 전위를 상기 전원선에 공급하는 단계; 및
    상기 자체 발광 소자의 비발광 기간에는, 상기 자체 발광 소자를 비발광 상태로 설정하기 위한 제3 구동 전위를 상기 전원선에 공급하는 단계
    를 포함하는 전원선 구동 방법.
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