KR20100037178A - 플라즈마 디스플레이 장치 - Google Patents
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Abstract
본 발명은 플라즈마 디스플레이 장치에 관한 것이다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 서로 나란한 스캔 전극과 서스테인 전극을 포함하는 플라즈마 디스플레이 패널, 서브필드의 어드레스 기간 동안의 스캔 순서가 선행하는 제 1 스캔 전극 및 어드레스 기간 동안의 스캔 순서가 후행하는 제 2 스캔 전극을 구동시키는 스캔 구동부 및 어드레스 기간 동안 서스테인 전극에 서스테인 바이어스 신호를 공급하는 서스테인 구동부를 포함하고, 서스테인 바이어스 신호는 제 1 스캔 전극의 어드레스 기간 동안에 공급되는 제 1 서스테인 바이어스 신호 및 제 2 스캔 전극의 어드레스 기간 동안에 공급되며, 상기 제 1 서스테인 바이어스 신호와 전압이 다른 제 2 서스테인 바이어스 신호를 포함한다.
Description
본 발명은 플라즈마 디스플레이 장치에 관한 것이다.
플라즈마 디스플레이 장치는 전극이 형성된 플라즈마 디스플레이 패널과, 이러한 플라즈마 디스플레이 패널의 전극에 구동 신호를 공급하는 구동부를 포함할 수 있다.
플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.
플라즈마 디스플레이 패널의 전극에 구동 신호를 공급하면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
본 발명은 서스테인 구동부를 개선하여 구동 마진이 향상된 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 서로 나란한 스캔 전극과 서스테인 전극을 포함하는 플라즈마 디스플레이 패널, 서브필드의 어드레스 기간 동안의 스캔 순서가 선행하는 제 1 스캔 전극 및 어드레스 기간 동안의 스캔 순서가 후행하는 제 2 스캔 전극을 구동시키는 스캔 구동부 및 어드레스 기간 동안 서스테인 전극에 서스테인 바이어스 신호를 공급하는 서스테인 구동부를 포함하고, 서스테인 바이어스 신호는 제 1 스캔 전극의 어드레스 기간 동안에 공급되는 제 1 서스테인 바이어스 신호 및 제 2 스캔 전극의 어드레스 기간 동안에 공급되며, 상기 제 1 서스테인 바이어스 신호와 전압이 다른 제 2 서스테인 바이어스 신호를 포함한다.
또한, 제 2 서스테인 바이어스 신호는 제 1 서스테인 바이어스 신호보다 전압이 클 수 있다.
또한, 제 1 스캔 전극은 스캔 순서가 선행하는 이븐(even) 스캔 전극 및 오드(odd) 스캔 전극 중 하나이고, 제 2 스캔 전극은 스캔 순서가 후행하는 이븐 스캔 전극 및 오드 스캔 전극 중 나머지 하나일 수 있다.
또한, 제 2 서스테인 바이어스 신호는 서브필드 중 임의의 한 서브필드 내에 서 제 1 서스테인 바이어스 신호보다 시간적으로 뒤에 공급될 수 있다.
또한, 서스테인 구동부는 제 1 서스테인 바이어스 신호를 공급하는 제 1 서스테인 바이어스 신호 공급부 및 제 2 서스테인 바이어스 신호를 공급하기 위한 제 2 서스테인 바이어스 신호 공급부를 포함할 수 있다.
또한, 제 2 스캔 전극의 어드레스 기간 동안에 제 1 서스테인 바이어스 신호 공급부와 제 2 서스테인 바이어스 신호 공급부는 턴 온(Turn on) 될 수 있다.
또한, 제 2 서스테인 바이어스 신호 공급부는 제 1 서스테인 바이어스 신호 공급부가 턴 온 된 후에 턴 온 될 수 있다.
또한, 제 2 서스테인 바이어스 신호 공급부와 제 1 서스테인 바이어스 신호 공급부는 동시에 턴 온 될 수 있다.
본 발명의 플라즈마 디스플레이 장치는 제 1 스캔 전극의 어드레스 기간에 공급되는 제 1 서스테인 바이어스 신호보다, 제 2 스캔 전극의 어드레스 기간에 공급되는 제 2 서스테인 바이어스 신호의 전압을 더 크게 하여 구동 전압 마진을 향상시키고, 구동 효율을 향상시키는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치를 상세히 설명하도록 한다.
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구성에 대해 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(100)과 구동부(110)를 포함할 수 있다.
플라즈마 디스플레이 패널(100)은 서로 나란한 스캔 전극(Y1~Yn)과 서스테인 전극(Z1~Zn)을 포함하고, 아울러 스캔 전극 및 서스테인 전극과 교차하는 어드레스 전극(X1~Xm)을 포함할 수 있다.
구동부(110)는 서브필드(Subfield)의 어드레스 기간에서 플라즈마 디스플레이 패널(100)의 스캔 전극 및 서스테인 전극에 구동 신호를 공급할 수 있다.
여기, 도 1에서는 구동부(110)가 하나의 형태로 이루어지는 경우만 도시하고 있지만, 구동부(110)는 플라즈마 디스플레이 패널(100)에 형성된 전극에 따라 복수개의 형태로 나누어지는 것도 가능하다.
예를 들면, 구동부(110)는 플라즈마 디스플레이 패널(100)의 스캔 전극을 구동시키는 스캔 구동부(미도시)와, 서스테인 전극을 구동시키는 서스테인 구동부(미도시)와 및 어드레스 전극을 구동시키는 데이터 구동부(미도시)로 나누어질 수 있는 것이다.
이러한 플라즈마 디스플레이 장치의 구동부(110)에 대해서는 추후에 더욱 상세히 설명하도록 한다.
도 2는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구조에 대해 설명하기 위한 도면이다.
도 2를 살펴보면, 플라즈마 디스플레이 패널(100)은 서로 나란한 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성되는 전면 기판(201)과, 스캔 전 극(202, Y) 및 서스테인 전극(203, Z)과 교차하는 어드레스 전극(213, X)이 형성되는 후면 기판(211)을 포함할 수 있다.
스캔 전극(202, Y)과 서스테인 전극(203, Z)의 상부에는 스캔 전극(202, Y) 및 서스테인 전극(203, Z)의 방전 전류를 제한하며 스캔 전극(202, Y)과 서스테인 전극(203, Z) 간을 절연시키는 상부 유전체 층(204)이 배치될 수 있다.
상부 유전체 층(204)의 상부에는 방전 조건을 용이하게 하기 위한 보호 층(205)이 형성될 수 있다. 이러한 보호 층(205)은 2차 전자 방출 계수가 높은 재질, 예컨대 산화마그네슘(MgO) 재질을 포함할 수 있다.
후면 기판(211)에는 어드레스 전극(213, X)이 형성되고, 이러한 어드레스 전극(213, X)의 상부에는 어드레스 전극(213, X)을 절연시키는 하부 유전체 층(215)이 형성될 수 있다.
하부 유전체 층(215)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(212)이 형성될 수 있다. 이에 따라, 전면 기판(201)과 후면 기판(211)의 사이에서 적색(Red : R)광을 방출하는 제 1 방전 셀, 청색(Blue : B)광을 방출하는 제 2 방전 셀 및 녹색(Green : G)광을 방출하는 제 3 방전 셀 등이 형성될 수 있다.
또한, 제 1, 2, 3 방전 셀 이외에 백색(White : W) 또는 황색(Yellow : Y)광을 방출하는 제 4 방전 셀이 더 형성되는 것도 가능하다.
한편, 제 1, 2, 3 방전 셀의 폭은 실질적으로 동일할 수도 있지만, 제 1 방 전 셀, 제 2 방전 셀 및 제 3 방전 셀 중 적어도 하나의 폭이 다른 방전 셀의 폭과 다르게 할 수도 있다.
예컨대, 적색(R)광을 방출하는 제 1 방전 셀의 폭이 가장 작고, 녹색(G)광을 방출하는 제 3 방전 셀 및 청색(B)광을 방출하는 제 2 방전 셀의 폭을 제 1 방전 셀의 폭보다 크게 할 수 있다. 그러면, 구현되는 영상의 색온도 특성이 향상될 수 있다. 제 2 방전 셀의 폭은 제 3 방전 셀의 폭과 실질적으로 동일하거나 상이할 수 있다.
또한, 도 2에 도시된 격벽(212)의 구조뿐만 아니라, 다양한 형상의 격벽의 구조도 가능할 것이다. 예컨대, 격벽(212)은 서로 교차하는 제 1 격벽과 제 2 격벽을 포함하고, 여기서, 제 1 격벽의 높이와 제 2 격벽의 높이가 서로 다른 차등형 격벽 구조, 제 1 격벽 또는 제 2 격벽 중 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 제 1 격벽 또는 제 2 격벽 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다.
또한, 제 1, 2, 3 방전 셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, 제 1, 2, 3 방전 셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전 셀의 형상도 사각형상뿐만 아니라 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.
또한, 여기 도 2에서는 후면 기판(211)에 격벽(212)이 형성된 경우만을 도시하고 있지만, 격벽(212)은 전면 기판(201) 또는 후면 기판(211) 중 적어도 어느 하 나에 형성될 수 있다.
격벽(212)에 의해 구획된 방전 셀 내에는 방전 가스가 채워질 수 있다. 방전 가스에는 크세논(Xe), 네온(Ne)이 포함될 수 있고, 아르곤(Ar) 및 헬륨(He) 중 적어도 하나가 더 포함되는 것도 가능하다.
아울러, 격벽(212)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(214)이 형성될 수 있다. 예를 들면, 적색 광을 발생시키는 제 1 형광체 층, 청색 광을 발생시키는 제 2 형광체 층 및 녹색 광을 발생시키는 제 3 형광체 층이 형성될 수 있다.
또한, 제 1, 2, 3 형광체 이외에 백색(White : W) 및/또는 황색(Yellow : Y) 광을 발생시키는 제 4 형광체 층이 더 형성되는 것도 가능하다.
또한, 제 1, 2, 3 형광체 층의 두께가 다른 형광체 층과 상이할 수 있다. 예를 들면, 제 2 형광체 층 또는 제 3 형광체 층의 두께가 제 1 형광체 층의 두께보다 더 두꺼울 수 있다. 여기서, 제 2 형광체 층의 두께는 제 3 형광체 층의 두께와 실질적으로 동일하거나 상이할 수 있다.
또한, 이상의 설명에서는 상부 유전체 층(204) 및 하부 유전체 층(215)이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 이러한 상부 유전체 층(204) 및 하부 유전체 층(215) 중 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
아울러, 격벽(212)으로 인한 외부 광의 반사를 방지하기 위해 격벽(212)의 상부에 외부 광을 흡수할 수 있는 블랙 층(미도시)을 더 배치하는 것도 가능하다.
또한, 격벽(212)과 대응되는 전면 기판(201) 상의 특정 위치에 또 다른 블랙 층(미도시)이 더 형성되는 것도 가능하다.
또한, 후면 기판(211) 상에 형성되는 어드레스 전극(213)은 폭이나 두께가 실질적으로 일정할 수도 있지만, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 폭이나 두께와 다를 수도 있을 것이다. 예컨대, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 그것보다 더 넓거나 두꺼울 수 있을 것이다.
도 3은 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면이다.
도 3을 살펴보면 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조(Gray Level)를 구현하기 위한 프레임은 발광횟수가 다른 복수의 서브필드로 나누어질 수 있다.
아울러, 도시하지는 않았지만 복수의 서브필드 중 하나 이상의 서브필드는 다시 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 예컨대 하나의 영상 프레임은, 도 3과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어질 수 있다.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서 브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현할 수 있다.
여기, 도 3에서는 하나의 영상 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 영상 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 영상 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 영상 프레임을 구성할 수도 있는 것이다.
도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구동 방법에 대해 설명하기 위한 도면이다. 여기, 도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널을 동작시키는 방법의 일례를 설명하는 것으로서, 본 발명이 도 4에 한정되는 것은 아니다.
도 4를 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 한 프레임을 이루는 복수의 서브필드 중 첫 번째 서브필드(1st SF)와 두 번째 이후 서브필드(2nd SF ~ Last SF)의 구동 파형이 도시되어 있다.
서브필드는 일반적으로 전 화면의 방전 셀을 초기화하기 위한 리셋 기간, 방 전 셀을 선택하기 위한 어드레스기간 및 선택된 방전 셀의 방전을 유지시켜 화상을 구현하기 위한 서스테인 기간으로 나눌 수 있다.
플라즈마 디스플레이 패널의 복수 개의 스캔 전극은 스캔 순서에 따라 하나 이상의 그룹으로 구분되고, 하나 이상의 그룹은 어드레스 기간 동안의 스캔 순서가 선행하는 제 1 스캔 전극(YE) 및 어드레스 기간 동안의 스캔 순서가 후행하는 제 2 스캔 전극(YO)을 포함한다.
먼저, 첫 번째 서브필드(1st SF)의 구동 파형을 살펴보면, 첫 번째 서브필드(1st SF)는 복수의 어드레스 기간 및 복수의 서스테인 기간을 포함한다. 예컨대, 하나의 서브필드가 제 1 어드레스 기간(A1), 제 1 서스테인 기간(S1), 제 2 어드레스 기간(A2) 및 제 2 서스테인 기간(S2)을 포함할 수 있다.
첫 번째 서브 필드(1st SF)는 제 1 셋업 기간(1SU) 및 제 1 셋다운 기간(1SD1)을 포함하는 리셋 기간, 제 1 어드레스 기간(A1), 제 1 서스테인 기간(S1), 제 2 셋다운 기간(SD2), 제 2 어드레스 기간(A2) 및 제 2 서스테인 기간(S2)을 포함할 수 있다.
제 1 셋업 기간(1SU) 동안에는 제 1 스캔 전극(YE) 및 제 2 스캔 전극(YO)에 서스테인 전압(VS)까지 상승한 후, 스캔 바이어스 전압(VSC)까지 상승하는 램프 파형을 공급한다. 이러한 램프 파형은 전체 화면의 셀들 내에는 미약한 방전을 일으키고 셀들 내에 벽전하가 생성될 수 있다.
제 1 셋다운 기간(1SD1)에서는 제 1 스캔 전극(YE) 및 제 2 스캔 전극(YO)에 스캔 바이어스 전압(VSC)에서 그라운드 전압까지 하강하는 신호를 공급한 후, 그라 운드 전압을 유지하다가 제 1 스캔 전극(YE)에 부극성 스캔 전압(-Vy)까지 하강하는 셋다운 신호를 공급하고, 제 2 스캔 전극(YO)은 플로팅(Floating) 시킨다.
제 2 스캔 전극(YO)을 플로팅시킴으로써, 인접한 제 1 스캔 전극(YE)에 간섭하는 것을 최대한 방지할 수 있다.
이러한, 셋다운 신호는 방전 셀 내에 미약한 소거방전을 발생시킴으로써 셋업 방전에 의해 생성된 과도하게 쌓인 방전 셀 내의 벽전하를 균일하게 할 수 있다.
다음, 제 1 어드레스 기간(AP1) 동안에는 제 1 스캔 전극(YE)에 제 1 스캔 신호(SC1)를 공급하고, 제 1 서스테인 기간(SP1) 동안에는 제 1 스캔 전극(YE) 및 제 2 스캔 전극(YO)에 광폭의 서스테인 신호를 공급한다.
이후, 제 2 셋다운 기간(SD2) 동안에는 제 1 스캔 전극(YE)에 셋다운 신호를 공급하고, 제 2 스캔 전극(YO)을 플로팅 시킨다.
제 2 어드레스 기간(AP2) 동안, 제 2 스캔 전극(YE)에 제 2 스캔 신호(SC2)를 공급한다.
이때, 어드레스 전극에는 제 1 스캔 신호(SC1) 및 제 2 스캔 신호(SC2)에 대응될 수 있도록 데이터 신호가 공급될 수 있다.
이와 같이, 스캔 신호와 데이터 신호가 공급되면, 스캔 신호와 데이터 신호 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호가 공급되는 방전 셀 내에는 어드레스 방전이 발생될 수 있다.
그 후, 제 2 서스테인 기간(SP2) 동안, 제 1 스캔 전극(YO) 및 제 2 스캔 전 극(YE)에 서스테인 신호가 공급될 수 있다. 예를 들면, 스캔 전극과 서스테인 전극에 교번적으로 서스테인 신호가 공급될 수 있다.
이러한 서스테인 신호가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호의 서스테인 전압(Vs)이 더해지면서 서스테인 신호가 공급될 때 스캔 전극과 서스테인 전극 사이에 서스테인 방전 즉, 표시방전이 발생될 수 있다.
아울러, 서스테인 전극(Z)은 제 1 셋다운 기간(SD1) 및 제 2 셋다운 기간(SD2)에는 제 2 스캔 전극(YO)과 함께 플로팅시키고, 제 1 어드레스 기간(AP1) 동안에는 제 1 서스테인 바이어스 신호(Vzb1)를 공급할 수 있다.
여기서, 제 2 어드레스 기간(AP2) 동안에 서스테인 전극(Z)에는 제 2 서스테인 바이어스 신호(Vzb2)를 공급할 수 있다.
이러한 제 2 서스테인 바이어스 신호(Vzb2)의 전압은 제 1 서스테인 바이어스 신호(Vzb1)의 전압보다 큰 것이 바람직하다.
이러한 제 2 서스테인 바이어스 신호(Vzb2)에 대해서는 추후에 더욱 상세히 설명하도록 한다.
이와 같이, 제 1 어드레스 기간(A1) 및 제 2 어드레스 기간(A2) 동안에 서스테인 전극(Z)에 제 1 서스테인 바이어스 신호(Vzb1) 및 제 2 서스테인 바이어스 신호(Vzb2)를 공급함으로써, 스캔 전극(Y)과 서스테인 전극(Z) 간의 방전 및 데이터 전극과 서스테인 전극(Z) 간의 방전을 방지할 수 있다.
다음, 두 번째 이후 서브필드(2nd SF,....,Last SF)의 구동 파형을 살펴보 면, 두 번째 이후 서브필드(2nd SF,....,Last SF)는 제 2 셋업 기간(2SU) 및 제 1 셋다운 기간(2SD1)을 포함하는 리셋 기간, 제 1 어드레스 기간(A1), 제 1 서스테인 기간(S1), 제 2 셋다운 기간(SD2), 제 2 어드레스 기간(A2) 및 제 2 서스테인 기간(S2)을 포함할 수 있다.
제 2 셋업 기간(2SU) 동안, 제 1 스캔 전극(YE) 및 제 2 스캔 전극(YO)에 서스테인 전압까지만 상승하는 셋업 신호를 공급한다.
여기서, 제 2 셋업 신호(2SU)는 첫 번째 서브필드의 제 1 셋업 신호(1SU)의 전압 보다 낮을 수 있다. 이에 따라, 플라즈마 디스플레이 장치의 블랙휘도를 낮출 수 있고, 전력 손실을 줄일 수 있다.
이후의 제 1 셋다운 기간(2SD1), 제 1 어드레스 기간(A1), 제 1 서스테인 기간(S1), 제 2 셋다운 기간(SD2), 제 2 어드레스 기간(A2) 및 제 2 서스테인 기간(S2)은 첫 번째 서브필드(1st SF)와 동일하므로 자세한 설명은 생략하도록 한다.
아울러, 두 번째 이후 서브필드(2nd SF,....,Last SF)에서도 첫 번째 서브필드(1st SF)와 마찬가지로, 제 2 어드레스 기간(AP2) 동안에 서스테인 전극(Z)에는 제 2 서스테인 바이어스 신호(Vzb2)를 공급할 수 있다.
도 5는 본 발명의 일실시예에 따른 제 1 서스테인 바이어스 신호와 제 2 서스테인 바이어스 신호에 대해 설명하기 위한 도면이다.
먼저, (a)에는 제 1 서스테인 바이어스 신호가 도시되어 있고, (b)에는 제 2 서스테인 바이어스 신호가 도시되어 있다.
제 1 서스테인 바이어스 신호(Vzb1)는 스캔 순서가 선행하는 제 1 스캔 전극 의 어드레스 기간 즉, 제 1 어드레스 기간(A1) 동안 공급될 수 있다.
아울러, 제 2 서스테인 바이어스 신호(Vzb2)는 스캔 순서가 후행하는 제 2 스캔 전극의 어드레스 기간 즉, 제 2 어드레스 기간(A2) 동안 공급될 수 있다.
(a)와 (b)에 도시된 바와 같이, 제 2 서스테인 바이어스 신호(Vzb2)의 전압은 제 1 서스테인 바이어스 신호(Vzb1)의 전압보다 높은 것이 바람직하다.
제 1 스캔 전극에 비해 스캔 순서가 늦은 제 2 스캔 전극은 제 1 스캔 전극보다 어드레싱을 위해 기다리는 시간이 길어지게 된다.
이에 따라, 리셋 기간 동안 발생하여 방전 셀 내에서 고르게 분포되어 있던 벽전하들의 손실이 많아지게 되어, 제 2 어드레스 기간(A2)에는 어드레스 방전이 일어나기 위한 벽전하의 양이 충분하지 못하거나 방전 셀내에서 균일하게 분포되어 있지 않게 되어 오방전이 발생할 수 있게 된다.
이러한 현상을 방지하기 위하여, 제 1 어드레스 기간(A1)에 공급되는 제 1 서스테인 바이어스 신호(Vzb1)보다 제 2 어드레스 기간(A2)에 공급되는 제 2 서스테인 바이어스 신호(Vzb2)의 전압을 더 높게 하는 것이다.
이와 같이, 제 2 어드레스 기간(A2)에 제 1 서스테인 바이어스 신호(Vzb1)보다 높은 전압의 제 2 서스테인 바이어스 신호(Vzb2)를 공급함으로써 벽전하의 손실을 줄일 수 있게 되고, 이에 따라 제 2 어드레스 기간(A2)동안의 어드레스 방전이 안정적으로 일어날 수 있게 된다.
또한, 제 2 서스테인 바이어스 신호(Vzb2)를 공급함에 따라, 플라즈마 디스플레이 장치의 구동 전압 마진도 향상될 수 있다.
이러한 구동 전압 마진에 대해서는 도 8 및 도 9에서 상세히 설명하도록 한다.
도 6은 본 발명의 다른 실시예에 따른 제 2 서스테인 바이어스 신호에 대해 설명하기 위한 도면이다.
도 6을 살펴보면, 제 2 어드레스 기간(A2)에 공급되는 제 2 서스테인 바이어스 신호(Vzb2)는 한번에 제 2 서스테인 바이어스 신호(Vzb2)의 전압까지 상승할 수 있다.
또한, 도 5의 (b)에서와 같이 제 1 서스테인 바이어스 신호(Vzb1)의 전압과 동일한 높이까지 상승한 후, 다시 제 2 서스테인 바이어스 신호(Vzb2)의 전압까지 상승할 수도 있다.
다시 말해, 제 2 서스테인 바이어스 신호(Vzb2)는 한번에 Vzb2의 전압까지 상승할 수도 있고, Vzb1까지 상승한 후 다시 Vzb2까지 상승할 수 있는 것이다.
이러한 제 2 서스테인 바이어스 신호(Vzb2)의 공급 방법에 대해서는 도 7에서 더욱 상세히 설명하도록 한다.
도 7은 본 발명의 일실시예에 따른 서스테인 구동부에 대해 설명하기 위한 도면이다.
도 7을 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 제 1 서스테인 바이어스 신호 공급부(710), 제 2 서스테인 바이어스 신호 공급부(720), 에너지 회수 회로부(730), 서스테인 전압 공급부(740) 및 기저 전압 공급부(750)를 포함한다.
제 1 서스테인 바이어스 신호 공급부(710)는 제 1 스위치(S1)와 제 2 스위치(S2)를 포함할 수 있고, 이러한 제 1 스위치(S1)와 제 2 스위치(S2)를 이용하여 서스테인 전극(Z)으로 제 1 서스테인 바이어스 전압원(Vzb1)으로부터 공급되는 제 1 서스테인 바이어스 신호를 공급한다.
제 2 서스테인 바이어스 신호 공급부(720)는 제 3 스위치(S3)와 제 4 스위치(S4) 및 서스테인 바이어스용 커패시터(C2)를 포함할 수 있고, 이러한 제 3 스위치(S3)와 제 4 스위치(S4) 및 서스테인 바이어스용 커패시터(C2)를 이용하여 서스테인 전극(Z)으로 제 2 서스테인 바이어스 신호를 공급할 수 있다.
여기서, 제 1 서스테인 바이어스 신호와 제 2 서스테인 바이어스 신호가 공급되는 과정을 살펴 보기로 한다.
제 1 어드레스 기간 동안에는 제 1 서스테인 바이어스 신호 공급부(710)의 제 1 스위치(S1)와 제 2 스위치(S2)가 턴 온(Turn On) 되어 제 1 서스테인 바이어스 전압(Vzb1)이 서스테인 전극(Z)로 공급될 수 있다.
제 2 어드레스 기간 동안에는 제 1 서스테인 바이어스 신호 공급부(710)의 제 1 스위치(S1)와 제 2 스위치(S2), 제 2 서스테인 바이어스 신호 공급부(720)의 제 3 스위치(S3)와 제 3 스위치(S4)가 모두 턴 온 된다.
그러면, 서스테인 바이어스용 커패시터(C2)에 저장되어 있던 제 3 서스테인 바이어스 전압원(Vzb3)의 전압이, 제 1 서스테인 바이어스 전압원(Vzb1)과 더해져 서스테인 전극(Z)으로 제 2 서스테인 바이어스 신호를 공급할 수 있는 것이다.
다시 말해, 제 2 서스테인 바이어스 신호의 전압은 제 3 서스테인 바이어스 전압(Vzb3)과 제 1 서스테인 바이어스 전압(Vzb1)이 더해진 값이 되는 것이다.
여기서, 제 2 어드레스 기간에 제 1 서스테인 바이어스 신호 공급부(710)의 제 1 스위치(S1) 및 제 2 스위치(S2)와 제 2 서스테인 바이어스 신호 공급부(720)의 제 3 스위치(S3) 및 제 4 스위치(S4)는 동시에 턴 온 될 수도 있고, 제 1 서스테인 바이어스 신호 공급부(710)의 제 1 스위치(S1) 및 제 2 스위치(S3)가 턴 온 된 후에 제 2 서스테인 바이어스 신호 공급부(720)의 제 3 스위치(S3) 및 제 4 스위치(S4)가 턴 온 될 수 있다.
제 1 서스테인 바이어스 신호 공급부(710)의 제 1 스위치(S1) 및 제 2 스위치(S3)가 턴 온 된 후에 제 2 서스테인 바이어스 신호 공급부(720)의 제 3 스위치(S3) 및 제 4 스위치(S4)가 턴 온 되는 경우에는 상술한 도 5의 (b)와 같은 파형이 될 수 있다.
또한, 제 1 서스테인 바이어스 신호 공급부(710)의 제 1 스위치(S1) 및 제 2 스위치(S2)와 제 2 서스테인 바이어스 신호 공급부(720)의 제 3 스위치(S3) 및 제 4 스위치(S4)는 동시에 턴 온 되는 경우에는 상술한 도 6과 같은 파형이 될 수 있는 것이다.
제 1 서스테인 바이어스 신호 공급부(710)와 제 2 서스테인 바이어스 신호 공급부(720)가 동시에 턴 온 되면 제 2 서스테인 바이어스 신호(Vzb2)의 전압까지 한번에 상승하게 될 수 있다.
그러나 전압이 한번에 Vzb2까지 상승하게 되면 뜻하지 않은 오동작이 발생하게는 경우가 있을 수 있다.
이러한 경우를 방지하기 위하여, 제 1 서스테인 바이어스 신호 공급부(710)가 턴 온 된 후에 제 2 서스테인 바이어스 신호 공급부(720)가 턴 온 되도록 하면, 제 1 서스테인 바어어스 전압(Vzb1)이 먼저 공급된 후, 제 3 서스테인 바이어스 전압(Vzb3)이 더해져 제2 서스테인 신호의 전압까지 안정적으로 상승할 수 있는 것이다.
다음, 에너지 회수 회로부(730)는 서스테인 전극(Z)의 무효 에너지를 회수하고, 서스테인 전극(Z)으로부터 회수하여 저장된 전압을 공급한다.
이러한, 에너지 회수 회로부(730)는 전압 저장용 커패시터(C1), 전압 공급 스위치(ER_UP), 전압 회수 스위치(ER_DN), 인덕터(L), 제 1 다이오드(D1) 및 제 2 다이오드(D2)를 포함할 수 있다.
전압 저장용 커패시터(C1)는 서스테인 전극(Z)으로부터 회수되는 전압을 저장할 수 있다.
전압 공급 스위치(ER-Up)는 전압 상승기간에 턴 온(On)되어 전압 저장용 커패시터(C1)에 저장된 전압이 인덕터(L)를 통해 서스테인 전극(Z)으로 공급되도록 할 수 있다.
제 1 다이오드(D1)는 인덕터(L)의 방향에서 전압 공급 스위치(ER-Up)를 통하여 전압 저장용 커패시터(C1)로 흐르는 역전류를 차단할 수 있다.
전압 회수 스위치(ER_DN)는 전압 회수 기간에 온 되어 서스테인 전극(Z)의 무효 전압이 인덕터(L)를 통해 전압 저장용 커패시터(C1)에 회수되어 저장되도록 한다.
제 2 다이오드(D2)는 전압 저장용 커패시터(C1)의 방향에서 전압 회수 스위치(ER_DN)를 통해 인덕터(L)로 흐르는 역전류를 차단할 수 있다.
인덕터(L)는 서스테인 전극(Z)으로 공급되거나, 서스테인 전극(Z)으로부터 회수되는 전압을 LC공진 시킬 수 있다.
서스테인 전압 공급부(740)는 서스테인 전압 공급 제어용 스위치(Sus_UP)를 포함하고, 이러한 서스테인 전압 공급 제어용 스위치(Sus_UP)를 이용하여 서스테인 전압원(Vs)이 공급하는 서스테인 전압을 서스테인 전극(Z)으로 공급할 수 있다.
기저 전압 공급부(750)는 기저 전압 공급 제어용 스위치(Sus_DN)를 포함하고, 이러한 기저 전압 공급 제어용 스위치(S6)를 이용하여 기저 전압원이 공급하는 기저 전압(GND)을 서스테인 전극(Z)으로 공급할 수 있다. 즉, 서스테인 전극(Z)을 접지(GND)시킨다.
도 8은 제 2 서스테인 바이어스 신호의 공급에 따른 데이터 전압의 차이에 대해 설명하기 위한 도면이다.
도 8에는 제 2 어드레스 기간 동안 서스테인 전극에 제 1 서스테인 바이어스 신호를 공급하는 경우 A와, 제 2 서스테인 바이어스 신호를 공급하는 경우 B의 데이터 전압(Va)의 변화를 나타내는 표가 도시되어 있다.
A 경우와 B 경우에서 데이터 전압(Va)의 측정은 제 2 어드레스 기간 동안에 공급되는 서스테인 바이어스 신호 이외의 다른 모든 조건들은 동일한 상태에서 이루어진 것이다.
예를 들면, 측정시 주변의 온도, 전압 공급 시간 등은 모두 동일한 조건이 다.
먼저, 온도(℃)가 약 0℃인 경우에는 A의 데이터 전압(Va)은 약 53V이고, B는 약 50V로 약 3V정도의 전압 마진이 발생하였다.
다음, 온도가 약 30℃인 경우에는 A의 데이터 전압은 약 58V이고, B는 약 54V로 약 4V정도의 전압 마진이 발생하였다.
다음, 온도가 약 65℃인 경우에는 A의 데이터 전압은 약 68V이고, B는 약 60V로 약 8V정도의 전압 마진이 발생하였다.
이와 같이, 제 2 어드레스 기간 동안 서스테인 전극에 제 1 서스테인 바이어스 신호가 공급되는 A의 경우보다, 제 2 서스테인 바이어스 신호가 공급되는 B의 경우에서 데이터 전압(Va)이 낮아져 구동 전압 마진이 향상되는 것을 알 수 있다.
다음, 도 9는 제 2 서스테인 바이어스 신호의 공급에 따른 서스테인 전압의 차이에 대해 설명하기 위한 도면이다.
도 9에는 제 2 어드레스 기간 동안 서스테인 전극에 제 1 서스테인 바이어스 신호를 공급하는 경우 A와, 제 2 서스테인 바이어스 신호를 공급하는 경우 B의 서스테인 전압(Vs)의 변화를 나타내는 표가 도시되어 있다.
여기에서도 도 8에서와 마찬가지로, A 경우와 B 경우에서 서스테인 전압(Vs)의 측정은 제 2 어드레스 기간 동안에 공급되는 서스테인 바이어스 신호 이외의 다른 모든 조건들은 동일한 상태에서 이루어진 것이다.
먼저, 온도(℃)가 약 0℃인 경우에는 A의 서스테인 전압(Vs)은 약 185V이고, B는 약 184V로 약 1V정도의 전압 마진이 발생하였다.
다음, 온도가 약 30℃인 경우에는 A의 서스테인 전압은 약 190V이고, B는 약 186V로 약 4V정도의 전압 마진이 발생하였다.
다음, 온도가 약 65℃인 경우에는 A의 서스테인 전압은 약 198V이고, B는 약 192V로 약 6V정도의 전압 마진이 발생하였다.
이와 같이, 제 2 어드레스 기간 동안 서스테인 전극에 제 1 서스테인 바이어스 신호가 공급되는 A의 경우보다, 제 2 서스테인 바이어스 신호가 공급되는 B의 경우에서 서스테인 전압(Vs)이 낮아져 구동 전압 마진이 향상되는 것을 알 수 있다.
여기서, 도 8 및 도 9를 같이 살펴보면 저온의 경우보다, 고온에서 데이터 전압(Va) 및 서스테인 전압(Vs)의 구동 전압 마진이 더욱 크게 발생하는 것을 알 수 있다.
이와 같이, 고온에서 구동 전압 마진이 큰 이유는 고온에서는 벽전하가 활성화되어, 저온에서보다 벽전하의 손실이 더욱 많이 발생하게 된다.
따라서, 제 2 어드레스 기간 동안에 제 1 서스테인 바이어스 신호보다 전압이 높은 제 2 서스테인 서스테인 바이어스 신호를 공급함으로써 벽전하의 손실을 줄일 수 있게 되어 고온에서 더욱 효과적으로 구동 전압 마진이 발생할 수 있는 것이다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구성에 대해 설명하기 위한 도면.
도 2는 플라즈마 디스플레이 패널의 구조에 대해 설명하기 위한 도면.
도 3은 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면.
도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면.
도 5는 본 발명의 일실시예에 따른 제 1 서스테인 바이어스 신호와 제 2 서스테인 바이어스 신호에 대해 설명하기 위한 도면.
도 6은 본 발명의 다른 실시예에 따른 제 2 서스테인 바이어스 신호에 대해 설명하기 위한 도면.
도 7은 본 발명의 일실시예에 따른 서스테인 구동부에 대해 설명하기 위한 도면.
도 8은 제 2 서스테인 바이어스 신호의 공급에 따른 데이터 전압의 차이에 대해 설명하기 위한 도면.
도 9는 제 2 서스테인 바이어스 신호의 공급에 따른 서스테인 전압의 차이에 대해 설명하기 위한 도면.
Claims (8)
- 서로 나란한 스캔 전극과 서스테인 전극을 포함하는 플라즈마 디스플레이 패널;서브필드의 어드레스 기간 동안의 스캔 순서가 선행하는 제 1 스캔 전극 및 상기 어드레스 기간 동안의 스캔 순서가 후행하는 제 2 스캔 전극을 구동시키는 스캔 구동부; 및상기 어드레스 기간 동안 상기 서스테인 전극에 서스테인 바이어스 신호를 공급하는 서스테인 구동부;를 포함하고,상기 서스테인 바이어스 신호는상기 제 1 스캔 전극의 어드레스 기간 동안에 공급되는 제 1 서스테인 바이어스 신호 및상기 제 2 스캔 전극의 어드레스 기간 동안에 공급되며, 상기 제 1 서스테인 바이어스 신호와 전압이 다른 제 2 서스테인 바이어스 신호를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
- 제 1 항에 있어서,상기 제 2 서스테인 바이어스 신호는 상기 제 1 서스테인 바이어스 신호보다 전압이 큰 것을 특징으로 하는 플라즈마 디스플레이 장치.
- 제 1 항에 있어서,상기 제 1 스캔 전극은 스캔 순서가 선행하는 이븐(even) 스캔 전극 및 오드(odd) 스캔 전극 중 하나이고,상기 제 2 스캔 전극은 스캔 순서가 후행하는 이븐(even) 스캔 전극 및 오드(odd) 스캔 전극 중 나머지 하나인 것을 특징으로 하는 플라즈마 디스플레이 장치.
- 제 1 항에 있어서,상기 제 2 서스테인 바이어스 신호는 상기 서브필드 중 임의의 한 서브필드 내에서 상기 제 1 서스테인 바이어스 신호보다 시간적으로 뒤에 공급되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
- 제 1 항에 있어서,상기 서스테인 구동부는상기 제 1 서스테인 바이어스 신호를 공급하는 제 1 서스테인 바이어스 신호 공급부; 및상기 제 2 서스테인 바이어스 신호를 공급하기 위한 제 2 서스테인 바이어스 신호 공급부를 포함하는 것을 플라즈마 디스플레이 장치.
- 제 5 항에 있어서,상기 제 2 스캔 전극의 어드레스 기간 동안에 상기 제 1 서스테인 바이어스 신호 공급부와 상기 제 2 서스테인 바이어스 신호 공급부는 턴 온(Turn on) 되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
- 제 6 항에 있어서,상기 제 2 서스테인 바이어스 신호 공급부는 상기 제 1 서스테인 바이어스 신호 공급부가 턴 온 된 후에 턴 온 되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
- 제 6 항에 있어서,상기 제 2 서스테인 바이어스 신호 공급부와 상기 제 1 서스테인 바이어스 신호 공급부는 동시에 턴 온 되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
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