KR20100000724A - 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이기판의 제조방법 - Google Patents

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Abstract

본 발명은, 화소영역이 정의된 기판 상에 제 1 수소화 비정질 실리콘층을 형성하는 단계와; 상기 제 1 수소화 비정질 실리콘층 위로 제 1 두께의 보론층을 형성하는 단계와; 상기 보론층 위로 제 2 수소화 비정질 실리콘층을 형성하는 단계와; 제 1 온도 분위기 하에서 고상 결정화 공정을 진행하여 상기 보론층에 포함된 보론을 확산시키며, 동시에 상기 제 1 수소화 비정질 실리콘층과, 상기 보론층과, 상기 제 2 수소화 비정질 실리콘층을 단일층 구조의 폴리실리콘층으로 결정화하는 단계와; 상기 폴리실리콘층을 패터닝하여 상기 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와; 상기 폴리실리콘의 반도체층 위로 서로 이격하는 소스 및 드레인 전극을 형성하며 상기 기판상에 상기 소스 전극과 연결되어 일방향으로 연장하는 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 데이터 배선과 교차하는 게이트 배선을 형성하고, 상기 게이트 배선과 연결되며 상기 소스 및 드레인 전극의 이격영역과 중첩하는 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 보호층을 형성하는 단계와; 상기 보호층과 상기 게이트 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계를 포함하는 어레이 기판의 제조 방법을 제공한다.
어레이 기판, 반도체층, 폴리실리콘, 누설전류, 플랫밴드전압

Description

폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판의 제조방법{Method of fabricating array substrate including thin film transistor using polycrystalline silicon}
본 발명은 어레이 기판에 관한 것으로, 특히 이동도 특성이 우수하고 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 포함하는 어레이 기판의 제조 방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티 브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계발광 소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온/오프 제어하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
한편, 어레이 기판에 있어서 가장 중요한 구성요소로써 각 화소영역별로 형성되며 게이트 및 데이터 배선과 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
이러한 스위칭 소자로서의 역할을 하는 박막트랜지스터의 단면 구조에 대해 도 1을 참조하여 설명한다.
도 1은 전술한 종래의 어레이 기판 내의 박막트랜지스터가 형성된 부분을 포함하는 하나의 화소영역에 대한 단면도이다.
투명한 절연기판(59) 상에 화소영역(P) 내의 스위칭 영역(TrA)에 대응하여 게이트 전극(60)이 형성되어 있으며, 상기 게이트 전극(60) 상부로 전면에 게이트 절연막(68)이 형성되어 있다. 또한 상기 게이트 절연막(68) 위로 상기 게이트 전극(60)에 대응하여 순수 비정질 실리콘으로 이루어진 액티브층(70a)과, 그 위로 서로 이격하는 형태로써 불순물을 포함하는 비정질 실리콘으로 이루어진 오믹콘택층(70b)으로 구성된 반도체층(70)이 형성되어 있다.
또한, 상기 서로 이격하며 그 하부의 액티브층(70a)을 노출시키며 형성된 오믹콘택층(70b) 위로는 각각 상기 오믹콘택층(70b)과 접촉하며 서로 이격하여 상기 게이트 전극(60)에 대응하는 액티브층(70a)을 노출시키며 소스 전극(76) 및 드레인 전극(78)이 형성되어 있다.
기판(59) 위로 이렇게 순차 적층된 상기 게이트 전극(60)과 게이트 절연막(68)과 반도체층(70)과 서로 이격하는 소스 및 드레인 전극(76, 78)은 박막트랜지스터(Tr)를 이루고 있다.
이러한 구조를 갖는 박막트랜지스터(Tr) 위로는 전면에 상기 드레인 전극(78) 일부를 노출시키는 드레인 콘택홀(80)을 갖는 보호층(86)이 형성되어 있으며, 상기 보호층(86) 상부에는 각 화소영역(P) 별로 상기 드레인 콘택홀(80)을 통해 상기 드레인 전극(78)과 접촉하는 화소전극(88)이 형성되고 있으며, 상기 게이트 전극(60)이 형성된 동일한 층에 상기 게이트 전극(60)과 연결되는 게이트 배선(미도시)과, 상기 소스 및 드레인 전극(76, 78)이 형성된 동일한 층에 상기 소스 전극(76)과 연결되는 데이터 배선(미도시)이 더욱 형성됨으로써 어레이 기판(59)을 이루고 있다.
하지만, 종래의 어레이 기판에서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 반도체층은 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 비정질 실리콘을 이용하여 반도체층을 형성할 경우, 상기 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성이 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/V·s∼1.0㎠/V·s로 가 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.
이러한 문제를 해결하고자 최근에는 폴리실리콘을 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다. 하지만 이러한 폴리실리콘을 이용하는 박막트랜지스터 제조에는 고농도의 불순물을 포함하는 n+영역 또는 p+영역 등을 필요로 하는 바, 이들 영역 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비를 추가적으로 필요하다.
이 경우, 제조 비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판 제조를 위한 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다.
상기 문제점을 해결하기 위해서, 본 발명에서는 추가적인 이온 인플란트 장비 도입없이 비정질 실리콘을 단순한 공정에 의해 결정화함으로써 우수한 소자 성능과 높은 이동도 및 신뢰성을 갖는 박막트랜지스터를 구비한 어레이 기판 및 이의 제조방법을 제공함과 동시에 별도의 추가적인 장비를 도입하지 않음으로 제조 비용을 절감하는 것을 그 목적으로 한다.
또한, 결정화된 반도체층을 포함하는 박막트랜지스터의 전류 전압(I-V) 특성 커브에서 간단한 공정 진행에 의해 플랫밴드 전압인 Vfb가 치우침 없이 0V에 가깝게 위치하도록 하여 누설전류를 제어함으로써 오프 커런트 특성을 향상시키는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 제 1 특징에 따른 액정표시장치용 어레이 기판의 제조 방법은, 화소영역이 정의된 기판 상에 제 1 수소화 비정질 실리콘층을 형성하는 단계와; 상기 제 1 수소화 비정질 실리콘층 위로 제 1 두께의 보론층을 형성하는 단계와; 상기 보론층 위로 제 2 수소화 비정질 실리콘층을 형성하는 단계와; 제 1 온도 분위기 하에서 고상 결정화 공정을 진행하여 상기 보론층에 포함된 보론을 확산시키며, 동시에 상기 제 1 수소화 비정질 실리콘층과, 상기 보론층과, 상기 제 2 수소화 비정질 실리콘층을 단일층 구조의 폴리실리콘층으로 결정화하는 단계와; 상기 폴리실리콘층을 패터닝하여 상기 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와; 상기 폴리실리콘의 반도체층 위로 서로 이격하는 소스 및 드레인 전극을 형성하며 상기 기판상에 상기 소스 전극과 연결되어 일방향으로 연장하는 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 데이터 배선과 교차하는 게이트 배선을 형성하고, 상기 게이트 배선과 연결되며 상기 소스 및 드레인 전극의 이격영역과 중첩하는 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 보호층을 형성하는 단계와; 상기 보호층과 상기 게이트 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계를 포함한다.
본 발명의 제 2 특징에 따른 액정표시장치용 어레이 기판의 제조 방법은, 화소영역이 정의된 기판 상에 제 1 수소화 비정질 실리콘층을 형성하는 단계와; 상기 제 1 수소화 비정질 실리콘층 위로 제 1 두께의 보론을 포함하는 비정질 실리콘층을 형성하는 단계와; 상기 보론을 포함하는 비정질 실리콘층 위로 제 2 수소화 비정질 실리콘층을 형성하는 단계와; 제 1 온도 분위기 하에서 고상 결정화 공정을 진행하여 상기 보론을 포함하는 비정질 실리콘층에 포함된 보론을 확산시키며, 동시에 상기 제 1 수소화 비정질 실리콘층과, 상기 보론을 포함하는 비정질 실리콘층과, 상기 제 2 수소화 비정질 실리콘층을 단일층 구조의 폴리실리콘층으로 결정화하는 단계와; 상기 폴리실리콘층을 패터닝하여 상기 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와; 상기 폴리실리콘의 반도체층 위로 서로 이격하는 소스 및 드레인 전극을 형성하며 상기 기판상에 상기 소스 전극과 연결되어 일방향으로 연장하는 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 데이터 배 선과 교차하는 게이트 배선을 형성하고, 상기 게이트 배선과 연결되며 상기 소스 및 드레인 전극의 이격영역과 중첩하는 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 보호층을 형성하는 단계와; 상기 보호층과 상기 게이트 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계를 포함한다.
본 발명의 제 3 특징에 따른 액정표시장치용 어레이 기판의 제조 방법은, 화소영역이 정의된 기판 상에 게이트 전극과 게이트 배선을 형성하는 단계와; 상기 게이트 전극 및 게이트 배선 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 제 1 수소화 비정질 실리콘층을 형성하는 단계와; 상기 제 1 수소화 비정질 실리콘층 위로 제 1 두께의 보론층을 형성하는 단계와; 상기 보론층 위로 제 2 수소화 비정질 실리콘층을 형성하는 단계와; 제 1 온도 분위기 하에서 고상 결정화 공정을 진행하여 상기 보론층에 포함된 보론을 확산시키며, 동시에 상기 제 1 수소화 비정질 실리콘층과, 상기 보론층과, 상기 제 2 수소화 비정질 실리콘층을 단일층 구조의 폴리실리콘층으로 결정화하는 단계와; 상기 폴리실리콘층을 패터닝하여 상기 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와; 상기 폴리실리콘의 반도체층 위로 서로 이격하는 소스 및 드레인 전극을 형성하며 상기 게이트 절연막 상에 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계를 포함한다.
본 발명의 제 4 특징에 따른 액정표시장치용 어레이 기판의 제조 방법은, 화소영역이 정의된 기판 상에 게이트 전극과 게이트 배선을 형성하는 단계와; 상기 게이트 전극 및 게이트 배선 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 제 1 수소화 비정질 실리콘층을 형성하는 단계와; 상기 제 1 수소화 비정질 실리콘층 위로 제 1 두께의 보론을 포함하는 비정질 실리콘층을 형성하는 단계와; 상기 보론을 포함하는 비정질 실리콘층 위로 제 2 수소화 비정질 실리콘층을 형성하는 단계와; 제 1 온도 분위기 하에서 고상 결정화 공정을 진행하여 상기 보론을 포함하는 비정질 실리콘층에 포함된 보론을 확산시키며, 동시에 상기 제 1 수소화 비정질 실리콘층과, 상기 보론을 포함하는 비정질 실리콘층과, 상기 제 2 수소화 비정질 실리콘층을 단일층 구조의 폴리실리콘층으로 결정화하는 단계와; 상기 폴리실리콘층을 패터닝하여 상기 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와; 상기 폴리실리콘의 반도체층 위로 서로 이격하는 소스 및 드레인 전극을 형성하며 상기 게이트 절연막 상에 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계를 포함한다.
이때, 상기 보론층은 상기 제 1 수소화 비정질 실리콘층이 형성된 기판을 B2H6의 가스 분위기에서 플라즈마 표면 처리를 실시함으로써 형성되며, 상기 보론을 포함하는 비정질 실리콘층은 PECVD 장치를 이용하여 상기 PECVD 장치 챔버 내부가 B2H6/SiH4 혼합가스 분위기를 이루도록 한 후, 상기 챔버 내부에 플라즈마를 형성함으로써 이루어지는 것이 특징이다.
상기 제 1 두께는 10Å 내지 30Å인 것이 특징이며, 상기 고상 결정화 공정은, 열처리를 통한 결정화, 교류 자기 결정화(alternating magnetic field crystallization), 금속유도결정화(Metal Induced Crystallization : MIC), 금속유도측면결정화(Metal Induced Lateral Crystallization : MILC) 중 어느 하나인 것이 특징이다.
상기 제 1 온도는 300℃ 내지 750℃인 것이 바람직하다.
상기 소스 및 드레인 전극 하부에는 상기 폴리실리콘의 반도체층 상부에서 서로 이격하는 형태로 불순물 수소화 비정질 실리콘으로 이루어진 오믹콘택층을 형성하는 단계를 포함하며, 이때, 상기 오믹콘택층을 형성하는 단계는, 상기 폴리실리콘층 위로 불순물 수소화 비정질 실리콘층을 형성하는 단계와; 상기 불순물 수소화 비정질 실리콘층과 그 하부의 상기 폴리실리콘층을 동시에 패터닝하여 불순물 비정질 패턴과 상기 폴리실리콘의 반도체층을 형성하는 단계와; 상기 불순물 비정질 패턴 위로 상기 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 상기 불순물 비정질 실리콘 패턴을 드라이 에칭을 실시하여 제거함으로써 상기 폴리실리콘의 반도체층을 노출시키는 단계를 포 함한다.
본 발명에 따른 액정표시장치용 어레이 기판은 수소화 비정질 실리콘층을 고상 결정화 공정을 진행하여 폴리실리콘층으로 결정화하고 이를 반도체층으로 하여 박막트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 구비한 박막트랜지스터 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.
나아가, 수소화 비정질 실리콘층 사이에 보론층 또는 보론이 포함된 불순물 수소화 실리콘층을 더욱 형성하여 고상 결정화 공정을 진행함으로써 보론이 확산되어 소량의 보론을 함유하는 폴리실리콘층을 반도체층으로 하여 박막트랜지스터를 구성함으로써 수소화 비정질 실리콘층을 결정화시 발생하는 Vfb의 음의 값으로의 치우침 현상을 억제하는 효과가 있으며, 나아가 누설 전류를 저감시키는 효과가 있다.
또한 이온 인플란트 장비를 통한 도핑 공정없이 보론을 폴리실리콘층에 도핑한 효과를 갖게 됨으로써 비정실 실리콘을 반도체 층으로 하는 박막트랜지스터를 구비한 어레이 기판 제조 라인을 별도의 설비 투자없이 그대로 이용할 수 있으므로 비용 절감의 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
<제 1 실시예>
도 2a 내지 2j는 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 갖는 어레이 기판의 박막트랜지스터를 포함하는 화소영역에 대한 제조 단계별 공정 단면도이다.
우선, 도 2a에 도시한 바와 같이, 기판(101)을 플라즈마를 이용한 화학적 기상 증착(PECVD : plasma enhanced chemical vapor deposition) 장비의 챔버(190)로 이동 시킨다. 상기 챔버 내에 SiH4/H2의 혼합가스를 주입시킨 후, 상기 챔버(190)내에 플라즈마를 형성함으로써 상기 기판(101) 상에 제 1 수소화 비정질 실리콘층(108)을 형성한다.
한편, 기판(101)상에 상기 제 1 수소화 비정질 실리콘층(108)을 형성하기 전에, 상기 챔버(190) 내부에 SiH4/N2의 혼합가스 또는 SiH4/NH3의 혼합가스 분위기를 조성하거나, 또는 SiH4/N2O의 혼합가스 분위기를 조성한 후, 상기 챔버(190)내에서 플라즈마를 형성하여 상기 기판(101)상에 산화실리콘(SiO2) 또는 질화실리콘(SiNx)의 버퍼층(미도시)을 전면에 형성할 수도 있다. 추후 공정에서 열처리 공정 등을 진행 시 상기 기판(101)이 특히 유리재질인 경우 그 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있으며, 이러한 알카리 이온은 반도체층의 반도체적 특성을 저하시킬 수 있다. 따라서, 이러한 무기절연물질로 이루어진 버퍼층(미도시)을 기판(101) 상에 우선적으로 형성함으로써 이 러한 기판(101)으로부터 발생하는 알카리 이온이 상기 제 1 수소화 비정질 실리콘층(108)으로 확산되는 것을 방지하기 위함이다. 하지만 이러한 버퍼층(미도시)은 기판(101)의 재질에 따라 생략할 수도 있다.
다음, 도 2b에 도시한 바와 같이, 상기 제 1 수소화 비정질 실리콘층(108)이 형성된 기판(101)에 대해 B2H6의 가스 분위기에서 플라즈마 표면 처리를 실시함으로써 상기 제 1 순수 비정질 실리콘층(108) 위로 제 1 두께의 보론층(112)을 형성한다. 이때 상기 제 1 두께는 10Å 내지 30Å정도인 것이 바람직하다. 이보다 더 큰 두께로 형성될 경우, 추후 결정화 공정 진행 후 생성된 폴리실리콘의 반도체층 내부에 보론(또는 불순물)이 너무 많이 존재하게 되어 플랫밴드 전압인 Vfb가 0V에 근접한 값을 갖지 않고, 너무 많이 이동하여 음(-)의 값에서 양(+)의 값으로 치우치게 되는 결과를 초래하기 때문이다.
한편, 이러한 제 1 두께의 보론층(112) 형성은 별도의 플라즈마 표면 처리장치(192)를 통해 진행될 수도 있고, 또는 상기 제 1 수소화 비정질 실리콘층(108)을 형성한 PECVD 장치의 챔버(도 2a의 190) 내부에서 그 챔버(190) 내 분위기를 B2H6의 혼합가스 분위기로 바꾼 후 플라즈마를 형성함으로써 진행될 수도 있다. 도면에서는 별도의 플라즈마 표면 처리장치(192)를 통해 이루어진 것을 도시하였다. 이러한 플라즈마 표면 처리장치는 비정질 실리콘의 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 제조 라인에서 유기물 제거를 위해 또는 표면 개질 향상 처리를 위해 일반적으로 이용되는 것으로 비정질 실리콘 어레이 기판 제조의 필수적 인 장비로 사용되고 있는 것이므로 새롭게 추가 설치하거나 하는 등의 문제는 발생하지 않는다.
또는, 변형예로서 도면에 나타내지 않았지만, 상기 PECVD 장치의 챔버 내에서 그 챔버내 분위기를 B2H6/SiH4 혼합가스 분위기로 바꾼 후, 플라즈마를 형성함으로써 불순물(보론) 수소화 비정질 실리콘층을 10Å 내지 30Å정도의 제 1 두께를 갖도록 형성할 수도 있다.
다음, 도 2c에 도시한 바와 같이, 상기 보론층(112) 또는 불순물 수소화 비정질 실리콘층(미도시)이 형성된 기판(101)에 대해 위로 전술한 PECVD 장치를 이용하여 그 챔버(190)내 분위기를 SiH4/H2의 혼합가스 분위기로 바꾼 후, 그 챔버(190) 내부에 플라즈마를 형성하는 등의 PECVD 공정을 진행함으로써 상기 보론층(112) 또는 불순물 수소화 비정질 실리콘층(미도시) 위로 제 2 수소화 비정질 실리콘층(116)을 형성한다.
다음, 도 2d에 도시한 바와 같이, 상기 제 1 수소화 비정질 실리콘층(도 2c의 108), 보론층(도 2c의 112)(또는 불순물 수소화 비정질 실리콘층) 및 제 2 수소화 비정질 실리콘층(도 2c의 116)이 형성된 기판(101)에 대해 고상 결정화 공정 예를들면 600℃ 내지 750℃정도의 분위기에서의 열처리를 통한 결정화, 400℃ 내지 750℃정도의 분위기에서의 교류 자기 결정화(Alternating Magnetic Field Crystallization : AMFC), 300℃ 내지 450℃ 정도의 분위기에서의 금속유도결정화(Metal Induced Crystallization : MIC), 300℃ 내지 450℃ 정도의 분위기에서의 금속유도측면결정화(Metal Induced Lateral Crystallization : MILC) 중 하나의 결정화 공정을 진행함으로써 상기 제 1 및 제 2 수소화 비정질 실리콘층(도 2c의 108, 116)이 단일층 구조를 갖는 폴리실리콘층(120)이 되도록 한다.
이때, 이들 제 1 및 제 2 수소화 비정질 실리콘층(도 2c의 108, 116)이 결정화되는 동시에 이들 두 층 사이에 위치한 상기 제 1 두께의 보론층(도 2c의 112)은 300℃ 내지 750℃의 분위기에 의해 이를 이루는 보론(B)이 그 상부 및 하부에 위치한 제 1 및 제 2 수소화 비정질 실리콘층(도 2c의 108, 116)으로 확산됨으로써 사라지게 된다. 또한, 상기 불순물 수소화 비정질 실리콘층(미도시)의 경우 상기 불순물은 상기 제 1 및 제 2 수소화 비정질 실리콘층(도 2c의 108, 116)으로 확산되는 동시에 상기 불순물 수소화 비정질 실리콘층(미도시)은 결정화되게 된다.
따라서 이러한 고상 결정화 공정 진행 후에는 전술한 3개의 층 즉, 제 1 및 제 2 수소화 비정질 실리콘층(도 2c의 108, 116) 및 이들 사이의 보론층(도 2c의 112)이 단일층 구조의 폴리실리콘층(120)을 이루게 된다. 이때 상기 폴리실리콘층(120) 전 영역에는 상기 보론(B) 또는 불순물이 확산되어 아주 소량의 보론(또는 불순물) 도핑을 실시한 것과 같은 상태가 되게 된다.
도 3은 순수 폴리실리콘의 반도체층과 본 발명에 따른 보론을 포함하는 폴리실리콘의 반도체층을 갖는 박막트랜지스터의 전류-전압(I-V) 특성 커브를 나타낸 그래프이다. 통상적으로 수소화된 비정질 실리콘층을 이용하여 고상 결정화 공정을 진행하여 이루어지는 순수 폴리실리콘층은 그 특성 자체가 n타입으로 치우친 특성을 보인다. 이 경우 이러한 순수 폴리실리콘층을 이용하여 제작한 박막트랜지스터 는 그 소자의 전류-전압(I-V) 특성 측정 시 플랫밴드 전압 Vfb(플랫밴드 전압 Vfb은 박막트랜지스터에 대해 전압을 인가하지 않았을 경우, 즉 게이트 전압이 0V인 상태에서의 박막트랜지스터 자체에 미소하게 형성되는 전압임)가 음(-)의 값을 갖게 된다. 이는 n타입 박막트랜지스터에서 소자의 동작을 위해 게이트 전극에 양(+)의 전압이 인가되는 경우, 박막트랜지스터 소자의 문턱 전압인 Vth 이하의 전압 레벨에서 채널이 형성되는 반도체층 내에 축적되는 전자의 농도가 이상적인 소자 대비 많아져 Vfb가 음(-)의 값을 가지게 된다. 이는 게이트 전압이 OV 즉, Vg = 0V 조건에서 박막트랜지스터의 누설전류의 상승을 의미하므로 유기전계발광 소자 또는 액정표시장치와 같은 평판표시소자에서 블랙 화면을 구현하는데 블랙 휘도의 상승으로 콘트라스트 저하 등 화질 특성의 지장을 초래할 수 있다.
따라서, 이러한 문제를 해결하고자 본 발명의 실시예에서는 수소화된 비정질 실리콘층을 결정화하여 폴리실리콘층을 형성하기 전에 표면 플라즈마 처리를 통해 10Å 내지 30Å 정도의 제 1 두께를 갖는 보론층을 형성하거나 또는 보론(또는 불순물)을 포함하는 불순물 수소화 비정질 실리콘층을 상기 제 1 두께정도가 되도록 형성하고, 제 1 및 제 2 수소화 비정질 실리콘층을 300℃ 내지 750℃의 분위기를 갖는 고상 결정화 공정을 진행함으로써 결정화가 이루어지는 단계에서 보론(또는 불순물)이 확산되도록 하여 소량의 불순물이 포함된 폴리실리콘층을 형성한 것이 특징이다.
순수 폴리실리콘층을 반도체층으로 하는 박막트랜지스터는 Vfb가 음(-)의 값(그래프에서는 -2.3V를 나타냄)을 가지므로 3족 원소인 보론(B)을 소량 가미함으로써 I-V 특성 커브를 전체적으로 양(+)의 방향으로 이동시켜 음(-)의 값을 갖는 Vfb가 거의 0V가 되도록 한 것이 특징이다. 이때 별도의 이온 인플란트 장비없이 비정질 실리콘을 이용한 어레이 기판 제조에 이용되는 PECVD 장비 또는 플라즈마 표면 처리장치를 이용하여 보론층을 형성하게 되므로 추가적인 제조 비용은 발생하지 않는다.
다음, 도 2e에 도시한 바와 같이, 결정화 공정을 진행하여 소량의 보론(B)을 포함하는 폴리실리콘층(도 2d의 120)이 형성된 기판(101)에 대해 포토레지스트의 도포, 노광, 현상 및 식각 등 일련의 단위공정을 포함하는 마스크 공정을 진행하여 상기 폴리실리콘층(도 2d의 120)을 패터닝함으로써 소량의 불순물을 포함하는 폴리실리콘의 반도체층(123)을 각 화소영역(P)별로 형성한다.
이때, 도면에는 나타내지 않았지만, 상기 보론을 포함하는 폴리실리콘층을 패터닝하기 이전에 상기 폴리실리콘층 위로 상기 PECVD공정을 진행하여 보론(B) 또는 포스포러스(phosphorus : P)를 포함하는 제 2 불순물 수소화 비정질 실리콘층을 더욱 형성할 수도 있다. 이후, 상기 폴리실리콘층과 상기 제 2 불순물 수소화 비정질 실리콘층을 동시에 패터닝함으로써 폴리실리콘의 반도체층과 그 상부로 불순물 비정질 실리콘 패턴을 형성할 수도 있다. 이 경우 상기 불순물 비정질 실리콘 패턴은 그 상부에 이후 공정에서 형성될 소스 및 드레인 전극과 접촉하여 오믹콘택층을 이루게 된다.
다음, 도 2f에 도시한 바와 같이, 상기 소량의 불순물을 포함하는 폴리실리 콘의 반도체층(123) 위로 제 1 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 크롬(Cr) 중 선택된 하나의 물질을 스퍼터 장치를 통해 증착함으로써 금속층(미도시)을 형성하고 이를 마스크 공정을 진행하여 패터닝함으로써 상기 기판(101)상에 일방향으로 연장하는 데이터 배선(130)을 형성하고, 각 화소영역(P)에 상기 소량의 불순물을 포함하는 폴리실리콘의 반도체층(123) 상부에서 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성한다. 이때 상기 소스 전극(133)은 상기 데이터 배선(130)과 연결되도록 형성한다.
한편, 상기 불순물 비정질 실리콘패턴이 상기 폴리실리콘의 반도체층 상부에 형성된 경우는, 도면에 나타나지 않았지만, 전술한 상기 폴리실리콘의 반도체층 상에 소스 및 드레인 전극을 형성한 것과 동일한 공정을 진행하여 상기 불순물 비정질 실리콘 패턴 상부에 서로 이격하는 소스 및 드레인 전극을 형성한다. 이후 드라이 에칭을 실시하여 상기 소스 및 드레인 전극 사이로 노출된 상기 불순물 비정질 실리콘 패턴을 제거하여 그 하부의 상기 폴리실리콘의 반도체층을 노출시킨다. 이때 상기 소스 및 드레인 전극 하부에서 서로 이격하는 불순물 비정질 실리콘 패턴은 오믹콘택층을 이루게 된다. 이러한 오믹콘택층의 경우는 본 발명에 있어서는 생략될 수 있다.
다음, 도 2g에 도시한 바와 같이, 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 전술한 버퍼층(미도시)을 형성한 동일한 방법으로 PECVD 공정을 진행하 여 증착함으로써 게이트 절연막(140)을 형성한다.
이후, 도 2h에 도시한 바와 같이, 상기 게이트 절연막(140) 위로 제 2 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 크롬(Cr) 중 선택된 하나를 스퍼터 장치를 통해 증착함으로써 제 2 금속층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 데이터 배선(130)과 교차하여 화소영역(P)을 정의하는 게이트 배선(미도시)을 형성하고, 상기 소량의 불순물을 포함하는 폴리실리콘의 반도체층(123)에 대응하여 이와 중첩하며 상기 게이트 배선(미도시)과 연결된 게이트 전극(145)을 형성한다. 이때 순차 적층된 상기 소량의 불순물을 포함하는 폴리실리콘의 반도체층(123)과, 서로 이격하는 소스 및 드레인 전극(133, 136)과, 게이트 절연막(140)과, 게이트 전극(145)은 탑 게이트 구조의 박막트랜지스터(Tr)를 이룬다.
다음, 도 2i에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(145) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 전술한 PECVD 공정을 진행하여 증착하거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 잉크제팅, 슬릿코팅 또는 스핀 코팅 등을 통해 도포함으로써 보호층(150)을 형성한다.
이후, 마스크 공정을 진행함으로써 상기 드레인 전극(136) 일부에 대응하여 상기 보호층(150) 및 그 하부의 게이트 절연막(140)을 제거함으로써 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(153)을 형성한다.
다음, 도 2j에 도시한 바와 같이, 상기 드레인 콘택홀(153)을 갖는 상기 보호층(150) 위로 투명도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 스퍼터 장치를 이용하여 전면에 증착함으로써 투명도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 드레인 콘택홀(153)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(160)을 각 화소영역(P)별로 형성함으로써 본 발명의 실시예에 따른 어레이 기판(101)을 완성할 수 있다.
한편, 전술한 실시예에서는 소량의 불순물을 포함하는 폴리실리콘의 반도체층(123)이 가장 하부에 위치하며 게이트 전극(145)이 가장 상부에 위치하는 탑 게이트 구조의 박막트랜지스터(Tr)를 포함하는 어레이 기판(101)의 제조 방법을 형성하는 것을 보이고 있지만, 그 제조 단계를 바꿈으로써 게이트 전극이 가장 하부층에 형성되는 보텀 게이트 구조의 박막트랜지스터를 포함하는 어레이 기판도 제작할 수 있다.
본 발명의 또 다른 실시예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도인 도 4를 참조하여 간단히 그 제조 방법에 대해 설명한다.
투명한 절연기판(201) 상에 우선적으로 금속물질을 증착하고 패터닝함으로써 일방향으로 연장하는 게이트 배선(미도시)과, 이와 연결된 게이트 전극(205)을 각 화소영역별로 형성한다.
이후, 상기 게이트 배선(미도시) 및 게이트 전극(205) 위로 무기절연물질을 PECVD 공정을 진행하여 증착함으로써 전면에 게이트 절연막(210)을 형성한다. 그리고 상기 게이트 절연막(210) 위로 제 1 수소화 비정질 실리콘층(미도시), 보론층(미도시)(또는 불순물 수소화 비정질 실리콘층)과 제 2 수소화 비정질 실리콘층(미도시)을 형성한 후, 고상 결정화를 진행하는 단계를 진행함으로써 보론(불순물)을 포함하는 폴리실리콘층(미도시)을 형성한다.
다음, 상기 보론을 포함하는 폴리실리콘층(미도시)을 패터닝하여 소량의 보론을 포함하는 폴리실리콘의 반도체층(215)을 각 화소영역(P)별로 형성하고, 그 상부로 서로 이격하는 소스 및 드레인 전극(223, 226)과, 상기 게이트 배선(미도시)과 교차하는 데이터 배선(220)을 형성한다. 그리고 상기 데이터 배선(220)과 소스 및 드레인 전극(223, 226) 상부로 상기 드레인 전극(226) 일부를 노출시키는 드레인 콘택홀(233)을 갖는 보호층(230)을 형성하고, 상기 드레인 콘택홀(233)을 통해 상기 드레인 전극(226)과 접촉하는 화소전극(240)을 형성함으로써 상기 게이트 전극(205)이 가장 하부에 위치하는 보텀 게이트 구조의 박막트랜지스터(Tr)를 포함하는 어레이 기판(201)을 제조할 수도 있다.
도 1은 종래의 어레이 기판 내의 하나의 화소영역의 박막트랜지스터를 포함하여 절단한 부분에 대한 단면도.
도 2a 내지 2j는 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 갖는 어레이 기판의 박막트랜지스터를 포함하는 화소영역에 대한 제조 단계별 공정 단면도.
도 3은 순수 폴리실리콘의 반도체층과 본 발명에 따른 보론을 포함하는 폴리실리콘의 반도체층을 갖는 박막트랜지스터의 I-V 특성 커브를 나타낸 그래프.
도 4는 본 발명의 또 다른 실시예에 따른 폴리실리콘의 반도체층을 갖는 어레이 기판의 박막트랜지스터를 포함하는 화소영역에 대한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 108 : 제 1 수소화 비정질 실리콘층
112 : 보론층 190 : 챔버

Claims (11)

  1. 화소영역이 정의된 기판 상에 제 1 수소화 비정질 실리콘층을 형성하는 단계와;
    상기 제 1 수소화 비정질 실리콘층 위로 제 1 두께의 보론층을 형성하는 단계와;
    상기 보론층 위로 제 2 수소화 비정질 실리콘층을 형성하는 단계와;
    제 1 온도 분위기 하에서 고상 결정화 공정을 진행하여 상기 보론층에 포함된 보론을 확산시키며, 동시에 상기 제 1 수소화 비정질 실리콘층과, 상기 보론층과, 상기 제 2 수소화 비정질 실리콘층을 단일층 구조의 폴리실리콘층으로 결정화하는 단계와;
    상기 폴리실리콘층을 패터닝하여 상기 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와;
    상기 폴리실리콘의 반도체층 위로 서로 이격하는 소스 및 드레인 전극을 형성하며 상기 기판상에 상기 소스 전극과 연결되어 일방향으로 연장하는 데이터 배선을 형성하는 단계와;
    상기 데이터 배선과 소스 및 드레인 전극 위로 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 상기 데이터 배선과 교차하는 게이트 배선을 형성하고, 상기 게이트 배선과 연결되며 상기 소스 및 드레인 전극의 이격영역과 중첩 하는 게이트 전극을 형성하는 단계와;
    상기 게이트 배선과 게이트 전극 위로 보호층을 형성하는 단계와;
    상기 보호층과 상기 게이트 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와;
    상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  2. 화소영역이 정의된 기판 상에 제 1 수소화 비정질 실리콘층을 형성하는 단계와;
    상기 제 1 수소화 비정질 실리콘층 위로 제 1 두께의 보론을 포함하는 비정질 실리콘층을 형성하는 단계와;
    상기 보론을 포함하는 비정질 실리콘층 위로 제 2 수소화 비정질 실리콘층을 형성하는 단계와;
    제 1 온도 분위기 하에서 고상 결정화 공정을 진행하여 상기 보론을 포함하는 비정질 실리콘층에 포함된 보론을 확산시키며, 동시에 상기 제 1 수소화 비정질 실리콘층과, 상기 보론을 포함하는 비정질 실리콘층과, 상기 제 2 수소화 비정질 실리콘층을 단일층 구조의 폴리실리콘층으로 결정화하는 단계와;
    상기 폴리실리콘층을 패터닝하여 상기 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와;
    상기 폴리실리콘의 반도체층 위로 서로 이격하는 소스 및 드레인 전극을 형성하며 상기 기판상에 상기 소스 전극과 연결되어 일방향으로 연장하는 데이터 배선을 형성하는 단계와;
    상기 데이터 배선과 소스 및 드레인 전극 위로 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 상기 데이터 배선과 교차하는 게이트 배선을 형성하고, 상기 게이트 배선과 연결되며 상기 소스 및 드레인 전극의 이격영역과 중첩하는 게이트 전극을 형성하는 단계와;
    상기 게이트 배선과 게이트 전극 위로 보호층을 형성하는 단계와;
    상기 보호층과 상기 게이트 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와;
    상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  3. 화소영역이 정의된 기판 상에 게이트 전극과 게이트 배선을 형성하는 단계와;
    상기 게이트 전극 및 게이트 배선 위로 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 제 1 수소화 비정질 실리콘층을 형성하는 단계와;
    상기 제 1 수소화 비정질 실리콘층 위로 제 1 두께의 보론층을 형성하는 단계와;
    상기 보론층 위로 제 2 수소화 비정질 실리콘층을 형성하는 단계와;
    제 1 온도 분위기 하에서 고상 결정화 공정을 진행하여 상기 보론층에 포함된 보론을 확산시키며, 동시에 상기 제 1 수소화 비정질 실리콘층과, 상기 보론층과, 상기 제 2 수소화 비정질 실리콘층을 단일층 구조의 폴리실리콘층으로 결정화하는 단계와;
    상기 폴리실리콘층을 패터닝하여 상기 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와;
    상기 폴리실리콘의 반도체층 위로 서로 이격하는 소스 및 드레인 전극을 형성하며 상기 게이트 절연막 상에 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와;
    상기 데이터 배선과 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
    상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  4. 화소영역이 정의된 기판 상에 게이트 전극과 게이트 배선을 형성하는 단계와;
    상기 게이트 전극 및 게이트 배선 위로 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 제 1 수소화 비정질 실리콘층을 형성하는 단계와;
    상기 제 1 수소화 비정질 실리콘층 위로 제 1 두께의 보론을 포함하는 비정질 실리콘층을 형성하는 단계와;
    상기 보론을 포함하는 비정질 실리콘층 위로 제 2 수소화 비정질 실리콘층을 형성하는 단계와;
    제 1 온도 분위기 하에서 고상 결정화 공정을 진행하여 상기 보론을 포함하는 비정질 실리콘층에 포함된 보론을 확산시키며, 동시에 상기 제 1 수소화 비정질 실리콘층과, 상기 보론을 포함하는 비정질 실리콘층과, 상기 제 2 수소화 비정질 실리콘층을 단일층 구조의 폴리실리콘층으로 결정화하는 단계와;
    상기 폴리실리콘층을 패터닝하여 상기 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와;
    상기 폴리실리콘의 반도체층 위로 서로 이격하는 소스 및 드레인 전극을 형성하며 상기 게이트 절연막 상에 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와;
    상기 데이터 배선과 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
    상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 보론층은 상기 제 1 수소화 비정질 실리콘층이 형성된 기판을 B2H6의 가스 분위기에서 플라즈마 표면 처리를 실시함으로써 형성되는 것이 특징인 어레이 기판의 제조 방법.
  6. 제 2 항 또는 제 4 항에 있어서,
    상기 보론을 포함하는 비정질 실리콘층은 PECVD 장치를 이용하여 상기 PECVD 장치 챔버 내부가 B2H6/SiH4 혼합가스 분위기를 이루도록 한 후, 상기 챔버 내부에 플라즈마를 형성함으로써 이루어지는 것이 특징인 어레이 기판의 제조 방법.
  7. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 제 1 두께는 10Å 내지 30Å인 것이 특징인 어레이 기판의 제조 방법.
  8. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 고상 결정화 공정은, 열처리를 통한 결정화, 교류 자기 결정화(alternating magnetic field crystallization), 금속유도결정화(Metal Induced Crystallization : MIC), 금속유도측면결정화(Metal Induced Lateral Crystallization : MILC) 중 어느 하나인 것이 특징인 어레이 기판의 제조 방법.
  9. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 제 1 온도는 300℃ 내지 750℃인 어레이 기판의 제조 방법.
  10. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 소스 및 드레인 전극 하부에는 상기 폴리실리콘의 반도체층 상부에서 서로 이격하는 형태로 불순물 수소화 비정질 실리콘으로 이루어진 오믹콘택층을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  11. 제 10 항에 있어서,
    상기 오믹콘택층을 형성하는 단계는,
    상기 폴리실리콘층 위로 불순물 수소화 비정질 실리콘층을 형성하는 단계와;
    상기 불순물 수소화 비정질 실리콘층과 그 하부의 상기 폴리실리콘층을 동시에 패터닝하여 불순물 비정질 패턴과 상기 폴리실리콘의 반도체층을 형성하는 단계와;
    상기 불순물 비정질 패턴 위로 상기 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와;
    상기 소스 및 드레인 전극 사이로 노출된 상기 불순물 비정질 실리콘 패턴을 드라이 에칭을 실시하여 제거함으로써 상기 폴리실리콘의 반도체층을 노출시키는 단계
    를 포함하는 어레이 기판의 제조 방법.
KR1020080060329A 2008-06-25 2008-06-25 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이기판의 제조방법 KR20100000724A (ko)

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