KR20090125941A - 플래시 메모리의 게이트 산화막 형성 방법 - Google Patents
플래시 메모리의 게이트 산화막 형성 방법 Download PDFInfo
- Publication number
- KR20090125941A KR20090125941A KR1020080052032A KR20080052032A KR20090125941A KR 20090125941 A KR20090125941 A KR 20090125941A KR 1020080052032 A KR1020080052032 A KR 1020080052032A KR 20080052032 A KR20080052032 A KR 20080052032A KR 20090125941 A KR20090125941 A KR 20090125941A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- low voltage
- gate oxide
- oxide film
- nmos transistor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 150000002500 ions Chemical class 0.000 claims description 16
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims 1
- 238000002360 preparation method Methods 0.000 claims 1
- 238000000206 photolithography Methods 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 서로 다른 두께의 게이트 산화막을 형성하기 위해 필요한 마스크의 수를 줄일 수 있는 플래시 메모리의 게이트 산화막 형성 방법에 관한 것이다.
이를 위해, 본 발명에 따른 플래시 메모리의 게이트 산화막 형성 방법은 고전압 영역과, 저전압 PMOS 트랜지스터 영역 및 저전압 NMOS 트랜지스터 영역을 포함하는 저전압 영역으로 분리되며, 제 1 게이트 산화막이 증착된 반도체 기판을 준비하는 반도체 기판 준비 단계; 제 1 마스크에 의해 패터닝된 제 1 포토레지스트 패턴을 이용하여, 상기 저전압 NMOS 트랜지스터 영역에 제 1 이온을 주입하고 상기 제 1 게이트 산화막을 제거하는 저전압 NMOS 트랜지스터 영역 오픈 단계; 제 2 마스크에 의해 패터닝된 제 2 포토레지스트 패턴을 이용하여, 상기 저전압 PMOS 트랜지스터 영역에 제 2 이온은 주입하고 상기 제 1 게이트 산화막을 제거하는 저전압 PMOS 트랜지스터 영역 오픈 단계; 및 상기 고전압 영역, 상기 저전압 PMOS 트랜지스터 영역 및 상기 저전압 NMOS 트랜지스터 영역에 제 2 게이트 산화막을 증착시켜, 상기 고전압 영역에 고전압 영역용 게이트 산화막과 상기 저전압 영역에 저전압 영역용 게이트 산화막을 형성하는 게이트 산화막 형성 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 플래시 메모리의 게이트 산화막 형성 방법에 관한 것이다.
일반적으로, 플래시 메모리 소자(Flash memory device)는 셀 영역과 주변 회로(Peripheral) 영역으로 분리되며, 주변 회로 영역은 고전압용 트랜지스터(High voltage transistor)가 형성되는 HV(High Voltage) 영역과, 저전압용 트랜지스터(Low voltage transistor)가 형성되는 LV(Low Voltage) 영역으로 분리된다.
이러한 셀 영역과 주변 회로 영역에 각각 형성되는 게이트 산화막은 각 영역의 특성에 따라 두께가 서로 다르게 형성된다. 예컨데, 셀 영역의 게이트 산화막으로는 터널 산화막(Tunnel oxide)이 형성되고, 주변 회로 영역의 HV 영역에서는 고전압용 게이트 산화막이 형성되며, LV 영역에서는 저전압용 게이트 산화막이 형성된다.
상기 HV 영역에서의 게이트 산화막과, LV 영역에서의 게이트 산화막 각각을 다른 두께로 형성하기 위해서는 기본적으로 2개의 마스크(영역 수에 따라 달라짐)가 필요하다. 이러한 마스크를 이용하여 이온 주입 공정, 에칭 공정 및 게이트 산화막 성장 공정이 이루어진다.
그런데, HV 영역 또는 LV 영역 내에서 트랜지스터의 수를 증가시키면, 증가되는 트랜지스터 수에 비례하여 마스크의 수가 증가되며 별도로 HV 영역 또는 LV 영역 내의 게이트 산화막을 한꺼번에 제거하고 다시 성장시키기 위한 마스크가 하나 더 필요하게 된다. 이에 따라, 마스크 수 증가에 따른 원가 상승 문제가 발생하며, 또한 제조 공정이 복잡해지는 문제가 발생된다.
본 발명의 목적은 서로 다른 두께의 게이트 산화막을 형성하기 위해 필요한 마스크의 수를 줄일 수 있는 플래시 메모리의 게이트 산화막 형성 방법을 제공하는 데 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 플래시 메모리의 게이트 산화막 형성 방법은 고전압 영역과, 저전압 PMOS 트랜지스터 영역 및 저전압 NMOS 트랜지스터 영역을 포함하는 저전압 영역으로 분리되며, 제 1 게이트 산화막이 증착된 반도체 기판을 준비하는 반도체 기판 준비 단계; 제 1 마스크에 의해 패터닝된 제 1 포토레지스트 패턴을 이용하여, 상기 저전압 NMOS 트랜지스터 영역에 제 1 이온을 주입하고 상기 제 1 게이트 산화막을 제거하는 저전압 NMOS 트랜지스터 영역 오픈 단계; 제 2 마스크에 의해 패터닝된 제 2 포토레지스트 패턴을 이용하여, 상기 저전압 PMOS 트랜지스터 영역에 제 2 이온은 주입하고 상기 제 1 게이트 산화막을 제거하는 저전압 PMOS 트랜지스터 영역 오픈 단계; 및 상기 고전압 영역, 상기 저전압 PMOS 트랜지스터 영역 및 상기 저전압 NMOS 트랜지스터 영역에 제 2 게이트 산화막을 증착시켜, 상기 고전압 영역에 고전압 영역용 게이트 산화막과 상기 저전압 영역에 저전압 영역용 게이트 산화막을 형성하는 게이트 산화막 형성 단계를 포함하는 것을 특징으로 한다.
상기 저전압 NMOS 트랜지스터 영역 오픈 단계는 상기 저전압 NMOS 트랜지스터 영역에 P형 불순물 이온을 주입한 후, 상기 제 1 게이트 산화막을 버퍼드(buffered) 불화 수소(BHF)를 이용하여 제거할 수 있다.
상기 저전압 PMOS 트랜지스터 영역 오픈 단계는 상기 저전압 PMOS 트랜지스터 영역에 상기 N형 불순물 이온을 주입한 후, 상기 제 1 게이트 산화막을 버퍼드(buffered) 불화 수소(BHF)를 이용하여 제거할 수 있다.
상기 게이트 산화막 형성 단계는 상기 제 2 게이트 산화막을 상기 고전압 영역, 상기 저전압 PMOS 트랜지스터 영역 및 상기 저전압 NMOS 트랜지스터에 일정한 두께로 증착시킬 수 있다.
본 발명의 실시예에 따른 플래시 메모리의 게이트 산화막 형성 방법은, 종래에서 HV 영역 또는 LV 영역 내에서 트랜지스터의 수가 증가될 때 트랜지스터의 증가에 따라 증가되는 마스크 외에 별도로 HV 영역 또는 LV 영역 내의 게이트 산화막을 한꺼번에 제거하고 다시 성장시키기 위해 요구된 하나의 마스크를 제거할 수 있다. 이에 따라, 본 발명의 실시예에 따른 플래시 메모리의 게이트 산화막 형성 방법은, 줄어든 마스크를 통해 원가 절감을 이룰 수 있다.
더불어, 본 발명의 실시예에 따른 플래시 메모리의 게이트 산화막 형성 방법은, 마스크 수 증가에 따른 복잡한 포토리소그래피 공정 수를 줄일 수 있어 제조 공정을 단순화할 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 플래시 메모리의 게이트 산화막 형성 방법의 과정을 보여주는 흐름도이고, 도 2a 내지 도 2i는 플래시 메모리의 게이트 산화막 형성 방법을 보여주는 반도체 기판의 단면도들이다.
도 1을 참조하면, 본 발명의 실시예에 따른 플래시 메모리의 게이트 산화막 형성 방법은 반도체 기판 준비 단계(S1), 저전압 NMOS 트랜지스터 영역 오픈 단계(S2), 저전압 PMOS 트랜지스터 영역 오픈 단계(S3), 및 게이트 산화막 형성 단계(S4)를 포함한다.
도 2a를 참조하면, 상기 반도체 기판 준비 단계(S1)는 제 1 게이트 산화막(20)이 형성된 반도체 기판(10)을 준비하는 단계이다.
상기 반도체 기판(10)은 플래시 메모리 장치용 반도체 기판으로서, 셀 영역(미도시)과 주변 회로 영역으로 분리된다. 상기 주변 회로 영역은 고전압이 인가되고 고전압용 트랜지스터가 형성되는 고전압(이하, HV 라함) 영역과, 저전압이 인가되고 저전압용 트랜지스터가 형성되는 저전압(이하, LV 라함) 영역으로 분리된다. 여기서, 고전압용 트랜지스터와 저전압용 트랜지스터는 서로 다른 전압으로 구동되어, 서로 다른 게이트 산화막의 두께를 가진다. 구체적으로, 고전압용 트랜지스터 가 저전압용 트랜지스터보다 더 두꺼운 게이트 산화막을 가진다.
본 발명의 실시예에서는 주변회로 영역을 중심으로 설명하고, LV 영역에 저전압 NMOS 트랜지스터(이하, LV NMOS TR 이라 함) 영역과 저전압 PMOS 트랜지스터(이하, LV PMOS TR 이라 함)가 형성되는 것을 예로 들어 설명하기로 한다.
도 2a에 도시된 바와 같이, 상기 반도체 기판 준비 단계(S1)는 상기와 같이 HV 영역과 LV 영역으로 분리된 상기 반도체 기판(10) 전체에 상기 제 1 게이트 산화막(20)을 성장시키고, 제 1 포토레지스트(30a)를 증착시킨다. 여기서, 제 1 게이트 산화막(20)의 성장은 습식 산화 또는 건식 산화를 통해 이루어질 수 있다.
도 2b 내지 도 2d를 참조하면, 상기 저전압 NMOS 트랜지스터 오픈 단계(S2)는 제 1 마스크(1)에 의해 패터닝된 제 1 포토레지스트 패턴(30)을 이용하여, 상기 LV NMOS TR 영역에 제 1 이온을 주입하고 상기 제 1 게이트 산화막(20)을 제거하는 단계이다.
먼저, 상기 저전압 NMOS 트랜지스터 오픈 단계(S2)는, 도 2b에 도시된 바와 같이, 상기 제 1 포토레지스트(30a)를 상기 제 1 마스크(1)를 이용해 포토리소그래피 공정으로 패터닝하여, 상기 HV 영역과 LV PMOS TR 영역만을 덮을 수 있는 제 1 포토레지스트 패턴(30)을 형성한다. 이에 따라, 상기 저전압 NMOS 트랜지스터 오픈 단계(S2)는 상기 LV NMOS TR 영역에 NMOS 트랜지스터의 웰(well)을 형성하기 위해 제 1 이온, 즉 P형 불순물 이온을 주입할 수 있다.
그리고 나서, 상기 저전압 NMOS 트랜지스터 오픈 단계(S2)는, 도 2c에 도시 된 바와 같이, 상기 LV NMOS TR 영역에 위치하는 상기 제 1 게이트 산화막(20)을 버퍼드(buffered) 불화 수소(BHF)를 이용하여 식각함으로써 제거한다. 이렇게, 상기 LV NMOS TR 영역에 위치하는 상기 제 1 게이트 산화막(20)을 제거하는 이유는, 상기 식각을 통해서는 LV 영역의 게이트 산화막의 두께를 균일하게 하면서 HV 영역의 게이트 산화막의 두께보다 얇게 만드는데 공정상 어려움이 있기 때문이다. 이에 따라 LV 영역의 게이트 산화막은 먼저 완전하게 제거되고 이후 공정 단계에서 게이트 산화막을 다시 성장시켜 형성된다.
상기와 같이, 상기 저전압 NMOS 트랜지스터 오픈 단계(S2)는 상기 제 1 포토레지스트 패턴(30)을 이용해 상기 LV NMOS TR 영역에 제 1 이온을 주입하고, 상기 LV NMOS TR 영역의 상기 제 1 게이트 산화막(20)를 제거한 후에, 도 2d에 도시된 바와 같이, 상기 제 1 포토레지스트 패턴(30)을 애싱(Ashing) 공정을 통해 제거한다.
도 2e 내지 도 2h를 참조하면, 상기 저전압 PMOS 트랜지스터 오픈 단계(S3)는 제 2 마스크(2)에 의해 패터닝된 제 2 포토레지스트 패턴(40)을 이용하여, 상기 LV PMOS TR 영역에 제 2 이온을 주입하고 상기 제 1 게이트 산화막(20)을 제거하는 단계이다.
먼저, 상기 저전압 PMOS 트랜지스터 오픈 단계(S3)는, 도 2e에 도시된 바와 같이, 상기 HV 영역에 제 1 게이트 산화막(20)이 남아 있는 상기 반도체 기판(10) 상에 제 2 포토레지스트(40a)를 증착시킨다.
그리고, 상기 저전압 PMOS 트랜지스터 오픈 단계(S3)는, 도 2f에 도시된 바와 같이, 상기 제 2 포토레지스트(40a)를 상기 제 2 마스크(2)를 이용해 포토리소그래피 공정으로 패터닝하여, 상기 HV 영역과 LV NMOS TR 영역만을 덮을 수 있는 제 2 포토레지스트 패턴(40)을 형성한다. 이에 따라, 상기 저전압 PMOS 트랜지스터 오픈 단계(S3)는 상기 LV PMOS TR 영역에 PMOS 트랜지스터의 웰(well)을 형성하기 위해 제 2 이온, 즉 N형 불순물 이온을 주입할 수 있다.
그리고 나서, 상기 저전압 NMOS 트랜지스터 오픈 단계(S3)는, 도 2g에 도시된 바와 같이, 상기 LV PMOS TR 영역에 위치하는 상기 제 1 게이트 산화막(20)을 버퍼드(buffered) 불화 수소(BHF)를 이용하여 식각함으로써 제거한다. 이렇게, 상기 LV PMOS TR 영역에 위치하는 상기 제 1 게이트 산화막(20)을 제거하는 이유는, 상기 LV NMOS TR 영역에 위치하는 상기 제 1 게이트 산화막(20)을 제거하는 이유와 동일하다.
상기와 같이, 상기 저전압 PMOS 트랜지스터 오픈 단계(S3)는 제 2 포토레지스트 패턴(40)을 이용해 상기 LV PMOS TR 영역에 제 2 이온을 주입하고, 상기 LV PMOS TR 영역의 상기 제 1 게이트 산화막(20)를 제거한 후에, 도 2h에 도시된 바와 같이, 상기 제 2 포토레지스트 패턴(40)을 애싱(Ashing) 공정을 통해 제거한다.
도 2i를 참조하면, 상기 게이트 산화막 형성 단계(S4)는 상기 반도체 기판(10)의 HV 영역, LV PMOS TR 영역 및 LV NMOS TR 영역에 제 2 게이트 산화막(50)을 일정한 두께로 증착시켜, LV 영역에 저전압 영역용 게이트 산화막(60; 제 2 게 이트 산화막(50)과 동일함)과, HV 영역에 고전압 영역용 게이트 산화막(70)을 형성하는 단계이다.
도 2i에 도시된 바와 같이, 상기 게이트 산화막 형성 단계(S4)는, LV 영역에서 반도체 기판(10)의 표면으로부터 제 2 게이트 산화막(50)을 성장시켜, 최종적으로 LV 영역에 얇은 두께를 가지는 저전압 영역용 게이트 산화막(60)을 형성할 수 있다.
또한, 상기 게이트 산화막 형성 단계(S4)는, HV 영역에서 반도체 기판(10)에 남아있는 제 1 산화막(20) 위에 제 2 게이트 산화막(50)을 성장시켜, 최종적으로 HV 영역에 LV 영역의 저전압 영역용 게이트 산화막(60)보다 두꺼운 고전압 영역용 게이트 산화막(70)을 형성할 수 있다. 여기서, 상기 제 2 게이트 산화막(50)은 습식 산화 또는 건식 산화를 통해 성장될 수 있다.
상기와 같이, 본 발명의 실시예에 따른 플래시 메모리의 게이트 산화막 형성 방법은 제 1 마스크에 의해 패터닝된 제 1 포토레지스트 패턴을 이용해 LV NMOS TR 영역의 제 1 이온 주입 뿐 아니라 제 1 게이트 산화막(20)의 제거 공정을 함께 실시하고, 제 2 마스크에 의해 패터닝된 제 2 포토레지스트 패턴을 이용해 LV PMOS TR 영역의 제 2 이온 주입뿐 아니라 제 1 게이트 산화막(20)의 제거 공정을 함께 실시함으로써, 종래에서 LV 영역내에 다수개의 트랜지스터를 형성하는 경우 LV 영역 내에 게이트 산화막을 전체적으로 제거하고 다시 게이트 산화막을 성장시키기 위해 요구되는 마스크를 제거할 수 있다.
이에 따라, 본 발명의 실시예에 따른 플래시 메모리의 게이트 산화막 형성 방법은, 줄어든 마스크를 통해 원가 절감을 이룰 수 있다.
더불어, 본 발명의 실시예에 따른 플래시 메모리의 게이트 산화막 형성 방법은, 마스크 수 증가에 따른 복잡한 포토리소그래피 공정 수를 줄일 수 있어 제조 공정을 단순화할 수 있다.
본 발명은 도시된 실시예를 중심으로 설명되었으나 이는 예시적인 것에 불과하며, 본 발명이 본 발명의 기술분야에서 통상의 지식을 가진 자가 할 수 있는 다양한 변형 및 균등한 타 실시예를 포괄할 수 있음을 이해할 것이다.
도 1은 본 발명의 실시예에 따른 플래시 메모리의 게이트 산화막 형성 방법의 과정을 보여주는 흐름도이다.
도 2a 내지 도 2i는 플래시 메모리의 게이트 산화막 형성 방법을 보여주는 반도체 기판의 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체 기판 20: 제 1 게이트 산화막
30: 제 1 포토레지스트 패턴 40: 제 1 포토레지스트 패턴
50: 제 2 게이트 산화막 60: 고전압 영역용 게이트 산화막
Claims (4)
- 고전압 영역과, 저전압 PMOS 트랜지스터 영역 및 저전압 NMOS 트랜지스터 영역을 포함하는 저전압 영역으로 분리되며, 제 1 게이트 산화막이 증착된 반도체 기판을 준비하는 반도체 기판 준비 단계;제 1 마스크에 의해 패터닝된 제 1 포토레지스트 패턴을 이용하여, 상기 저전압 NMOS 트랜지스터 영역에 제 1 이온을 주입하고 상기 제 1 게이트 산화막을 제거하는 저전압 NMOS 트랜지스터 영역 오픈 단계;제 2 마스크에 의해 패터닝된 제 2 포토레지스트 패턴을 이용하여, 상기 저전압 PMOS 트랜지스터 영역에 제 2 이온은 주입하고 상기 제 1 게이트 산화막을 제거하는 저전압 PMOS 트랜지스터 영역 오픈 단계; 및상기 고전압 영역, 상기 저전압 PMOS 트랜지스터 영역 및 상기 저전압 NMOS 트랜지스터 영역에 제 2 게이트 산화막을 증착시켜, 상기 고전압 영역에 고전압 영역용 게이트 산화막과 상기 저전압 영역에 저전압 영역용 게이트 산화막을 형성하는 게이트 산화막 형성 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 저전압 NMOS 트랜지스터 영역 오픈 단계는상기 저전압 NMOS 트랜지스터 영역에 P형 불순물 이온을 주입한 후, 상기 제 1 게이트 산화막을 버퍼드(buffered) 불화 수소(BHF)를 이용하여 제거하는 것을 특징으로 하는 플래시 메모리의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 저전압 PMOS 트랜지스터 영역 오픈 단계는상기 저전압 PMOS 트랜지스터 영역에 상기 N형 불순물 이온을 주입한 후, 상기 제 1 게이트 산화막을 버퍼드(buffered) 불화 수소(BHF)를 이용하여 제거하는 것을 특징으로 하는 플래시 메모리의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 게이트 산화막 형성 단계는상기 제 2 게이트 산화막을 상기 고전압 영역, 상기 저전압 PMOS 트랜지스터 영역 및 상기 저전압 NMOS 트랜지스터에 일정한 두께로 증착시키는 것을 특징으로 하는 플래시 메모리의 게이트 산화막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080052032A KR20090125941A (ko) | 2008-06-03 | 2008-06-03 | 플래시 메모리의 게이트 산화막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080052032A KR20090125941A (ko) | 2008-06-03 | 2008-06-03 | 플래시 메모리의 게이트 산화막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090125941A true KR20090125941A (ko) | 2009-12-08 |
Family
ID=41687249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080052032A KR20090125941A (ko) | 2008-06-03 | 2008-06-03 | 플래시 메모리의 게이트 산화막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090125941A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9490178B2 (en) | 2014-11-25 | 2016-11-08 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
| CN112185838A (zh) * | 2020-10-27 | 2021-01-05 | 上海华虹宏力半导体制造有限公司 | 测试结构的制造方法 |
-
2008
- 2008-06-03 KR KR1020080052032A patent/KR20090125941A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9490178B2 (en) | 2014-11-25 | 2016-11-08 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
| CN112185838A (zh) * | 2020-10-27 | 2021-01-05 | 上海华虹宏力半导体制造有限公司 | 测试结构的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW201501243A (zh) | 薄膜電晶體和主動矩陣有機發光二極體組件及製造方法 | |
| JP2010517323A (ja) | トランジスタにシリコン／ゲルマニウム（Ｓｉ／Ｇｅ）含有ドレイン／ソース領域をシリコン／ゲルマニウム損失を削減して形成する方法 | |
| KR100937659B1 (ko) | 반도체 소자의 제조 방법 | |
| TW201436173A (zh) | 互補式金屬氧化物半導體應用中移除閘極蓋罩層之方法 | |
| US5439834A (en) | Method for fabricating a CMOS device with reduced number of photolithography steps | |
| KR20090125941A (ko) | 플래시 메모리의 게이트 산화막 형성 방법 | |
| CN108511450B (zh) | 存储器***电路的阈值调整层的形成方法和***电路结构 | |
| US8076729B2 (en) | Semiconductor device having a dual gate electrode and methods of making the same | |
| US7534677B2 (en) | Method of fabricating a dual gate oxide | |
| US8541279B2 (en) | Method for manufacturing a semiconductor device having high-voltage and low-voltage transistors | |
| KR100469760B1 (ko) | 복합 반도체 소자의 게이트 산화막 형성 방법 | |
| US20050136595A1 (en) | Method for manufacturing semiconductor device | |
| CN116206980A (zh) | 半导体器件的制作方法以及半导体器件 | |
| KR100382551B1 (ko) | 반도체 소자의 이중 딥 트렌치 형성 방법 | |
| KR100575361B1 (ko) | 플래시 게이트 및 고전압 게이트 형성 방법 | |
| KR0179019B1 (ko) | 고전압 소자 제조방법 | |
| KR100420082B1 (ko) | 반도체장치의 모오스 트랜지스터 제조방법 | |
| KR100466025B1 (ko) | 에스.티.아이(ｓｔｉ) 구조를 가지는 반도체 소자 제조 방법 | |
| KR20040029588A (ko) | 반도체소자의 제조방법 | |
| JPH02106043A (ja) | 半導体装置の製造方法 | |
| KR20060098592A (ko) | 반도체 소자의 제조방법 | |
| KR20040081676A (ko) | 다수 두께 레벨의 게이트 산화막을 갖는 반도체 소자의제조방법 | |
| JP2005236111A (ja) | 半導体装置の製造方法 | |
| KR20080029612A (ko) | 듀얼폴리 게이트를 갖는 반도체 소자의 제조방법 | |
| JP2009158555A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |