KR20090125893A - 고집적 수직형 플래시 메모리 셀 스트링, 셀 소자, 및 그제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 claims abstract description 141
- 230000015654 memory Effects 0.000 claims abstract description 126
- 238000003860 storage Methods 0.000 claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 claims abstract description 35
- 230000000903 blocking effect Effects 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 23
- 230000005641 tunneling Effects 0.000 claims abstract description 18
- 238000002955 isolation Methods 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 130
- 239000010408 film Substances 0.000 claims description 120
- 239000000758 substrate Substances 0.000 claims description 69
- 230000000149 penetrating effect Effects 0.000 claims description 29
- 239000004020 conductor Substances 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 17
- 239000010409 thin film Substances 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 8
- 239000002105 nanoparticle Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 2
- 239000002041 carbon nanotube Substances 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000002356 single layer Substances 0.000 claims description 2
- -1 poly Ge Inorganic materials 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 수직형 메모리 셀 스트링 및 그 제조방법에 관한 것이다. 상기 플래시 메모리 셀 스트링은 다수 개의 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 상기 셀 소자는, 상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극; 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하는 격리 절연막; 상기 제1 관통구의 내측 표면에 형성되는 게이트 스택; 상기 게이트 스택의 내측 표면에 형성되는 바디; 상기 바디의 내측 표면에 형성되는 절연막; 및 상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물;을 구비한다. 상기 도전성 수직 구조물, 상기 바디 및 상기 절연막은 이웃한 셀 소자의 그것들과 연결된다. 상기 셀 스트링은 상기 도전성 수직 구조물에 의하여 셀 스트링의 상부에 콘택을 형성할 수 있도록 하여, 제조 공정을 단순화한다.
본 발명에 의하여 제조 비용을 줄이면서 NAND 플래시 메모리의 용량증가와 셀 소자의 성능을 개선할 수 있다.
NAND 플래시, 수직형, 메모리, 고집적, 비휘발성, SONOS, NFGM, 나노소자
Description
본 발명은 수직형 NAND 플래시 메모리 셀 소자, 셀 스트링 및 그 제조방법에 관한 것으로서, 보다 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위한 새로운 NAND 플래시 메모리 셀 소자 구조 및 셀 스트링에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있어 지속적인 성장이 가능한 것으로 예상되고 있다.
낸드 (NAND) 플래시 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 낸드 플래시 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 따라서 기존의 도전성 플로팅 게이트를 갖는 평탄 채널 구조의 낸드 플래시 소자는 짧은채널효과가 크게 문제되어 더 이상 게이트 길이를 줄일 수 없는 한계에 직면했다. 또한 다중 레벨 (multi-level) 셀의 요구가 증가되고 있는데, 소자의 축소화에 따른 짧은채널효과는 다중 레벨 셀을 구현에 있어 문턱전압 산포를 크게 하기 때문에 사용이 아주 제한적이거나 불가능할 수 있다. 게이트 길이가 50 nm 이하인 기술은 높은 가격의 장비나 공정을 필요로 하므로 제조 단가가 증가하는 문제점이 있다. 향후 계속해서 게이트 길이가 줄어들어야 집적도를 향상시킬 수 있는데, 이러한 상황을 대처할 수 있는 대안이 고려되어야 하는 실정이다.
기존의 플로팅 폴리 전극을 갖는 소자의 집적도를 높이기 위하여 메모리 저장 노드를 질화막과 같은 절연성 저장전극을 사용하는 SONOS 계열의 플래시 메모리 셀이 고려되고 있다. 또한, 나노 dot 또는 나노 crystal을 전하저장전극으로 사용하는 NFGM(Nano-Floating Gate Memory) 셀이 고려되고 있다. 기존의 평탄채널 구조에 질화막이나 나노 dot과 같은 전하저장전극을 사용하여 메모리 셀을 구현할 경우, 기존의 도전성 폴리 실리콘의 플로팅 게이트를 사용한 경우에 비해 축소화 특성이 개선된다. 그러나 이러한 개선된 전하저장전극을 사용하더라도 40 nm 급 또는 그 이하의 게이트 길이에 대해서는 짧은채널효과에 의해 특성이 크게 저하되거나 축소화가 불가능한 한계에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 또는 그 이하로 줄일 경우 발생하는 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄채널 소자에서 비대칭 소스/드레인 구조를 갖는 SONOS (or TANOS: TaN-AlO-SiN-Oxide-Si) 셀 소자 (K. T. Park et al, A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 셀 소자의 게이트를 중심으로 한쪽은 소스나 드레인에 해당하는 영역이 있고 다른 쪽에는 소스나 드레인이 없는 구조이다. 소스나 드레인이 없는 영역에 제어 전극으로부터의 fringing 전계를 이용하여 반전층을 형성되도록 하여 짧은 채널효과를 억제하는 구조이다. 비록 기존의 소스/드레인 영역을 갖는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널길이에서 짧은채널효과를 보이며, 궁극적으로 평탄채널 구조가 갖는 축소화 한계에 직면하게 된다.
기존의 평탄채널 구조에서 발생하는 짧은채널효과를 줄이기 위해 채널을 함몰시키고 저장전극으로 도전성 플로팅 게이트를 적용한 플래시 소자구조(S.-P. Sim et al, Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate - A scaling direction for 65 nm and beyond, in Technical Digest of Symposium on VLSI Technology, p. 22, 2006)가 삼성전자에 의해 발표되었다. 소자 축소화에 따라 함몰영역의 폭이 축소화되어야 하고 이에 따라 소자 특성 저항 및 소자의 불균일성이 증가하게 된다.
제조 단가를 줄이면서 집적도를 높일 수 있는 방법은 셀 소자나 셀 스트링을 수직으로 배치하는 방법이 있다. 미국 특허 (등록번호: 5739567, 명칭: Highly compact memory device with nonvolatile vertical transistor memory cell)에서는 트랜치를 형성하고 순차적으로 터널링 절연막, 플로팅 게이트, 블록킹 절연막, 제어전극을 트랜치 내에 형성하여 구현하였다. 소스는 트랜치의 바닥 근처 반도체 영 역에, 그리고 드레인은 트랜치의 상부 근처 반도체 영역에 각각 형성하였다. 이 구조에서는 수직형 셀 소자가 1개만이 형성되어 실질적으로 메모리 용량을 높일 수 없으며, 구조적인 문제로 인해 여러 개의 셀 소자를 수직으로 형성할 수 없다.
발표된 논문(Y. Fukuzumi et al., "Optimal integration and characteristics of vertical array devices for ultra-high density, bit-cost scalable flash memory," IEDM Tech. Dig., pp. 449-452, 2007)에서는 상기 미국 특허가 갖는 문제점을 해결하기 위해 수직으로 여러 개의 셀과 두 개의 스위치 소자를 배치하고 있다. 따라서 집적도를 높일 수 있다. 그러나 쓰기 시간이 다소 느리고, 특히 지우기 시간이 느린 단점이 있다. 또한 유지시간(retention) 특성이 나쁘다. 제조공정에 있어서 수직으로 적층되는 여러 층의 제어전극 사이에 전기적 절연을 위해 제어전극 층 사이에 절연막을 형성한다. 이 경우 하나의 스트링을 형성하기 위해 원 모양의 관통구를 형성할 때, 폴리실리콘으로 구성되는 제어전극과 실리콘 산화막으로 구성되는 절연층을 번갈아 가면서 계속 식각해야 하는데, 이는 공정적으로 매우 어렵고 많은 시간을 소요할 수 있다. 또한 튜브(tube)형태의 바디를 수직으로 형성할 때 바닥이 반도체 영역과 전기적으로 연결되도록 하기 위해서 관통구의 수직 측벽에 형성된 게이트 절연막 또는 블록킹 절연막은 남기고 관통구 바닥에 있는 것만 식각해야 한다. 이때 절연막이 손상을 입을 수 있고, 이는 메모리 셀 특성의 저하로 이어질 수 있고, 결국 수율이 저하될 수 있다. 관통구의 바닥에 형성되는 소스 영역을 관통구의 상부 표면으로부터 전기적인 콘택을 하고 배선을 하려면 큰 단차를 극복해야 함은 물론이고 추가의 마스크를 필요로 할 수 있다. 요 컨대 공정적 측면에서 많은 어려움이 있다.
이와 같이, 상기와 같은 기존의 발표된 소자들이 갖는 문제점을 해결할 수 있는 새로운 구조의 고집적/고성능 플래시 메모리 소자를 개발할 필요성이 요구되었다.
전술한 문제점을 해결하기 위한 본 발명의 목적은 제조 공정이 용이하고 메모리 셀 특성을 개선할 수 있는 수직형 플래시 메모리 셀 스트링, 셀 소자, 스위칭 소자 및 그 제조 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 특징은 반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링에 관한 것으로서, 상기 셀 소자들은 서로 순차적으로 연결되며, 상기 스위칭 소자는 상기 연결된 셀 소자들의 끝단에 배치되는 것을 특징으로 하며,
상기 셀 소자는, 상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극; 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제2 관통구는 제1 관통구와 연결되며, 상기 제어 전극의 상부 표면과 하부 표면에 형성되는 격리 절연막; 상기 제1 관통구의 내측 표면 및 상기 제2 관통구의 내측 표면에 형성되는 게이트 스택; 상기 게이트 스택의 내측 표면에 형성되는 바디; 상기 바디의 내측 표면에 형성되는 절연막; 및 상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물;을 구비하며,
상기 셀 소자는 소스 및 드레인 영역을 포함하지 않으며, 상기 수직형 메모리 셀 스트링의 셀 소자들의 각 바디, 도전성 수직 구조물 및 절연막은 서로 연결된다.
전술한 특징의 셀 스트링의 상기 스위칭 소자는 상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극; 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제2 관통구는 제1 관통구와 연결되며, 상기 제어 전극의 상부 표면과 하부 표면에 형성되는 격리 절연막; 상기 제1 관통구의 내측 표면 및 상기 제2 관통구의 내측 표면에 형성되는 게이트 스택; 상기 게이트 스택의 내측 표면에 형성되는 바디; 상기 바디의 내측 표면에 형성되는 절연막; 상기 절연막의 내측 표면에 의해 형성되는 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물; 및 상기 바디에 형성되는 소스 또는 드레인 영역;을 구비하며, 상기 스위칭 소자는 셀 소자와 연결되는 쪽에는 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인 영역을 구비하며,
상기 스위칭 소자의 소스 또는 드레인 영역은 상기 스위칭 소자의 제어 전극과 겹치지 않도록 형성되거나, 상기 스위칭 소자의 제어 전극과 일부 겹치도록 형성되는 것이 바람직하다.
본 발명의 다른 특징은 반도체 기판, 및 상기 반도체 기판상에 수직으로 형 성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링에 관한 것으로서, 상기 셀 소자들은 서로 순차적으로 연결되며, 상기 스위칭 소자는 상기 연결된 셀 소자들의 끝단에 배치되는 것을 특징으로 하며,
상기 셀 소자는, 상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극; 상기 제어 전극의 제1 관통구의 내측 표면에 형성되는 게이트 스택; 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제어 전극과 상기 게이트 스택의 상부 표면과 하부 표면에 형성되는 격리 절연막; 상기 게이트 스택의 내측 표면 및 상기 격리 절연막의 제2 관통구의 내측 표면에 형성되는 바디; 상기 바디의 내측 표면에 형성되는 절연막; 및 상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물; 및 상기 바디에 형성되는 소스 및 드레인 영역;을 구비하며, 상기 수직형 메모리 셀 스트링의 셀 소자들의 상기 바디, 도전성 수직 구조물 및 절연막은 서로 연결되며,
상기 스위칭 소자는, 상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극; 상기 제어 전극의 제1 관통구의 내측 표면에 형성되는 게이트 스택; 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제어 전극과 상기 게이트 스택의 상부 표면과 하부 표면에 형성되는 격리 절연막; 상기 게이트 스택의 내측 표면 및 상기 격리 절연막의 제2 관통구의 내측 표면에 형성되는 바디; 상기 바디의 내측 표면에 형성되는 절연막; 및 상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 모두 채워 형성되는 도전성 수직 구조물; 및 상기 바디의 영역 중 상기 제어 전극의 양측에 있는 영역에 형성되는 소스 및 드레 인 영역;을 구비하며, 상기 스위칭 소자의 소스 및 드레인 영역 중 셀 소자와 연결되는 쪽에 형성된 소스 또는 드레인 영역은 상기 스위칭 소자의 제어 전극의 일부와 겹치도록 형성되며, 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인 영역은 상기 스위칭 소자의 제어 전극과 겹치지 않도록 형성된다. 여기서, 상기 스위칭 소자의 소스 및 드레인 영역 중 상기 셀 소자와 연결되지 않은 소스 또는 드레인 영역은 상기 셀 소자의 소스 및 드레인 영역보다 더 높은 농도로 도우핑되는 것이 바람직하다.
전술한 특징들을 갖는 셀 스트링의 셀 소자의 게이트 스택은 제1 관통구의 내측 표면으로부터 순차적으로 형성된 블록킹 절연막, 전하저장노드, 터널링 절연막으로 구성되거나 그 역순으로 구성될 수 있으며, 상기 셀 소자의 전하저장노드는 상기 셀 소자의 제어 전극의 내부 측면에만 형성되거나, 이웃한 셀 소자의 전하저장노드와 연결되도록 형성되는 것이 바람직하다.
전술한 특징을 갖는 셀 스트링에 있어서, 상기 반도체 기판에 가장 인접하여 형성된 셀 소자 또는 상기 스위칭 소자의 상기 도전성 수직 구조물 및 상기 바디는 전기적으로 서로 연결되는 것이 바람직하다.
전술한 특징을 갖는 셀 스트링에 있어서, 상기 셀 소자 및 스위칭 소자의 상기 도전성 수직 구조물에 대한 배선은 상기 수직형 메모리 셀 스트링의 상부 표면에 형성하며, 상기 도전성 수직 구조물에 대한 전기적 접촉을 위한 콘택은 상기 도전성 수직 구조물의 내부에 형성하거나 콘택을 위한 패드를 통해 형성하는 것이 바람직하다.
전술한 특징을 갖는 셀 스트링에 있어서, 상기 셀 소자 또는 상기 스위칭 소자의 중 상기 반도체 기판과 가장 인접한 소자의 바디는 상기 반도체 기판과 직접 접촉하도록 형성되며,
상기 수직형 메모리 셀 스트링은 반도체 기판 중 상기 바디가 접촉되는 영역에 도핑 영역을 더 구비하며, 상기 도핑 영역은 상기 반도체 기판과 반대 유형의 불순물로 도핑되어 상기 바디와 상기 도전성 수직구조물이 전기적으로 연결되도록 하는 것이 바람직하다.
본 발명의 다른 특징은 반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링의 제작 방법에 관한 것으로서,
(a) 상기 반도체 기판에 희생 반도체층과 제어전극용 반도체층을 번갈아 형성하며, 상기 희생 반도체층과 상기 제어전극용 반도체층은 식각률이 다른 물질로 이루어지는 것을 특징으로 하는 단계; (b) 상기 (a)단계의 결과물의 표면으로부터 상기 반도체 기판의 표면까지 관통하는 관통구를 형성하는 단계; (c) 상기 관통구의 내측 표면에 게이트 스택을 형성하는 단계; (d) 상기 게이트 스택의 내측 표면에 바디를 형성하는 단계; (e) 상기 바디의 내측 표면에 절연막을 형성하는 단계; (f) 상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 도전성 수직 구조물을 형성하는 단계; (f) 상기 관통구로부터 일정 거리 이격된 위치에 상기 반도체 기판의 표면까지 닿는 트랜치를 형성하고 희생 반도체층을 식각하는 단계; (g) 상기 트랜치 및 상기 식각된 영역에 절연물질을 채워 격리 절연막을 형성 하는 단계; (h) 셀 소자 영역을 제외한 영역에서 소스 및 드레인 영역을 형성하는 단계; (i) 스위칭 소자에 콘택(contact)을 형성하고 배선용 금속층을 순차적으로 형성하는 단계;를 포함한다.
전술한 특징의 제조 방법에 있어서, 상기 (a) 단계는 단결정의 반도체 기판에서 수행하여 상기 희생 반도체층과 상기 제어전극용 반도체층을 에피택셜층 형태로 형성하거나, 상기 반도체 기판위에 절연막을 형성한 후, 상기 형성된 절연막위에 형성하여 상기 희생 반도체층과 제어전극용 반도체층을 다결정 형태로 형성할 수 있다.
전술한 특징의 제조 방법에 있어서, 상기 (c) 단계의 게이트 스택을 형성하는 단계는, 상기 관통구의 내측 표면에 블록킹 절연막, 전하저장노드, 터널링 절연막을 순차적으로 형성하거나 역순으로 형성할 수 있다.
전술한 특징의 제조 방법에 있어서, 상기 제어전극용 반도체층은 상기 희생 반도체층보다 식각률이 작은 물질로 이루어지며, 상기 제어전극용 반도체층은 상기 (a) 단계에서 고농도로 도우핑되거나, 상기 (f) 단계에서 희생 반도체층을 식각한 후 플라즈마 이온주입 방법으로 도우핑되는 것이 바람직하다.
전술한 특징의 제조 방법에 있어서, 상기 (f) 단계는 희생 반도체층을 식각한 후, 상기 식각에 의해 노출된 게이트 스택의 일부 또는 전부를 제거하는 단계를 더 구비하거나, 희생 반도체층을 식각한 후, 상기 식각에 의해 노출된 게이트 스택의 일부 또는 전부를 제거하는 단계 및 상기 바디에 셀 소자의 소스 및 드레인 영역을 형성하는 단계를 더 구비할 수 있다.
본 발명의 또 다른 특징은 반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링의 셀 소자에 관한 것으로서, 상기 셀 소자는, 상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극; 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제2 관통구는 상기 제1 관통구와 연결되며, 상기 제어 전극의 상부 표면과 하부 표면에 형성되는 격리 절연막; 상기 제1 관통구의 내측 표면 및 상기 제2 관통구의 내측 표면에 형성되는 게이트 스택; 상기 게이트 스택의 내측 표면에 형성되는 바디; 상기 바디의 내측 표면에 형성되는 절연막; 및 상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물;을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않으며, 상기 셀 소자의 바디, 도전성 수직 구조물 및 절연막은 이웃한 셀 소자의 도전성 수직 구조물 및 절연막과 각각 서로 연결된다.
본 발명의 도 다른 특징은 반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링의 셀 소자에 관한 것으로서, 상기 셀 소자는, 상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극; 상기 제어 전극의 제1 관통구의 내측 표면에 형성되는 게이트 스택; 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제2 관통구는 상기 제1 관통구와 연결되며, 상기 제어 전극과 상기 게이트 스택의 상부 표면과 하부 표면에 형성되는 격리 절연막; 상기 게이트 스택의 내측 표면 및 상기 격리 절연막의 제2 관통구의 내측 표면에 형성되는 바디; 상기 바디의 내측 표면에 형성되는 절연막; 및 상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물; 및 상기 바디의 영역에 형성되는 소스 및 드레인 영역;을 구비하며, 상기 셀 소자의 상기 바디, 도전성 수직 구조물 및 절연막은 이웃한 셀 소자의 도전성 수직 구조물 및 절연막과 각각 서로 연결된다.
본 발명에 따른 수직형 플래시 메모리 셀 스트링 및 제조 방법은, 낸드 플래시 메모리라는 특수성 하에서 수직형 셀 스트링을 구현함에 있어서, 관통구 하단에 형성되는 소스를 전기적으로 연결하는 자기정렬형태의 도전성 수직 구조물을 형성하여 구현함으로써, 제조 공정을 간단히 하고 성능을 개선하고 메모리 용량을 증가시킬 수 있는 장점을 갖고 있다. 이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
첫째, 제어전극이 되는 반도체층들의 사이에 식각비가 상대적으로 큰 재질의 희생 반도체층을 배치함으로써, 향후 셀 스트링이 형성될 원 형태의 관통구를 식각하는 공정이 크게 단순화된다.
둘째, 제어전극이 단결정 반도체로 구성된 경우 블록킹 절연막을 열 산화방식으로 형성함으로써 프로그램(program) 및 지우기(erase)의 속도를 개선하고 특성을 개선한다.
셋째, 게이트 스택에 포함되는 블록킹 절연막, 전하저장노드, 터널링 절연막을 통상의 수직형 플래시 스트링에서 발생하는 식각에 의한 손상으로부터 보호할 수 있어 성능을 개선하고 수율을 향상시킬 수 있다.
제1 실시예
이하, 첨부된 도면을 참조하여 본 발명의 제1 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조에 대하여 구체적으로 설명한다. 도 1은 본 발명의 제1 실시예에 따른 수직형 플래시 메모리 셀 스트링을 도시한 도면으로서, (a)는 단면도이며, (b)는 (a)의 구조에 대한 도식적인 회로 다이어그램이다. 이하 도면에서는 본 발명의 구조를 분명하게 보이기 위해 수직형 플래시 메모리의 상부 표면일부를 절단하여 표시하였다.
도 1의 (a)를 참조하면, 본 발명의 제1 실시예에 따른 2ㅧ2 수직형 플래시 메모리 셀 스트링들이 예로서 도시되어 있다. 본 발명에 따른 수직형 플래시 메모리 셀 스트링은 순차적으로 연결된 다수개의 셀 소자들 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 적어도 하나 이상의 스위칭 소자로 이루어진다. 본 발명에 따른 수직형 플래시 메모리 셀 스트링은 반도체 기판(1) 및 상기 반도체 기판위에 반복적으로 형성된 제어전극용 반도체층과 희생반도체층에 반도체 기판의 수직 방향을 따라 관통구를 형성한 후, 상기 관통구의 내측 표면에 게이트 스택, 바디, 제2 절연막 및 도전성 수직 구조물을 형성하여 셀 소자 및 스위칭 소자를 구성한다.
도 1의 (a)를 참조하면, 수직형 플래시 메모리 셀 스트링의 상부 및 하부에 스위칭 소자(A,B)가 각 1개씩 표시되어 있으며, 그 사이에 다수개의 셀 소자 들(C,D,E)이 표시된다. 상기 스위칭 소자(A,B)의 제어전극은 각각 참조부호 4와 8이고 셀 소자들(C,D,E,F)의 제어전극은 각각 참조부호 5, 6, 7이다. 도 1의 (a)에서 셀 소자들은 소스 및 드레인 영역이 없고 스위칭 소자(A,B)는 제어전극과 겹치도록 소스 또는 드레인 영역(21)이 형성되어 있다. 이하, 본 발명의 제1 실시예에 따른 수직형 플래시 메모리 셀 스트링, 셀 소자 및 스위칭 소자의 구조에 대하여 구체적으로 설명한다.
상기 수직형 플래시 메모리 셀 스트링은 반도체 기판(1)위에 제1 스위칭 소자(A), 다수의 셀 소자들(C,D,E) 및 제2 스위칭 소자(B)가 순차적으로 형성되어 있다. 상기 셀 소자들(C,D,E)은 상부 표면과 하부 표면을 관통하는 제1 관통구를 갖는 제어 전극(5, 6, 7), 상기 제어 전극의 상부 표면과 하부 표면에 형성되는 격리 절연막, 상기 제어전극의 제1 관통구의 내측 표면에 형성된 게이트 스택(10,11,12), 상기 게이트 스택의 내측 표면에 순차적으로 형성된 튜브형의 바디(13), 상기 바디의 내측면에 형성된 제2 절연막(14) 및 상기 제2 절연막의 내측 표면에 의해 형성되는 빈 공간에 도전성 물질을 채워 형성된 도전성 수직 구조물(15)을 구비한다. 상기 셀 소자들(C,D,E)은 소스 및 드레인 영역을 포함하지 않는다. 상기 게이트 스택(stack)은 블록킹 절연막(10), 전하저장노드(11), 터널링절연막(12)으로 구성되는데, 상기 게이트 스택은 스위칭 소자 및 셀 소자를 포함하는 수직형 메모리 셀 스트링에서 제어전극을 수직으로 관통하는 관통구의 내주면의 모든 영역에 형성되어 있다. 각 셀 소자의 제어 전극들의 사이 및 셀소자와 스위칭 소자의 제어 전극들의 사이에는 격리 절연막(16,17,18,19,20)이 형성되어, 인접한 제어 전극들과 전기적으로 절연시킨다. 상기 격리 절연막들도 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제2 관통구는 상기 제어 전극의 제1 관통구와 연결된다.
상기 제1 및 제2 스위칭 소자(A,B)는 제어 전극(4,8), 상기 제어전극의 내측면에 형성된 게이트 스택(10, 11, 12), 상기 게이트 스택의 내측면에 순차적으로 형성된 바디(13), 상기 바디의 내측면에 형성된 제2 절연막(14), 상기 제2 절연막의 내측 표면에 의해 형성되는 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물(15), 및 상기 바디에 형성되는 소스 또는 드레인 영역(21)을 구비한다. 상기 소스 또는 드레인 영역(21)은 제어 전극의 양측에 배치되는 바디 중 셀 소자와 연결되지 않는 영역에 불순물을 도핑하여 형성한다.
따라서, 상기 제1 및 제2 스위칭 소자는 셀 소자와 연결되는 쪽에는 소스 또는 드레인 영역을 구비하지 아니하며, 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인 영역(21)을 구비하며, 상기 소스 또는 드레인 영역(21)은 제어 전극(4,8)의 일부와 겹치도록 형성된다. 반도체 기판(1)과 가장 인접하게 형성된 제1 스위칭 소자(A)의 소스 또는 드레인 영역(21)은 상기 도전성 수직 구조물(15)과 연결되도록 하여, 소스 또는 드레인 영역(21)의 콘택을 상기 도전성 수직 구조물(15)의 상부에 형성할 수 있게 된다.
제1 실시예의 상기 메모리 셀 스트링은 반도체 기판에 형성하였으나, 반도체 기판위에 형성된 절연막위에 형성할 수도 있다. 또한, 상기 제어전극은 높은 농도로 도우핑된 단결정 반도체가 될 수 있다. 물론 상기 제어전극은 금속이나 실리사 이드, 금속질화막, 다결정 형태의 반도체로 대체될 수 있다.
한편, 제1 실시예의 다른 실시 형태에서는, 상기 제1 및 제2 스위칭 소자는 인접한 셀 소자와 연결되는 쪽에는 소스 또는 드레인 영역을 구비하지 아니하며, 상기 제1 및 제2 스위칭 소자는 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인 영역을 구비하며, 상기 제1 및 제2 스위칭 소자의 소스 또는 드레인 영역은 제어 전극과 겹치지 않도록 형성될 수 있다.
도 1의 (b)에서는 도 1의 (a)의 구조에 대한 도식적인 회로 다이아그램을 나타낸다. 하부와 상부에 있는 소자 심볼은 각각 제1 및 제2 스위칭 소자(A,B)를 나타내기 위한 것으로 플래시 메모리 셀 소자와 동일한 심볼로 표시되어 있지만 셀 소자와 다르게 구성될 수 있다. 도 1의 (b)에 도시된 바와 같이, 하나의 셀 스트링에서 상부 및 하부에 있는 스위칭 소자의 소스/드레인(21)이 모두 상부에서 콘택될 수 있도록 구성되어 있다. 이와 같이 상부에서 제1 및 제2 스위칭 소자의 콘택들을 형성할 수 있는 것은 상기 바디(13)의 내부에 자기정렬형으로 도전성 수직구조물(15)을 형성할 수 있기 때문이다. 상기 도전성 수직 구조물에 의해 제조 공정을 간단하게 할 수 있고 마스크를 1장 줄일 수 있는 장점이 있다.
상기 메모리 셀 스트링의 셀 소자는 소스 및 드레인 영역을 구비하지 않고, 읽기 동작에서 패스(pass) 전압이 인가되는 제어전극으로부터 나오는 프린징(fringing) 전계에 의해 소스 및 드레인 영역이 형성될 곳에 반전층을 형성하여 정상적으로 동작되도록 한다.
본 발명의 제1 실시예에 따른 메모리 셀 스트링은, 상기 도전성 수직 구조 물(15)에 의하여 제1 및 제2 스위칭 소자의 콘택을 모두 상부에 형성하도록 함으로써, 하나의 셀 스트링이 형성되는 상기 관통구 사이의 거리(d1)를 가깝게 할 수 있어 집적도를 더욱 개선할 수 있다. 만약 상기 도전성 수직 구조물(15)을 사용하지 않으면, 반드시 관통구의 하단에 스위칭 소자의 소스/드레인 영역을 위해 별도의 도우핑 영역을 형성해야 하고 한 방향으로 인접한 관통구 사이에서 이 도우핑 영역이 전기적으로 격리되어야 하기 때문에 추가의 격리영역이 필요하여, 결국 집적도를 떨어뜨리게 될 것이다.
제2 실시예
이하, 도 2를 참조하여 본 발명의 제2 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 구체적으로 설명한다.
도 2는 본 발명의 제2 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 도시한 3차원 사시도이다. 도 2를 참조하면, 제2 실시예의 수직형 플래시 메모리 셀 스트링은 제1 실시예의 그것과 유사하며, 다만 제1 실시예의 셀 스트링의 블록킹 절연막(10) 및 전하저장노드(11)가 제어전극들(4, 5, 6, 7, 8)의 하부 및 격리 절연막(16,17,18,19,20)의 하부에 모두 형성되어 있으나, 제2 실시예의 셀 스트링에서의 블록킹 절연막(10) 및 전하저장노드(11)는 격리절연막과 접하는 영역에서는 제거되고 제어 전극들(4,5,6,7,8)과 겹치는 영역에만 형성되는 것을 특징으로 한다.
제2 실시예에서 셀소자와 셀소자의 사이 또는 셀 소자와 스위칭 소자의 사이 에 블록킹 절연막과 전하저장노드를 제거함으로써, 상기 제어전극 사이의 전하저장노드에 원치 않은 전하저장됨으로 인하여 읽기(read) 전류가 저하되는 것을 방지하기 위한 것이다. 따라서, 본 실시예에서는 전하저장노드를 제어전극과 겹치는 영역에만 선택적으로 형성되며, 격리절연막과 접하는 영역에는 전하저장노드가 제거된다.
제2 실시예에서도 하나의 메모리 셀 스트링에서 셀 소자는 소스 및 드레인 영역이 없고 제1 및 제2 스위칭 소자는 셀 소자와 연결되지 않는 쪽에서 소스 또는 드레인 영역(21)을 구비한다. 상기 제1 및 제2 스위칭 소자의 소스 또는 드레인 영역(21)은 스위칭 소자의 제어전극(4, 8)과 겹치거나 겹치지 않게 형성될 수 있다. 제2 실시예에 따른 메모리 셀 스트링에 있어서, 그 외의 특징은 제1 실시예의 특징들과 동일하므로, 반복되는 설명은 생략한다.
제3 실시예
이하, 도 3을 참조하여 본 발명의 제3 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 구체적으로 설명한다.
도 3은 본 발명의 제3 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 도시한 3차원 사시도이다. 제3 실시예에 따른 상기 수직형 플래시 메모리 셀 스트링은 반도체 기판(1)위에 제1 스위칭 소자(A), 다수의 셀 소자들(C,D,E) 및 제2 스위칭 소자(B)가 순차적으로 형성되어 있다. 상기 셀 소자들(C,D,E)는 제어 전극(5, 6, 7), 상기 제어전극의 내측면에 형성된 게이트 스택(10,11,12), 상기 게이 트 스택의 내측면에 순차적으로 형성된 바디(13), 상기 바디의 내측면에 형성된 제2 절연막(14), 상기 제2 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물(15), 및 상기 바디에 형성되는 소스 또는 드레인 영역(22)을 구비한다.
또한, 제3 실시예의 상기 게이트 스택(stack)은 블록킹 절연막(10), 전하저장노드(11), 터널링절연막(12)의 순으로 구성되거나 그 역순으로 구성되는데, 상기 격리 절연막(16,17,18,19,20)과 접하는 영역의 블록킹 절연막(10) 및 전하저장노드(11)는 제거되고 제어 전극들(4,5,6,7,8)과 겹치는 영역에만 형성되는 것을 특징으로 한다.
상기 제1 및 제2 스위칭 소자(A,B)는 제어 전극(4,8), 상기 제어전극의 내측면에 형성된 게이트 스택(10, 11, 12), 상기 게이트 스택의 내측면에 순차적으로 형성된 튜브형의 바디(13), 상기 바디의 내측면에 형성된 제2 절연막(14) 및 상기 제2 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성된 도전성 수직 구조물(15), 및 셀 소자와 연결되지 않는 쪽의 바디에 형성된 소스 또는 드레인 영역(21)을 구비한다. 상기 소스 또는 드레인 영역(21)은 제어 전극의 양측에 배치되는 바디에서 셀 소자와 연결되지 않는 쪽의 영역을 불순물로 도핑하여 형성한다.
따라서, 상기 제1 및 제2 스위칭 소자는 인접한 셀 소자와 연결되는 쪽에는 소스 또는 드레인 영역을 구비하지 아니하며, 셀 소자와 연결되지 않는 쪽에는 소스 또는 드레인 영역(21)을 구비하며, 상기 소스 또는 드레인 영역(21)은 제어 전 극(4,8)과 겹치도록 형성된다. 반도체 기판(1)과 인접하게 형성된 하부의 제1 스위칭 소자(A)의 소스 또는 드레인 영역(21)은 상기 도전성 수직 구조물(15)과 연결되도록 하여, 소스 또는 드레인 영역(21)의 콘택을 상기 도전성 수직 구조물(15)의 상부에 형성할 수 있게 된다.
제3 실시예에 있어서, 상기 스위칭 소자의 소스 및 드레인 영역(21)은 셀 소자의 소스 및 드레인 영역(22)보다 더 높은 농도로 도우핑되는 것이 바람직하다.
제4실시예
이하, 도 4를 참조하여 본 발명의 제4 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 구체적으로 설명한다.
도 4의 (a)는 본 발명의 제4 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 도시한 3차원 사시도이며, (b)는 도 4의 (a)에 대한 회로 다이아그램이다.
제4 실시예에 따른 상기 수직형 플래시 메모리 셀 스트링은 제1 실시예에 설명된 셀 스트링과 유사하다. 차이점은 도 4의 (a)에서 영역 24의 제5 절연막 위에 셀 스트링이 형성되어 있다는 것이다. 이 경우 제어전극(4,5,6,7,8)을 형성하기 위한 층은 제조 공정 측면에서 단결정 반도체로 형성할 수 없다. 도 4의 (a)에서 보인 기판이외에 수정(Quartz) 기판과 같이 고온에 강하고 오염이나 변형이 없는 기판을 사용할 수 있다. 제4 실시예의 다른 설명은 제1 실시예에 대한 설명과 동일하므로, 중복되는 설명은 생략한다.
제5 실시예
이하, 도 5를 참조하여 본 발명의 제5 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 구체적으로 설명한다.
도 5의 (a)는 본 발명의 제5 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 도시한 3차원 사시도이며, (b)는 도 5의 (a)에 대한 회로 다이아그램이다.
제5 실시예에 따른 상기 수직형 플래시 메모리 셀 스트링은 제1 실시예에 설명된 셀 스트링과 유사하다. 다만, 하나의 메모리 셀 스트링이 형성되는 관통구의 하단부 구조가 다르게 구성되며, 관통구의 하단부에 제1 도우핑 영역(3)을 더 구비한다. 제5 실시예에 따른 수직형 플래시 메모리 셀 스트링은 상기 관통구의 하단부바닥에 형성된 블록킹 절연막(10)과 전하저장노드(11)를 제거하고 상기 바디(13)와 제2 절연막(14), 그리고 상기 도전성 수직 구조물(15)을 형성한다. 도면에서는 상기 관통구의 바닥에 있는 바디(13)도 제거되어 표시되었지만 남겨둘 수도 있다. 제1 도우핑영역(3)을 형성하기 위한 바람직한 공정은 상기 도전성 수직 구조물(15)을 높은 농도로 도우핑된 폴리실리콘을 사용하고 후속 열처리를 수행하면 도면에서 표시한 것과 같이 자기정렬형태로 제1 도우핑영역(3)을 형성할 수 있다. 여기서도 상기 도우핑영역이 자기정렬형태로 구현되면 한 방향으로 관통구 사이의 거리(d1)를 줄여 집적도를 개선할 수 있다.
제5 실시예의 다른 설명은 제1 실시예에 대한 설명과 동일하므로, 중복되는 설명은 생략한다.
제6 실시예
이하, 도 6을 참조하여 본 발명의 제6 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 구체적으로 설명한다.
도 6의 (a)는 본 발명의 제6 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 도시한 3차원 사시도이며, (b)는 도 6의 (a)에 대한 회로 다이아그램이다.
제6 실시예에 따른 상기 수직형 플래시 메모리 셀 스트링은 제5 실시예에 설명된 셀 스트링과 유사하다. 다만, 제6 실시예는 제5 실시예와는 달리 반도체 기판(1)과 절연층(16)의 사이에 형성된 제2 도우핑층(30) 및 상기 제2 도우핑층에 형성된 격리 영역(2)을 더 구비한다. 제5 실시예의 제1 도우핑 영역(3)은 자기정렬형태로 구현되었지만 제6 실시예의 제2 도우핑층(30)은 자기정렬형태가 아니므로, 집적도가 저하될 수 있는 구조이다. 상기 격리 영역(2)은 상기 셀 스트링이 형성되는 관통구의 하부의 제2 도우핑층(30)을 한 방향(즉, x 방향)으로 인접한 셀 스트링의 하부의 제2 도우핑층과 전기적으로 격리시킨다. 이 격리영역이 점유하는 면적과 격리영역(2)과 상기 관통구 사이의 정렬마진을 고려하여 적정거리를 계산하면, 관통구 사이의 거리(d1)를 가까이 할 수 없는 단점이 생긴다. 다만 제6 실시예에 따른 구조에서는 도 6의 (b)의 아래 부분에 도시한 것과 같이 한 방향(즉, y 방향)으로 관통구의 하단부에 형성되는 제2 도우핑층을 연결하여 저항을 줄일 수 있는 특징이 있다. 물론 제2 도우핑층(30)에 대한 콘택 및 배선은 관통구의 상부에서 구현된다.
제7 실시예
이하, 도 7을 참조하여 본 발명의 제7 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 구체적으로 설명한다. 도 7은 본 발명의 제7 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 도시한 3차원 사시도이다. 제6 실시예에 따른 상기 수직형 플래시 메모리 셀 스트링은 제5 실시예에 설명된 셀 스트링과 유사하나, 제1 실시예의 도 1의 (a)에서 절단된 상부의 일례를 보인 것이다. 제7 실시예에 따른 구조에 대한 설명은 제1 실시예의 설명과 동일하게 적용되며, 추가로 상부에 대한 설명을 추가로 한다.
제7 실시예에 따른 상기 수직형 플래시 메모리 셀 스트링의 블록킹 절연막(10), 전하저장노드(11), 터널링절연막(12), 바디(13), 제2 절연막(14) 및 상기 도전성 수직 구조물(15)은 상기 관통구의 상부 표면에 순차적으로 형성되며, 상기 바디(13)는 선택적 에피택셜층 성장을 통해 관통구의 상부 표면에 더 두껍게 형성하는 것이 바람직하다. 상부 표면에 형성된 바디는 높은 농도로 도우핑되고 패터닝되어 배선으로 활용될 수 있다. 상기 관통구의 상부 표면에 형성된 바디에 콘택을 형성하고 추가의 금속 배선이 가능하다. 상기 관통구의 바닥 영역을 제외하고 제2 절연막(14)을 이용해 상기 바디(13)와 상기 도전성 수직 구조물(15)을 전기적으로 격리할 수 있다. 상기 도전성 수직 구조물(15)은 상기 관통구에 자기정렬형태로 채우는 과정에서 상기 관통구의 표면에도 도 7에서 보인 것과 같이 형성될 수 있다. 도 7에 보인 상기 관통구의 표면에 형성된 도전성 수직 구조물(15)의 패턴 모양은 일례로서, 그 외의 다른 패턴으로 다양하게 배선될 수 있다. 또한 상기 도전헝 수직 구조물에 콘택을 형성하고 금속 배선을 할 수 있다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링은, 상기 관통구의 바닥 근처에서 상기 바디(13)와 상기 도전성 수직 구조물(15)은 전기적으로 반드시 연결되어야 한다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링에서, 상기 도전성 수직 구조물(15)에 대한 배선은 셀 스트링의 상부 표면에서 이루어지며, 전기적 접촉을 위한 콘택은 상기 도전성 수직 구조물(15)의 단면 내부에 형성하거나 콘택을 위한 패드를 형성하여 구현될 수 있다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링은, 상기 도전성 수직 구조물(15)의 재료로는 금속, 실리사이드, 금속 질화물, 카본나노 튜브, 게르마늄, 실리콘, SiGe, 폴리 Ge, 아몰퍼스 Ge, 폴리실리콘, 아몰퍼스 실리콘 중 하나가 선택적으로 사용될 수 있으며, 반도체 재료를 사용하는 경우 도우핑시켜 저항을 낮추어야 한다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링은, 상기 바디(13) 내부에 형성되는 제2 절연막(14)은 한층 또는 다층으로 구현될 수 있으며, 다층으로 구현되는 경우 인접한 층들은 서로 다른 밴드갭을 갖는 물질들로 구성될 수 있다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링은, 상기 관통구의 바닥은 반도체 기판(1)과 닿거나 절연층에 닿을 수 있다. 한편 상기 관통구의 바닥이 반도체 기판(1)과 닿는 경우, 상기 바디(13)는 반도체 기판과 직접 닿도록 형성되거나 상기 게이트 스택(10, 11, 12)에 의해 반도체 기판과 분리되게 형성될 수 있다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링은, 상기 바디(13)가 기판에 직접 닿는 경우 반도체 기판(1)과 반대 유형의 불순물로 상기 관통구의 하부의 반도체 기판을 도우핑시켜 상기 바디(13)와 상기 도전성 수직구조물(15)이 전기적으로 연결되도록 해야 한다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링은, 상기 스위칭 소자의 제어전극(4, 8)의 내측면에 형성되는 게이트 스택은 셀 소자와 동일한 터널링 절연막(12), 전하 저장 노드(11) 및 블록킹 절연막(10)으로 구성되거나, 한층 또는 다층의 절연막으로 형성될 수 있다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링은, 상기 터널링 절연막(12)은 한층 또는 다층의 절연막으로 형성되며, 다층의 절연막으로 형성되는 경우 서로 인접한 절연막들은 서로 다른 유전 상수나 밴드갭을 갖는 물질로 형성하는 것이 바람직하다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링은, 상기 전하 저장 노드(11)는 절연 물질로 이루어진 박막 형태로 형성되거나, 나노 크기의 도트(dot) 또는 나노 크기의 크리스탈로 형성되거나, 절연 물질의 박막과 나노 크기 의 도트가 결합된 형태로 형성될 수 있다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링은, 상기 전하 저장 노드(11)가 박막 형태로 형성되는 경우 상기 박막은 질화막과 금속산화물을 포함하며, 상기 전하 저장 노드(11)가 나노 크기의 도트로 형성되는 경우 상기 도트는 반도체 물질, 금속 산화물, 금속, 금속질화물, 실리사이드 물질 중 하나 또는 그 이상으로 이루어지며, 상기 전하 저장 노드가 박막과 나노 도트가 결합된 형태로 형성되는 경우, 절연 물질의 박막과 도전성 또는 절연성을 갖는 나노 크기의 도트들로 이루어질 수 있다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링은, 상기 블록킹 절연막(10)은 단층 또는 다층의 절연막으로 구성될 수 있으며, 다층으로 구성되는 경우 서로 인접한 절연막들은 서로 다른 유전상수나 밴드갭을 갖는 물질로 형성되는 것이 바람직하다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링은, 상기 제어전극(4, 5, 6, 7, 8)은 높은 농도의 p형이나 n형으로 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속질화물, 금속, 실리사이드 중의 하나로 이루어질 수 있다.
전술한 제1 내지 제7 실시예에 따른 수직형 메모리 셀 스트링에 있어서, 상기 스위칭 소자는 상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 소스 또는 드레인 영역을 구비하고, 상기 소스 또는 드레인 영역은 제어전극과 겹치게 형성될 수 있다.
제8 실시예: 제조 공정
이하, 도 8을 참조하여 본 발명의 제1 실시예에 따른 수직형 메모리 셀 스트링을 제조하기 위한 공정단계를 설명한다. 도 8은 본 발명의 제1 실시예에 따른 수직형 플래시 메모리 제조에 관한 주요 공정단계를 보이고 있다.
도 8의 (a)는 메모리 소자를 형성할 반도체 기판(1)을 나타낸다. 상기 반도체 기판으로 단결정 반도체 기판을 사용함으로써 그 위에 에피택셜 층의 형태의 반도체층들을 형성할 수 있다. 또한 반도체 기판위에 제5 절연막을 형성한 후 상기 반도체층들을 형성하면 다결정 반도체층을 형성할 수 있다.
도 8의 (b)에서는 반도체 기판(1)에 희생 반도체층(25, 26, 27, 28, 29) 및 제어 전극용 반도체층(4, 5, 6, 7, 8)을 반복하여 형성한다. 상기 희생 반도체층들은 식각률이 큰 반도체를 사용하며 예를 들면 SiGe이 될 수 있다. 상기 제어 전극용 반도체층들은 향후 제어 전극으로 사용되는 반도체층으로서, 상기 희생 반도체층보다 식각률이 작은 반도체를 사용하며 예를 들면 Si이 될 수 있다. 번갈아 형성된 희생 반도체층과 제어 전극용 반도체 층의 상부 표면에 제1 절연막(9)을 형성한다. 이 단계에서 상기 제어 전극용 반도체층을 n형 또는 p형으로 고농도 도핑하거나 후술되는 (e) 단계에서 제어 전극용 반도체층을 n형 또는 p형으로 고농도 도핑할 수 있다.
다음, 도 8의 (c)를 참조하면, 번갈아 형성한 희생반도체층과 제어 전극용 반도체 층을 식각하여 셀스트링을 형성할 영역의 상기 반도체 기판(1)까지 관통구 를 형성한다. 여기서 희생반도체층을 일부 선택적인 식각을 하고 절연물질로 식각된 부분을 채울 수 있다. 다음, 상기 형성된 관통구의 내측 표면에 블록킹 절연막(10), 전하저장노드(11), 터널링 절연막(12)을 순차적으로 형성한다. 다음, 도 8의 (d)를 참조하면, 상기 관통구의 내측 표면에 바디(13) 및 제2 절연막(14)을 형성한 후, 상기 관통구의 내부를 도전성 물질을 채워 도전성 수직 구조물(15)을 형성한다. 여기서 도전성 수직 구조물이 높은 농도로 도우핑된 반도체이면, 관통구의 바닥에 있는 스위칭 소자의 소스 또는 드레인이 확산에 의해 도우핑되어 형성된다. 관통구의 상부에 있는 스위칭 소자의 소스 또는 드레인은 상기 제2 절연막을 형성한 후 상기 관통구에만 선택적으로 포토리지스터를 채운 뒤 상부 표면에 형성된 바디를 도우핑하여 형성한다. 상기 블록킹 절연막(10)은 열산화막을 성장하여 구현할 수 있다.
다음, 도 8의 (e)를 참조하면, x 방향을 따라 반도체 기판(1)의 표면까지 연결되는 트렌치('T'영역)를 형성하고, 트렌치의 측면에 노출된 희생 반도체층(25, 26, 27, 28, 29)을 선택적으로 식각한다. 만약 (b) 단계에서 제어전극용 반도체층을 고농도 도핑하지 않은 경우에는 이 단계에서 노출된 식각률이 작은 제어전극용 반도체를 높은 농도로 도우핑하여 향후 제어전극이 되도록 하는 것이 바람직하다. 제어전극용 반도체층에 대한 도우핑은 플라즈마 이온주입 공정을 사용할 수 있다.
다음, 도 8의 (f)를 참조하면, 상기 희생 반도체 층이 제거된 영역과 상기 트랜치 영역에 제3 절연막(23)을 채운다. 상기 관통구의 표면은 도면을 분명하게 보이기 위해 절단되어 있다. 도 8의 (f) 단계가 끝난 후, 상기 표면에 패터닝하거 나 적절한 콘택/배선 공정을 형성할 수 있다. 셀 소자를 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계를 포함한다.
제9 실시예 : 제조 공정
이하, 제2 실시예에 따른 수직형 메모리 셀 스트링을 제조하는 공정을 설명한다. 제2 실시예에 따른 수직형 메모리 셀 스트링에 대한 제조 공정은 전술한 제1실시예에 따른 셀 스트링의 제조 공정과 유사하며 다만 (e) 공정만이 상이하므로, 상이한 공정만을 설명한다.
도 8의 (e) 공정에서 상기 희생 반도체 층을 제거한 후, 드러난 블록킹 절연막(10)과 전하저장노드(11)를 추가적으로 제거한다. 또한 터널링 절연막(12)도 필요에 따라 제거할 수 있다.
제10 실시예 : 제조 공정
한편, 제3 실시예에 따른 수직형 메모리 셀 스트링을 제조하는 공정을 설명한다. 제3 실시예에 따른 수직형 메모리 셀 스트링에 대한 제조 공정도 전술한 제1 실시예에 따른 셀 스트링의 제조 공정과 유사하며 다만 (e) 공정만이 상이하므로, 상이한 공정만을 설명한다. 도 9는 본 실시예에 따른 제조 공정을 도시한 단면도이다.
도 9를 참조하면, 도 8의 (e) 공정에서 상기 희생 반도체 층을 제거한 후, 드러난 블록킹 절연막(10)과 전하저장노드(11)를 추가적으로 제거한다. 또한 터널링 절연막(12)도 필요에 따라 제거할 수 있다. 다음, 상기 제어전극 사이의 바디(13) 영역에 소스/드레인(22)을 형성하고자 하는 영역에 플라즈마 이온주입 공정을 사용하여 도핑한다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 기술은 NAND 플래시 메모리 분야에 널리 사용될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 수직형 플래시 메모리 셀 스트링을 도시한 도면으로서, (a)는 단면도이며, (b)는 (a)의 구조에 대한 도식적인 회로 다이어그램이다.
도 2는 본 발명의 제2 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 도시한 3차원 사시도이다.
도 3은 본 발명의 제3 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 도시한 3차원 사시도이다.
도 4의 (a)는 본 발명의 제4 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 도시한 3차원 사시도이며, (b)는 도 4의 (a)에 대한 회로 다이아그램이다.
도 5의 (a)는 본 발명의 제5 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 도시한 3차원 사시도이며, (b)는 도 5의 (a)에 대한 회로 다이아그램이다.
도 6의 (a)는 본 발명의 제6 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 도시한 3차원 사시도이며, (b)는 도 6의 (a)에 대한 회로 다이아그램이다.
도 7은 본 발명의 제7 실시예에 따른 수직형 플래시 메모리 셀 스트링의 구조를 도시한 3차원 사시도이다.
도 8(a) 내지 도 8(f)은 본 발명의 제1 실시예에 따른 수직형 플래시 메모리 제조에 관한 주요 공정단계를 보이고 있다.
도 9는 본 발명의 제2 실시예에 따른 수직형 플래시 메모리 제조 공정에 관한 주요 공정단계를 보이고 있다.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 반도체 기판 2 : 격리영역
3 : 제1 도우핑 영역 4, 5, 6, 7, 8 : 제어전극
9 : 제1 절연막 10 : 블로킹 절연막
11 : 전하저장노드 12 : 터널링 절연막
13 : 바디 14 : 제2 절연막
15 : 도전성 수직 구조물 16, 17, 18, 19, 20 : 제3 절연막
21 : 스위칭 소자의 소스 또는 드레인 영역
22 : 셀 소자의 소스 또는 드레인 영역
23 : 제4 절연막 24 : 제5 절연막
25, 26, 27, 28, 29 : 희생 반도체층 30 : 제2 도우핑 영역
Claims (28)
- 반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링에 있어서,상기 셀 소자들은 서로 순차적으로 연결되며,상기 스위칭 소자는 상기 연결된 셀 소자들의 끝단에 배치되는 것을 특징으로 하며,상기 셀 소자는상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극;상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제2 관통구는 제1 관통구와 연결되며, 상기 제어 전극의 상부 표면과 하부 표면에 형성되는 격리 절연막;상기 제1 관통구의 내측 표면 및 상기 제2 관통구의 내측 표면에 형성되는 게이트 스택;상기 게이트 스택의 내측 표면에 형성되는 바디;상기 바디의 내측 표면에 형성되는 절연막; 및상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물; 을 구비하며,상기 셀 소자는 소스 및 드레인 영역을 포함하지 않으며, 상기 수직형 메모리 셀 스트링의 셀 소자들의 각 바디, 도전성 수직 구조물 및 절연막은 서로 연결 되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항에 있어서, 상기 스위칭 소자는상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극;상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제2 관통구는 제1 관통구와 연결되며, 상기 제어 전극의 상부 표면과 하부 표면에 형성되는 격리 절연막;상기 제1 관통구의 내측 표면 및 상기 제2 관통구의 내측 표면에 형성되는 게이트 스택;상기 게이트 스택의 내측 표면에 형성되는 바디;상기 바디의 내측 표면에 형성되는 절연막;상기 절연막의 내측 표면에 의해 형성되는 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물; 및상기 바디에 형성되는 소스 또는 드레인 영역;을 구비하며, 상기 스위칭 소자는 셀 소자와 연결되는 쪽에는 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인 영역을 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제2항에 있어서, 상기 스위칭 소자의 소스 또는 드레인 영역은 상기 스위칭 소자의 제어 전극과 겹치지 않도록 형성되거나, 상기 스위칭 소자의 제어 전극과 일부 겹치도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링에 있어서,상기 셀 소자들은 서로 순차적으로 연결되며,상기 스위칭 소자는 상기 연결된 셀 소자들의 끝단에 배치되는 것을 특징으로 하며,상기 셀 소자는상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극;상기 제어 전극의 제1 관통구의 내측 표면에 형성되는 게이트 스택;상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제어 전극과 이웃 소자의 제어 전극의 사이에 형성되는 격리 절연막;상기 게이트 스택의 내측 표면 및 상기 격리 절연막의 제2 관통구의 내측 표면에 형성되는 바디;상기 바디의 내측 표면에 형성되는 절연막; 및상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물; 및상기 바디에 형성되는 소스 및 드레인 영역;을 구비하며, 상기 수직형 메모리 셀 스트링의 셀 소자들의 상기 바디, 도전 성 수직 구조물 및 절연막은 서로 연결되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제4항에 있어서, 상기 스위칭 소자는상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극;상기 제어 전극의 제1 관통구의 내측 표면에 형성되는 게이트 스택;상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제어 전극과 이웃 소자의 제어 전극과의 사이에 형성되는 격리 절연막;상기 게이트 스택의 내측 표면 및 상기 격리 절연막의 제2 관통구의 내측 표면에 형성되는 바디;상기 바디의 내측 표면에 형성되는 절연막; 및상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 모두 채워 형성되는 도전성 수직 구조물; 및상기 격리 절연막의 하부에 형성된 상기 바디의 영역에 형성되는 소스 및 드레인 영역;을 구비하며, 상기 스위칭 소자의 소스 및 드레인 영역 중 셀 소자와 연결되는 쪽에 형성된 소스 또는 드레인 영역은 상기 스위칭 소자의 제어 전극의 일부와 겹치도록 형성되며, 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인 영역은 상기 스위칭 소자의 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항 및 제4항 중 어느 한 항에 있어서, 상기 셀 소자의 게이트 스택은 제1 관통구의 내측 표면으로부터 순차적으로 형성된 블록킹 절연막, 전하저장노드, 터널링 절연막으로 구성되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제6항에 있어서, 상기 셀 소자의 전하저장노드는 상기 셀 소자의 제어 전극의 내부 측면에만 형성되거나, 이웃한 셀 소자의 전하저장노드와 연결되어 형성되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제5항에 있어서, 상기 스위칭 소자의 소스 및 드레인 영역은 상기 셀 소자의 소스 및 드레인 영역보다 더 높은 농도로 도우핑되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 반도체 기판에 가장 인접하여 형성된 셀 소자 또는 상기 스위칭 소자의 상기 도전성 수직 구조물 및 상기 바디는 전기적으로 서로 연결되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 셀 소자 및 스위칭 소자의 상기 도전성 수직 구조물에 대한 배선은 상기 수직형 메모리 셀 스트링의 상부 표면에 형성하며, 상기 도전성 수직 구조물에 대한 전기적 접촉을 위한 콘택은 제일 상부에 있는 스위칭 소자의 도전성 수직 구조물의 상부 표면에 형성하거나 콘택을 위한 패드를 통해 형성하는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 도전성 수직 구조물은 금속, 실리사이드, 금속 질화물, 카본나노 튜브, 게르마늄, 실리콘, SiGe, 폴리 Ge, 아몰퍼스 Ge, 폴리실리콘, 아몰퍼스 실리콘 중 하나로 이루어지며, 상기 도전성 수직 구조물이 반도체로 이루어지는 경우 상기 반도체를 도우핑하는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 셀 소자의 절연막 및 상기 스위칭 소자의 절연막은 한층 또는 다층으로 구현될 수 있으며, 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어지는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 반도체 기판과 가장 인접한 상기 셀 소자 또는 상기 스위칭 소자의 바디는 게이트 스택에 의해 상기 반도체 기판과 분리되도록 형성되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 셀 소자 또는 상기 스위칭 소자의 중 상기 반도체 기판과 가장 인접한 소자의 바디는 상기 반도체 기판과 직 접 접촉하도록 형성되며,상기 수직형 메모리 셀 스트링은 반도체 기판 중 상기 바디가 접촉되는 영역에 도핑 영역을 더 구비하며, 상기 도핑 영역은 상기 반도체 기판과 반대 유형의 불순물로 도핑되어 상기 바디와 상기 도전성 수직구조물이 전기적으로 연결되도록 하는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제2항, 제3항, 제4항 및 제5항 중 어느 한 항에 있어서, 상기 스위칭 소자의 게이트 스택은 셀 소자와 동일한 블록킹 절연막, 전하저장노드, 터널링 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제6항에 있어서, 상기 터널링 절연막은 한층 또는 다층의 절연막으로 형성되며, 다층의 절연막으로 형성되는 경우 서로 인접한 절연막은 서로 다른 유전 상수나 밴드갭을 갖는 물질로 이루어지는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제6항에 있어서, 상기 전하 저장 노드는 절연 물질로 이루어진 박막 형태로 형성되거나, 나노 크기의 도트(dot) 또는 나노 크기의 크리스탈로 형성되거나, 절연 물질의 박막과 나노 크기의 도트가 결합된 형태로 형성되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제17항에 있어서, 상기 전하 저장 노드가 박막 형태로 형성되는 경우 상기 박막은 질화막과 금속산화물을 포함하며,상기 전하 저장 노드가 나노 크기의 도트로 형성되는 경우 상기 도트는 반도체 물질, 금속 산화물, 금속, 금속질화물, 실리사이드 물질 중 하나 또는 그 이상으로 이루어지며,상기 전하 저장 노드가 박막과 나노 도트가 결합된 형태로 형성되는 경우, 절연 물질의 박막과 도전성 또는 절연성을 갖는 나노 크기의 도트들로 이루어지는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제6항에 있어서, 상기 블록킹 절연막은 단층 또는 다층의 절연막으로 구성되며, 상기 블록킹 절연막이 다층으로 구성되는 경우 서로 인접한 층은 서로 다른 유전상수나 밴드갭을 갖는 물질로 이루어지는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 셀 소자의 제어 전극 및 상기 스위칭 소자의 제어 전극은 고농도 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속질화물, 금속, 실리사이드 중의 하나로 이루어지는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링의 제작 방법에 있어서,(a) 상기 반도체 기판에 희생 반도체층과 제어전극용 반도체층을 번갈아 형성하며, 상기 희생 반도체층과 상기 제어전극용 반도체층은 식각률이 다른 물질로 이루어지는 것을 특징으로 하는 단계;(b) 상기 (a)단계의 결과물의 표면으로부터 상기 반도체 기판의 표면까지 관통하는 관통구를 형성하는 단계;(c) 상기 관통구의 내측 표면에 게이트 스택을 형성하는 단계;(d) 상기 게이트 스택의 내측 표면에 바디를 형성하는 단계;(e) 상기 바디의 내측 표면에 절연막을 형성하는 단계;(f) 상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 도전성 수직 구조물을 형성하는 단계;(f) 상기 관통구로부터 일정 거리 이격된 위치에 상기 반도체 기판의 표면까지 닿는 트랜치를 형성하고 희생 반도체층을 식각하는 단계;(g) 상기 트랜치 및 상기 식각된 영역에 절연물질을 채워 격리 절연막을 형성하는 단계;(h) 셀 소자 영역을 제외한 영역에서 소스 및 드레인 영역을 형성하는 단계;(i) 스위칭 소자의 콘택(contact)을 형성하고 배선용 금속층을 순차적으로 형성하는 단계;를 포함하는 수직형 메모리 셀 스트링 제조방법.
- 제21항에 있어서, 상기 (a) 단계는 단결정의 반도체 기판에서 수행하여 상기 희생 반도체층과 상기 제어전극용 반도체층을 에피택셜층 형태로 형성하거나, 상기 반도체 기판위에 절연막을 형성한 후, 상기 형성된 절연막위에 형성하여 상기 희생 반도체층과 제어전극용 반도체층을 다결정 형태로 형성하는 것을 특징으로 하는 수직형 메모리 셀 스트링 제조방법.
- 제21항에 있어서, 상기 (c) 단계의 게이트 스택을 형성하는 단계는, 상기 관통구의 내측 표면에 블록킹 절연막, 전하저장노드, 터널링 절연막을 순차적으로 형성하거나 그 역순으로 형성하는 것을 특징으로 하는 수직형 메모리 셀 스트링 제조방법.
- 제21항에 있어서, 상기 제어전극용 반도체층은 상기 희생 반도체층보다 식각률이 작은 물질로 이루어지며,상기 제어전극용 반도체층은 상기 (a) 단계에서 고농도로 도우핑되거나, 상기 (f) 단계에서 희생 반도체층을 식각한 후 플라즈마 이온주입 방법으로 도우핑되는 것을 특징으로 하는 수직형 메모리 셀 스트링 제조방법.
- 제21항에 있어서, 상기 (f) 단계는 희생 반도체층을 식각한 후, 상기 식각에 의해 노출된 게이트 스택의 일부 또는 전부를 제거하는 단계를 더 구비하는 것을 특징으로 하는 수직형 메모리 셀 스트링 제조 방법.
- 제21항에 있어서, 상기 (f) 단계는 희생 반도체층을 식각한 후, 상기 식각에 의해 노출된 게이트 스택의 일부 또는 전부를 제거하는 단계 및 상기 바디에 셀 소자의 소스 및 드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 수직형 메모리 셀 스트링 제조 방법.
- 반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링의 셀 소자는,상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극;상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제2 관통구는 상기 제1 관통구와 연결되며, 상기 제어 전극의 상부 표면과 하부 표면에 형성되는 격리 절연막;상기 제1 관통구의 내측 표면 및 상기 제2 관통구의 내측 표면에 형성되는 게이트 스택;상기 게이트 스택의 내측 표면에 형성되는 바디;상기 바디의 내측 표면에 형성되는 절연막; 및상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물;을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않으며, 상기 셀 소자의 바디, 도전성 수직 구조물 및 절연막은 이웃한 셀 소자의 도전성 수직 구조물 및 절연막과 각각 서로 연결되는 것을 특징으로 하는 수직형 메모리 셀 스트링의 셀 소자.
- 반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링의 셀 소자는,상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극;상기 제어 전극의 제1 관통구의 내측 표면에 형성되는 게이트 스택;상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제2 관통구는 상기 제1 관통구와 연결되며, 상기 제어 전극과 이웃 소자의 제어 전극의 사이에 형성되는 격리 절연막;상기 게이트 스택의 내측 표면 및 상기 격리 절연막의 제2 관통구의 내측 표면에 형성되는 바디;상기 바디의 내측 표면에 형성되는 절연막; 및상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물; 및상기 바디의 영역에 형성되는 소스 및 드레인 영역;을 구비하며, 상기 셀 소자의 상기 바디, 도전성 수직 구조물 및 절연막은 이웃한 셀 소자의 도전성 수직 구조물 및 절연막과 각각 서로 연결되는 것을 특징으로 하는 수직형 메모리 셀 스트링의 셀 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080051952A KR100956985B1 (ko) | 2008-06-03 | 2008-06-03 | 고집적 수직형 플래시 메모리 셀 스트링, 셀 소자, 및 그제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080051952A KR100956985B1 (ko) | 2008-06-03 | 2008-06-03 | 고집적 수직형 플래시 메모리 셀 스트링, 셀 소자, 및 그제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090125893A true KR20090125893A (ko) | 2009-12-08 |
| KR100956985B1 KR100956985B1 (ko) | 2010-05-11 |
Family
ID=41687208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080051952A KR100956985B1 (ko) | 2008-06-03 | 2008-06-03 | 고집적 수직형 플래시 메모리 셀 스트링, 셀 소자, 및 그제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100956985B1 (ko) |
Cited By (16)
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| KR20110068590A (ko) * | 2009-12-16 | 2011-06-22 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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| US11903216B2 (en) | 2020-07-16 | 2024-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional memory device and method |
| US11901008B2 (en) | 2019-04-22 | 2024-02-13 | Samsung Electronics Co., Ltd. | Three-dimensional flash memory and operation method therefor |
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| JPH1093083A (ja) | 1996-09-18 | 1998-04-10 | Toshiba Corp | 半導体装置の製造方法 |
| JP4226205B2 (ja) | 2000-08-11 | 2009-02-18 | 富士雄 舛岡 | 半導体記憶装置の製造方法 |
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| US11985830B2 (en) | 2020-07-16 | 2024-05-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional memory device and method |
| US11776602B2 (en) | 2020-07-30 | 2023-10-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array staircase structure |
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| Publication number | Publication date |
|---|---|
| KR100956985B1 (ko) | 2010-05-11 |
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Legal Events
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
Payment date: 20140425 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20150430 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160128 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170421 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20180425 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20190429 Year of fee payment: 10 |