KR20090123612A - Solar cell and method of forming the same - Google Patents

Abstract

PURPOSE: A solar cell and a manufacturing method thereof are provided to obtain uniform current distribution between an n type electrode and a p type electrode by surrounding a second conductive region with the n type electrode and the p type electrode on the first conductive region. CONSTITUTION: A solar cell includes a first conductive semiconductor substrate(110) with a front surface receiving the sunlight and a rear surface facing the front surface. The semiconductor substrate includes a first conductive region(111), a second conductive region(113) formed on the first conducive region, a PN junction in the interface between the first and second conductive regions and a trench exposing the first conductive region. A first electrode(131) and a second electrode(133) are filled in the trench and are electrically insulated. The first electrode is contacted with the first conductive region and the second electrode is contacted with the second conductive region. The bottom of the trench is lower than the bottom of the second conductive region.

Description

태양전지 및 그 형성방법{SOLAR CELL AND METHOD OF FORMING THE SAME}SOLAR CELL AND METHOD OF FORMING THE SAME

본 발명은 태양전지에 관한 것으로, 더욱 상세하게는 전면에 전극들이 형성된 태양전지에 관한 것이다.The present invention relates to a solar cell, and more particularly, to a solar cell having electrodes formed on a front surface thereof.

태양전지는 외부에서 들어온 빛에 의해 태양전지의 반도체 내부에서 전자와 정공의 쌍이 생성되고, pn 접합에서 발생한 전기장에 의해 전자는 n형 반도체로 이동하고 정공은 p형 반도체로 이동함으로써 전력을 생산한다. Solar cells generate electrons and holes by the light from outside, and electrons move to n-type semiconductors and holes move to p-type semiconductors by electric fields generated at pn junctions. .

일반적으로, 태양전지의 P형 전극 및 N형 전극 중 적어도 하나는 기판의 후면(back surface)에 제공된다. 금속 전극이 기판의 전면(front surface)을 덮으면, 전극의 면적만큼 태양광을 흡수하지 못하여 발생하는 쉐이딩 손실(shading loss)이 증가되기 때문이다. 이에 대응하여, 미국특허 4,748,130호 및 4,726,850호에, 태양전지의 효율을 높이기 위하여 고효율 태양전지 구조의 하나인 함몰 전극구조의 태양전지(buried contact solar cell: BCSC)가 개시되어 있다. 함몰 전극구조는 태양전지의 전면에 홈을 형성하고 홈의 내부를 도전성 물질로 충진시킴으로써 전면의 금속 전극이 함몰된 형태로 형성된다.In general, at least one of the P-type electrode and the N-type electrode of the solar cell is provided on the back surface of the substrate. If the metal electrode covers the front surface of the substrate, the shading loss caused by not absorbing sunlight by the area of the electrode is increased. Correspondingly, U.S. Patent Nos. 4,748,130 and 4,726,850 disclose a buried contact solar cell (BCSC) with a recessed electrode structure, which is one of high efficiency solar cell structures in order to increase the efficiency of the solar cell. The recessed electrode structure is formed in a form in which the metal electrode on the front surface is recessed by forming a groove in the front surface of the solar cell and filling the inside of the groove with a conductive material.

본 발명은 고 에너지 효율을 갖는 태양전지 및 그 형성방법을 제공하기 위한 것이다.The present invention is to provide a solar cell having a high energy efficiency and a method of forming the same.

본 발명의 실시예들은 태양전지를 제공한다. 상기 태양전지는 빛을 받아들이는 전면과 상기 전면에 마주보는 후면을 갖고, 제 1 도전형의 제 1 영역, 상기 제 1 영역 상에 제 2 도전형의 제 2 영역, 이들 사이 계면에 pn 접합 및 상기 전면에 형성되어 상기 제 1 영역을 노출하는 홈을 포함하는 반도체 기판; 및 상기 홈에 채워지고 서로 전기적으로 절연된, 제 1 전극 및 제 2 전극을 포함할 수 있다. 상기 제 1 전극은 상기 제 1 영역에 접촉하고, 상기 제 2 전극은 상기 제 2 영역에 접촉할 수 있다.Embodiments of the present invention provide a solar cell. The solar cell has a front surface for receiving light and a rear surface facing the front surface, a first region of a first conductivity type, a second region of a second conductivity type on the first region, and a pn junction at an interface therebetween; A semiconductor substrate formed on the front surface and including a groove exposing the first region; And a first electrode and a second electrode filled in the groove and electrically insulated from each other. The first electrode may contact the first region, and the second electrode may contact the second region.

일 실시예에서, 상기 홈의 바닥면은 상기 제 2 영역의 하부면 보다 낮을 수 있다.In an embodiment, the bottom surface of the groove may be lower than the bottom surface of the second region.

다른 실시예에서, 상기 홈은 상기 반도체 기판의 가장자리 둘레를 따라 연장하는 가장자리 홈을 가질 수 있다. In another embodiment, the groove may have an edge groove extending along an edge of the semiconductor substrate.

또 다른 실시예에서, 상기 제 2 전극은 상기 가장자리 홈의 일부에서 제거되어 상기 제 1 전극을 노출할 수 있다. 상기 제 1 전극을 노출하는 부분은 상기 가장자리를 따라 적어도 하나의 섬 형상으로 배치될 수 있다. 상기 제 1 전극을 노출하는 부분은 상기 가장자리 홈의 외측 부분을 따라 원형으로 연장하고, 상기 가장자리 홈 보다 좁은 폭을 가질 수 있다.In another embodiment, the second electrode may be removed from a portion of the edge groove to expose the first electrode. A portion exposing the first electrode may be arranged in at least one island shape along the edge. A portion exposing the first electrode may extend in a circular shape along an outer portion of the edge groove and have a narrower width than the edge groove.

또 다른 실시예에서, 상기 제 2 영역은 복수개의 단위 영역들로 나누어지고, 상기 단위 영역들 각각은 상기 홈에 의하여 둘러싸일 수 있다.In another embodiment, the second region may be divided into a plurality of unit regions, and each of the unit regions may be surrounded by the groove.

또 다른 실시예에서, 상기 제 1 전극의 상부면과 상기 제 2 전극의 상부면의 높이는 서로 다른 태양전지. 상기 제 1 전극과 상기 제 2 전극은 서로 적층되고, 상기 태양전지는 상기 제 1 전극과 상기 제 2 전극 사이에 절연막이 개재될 수 있다.In another embodiment, the height of the top surface of the first electrode and the top surface of the second electrode is different from each other. The first electrode and the second electrode may be stacked on each other, and the solar cell may have an insulating film interposed between the first electrode and the second electrode.

또 다른 실시예에서, 상기 홈은 상기 제 2 영역의 측면을 노출하고, 상기 제 2 전극은 상기 측면에서만 상기 제 2 영역과 접촉할 수 있다. In another embodiment, the groove may expose a side of the second region, and the second electrode may contact the second region only on the side.

또 다른 실시예에서, 상기 태양전지는 상기 제 2 전극 및 상기 제 2 영역을 덮는 반사 방지막을 더 포함할 수 있다.In another embodiment, the solar cell may further include an anti-reflection film covering the second electrode and the second region.

상기 태양전지는 제 1 도전형의 제 1 영역, 상기 제 1 영역 상에 제 2 도전형의 제 2 영역, 이들 사이 계면에 pn 접합 및 상기 제 1 영역을 노출하는 홈을 갖는 반도체 기판을 포함할 수 있다. 상기 제 2 영역은 복수개의 단위 영역들로 나누어지고, 상기 단위 영역들 각각은 상기 홈에 의하여 둘러싸일 수 있다.The solar cell may include a semiconductor substrate having a first region of a first conductivity type, a second region of a second conductivity type on the first region, a pn junction at an interface therebetween, and a groove exposing the first region. Can be. The second area may be divided into a plurality of unit areas, and each of the unit areas may be surrounded by the groove.

본 발명의 실시예들은 태양전지 형성방법을 제공한다. 상기 방법은 제 1 도전형의 제 1 영역, 상기 제 1 영역 상에 제 2 도전형의 제 2 영역 및 이들 사이 계면에 pn 접합을 갖는 반도체 기판을 제공하고; 상기 제 2 영역을 관통하고 상기 제 1 영역을 노출하는 홈을 형성하고; 그리고 상기 홈에, 서로 전기적으로 절연되도록 적층된 제 1 전극 및 제 2 전극을 형성하는 것을 포함할 수 있다.Embodiments of the present invention provide a method of forming a solar cell. The method provides a semiconductor substrate having a first region of a first conductivity type, a second region of a second conductivity type on the first region and an interface therebetween; Forming a groove penetrating the second region and exposing the first region; And forming first and second electrodes stacked in the groove to be electrically insulated from each other.

상기 반도체 기판을 제공하는 것은 상기 제 1 도전형의 반도체 기판의 전면 에 상기 제 2 도전형의 불순물 이온을 주입하고, 열처리하는 것을 포함할 수 있다.Providing the semiconductor substrate may include implanting impurity ions of the second conductivity type into an entire surface of the semiconductor substrate of the first conductivity type and performing heat treatment.

상기 홈을 형성하는 것은: 상기 반도체 기판의 전면에 감광막을 형성하되, 상기 반도체 기판의 가장자리 영역의 감광막을 제거하고; 상기 감광막을 노광하여 상기 반도체 기판의 일부분을 노출하는 감광막 패턴을 형성하고; 그리고 상기 감광막 패턴을 마스크로 상기 반도체 기판을 식각하여, 상기 홈은 상기 반도체 기판 가장자리`의 둘레를 따라 원형으로 연장하는 가장자리 홈과 원 내에 내부 홈을 갖도록 하는 것을 포함할 수 있다.Forming the grooves includes: forming a photoresist film on the entire surface of the semiconductor substrate, wherein removing the photoresist film in the edge region of the semiconductor substrate; Exposing the photoresist to form a photoresist pattern that exposes a portion of the semiconductor substrate; The semiconductor substrate may be etched using the photoresist pattern as a mask so that the grooves have edge grooves extending in a circle along a circumference of the semiconductor substrate and inner grooves in a circle.

일 실시예에서, 상기 제 1 전극 및 상기 제 2 전극을 형성하는 것은: 상기 홈 내부에 제 1 전극 및 절연막을 차례로 형성하고; 상기 절연막 상에 제 2 도전막을 형성하고; 상기 제 2 도전막을 덮는 감광막을 형성하되, 상기 반도체 기판의 가장자리영역의 감광막을 제거하여 상기 가장자리 영역의 상기 제 2 도전막을 노출하고; 상기 감광막을 노광하여 상기 제 2 도전막의 일부분을 노출하는 감광막 패턴을 형성하고; 상기 가장자리 영역의 적어도 일부분을 덮는 마스크를 제공하고; 그리고 상기 감광막 패턴 및 상기 마스크를 사용하는 식각 공정으로, 상기 노출된 제 2 도전막을 제거하는 것을 포함할 수 있다. 상기 마스크는 상기 가장자리 영역을 따라 적어도 하나의 섬 형상으로 배치될 수 있다.In one embodiment, the forming of the first electrode and the second electrode comprises: sequentially forming a first electrode and an insulating film inside the groove; Forming a second conductive film on the insulating film; Forming a photoresist film covering the second conductive film, and removing the photoresist film in the edge region of the semiconductor substrate to expose the second conductive film in the edge region; Exposing the photosensitive film to form a photosensitive film pattern exposing a portion of the second conductive film; Providing a mask covering at least a portion of the edge region; The etching process using the photoresist pattern and the mask may include removing the exposed second conductive layer. The mask may be arranged in at least one island shape along the edge area.

상기 제 1 전극 및 절연막을 형성하는 것은: 상기 제 1 전극을 상기 홈의 바닥면에 형성하되, 상기 제 2 영역의 하부면보다 낮은 상부면을 갖도록 하고; 그리고 상기 제 1 전극 상에 절연막을 형성하되, 상기 제 2 영역의 상부면보다 낮은 상부면을 갖도록 하는 것을 포함할 수 있다. Forming the first electrode and the insulating film comprises: forming the first electrode on the bottom surface of the groove, the top electrode being lower than the bottom surface of the second region; And forming an insulating film on the first electrode, and having an upper surface lower than an upper surface of the second region.

상기 제 1 전극을 형성하는 것은: 상기 홈의 적어도 일부를 채우도록 제 1 도전막을 형성하고; 그리고 상기 제 1 도전막을 이방성 식각하여, 상기 제 2 영역의 측면 상의 상기 제 1 도전막을 제거하는 것을 포함할 수 있다. 상기 절연막을 형성하는 것은: 상기 제 1 전극 상에 절연막을 형성하고; 그리고 상기 절연막을 이방성 식각하여, 상기 제 2 영역의 측면 상의 상기 절연막을 제거하는 것을 포함할 수 있다.Forming the first electrode comprises: forming a first conductive film to fill at least a portion of the groove; And anisotropically etching the first conductive film to remove the first conductive film on the side surface of the second region. Forming the insulating film: forming an insulating film on the first electrode; And anisotropically etching the insulating film to remove the insulating film on the side surface of the second region.

다른 실시예에서, 상기 제 1 전극 및 상기 제 2 전극을 형성하는 것은: 상기 홈 내부에 제 1 전극 및 절연막을 차례로 형성하고; 상기 절연막 상에 제 2 도전막을 형성하되, 상기 홈 내부에 한정되도록 하고; 상기 제 2 도전막을 덮는 감광막을 형성하되, 상기 반도체 기판의 가장자리영역의 감광막을 제거하여 상기 가장자리 영역의 상기 제 2 도전막을 노출하고; 그리고 상기 감광막 패턴을 사용하는 식각 공정으로, 상기 노출된 제 2 도전막을 제거하는 것을 포함할 수 있다. 상기 제 2 도전막을 상기 홈 내부에 한정되도록 형성하는 것은 상기 제 2 도전막을 에치백하는 공정에 의하여 수행될 수 있다. 상기 제 2 도전막이 제거되는 부분은 상기 가장자리 홈의 외측 부분을 따라 원형으로 연장하고, 그의 폭은 상기 가장자리 홈의 폭 보다 좁도록 형성될 수 있다.In another embodiment, forming the first electrode and the second electrode may include: sequentially forming a first electrode and an insulating film inside the groove; Forming a second conductive film on the insulating film, wherein the second conductive film is limited to the inside of the groove; Forming a photoresist film covering the second conductive film, and removing the photoresist film in the edge region of the semiconductor substrate to expose the second conductive film in the edge region; In addition, the etching process using the photoresist layer pattern may include removing the exposed second conductive layer. The forming of the second conductive film to be limited to the inside of the groove may be performed by a process of etching back the second conductive film. A portion from which the second conductive film is removed may extend in a circular shape along an outer portion of the edge groove, and a width thereof may be smaller than the width of the edge groove.

또 다른 실시예에서, 상기 제 2 전극 및 상기 제 2 영역을 덮도록 반사 방지막을 형성할 수 있다.In another embodiment, an anti-reflection film may be formed to cover the second electrode and the second region.

또 다른 실시예에서, 상기 반도체 기판은 단결정 실리콘일 수 있다. 상기 반도체 기판을 제공하는 것은: 상기 제 1 도전형의 반도체 기판의 전면에 상기 제 2 도전형의 비정질 실리콘막을 형성하고; 그리고 열처리 공정을 수행하여, 상기 비정질 실리콘막의 상기 제 2 도전형의 불순물 이온이 상기 반도체 기판으로 확산하도록 하는 것을 포함할 수 있다.In another embodiment, the semiconductor substrate may be single crystal silicon. Providing the semiconductor substrate comprises: forming an amorphous silicon film of the second conductivity type on an entire surface of the semiconductor substrate of the first conductivity type; And performing a heat treatment process so that the impurity ions of the second conductivity type of the amorphous silicon film may diffuse into the semiconductor substrate.

본 발명에 의하면, 제 1 도전형의 영역 상의 제 2 도전형의 영역이 N형 전극 및 P형 전극에 의하여 둘러싸이기 때문에, N형 전극 및 P형 전극 사이에서의 균일한 전류 분포를 얻을 수 있다. P형 전극 및 N형 전극이 태양광을 받아들이는 전면에 형성되므로, 전자의 이동 거리를 최소화할 수 있다. 후면 공정이 필요하지 않아, 일반적인 반도체 공정들을 사용하여 태양전지를 형성할 수 있고, 제조 비용을 감소시킬 수 있다. 한편, 상기 P형 전극 및 상기 N형 전극 모두가 상기 태양전지의 전면에 제공되기 때문에, 태양전지 모듈 구성시 태양전지들의 전극들 간의 연결이 보다 용이할 수 있다. According to the present invention, since the second conductive region on the first conductive region is surrounded by the N-type electrode and the P-type electrode, a uniform current distribution between the N-type electrode and the P-type electrode can be obtained. . Since the P-type electrode and the N-type electrode are formed on the front surface which receives sunlight, the movement distance of the electrons can be minimized. Since no backside process is required, solar cells can be formed using conventional semiconductor processes and manufacturing costs can be reduced. On the other hand, since both the P-type electrode and the N-type electrode is provided on the front of the solar cell, the connection between the electrodes of the solar cells when the solar cell module configuration can be easier.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Objects, other objects, features and advantages of the present invention will be readily understood through the following preferred embodiments associated with the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art.

본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. In the present specification, when it is mentioned that a film is on another film or substrate, it means that it may be formed directly on another film or substrate or a third film may be interposed therebetween. In addition, in the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical contents. In addition, although various terms, films, and the like are used to describe various regions, films, and the like in various embodiments of the present specification, these regions and films should not be limited by these terms. . These terms are only used to distinguish any given region or film from other regions or films. Each embodiment described and illustrated herein also includes its complementary embodiment.

도 1a 및 도 1b를 참조하여, 본 발명의 일 실시예들에 따른 태양전지가 설명된다. 상기 태양전지는 태양광을 받아들이는 전면 및 상기 전면에 마주하는 후면을 갖는 제 1 도전형의 반도체 기판(110)을 포함할 수 있다. 상기 반도체 기판(110)은 원형의 단결정질 실리콘으로 구성된, 실리콘 웨이퍼일 수 있다. 상기 반도체 기판(110)의 전면은 요철구조(미도시)를 가지도록 텍스처링될 수 있다. 상기 요철구조는 규칙적인 역 피라미드 패턴을 포함하는 다양한 형태를 가질 수 있다. 상기 요철구조는 평평한 구조에 비해 입사하는 빛의 흡수율을 향상시킬 수 있다.(도 2 참조) 1A and 1B, a solar cell according to embodiments of the present invention is described. The solar cell may include a first conductive semiconductor substrate 110 having a front surface receiving sunlight and a rear surface facing the front surface. The semiconductor substrate 110 may be a silicon wafer composed of circular monocrystalline silicon. The front surface of the semiconductor substrate 110 may be textured to have an uneven structure (not shown). The uneven structure may have various forms including a regular inverted pyramid pattern. The uneven structure may improve the absorption of incident light as compared to the flat structure (see FIG. 2).

상기 반도체 기판(110)은 제 1 도전형의 제 1 영역(111), 상기 제 1 영역 상에 제 2 도전형의 제 2 영역(113) 및 이들 사이 계면에 pn 접합(PN)을 포함할 수 있다. 상기 pn 접합은 얕은 깊이의 접합(shallow junction)일 수 있고, 그 깊이는 수Å 내지 1000Å, 예를 들면 600Å인 것이 바람직하다. 때문에, 전자의 이동 거리 가 최소화되고, 전자가 재결합에 의하여 소실되는 것이 감소할 수 있다. 상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형 일 수 있다. The semiconductor substrate 110 may include a first region 111 of a first conductivity type, a second region 113 of a second conductivity type on the first region, and a pn junction PN at an interface therebetween. have. The pn junction may be a shallow junction (shallow junction), the depth is preferably several kV to 1000 kPa, for example 600 kPa. Because of this, the travel distance of the electrons can be minimized and the loss of electrons by recombination can be reduced. The first conductivity type may be P type, and the second conductivity type may be N type.

상기 제 2 영역(113)은 상기 제 2 도전형의 불순물 이온, 예를 들면 인(P)이 상기 반도체 기판(110)의 상부(upper portion)에 고농도로 도핑된 것일 수 있다. 상기 제 2 영역(113)은 대략 10¹⁹ ~ 10²¹/㎤의 불순물 이온 농도를 가질 수 있다. 일 실시예에서, 도 2를 참조하여, 상기 태양전지는 상기 제 2 영역(113) 상의 비정질 반도체막(114)을 더 포함할 수 있다. 상기 비정질 반도체막(114)은 상기 제 2 도전형의 불순물 이온, 예를 들면 인(P)이 고농도로 도핑된 실리콘막일 수 있다. 상기 제 2 영역(113)은 상기 제 2 도전형의 비정질 반도체막(114)의 불순물 이온이 상기 반도체 기판(110)으로 확산하여 형성된 것일 수 있다. 상기 제 2 영역(113)은 상기 제 2 도전형의 비정질 반도체막(114) 보다 낮은 불순물 이온 농도를 가질 수 있다. 상기 비정질 반도체막(114)은 높이에 따라 불순물의 농도가 증가할 수 있다. 나아가, 본 발명은 제 2 도전형의 비정질 반도체막(114)과 제 1 도전형의 결정질 반도체 기판(110) 사이의 이종 접합을 사용하므로, 보다 넓은 파장대의 빛을 받아들일 수 있다. In the second region 113, the impurity ions of the second conductivity type, for example, phosphorous (P), may be doped at a high concentration on the upper portion of the semiconductor substrate 110. The second region 113 may have an impurity ion concentration of about 10 ¹⁹ to 10 ²¹ / cm 3. In an embodiment, referring to FIG. 2, the solar cell may further include an amorphous semiconductor film 114 on the second region 113. The amorphous semiconductor film 114 may be a silicon film doped with a high concentration of impurity ions of the second conductivity type, for example, phosphorus (P). The second region 113 may be formed by diffusing impurity ions of the amorphous semiconductor layer 114 of the second conductivity type to the semiconductor substrate 110. The second region 113 may have a lower impurity ion concentration than the second conductive amorphous semiconductor film 114. The concentration of impurities may increase in the amorphous semiconductor film 114 with height. Furthermore, since the present invention uses a heterojunction between the second conductive amorphous semiconductor film 114 and the first conductive crystalline semiconductor substrate 110, light of a wider wavelength range can be received.

홈(trench, 120)이 상기 반도체 기판(110)의 전면에서, 상기 제 1 영역(111)을 노출하도록 제공될 수 있다. 상기 홈(120)에 의하여 상기 제 2 영역(113)은 복수개의 단위 영역들로 나누어지고, 상기 단위 영역들 각각은 상기 홈(120)에 의하여 둘러싸일 수 있다. 상기 단위 영역들의 형상은 다양할 수 있다. 예를 들면, 도 1a에 도시된 바와 같이 중앙에서는 정사각형과 같은 정형(regular form)이지만, 가장자리에 인접하게는 정형이 아닐 수 있다. 상기 홈의 폭(W)은 대략 1 ㎛ 이하, 예를 들면 0.3㎛ 정도일 수 있다. 이에 따라 상기 홈에 형성되는 전극들의 폭이 좁게 되므로, 상기 전면으로 입사하는 태양광에 대한 쉐이딩 손실이 감소될 수 있다. 상기 홈(120)의 바닥면은 상기 제 2 영역(113)의 하부면 보다 낮을 수 있다. 상기 홈의 깊이는 상기 반도체 기판(110)의 두께 보다 작으면 충분하지만, 바람직하게는 상기 두께의 2/3 정도 이하인 것이 바람직하다. 상기 홈의 깊이는 위치에 따라 다양할 수 있다. A trench 120 may be provided on the entire surface of the semiconductor substrate 110 to expose the first region 111. The second region 113 may be divided into a plurality of unit regions by the groove 120, and each of the unit regions may be surrounded by the groove 120. The unit regions may vary in shape. For example, as shown in FIG. 1A, the center may be a regular form such as a square, but may not be adjacent to the edge. The width W of the groove may be about 1 μm or less, for example, about 0.3 μm. Accordingly, since the widths of the electrodes formed in the grooves are narrowed, the shading loss of the sunlight incident to the front surface can be reduced. The bottom surface of the groove 120 may be lower than the bottom surface of the second region 113. The depth of the groove is sufficient to be smaller than the thickness of the semiconductor substrate 110, but is preferably about 2/3 or less of the thickness. The depth of the groove may vary depending on the location.

상기 홈(120)은 일 방향으로 연장하는 제 1 홈(121)과 상기 일 방향에 교차하는 다른 방향으로 연장하는 제 2 홈(123)을 포함할 수 있다. 상기 홈은 상기 제 1 홈(121)과 상기 제 2 홈(123)에 의한 격자 모양을 가질 수 있다. 상기 홈(120)은 상기 반도체 기판(110)의 가장자리(119)의 둘레(circumference)를 따라 연장하는 가장자리 홈(125)을 더 포함할 수 있다. 상기 홈(120)은 원형의 상기 가장자리 홈(125)과, 원 내의 격자 모양의 내부 홈, 즉 상기 제 1 홈(121)과 상기 제 2 홈(123)을 포함할 수 있다. 상기 가장자리 홈(125)의 폭(Wa)은 상기 제 1 홈(121)과 상기 제 2 홈(123)의 폭(W) 보다 클 수 있다.The groove 120 may include a first groove 121 extending in one direction and a second groove 123 extending in another direction crossing the one direction. The groove may have a lattice shape by the first groove 121 and the second groove 123. The groove 120 may further include an edge groove 125 extending along a circumference of the edge 119 of the semiconductor substrate 110. The groove 120 may include a circular edge groove 125 and a lattice-shaped inner groove, that is, the first groove 121 and the second groove 123. The width Wa of the edge groove 125 may be greater than the width W of the first groove 121 and the second groove 123.

상기 제 1 도전형의 불순물층(115)이 상기 홈(120)의 바닥면에 인접한 상기 제 1 영역(111)에 제공될 수 있다. 상기 불순물층(115)은 상기 제 1 영역(111)보다 높은 불순물 이온 농도를 가질 수 있다. 상기 불순물층(115)은 전류의 수집을 향상시키는 후면 전계(back surface field: BSF) 불순물층으로서의 역할을 할 수 있다.  The first conductivity type impurity layer 115 may be provided in the first region 111 adjacent to the bottom surface of the groove 120. The impurity layer 115 may have a higher impurity ion concentration than the first region 111. The impurity layer 115 may serve as a back surface field (BSF) impurity layer to improve current collection.

반사 방지막(141)이 상기 제 2 영역(113)을 덮을 수 있다. 상기 반사 방지막(141)의 광학적 두께가 입사광의 1/4 파장이 되면 무반사 코팅이 되며 반사율을 보다 줄일 수 있다. 상기 반사 방지막(141)은 단일 막에 의한 두께 오차를 줄이기 위하여 2층 막으로 구성될 수 있다. 상기 반사 방지막(141)은 실리콘 산화막, 실리콘 질화막 또는 이들의 적층막일 수 있다. 상기 반사 방지막(141)은 태양전지의 전면을 보호할 수 있다. 상기 반사 방지막(141)은 상기 홈(120)과 정렬된 측벽을 가질 수 있다. An anti-reflection film 141 may cover the second region 113. When the optical thickness of the anti-reflection film 141 becomes 1/4 wavelength of incident light, the anti-reflective coating may be performed and the reflectance may be further reduced. The anti-reflection film 141 may be formed of a two-layer film to reduce the thickness error caused by a single film. The anti-reflection film 141 may be a silicon oxide film, a silicon nitride film, or a stacked film thereof. The anti-reflection film 141 may protect the entire surface of the solar cell. The anti-reflection film 141 may have sidewalls aligned with the groove 120.

본 발명의 실시예들에 의하면, 제 1 전극(131) 및 제 2 전극(133)은 상기 전면에 제공된다. 상기 제 1 전극(131) 및 상기 제 2 전극(133)은 상기 홈(120)에 채워져 제공될 수 있다. 상기 제 1 전극(131) 및 상기 제 2 전극(133)은 Al, Cu, Ni, W, Ti, TiN, WN, 금속 실리사이드막 또는 이들의 적층막일 수 있다. 바람직하게는, 상기 제 1 전극(131) 및 상기 제 2 전극(133)은 Ti/TiN/Al 또는 Ti/TiN/W 일 수 있다. 상기 제 1 전극(131)은, 예를 들면 P형 전극일 수 있고, 상기 제 2 전극(133)은 예를 들면 N형 전극일 수 있다. 상기 제 1 전극(131) 및 상기 제 2 전극(133)은 이들 사이의 절연막(135)에 의하여 서로 전기적으로 절연될 수 있다. 상기 절연막(135)은 일반적인 층간 절연막, 예를 들면 실리콘 산화막일 수 있다. According to embodiments of the present invention, the first electrode 131 and the second electrode 133 are provided on the front surface. The first electrode 131 and the second electrode 133 may be provided to be filled in the groove 120. The first electrode 131 and the second electrode 133 may be Al, Cu, Ni, W, Ti, TiN, WN, a metal silicide layer, or a stacked layer thereof. Preferably, the first electrode 131 and the second electrode 133 may be Ti / TiN / Al or Ti / TiN / W. The first electrode 131 may be, for example, a P-type electrode, and the second electrode 133 may be, for example, an N-type electrode. The first electrode 131 and the second electrode 133 may be electrically insulated from each other by an insulating layer 135 therebetween. The insulating layer 135 may be a general interlayer insulating layer, for example, a silicon oxide layer.

상기 제 1 전극(131)은 상기 제 1 영역(111)과 접촉하고, 상기 제 2 전극(133)은 상기 제 2 영역(113)과 접촉하도록 제공될 수 있다. 예를 들면, 상기 제 1 전극(131)은 상기 제 1 영역(111)에만 접촉할 수 있다. 상기 제 1 전극(131)은 상기 홈(120)의 바닥에 제공되어, 상기 제 1 전극(131)의 폭은 상기 홈(120)의 폭(W)과 동일할 수 있다. 상기 제 1 전극(131)과 상기 제 1 영역(111) 사이에 상기 불순물층(115)이 개재될 수 있다. 상기 제 1 전극(131)은 상기 pn 접합면(PN) 보다 낮은 상부면을 가질 수 있다. 상기 제 1 전극(131)이 상기 홈(120)에 형성되는 것에 의하여, 상기 제 1 전극(131)과 상기 제 1 영역(111)과의 접촉 면적이 증가될 수 있다. 더욱이, 상기 홈은 긴 길이를 가지므로 접촉 면적은 더욱 증가될 수 있다. 접촉 저항 및 면저항이 감소할 수 있다. 전자가 상기 제 1 전극(131)에 포획되기 용이할 수 있으므로, 에너지 효율이 증가될 수 있다. The first electrode 131 may be in contact with the first region 111, and the second electrode 133 may be provided in contact with the second region 113. For example, the first electrode 131 may contact only the first region 111. The first electrode 131 may be provided at the bottom of the groove 120, and the width of the first electrode 131 may be the same as the width W of the groove 120. The impurity layer 115 may be interposed between the first electrode 131 and the first region 111. The first electrode 131 may have an upper surface lower than the pn junction surface PN. As the first electrode 131 is formed in the groove 120, the contact area between the first electrode 131 and the first region 111 may increase. Moreover, since the groove has a long length, the contact area can be further increased. Contact resistance and sheet resistance can be reduced. Since electrons may be easily captured by the first electrode 131, energy efficiency may be increased.

상기 절연막(135)은 상기 제 1 전극(131) 상에 제공되고, 상기 제 2 영역(113)의 상부면보다 낮은 상부면을 가질 수 있다. 상기 제 1 전극(131) 및 상기 절연막(135)은 상기 홈의 가장자리보다 중앙에서 낮은 상부면을 가질 수 있다. The insulating layer 135 may be provided on the first electrode 131 and may have an upper surface lower than an upper surface of the second region 113. The first electrode 131 and the insulating layer 135 may have an upper surface lower in the center than the edge of the groove.

상기 제 2 전극(133)은 상기 절연막(135) 상에 제공되어, 상기 제 2 영역(113)의 측면에 접촉할 수 있다. 상기 제 2 전극(133)은 상기 제 2 영역(113)의 상부면 상으로 연장할 수 있다. 상기 제 2 영역(113)의 상부면 상으로 연장된 상기 제 2 전극(133)의 하부면은 상기 반사 방지막(141)의 상부면과 접촉할 수 있다. 상기 제 2 전극(133)의 폭(W2)은 상기 홈(120)의 폭(W)보다 클 수 있다. 상기 제 2 전극(133)의 단면적이 증가하므로, 저항이 감소할 수 있다. The second electrode 133 may be provided on the insulating layer 135 to be in contact with the side surface of the second region 113. The second electrode 133 may extend onto an upper surface of the second region 113. The lower surface of the second electrode 133 extending on the upper surface of the second region 113 may contact the upper surface of the anti-reflection film 141. The width W2 of the second electrode 133 may be larger than the width W of the groove 120. Since the cross-sectional area of the second electrode 133 increases, resistance may decrease.

상기 제 2 전극(133)은 상기 가장자리 홈(125)의 적어도 일 부분에서 제거되어, 상기 제 1 전극(131)의 제 1 가장자리 부분(131a)을 노출할 수 있다. 상기 제 1 가장자리 부분(131a)은 상기 가장자리를 따라 적어도 하나의 섬 형상으로 배치될 수 있다. 상기 제 1 전극(131)의 제 1 가장자리 부분(131a)은 상기 가장자리 홈(125)을 따라 배치될 수 있다. 상기 제 2 전극(133)은 상기 가장자리 홈(125)에서 적어도 하나의 랜드(133a)로 남겨질 수 있다. 상기 적어도 하나의 랜드(133a)와 상기 제 1 전극의 제 1 가장자리 부분(131a)은, 상기 제 1 전극 및 상기 제 2 전극 사이에서 발생된 전력을 외부로 출력하는 전극 패드들로 기능할 수 있다. 상기 제 1 전극 및 상기 제 2 전극의 전극 패드들의 상부면의 높이는 서로 상이할 수 있다.The second electrode 133 may be removed from at least one portion of the edge groove 125 to expose the first edge portion 131a of the first electrode 131. The first edge portion 131a may be arranged in at least one island shape along the edge. The first edge portion 131a of the first electrode 131 may be disposed along the edge groove 125. The second electrode 133 may be left as at least one land 133a in the edge groove 125. The at least one land 133a and the first edge portion 131a of the first electrode may function as electrode pads that output power generated between the first electrode and the second electrode to the outside. . Heights of upper surfaces of the electrode pads of the first electrode and the second electrode may be different from each other.

도 3a 내지 도 3c를 참조하여, 본 발명의 다른 실시예들에 따른 태양전지가 설명된다. 도 1a 및 도 1b를 참조하여 설명된 일 실시예들과 동일한 구성에 대한 설명은 생략되고, 다른 점이 설명된다. 도 3a 및 도 3b를 참조하면, 상기 반사 방지막(141)은 상기 제 2 영역(113) 뿐만 아니라 상기 제 1 전극(131) 및 상기 제 2 전극(133)을 덮을 수 있다. 상기 제 2 영역(113)의 상부면 상으로 연장된 상기 제 2 전극(133)의 하부면은 상기 제 2 영역(113)의 상부면과 접촉할 수 있다. 상기 제 2 전극(133)은 상기 제 2 영역(113)의 측면 뿐만 아니라 상부면과 접촉할 수 있다. 상기 제 2 전극(133)과 상기 제 2 영역(113) 사이의 접촉 면적이 증가하므로, 접촉 저항이 감소할 수 있다. 3A to 3C, a solar cell according to other embodiments of the present invention is described. Descriptions of the same configuration as those of the embodiments described with reference to FIGS. 1A and 1B will be omitted, and different points will be described. 3A and 3B, the anti-reflection film 141 may cover not only the second region 113 but also the first electrode 131 and the second electrode 133. The lower surface of the second electrode 133 extending on the upper surface of the second region 113 may contact the upper surface of the second region 113. The second electrode 133 may contact the upper surface as well as the side surface of the second region 113. Since the contact area between the second electrode 133 and the second region 113 increases, the contact resistance may decrease.

도 3c를 참조하면, 상기 태양전지는 상기 제 2 영역(113) 상을 연장하는 투명도전막(137)을 더 포함할 수 있다. 상기 투명도전막(137)은 상기 홈(120)과 정렬된 측벽을 갖고, 상기 제 2 영역(113)의 상부면 상으로 연장된 상기 제 2 전극(133)의 하부면과 접촉할 수 있다. 상기 투명도전막(137)은 상기 제 2 전극(133)으로부터 상기 제 2 영역(113)의 상부면 전체로 전류가 고르게 퍼지게(uniformly spreading) 하고, 전체적인 저항을 감소할 수 있다. 상기 투명도전막(137)은 인듐 주석산화막(Indium Tin Oxide: ITO) 또는 산화 아연막(ZnO)일 수 있다. 상기 인듐주석산화막과 산화 아연막은 거친 표면을 가질 수 있기 때문에, 전술한 상기 반도체 기판(110) 전면의 요철구조를 제공할 수 있다. Referring to FIG. 3C, the solar cell may further include a transparent conductive film 137 extending on the second region 113. The transparent conductive layer 137 may have a sidewall aligned with the groove 120 and may contact the lower surface of the second electrode 133 extending on the upper surface of the second region 113. The transparent conductive film 137 may uniformly spread current from the second electrode 133 to the entire upper surface of the second region 113 and reduce overall resistance. The transparent conductive layer 137 may be an indium tin oxide layer (ITO) or a zinc oxide layer (ZnO). Since the indium tin oxide film and the zinc oxide film may have a rough surface, the concave-convex structure of the entire surface of the semiconductor substrate 110 may be provided.

도 4a 및 도 4b를 참조하여, 본 발명의 또 다른 실시예들에 따른 태양전지가 설명된다. 도 1a 및 도 1b를 참조하여 설명된 일 실시예들과 동일한 구성에 대한 설명은 생략되고, 다른 점이 설명된다. 상기 제 2 전극(133) 및 상기 절연막(135)은 상기 가장자리 홈(125)의 외측 부분(outer portion), 즉 제 2 가장자리 영역(119b)에서 제거되어, 상기 제 1 전극(131)의 제 2 가장자리 부분(131b)을 노출할 수 있다. 상기 제 1 전극의 상기 제 2 가장자리 부분(131b)은, 상기 가장자리 홈(125)의 외측 부분(outer portion)을 따라 원형으로 연장하고, 상기 가장자리 홈(125)의 폭(Wa) 보다 좁은 폭(Wb)을 가질 수 있다. 상기 제 2 전극(133)은 상기 가장자리 홈(125)의 내측 부분(inner porion)에서 원 형상으로 연장하는 부분(133b)을 가질 수 있다. 상기 제 1 전극의 상기 제 2 가장자리 부분(131b)과 상기 제 2 전극의 연장하는 부분(133b)은, 상기 제 1 전극 및 상기 제 2 전극 사이에서 발생된 전력을 외부로 출력하는 전극 패드들로 기능할 수 있다. 4A and 4B, a solar cell according to still other embodiments of the present invention is described. Descriptions of the same configuration as those of the embodiments described with reference to FIGS. 1A and 1B will be omitted, and different points will be described. The second electrode 133 and the insulating layer 135 are removed from the outer portion of the edge groove 125, that is, the second edge region 119b, so that the second electrode 131 is disposed as the second electrode 131. The edge portion 131b may be exposed. The second edge portion 131b of the first electrode extends circularly along an outer portion of the edge groove 125 and has a width narrower than the width Wa of the edge groove 125. Wb). The second electrode 133 may have a portion 133b extending in a circular shape from an inner portion of the edge groove 125. The second edge portion 131b of the first electrode and the extending portion 133b of the second electrode are electrode pads that output power generated between the first electrode and the second electrode to the outside. Can function.

상기 제 2 전극(133)은 상기 홈의 폭(W)과 동일한 폭을 갖고, 상기 홈 내부에 한정되도록 형성될 수 있다. 상기 제 2 전극(133)은 상기 반사 방지막(141)의 상부면과 동일한 높이를 가질 수 있다. The second electrode 133 may have a width equal to the width W of the groove and may be formed to be limited to the inside of the groove. The second electrode 133 may have the same height as the upper surface of the anti-reflection film 141.

본 발명의 또 다른 실시예들에 따른 태양전지가 설명된다. 상기 제 1 전극(131) 및 상기 제 2 전극(133)의 구조는 전술한 실시예들에 한정되지 않을 수 있 다. 예를 들면, 상기 제 1 전극(131) 및 상기 제 2 전극(133)은 상기 홈(120)에 절연막을 개재하여 적층되지 않고, 상기 홈과 이에 인접하는 다른 홈에서 서로 이격되어 제공될 수 있다. 상기 홈과 이에 인접하는 다른 홈의 바닥면의 깊이는 서로 다를 수 있다.A solar cell according to still other embodiments of the present invention is described. The structures of the first electrode 131 and the second electrode 133 may not be limited to the above-described embodiments. For example, the first electrode 131 and the second electrode 133 may be provided to be spaced apart from each other in the groove and another groove adjacent thereto without being laminated through the insulating layer in the groove 120. . The depth of the bottom surface of the groove and the other groove adjacent thereto may be different.

도 5를 참조하여, 본 발명의 태양전지를 사용하는 태양광 발전 시스템이 설명된다. 본 발명에 따른 태양전지(100) 하나는 일반적으로 약 0.5V의 전압을 출력하므로, 복수개의 태양전지를 직렬 및/또는 병렬로 연결하여 사용범위에 맞는 전압을 얻을 수 있도록 태양전지 모듈(200)을 구성한다. 프레임에 복수개의 태양전지 모듈을 설치하여, 태양전지 어레이(300)를 구성할 수 있다. 상기 태양전지 어레이(300)는 프레임(미도시)에 고정되어, 태양광을 잘 쪼이도록 남쪽을 향해서 일정한 각도를 갖도록 설치될 수 있다.Referring to FIG. 5, a solar power generation system using the solar cell of the present invention is described. Since the solar cell 100 according to the present invention generally outputs a voltage of about 0.5 V, the solar cell module 200 may be connected to a plurality of solar cells in series and / or in parallel to obtain a voltage suitable for a use range. Configure The solar cell array 300 may be configured by installing a plurality of solar cell modules in a frame. The solar cell array 300 is fixed to a frame (not shown), it may be installed to have a constant angle toward the south to shine the sunlight well.

상기 태양광 발전 시스템은 상기 태양전지 어레이(300) 및 상기 태양전지 어레이(300)로부터 전력을 공급받아 외부로 송출하는 전력 제어장치(400)를 포함할 수 있다. 상기 전력 제어장치(400)는 출력장치(410), 축전장치(420), 충방전 제어장치(430), 시스템 제어장치(440)를 포함할 수 있다. 상기 출력장치(410)는 전력 변환장치(412)와 계통연계장치(grid connect system, 414)를 포함할 수 있다. 상기 전력 변환장치(Power Conditioning System: PCS, 412)는 상기 태양전지 어레이(300)로부터의 직류 전력을 교류 전력을 변환하는 인버터일 수 있다. 상기 계통연계장치(414)는 다른 전력 계통(500)과의 접속을 매개할 수 있다. 태양광은 밤에는 존재하지 않고 흐린 날에는 적게 비추기 때문에, 발전 전력이 감소할 수 있다. 상기 축전장치(420)는 발전 전력이 일기에 따라 변화되지 않도록 전기를 저장할 수 있다. 상기 충방전 제어장치(430)는 상기 태양전지 어레이(300)로부터의 전력을 상기 축전장치(420)에 저장하거나, 상기 축전장치(420)에 저장된 전기를 상기 출력장치(410)로 출력할 수 있다. 상기 시스템 제어장치(440)는 상기 출력장치(410), 상기 축전장치(420) 및 상기 충방전 제어장치(430)를 제어할 수 있다.The photovoltaic power generation system may include a power control device 400 that receives power from the solar cell array 300 and the solar cell array 300 and transmits the power to the outside. The power control device 400 may include an output device 410, a power storage device 420, a charge and discharge control device 430, a system control device 440. The output device 410 may include a power converter 412 and a grid connect system 414. The power conditioning system (PCS) 412 may be an inverter that converts DC power from the solar cell array 300 to AC power. The grid linkage device 414 may mediate a connection with another power system 500. Since sunlight does not exist at night and shines less on cloudy days, the power generated may be reduced. The electrical storage device 420 may store electricity so that the generated power does not change with the weather. The charge / discharge control device 430 may store power from the solar cell array 300 in the power storage device 420, or output electricity stored in the power storage device 420 to the output device 410. have. The system controller 440 may control the output device 410, the power storage device 420, and the charge / discharge control device 430.

본 발명의 일 실시예들에 따른 태양전지 형성방법이 설명된다. A solar cell forming method according to one embodiment of the present invention is described.

도 6a 및 도 6b를 참조하면, 제 1 도전형의 반도체 기판(110)이 제공된다. 상기 반도체 기판(110)은 태양광을 받아들이는 전면 및 상기 전면에 마주하는 후면을 가질 수 있다. 상기 반도체 기판(110)은 원형의 단결정질 실리콘으로 구성된, 실리콘 웨이퍼일 수 있다. 상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형 일 수 있다. 6A and 6B, a semiconductor substrate 110 of a first conductivity type is provided. The semiconductor substrate 110 may have a front surface for receiving sunlight and a rear surface facing the front surface. The semiconductor substrate 110 may be a silicon wafer composed of circular monocrystalline silicon. The first conductivity type may be P type, and the second conductivity type may be N type.

상기 반도체 기판(110)의 전면이 요철구조(미도시)를 가지도록 텍스처링될 수 있다. 상기 요철구조는 역 피라미드 패턴을 포함하는 다양한 형태를 가질 수 있다. 상기 요철구조는 플라즈마 식각 방법, 기계적인 스크라이빙 방법, 포토리소그래피 방법, 및 화학적 식각 방법 등을 포함하는 공정에 의하여 형성될 수 있다. 예를 들면, 상기 반도체 기판(110)의 전면에 사진 식각 공정으로 역 피라미드 패턴의 요철구조가 형성될 수 있다. 상기 반도체 기판(110)의 전면에 희생층으로 사용될 산화막(미도시)을 형성한 후, 산화막의 상부에 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 하여 산화막을 패터닝하고 감광막 패턴을 제거한 후, 패터닝된 산화막을 마스크로 하여 상기 반도체 기판의 전면을 텍스처링한다. The front surface of the semiconductor substrate 110 may be textured to have an uneven structure (not shown). The uneven structure may have various forms including an inverse pyramid pattern. The uneven structure may be formed by a process including a plasma etching method, a mechanical scribing method, a photolithography method, and a chemical etching method. For example, an uneven structure of an inverted pyramid pattern may be formed on the entire surface of the semiconductor substrate 110 by a photolithography process. After forming an oxide film (not shown) to be used as a sacrificial layer on the entire surface of the semiconductor substrate 110, a photoresist pattern (not shown) is formed on the oxide film. After patterning the oxide film using the photoresist pattern as a mask and removing the photoresist pattern, the entire surface of the semiconductor substrate is textured using the patterned oxide film as a mask.

상기 반도체 기판(110)의 상부(upper portion)에 제 2 도전형의 불순물 이온을 갖는 제 2 영역(113)이 형성될 수 있다. 일 실시예에서, 상기 제 2 영역(113)은 상기 제 2 도전형의 불순물 이온, 예를 들면 인(P)이 상기 반도체 기판(110)의 상부(upper portion)에 고농도로 도핑되고 열처리됨에 의하여 형성될 수 있다. 이와 함께, 상기 반도체 기판(110)의 하부(lower portion)는 상기 제 1 도전형의 불순물 이온을 갖는 제 1 영역(111)으로 정의될 수 있다. 상기 제 1 도전형의 제 1 영역(111)과 상기 제 2 도전형의 제 2 영역(113) 사이의 계면에 pn 접합(PN)이 형성될 수 있다.A second region 113 having impurity ions of a second conductivity type may be formed in an upper portion of the semiconductor substrate 110. In an embodiment, the second region 113 may be formed by doping and heat-treating impurity ions of the second conductivity type, for example, phosphorus (P) at a high concentration on an upper portion of the semiconductor substrate 110. Can be formed. In addition, a lower portion of the semiconductor substrate 110 may be defined as a first region 111 having impurity ions of the first conductivity type. A pn junction PN may be formed at an interface between the first region 111 of the first conductivity type and the second region 113 of the second conductivity type.

다른 실시예에서, 도 2를 다시 참조하여, 상기 제 2 영역(113)은 상기 반도체 기판(110) 상에 비정질 반도체막(114)을 증착함에 의하여 형성될 수 있다. 즉, 상기 반도체 기판(110) 상에 제 2 도전형의 불순물 이온이 고농도로 도핑된 비정질 반도체막(114)이 형성된다. 도핑된 농도는 대략 10¹⁹ ~ 10²¹/㎤일 수 있다. 상기 비정질 반도체막(114)의 두께는 수Å 내지 1000Å, 예를 들면 600Å인 것이 바람직하다. 예를 들면, 초기에 얇은 두께의 언도핑된 비정질 반도체층이 형성되고, 연속하여 도핑된 비정질 반도체층이 형성될 수 있다. 상기 언도핑된 비정질 반도체층은, 예를 들면 실란(SiH4) 및 수소 가스를 이용한 PECVD 또는 LPCVD 방법에 의하여 형성될 수 있다. 상기 도핑된 비정질 반도체층은, 예를 들면 실란(SiH4), 포스핀(PH4) 및 수소 가스를 이용한 PECVD 또는 LPCVD 방법에 의하여 형성될 수 있다. 이후, 열처리 공정을 수행하여, 상기 도핑된 비정질 반도체막(114)의 제 2 도전형 의 불순물 이온, 예를 들면 인(P)이 상기 언도핑된 비정질 반도체막 및 그 하부의 상기 제 1 도전형의 반도체 기판(110)의 상부(upper portion)로 확산될 수 있다. 상기 반도체 기판(110)의 상부로 확산한 상기 제 2 도전형의 불순물 이온이 상기 제 2 도전형의 제 2 영역(113)을 형성할 수 있다. 상기 제 2 영역(113)은 상기 제 2 도전형의 비정질 반도체막(114) 보다 낮은 불순물 이온 농도를 가질 수 있다. pn 접합 상에, 상기 제 2 영역(113) 및 상기 비정질 반도체막(114)을 포함하는 제 2 도전형 영역이 형성될 수 있다. 상기 반도체 기판(110)의 하부(lower portion)는 상기 제 1 도전형의 불순물 이온을 갖는 제 1 영역(111)으로 정의될 수 있다.In another embodiment, referring back to FIG. 2, the second region 113 may be formed by depositing an amorphous semiconductor film 114 on the semiconductor substrate 110. That is, an amorphous semiconductor film 114 doped with a high concentration of impurity ions of a second conductivity type is formed on the semiconductor substrate 110. The doping concentration may be approximately 10 ¹⁹ ~ 10 ²¹ / ㎤. It is preferable that the thickness of the amorphous semiconductor film 114 is several kPa to 1000 kPa, for example, 600 kPa. For example, a thin, undoped amorphous semiconductor layer can be initially formed, and a successively doped amorphous semiconductor layer can be formed. The undoped amorphous semiconductor layer may be formed by, for example, PECVD or LPCVD using silane (SiH 4) and hydrogen gas. The doped amorphous semiconductor layer may be formed by, for example, PECVD or LPCVD using silane (SiH 4), phosphine (PH 4) and hydrogen gas. Subsequently, a heat treatment process is performed to perform the impurity ions of the second conductivity type of the doped amorphous semiconductor film 114, for example, the undoped amorphous semiconductor film and the first conductivity type below May be diffused to an upper portion of the semiconductor substrate 110. The second conductivity type impurity ions diffused onto the semiconductor substrate 110 may form the second region 113 of the second conductivity type. The second region 113 may have a lower impurity ion concentration than the second conductive amorphous semiconductor film 114. On the pn junction, a second conductivity type region including the second region 113 and the amorphous semiconductor film 114 may be formed. A lower portion of the semiconductor substrate 110 may be defined as a first region 111 having impurity ions of the first conductivity type.

도 7a 및 도 7b를 참조하면, 상기 제 2 영역(113) 상에 반사 방지막(141)이 형성될 수 있다. 상기 반사 방지막(141)은 실리콘 산화막, 실리콘 질화막 또는 이들의 적층막일 수 있다. 상기 반사 방지막(141)은 PECVD 공정에 의하여 형성될 수 있다. 상기 반사 방지막(141)은 이에 한정되지 않고, 일반적인 반사 방지 코팅막(ARC)도 적용 가능할 것이다.7A and 7B, an anti-reflection film 141 may be formed on the second region 113. The anti-reflection film 141 may be a silicon oxide film, a silicon nitride film, or a stacked film thereof. The anti-reflection film 141 may be formed by a PECVD process. The anti-reflection film 141 is not limited thereto, and a general anti-reflection coating layer ARC may also be applied.

도 8a 및 도 8b를 참조하면, 상기 반사 방지막(141)을 덮는 감광막(142)이 형성될 수 있다. 상기 반도체 기판 가장자리(119)의 상기 감광막(142)은 제거될 수 있다. 상기 감광막(142)의 제거는 습식 식각 용액에 의하여 수행될 수 있다. 상기 감광막(142)은 노광되어, 상기 반사 방지막(141)의 적어도 일부를 노출하는 제 1 감광막 패턴(143)을 형성할 수 있다. 상기 제 1 감광막 패턴(143)은 일 방향으로 연장하는 제 1 부분(143a)과 상기 일 방향에 교차하는 다른 방향으로 연장하는 제 2 부분(143b)에서, 상기 반사 방지막(141)을 노출할 수 있다. 8A and 8B, a photosensitive film 142 may be formed to cover the anti-reflection film 141. The photosensitive layer 142 of the edge 119 of the semiconductor substrate may be removed. Removal of the photoresist layer 142 may be performed by a wet etching solution. The photoresist layer 142 may be exposed to form a first photoresist layer pattern 143 exposing at least a portion of the anti-reflection layer 141. The first photoresist pattern 143 may expose the anti-reflection film 141 at a first portion 143a extending in one direction and a second portion 143b extending in another direction crossing the one direction. have.

도 9a 및 도 9b를 참조하면, 상기 제 1 감광막 패턴(143)을 사용하는 건식 식각 공정에 의하여, 상기 식각 방지막(141) 및 상기 반도체 기판(110)이 식각되어, 상기 제 2 영역(113)을 관통하고 상기 제 1 영역(111)을 노출하는 홈(120)이 형성될 수 있다. 상기 홈의 폭(W)은 1㎛ 이하, 예를 들면 0.3㎛일 수 있다. 상기 홈(120)의 바닥면은 상기 제 2 영역(113)의 하부면 보다 낮을 수 있다. 상기 홈의 깊이는 상기 반도체 기판(110)의 두께 보다 작으면 충분하지만, 바람직하게는 상기 두께의 2/3 정도 이하인 것이 바람직하다. 9A and 9B, by the dry etching process using the first photoresist pattern 143, the etch stop layer 141 and the semiconductor substrate 110 are etched to form the second region 113. Grooves 120 may be formed to penetrate the first surface 111 and expose the first region 111. The width W of the groove may be 1 μm or less, for example, 0.3 μm. The bottom surface of the groove 120 may be lower than the bottom surface of the second region 113. The depth of the groove is sufficient to be smaller than the thickness of the semiconductor substrate 110, but is preferably about 2/3 or less of the thickness.

상기 홈(120)은 일 방향으로 연장하는 제 1 홈(121)과 상기 일 방향에 교차하는 다른 방향으로 연장하는 제 2 홈(123)을 포함할 수 있다. 상기 홈(120)은 상기 반도체 기판의 가장자리(119)의 둘레(circumference)를 따라 연장하는 가장자리 홈(125)을 더 포함할 수 있다. 상기 제 1 홈(121)과 상기 제 2 홈(123)에 의하여 상기 제 2 영역(113)은 복수개의 단위 영역들로 나누어지고, 상기 단위 영역들 각각은 상기 홈(120)에 의하여 둘러싸일 수 있다. The groove 120 may include a first groove 121 extending in one direction and a second groove 123 extending in another direction crossing the one direction. The groove 120 may further include an edge groove 125 extending along a circumference of the edge 119 of the semiconductor substrate. The second region 113 may be divided into a plurality of unit regions by the first groove 121 and the second groove 123, and each of the unit regions may be surrounded by the groove 120. have.

도 10a 및 도 10b를 참조하면,상기 제 1 도전형의 불순물층(115)이 상기 홈(120)의 바닥면에 인접한 상기 제 1 영역(111)에 형성될 수 있다. 상기 불순물층(115)은 상기 반사 방지막(141) 및/또는 상기 제 1 감광막 패턴(143)을 마스크로 하여, 상기 홈(120)의 바닥에 상기 제 1 도전형의 불순물 이온을 주입하는 공정에 의하여 형성될 수 있다. 상기 불순물층(115)은 상기 제 1 영역(111)보다 높은 불순물 이온 농도를 갖도록 형성될 수 있다. 상기 제 1 감광막 패턴(143)이 제거된다.10A and 10B, an impurity layer 115 of the first conductivity type may be formed in the first region 111 adjacent to the bottom surface of the groove 120. The impurity layer 115 may be formed by implanting impurity ions of the first conductivity type into the bottom of the groove 120 using the anti-reflection film 141 and / or the first photoresist pattern 143 as a mask. Can be formed. The impurity layer 115 may be formed to have a higher impurity ion concentration than the first region 111. The first photoresist pattern 143 is removed.

제 1 도전막(미도시)이 상기 반도체 기판(110)의 전면에 제공되어, 상기 홈(120)의 적어도 일부를 채울 수 있다. 상기 제 1 도전막(미도시)은 Al, Cu, Ni, W, Ti, TiN, WN, 금속 실리사이드막 또는 이들의 적층막일 수 있다. 바람직하게는, 상기 제 1 도전막(미도시)은 Ti/TiN/Al 또는 Ti/TiN/W 일 수 있다. 상기 제 1 도전막(미도시)은 상기 홈(120) 내에만 잔존하도록 패터닝되어 제 1 전극(131)을 형성할 수 있다. 상기 패터닝은 추가적인 포토 공정이 없는 이방성 식각 공정, 예를 들면 에치백 공정에 의하여 수행될 수 있다. 상기 반사 방지막(141)이 식각 정지막으로 기능할 수 있다. 상기 제 2 영역(113)의 측면 상의 상기 제 1 도전막이 제거될 수 있다. 제 1 전극(131)은 상기 불순물층(115)을 덮도록 상기 홈(120)의 바닥에 형성될 수 있다. 상기 제 1 전극(131)은 상기 제 2 영역(113)의 하부면보다 낮은 상부면을 가질 수 있다.  A first conductive layer (not shown) may be provided on the entire surface of the semiconductor substrate 110 to fill at least a portion of the groove 120. The first conductive film (not shown) may be Al, Cu, Ni, W, Ti, TiN, WN, a metal silicide film, or a laminated film thereof. Preferably, the first conductive layer (not shown) may be Ti / TiN / Al or Ti / TiN / W. The first conductive layer (not shown) may be patterned to remain only in the groove 120 to form the first electrode 131. The patterning may be performed by an anisotropic etching process, for example, an etch back process, without an additional photo process. The anti-reflection film 141 may function as an etch stop film. The first conductive layer on the side of the second region 113 may be removed. The first electrode 131 may be formed at the bottom of the groove 120 to cover the impurity layer 115. The first electrode 131 may have an upper surface lower than the lower surface of the second region 113.

상기 제 1 전극(131)을 덮는 절연막(135)이 형성될 수 있다. 상기 절연막(135)은 층간 절연막, 예를 들면 실리콘 산화막일 수 있다. 상기 절연막(135)은 상기 반사 방지막(141)과 식각 선택비를 갖는 막일 수 있다. 상기 절연막(135)은 추가적인 포토 공정이 없는 이방성 식각 공정, 예를 들면 에치백 공정에 의하여 상기 홈(120) 내에만 잔존하도록 패터닝될 수 있다. 상기 반사 방지막(141)이 식각 정지막으로 기능할 수 있다. 상기 제 2 영역(113)의 측면 상의 상기 절연막이 제거될 수 있다. 상기 절연막(135)은 상기 제 2 영역(113)의 상부면 보다 낮은 상부면을 가질 수 있다. An insulating layer 135 may be formed to cover the first electrode 131. The insulating layer 135 may be an interlayer insulating layer, for example, a silicon oxide layer. The insulating layer 135 may be a film having an etching selectivity with respect to the anti-reflection film 141. The insulating layer 135 may be patterned to remain in the groove 120 only by an anisotropic etching process, for example, an etch back process, without an additional photo process. The anti-reflection film 141 may function as an etch stop film. The insulating layer on the side surface of the second region 113 may be removed. The insulating layer 135 may have a lower upper surface than the upper surface of the second region 113.

도 11a 및 도 11b를 참조하여, 상기 절연막(135) 상에 상기 홈(120)을 채우는 제 2 도전막(132)이 형성될 수 있다. 상기 제 2 도전막(132)은 Al, Cu, Ni, W, Ti, TiN, WN, 금속 실리사이드막 또는 이들의 적층막일 수 있다. 바람직하게는, 상기 제 2 도전막(132)은 Ti/TiN/Al 또는 Ti/TiN/W 일 수 있다. 상기 제 2 도전막(132)을 덮는 감광막(미도시)이 형성될 수 있다. 상기 감광막(미도시)은 노광되어, 상기 제 2 도전막(132)의 적어도 일부를 노출하는 제 2 감광막 패턴(144)을 형성할 수 있다. 상기 제 2 감광막 패턴(144)은 상기 제 1 홈(121), 상기 제 2 홈(123) 및 이들에 인접한 부분의 상기 제 2 도전막(132)을 덮을 수 있다. 상기 제 2 감광막 패턴(144)은 상기 가장자리 영역(119)에서 제거될 수 있다. 상기 제 2 감광막 패턴(144)의 제거는 습식 식각 용액에 의하여 수행될 수 있다. 11A and 11B, a second conductive layer 132 may be formed on the insulating layer 135 to fill the groove 120. The second conductive layer 132 may be Al, Cu, Ni, W, Ti, TiN, WN, a metal silicide layer, or a stacked layer thereof. Preferably, the second conductive layer 132 may be Ti / TiN / Al or Ti / TiN / W. A photoresist layer (not shown) covering the second conductive layer 132 may be formed. The photoresist layer (not shown) may be exposed to form a second photoresist layer pattern 144 exposing at least a portion of the second conductive layer 132. The second photoresist layer pattern 144 may cover the first groove 121, the second groove 123, and the second conductive layer 132 adjacent to the second groove 123. The second photoresist pattern 144 may be removed from the edge region 119. Removal of the second photoresist pattern 144 may be performed by a wet etching solution.

상기 제 2 감광막 패턴(144)을 사용하는 건식 식각 공정에 의하여, 상기 제 2 도전막(132)이 식각되어, 제 2 전극(133)을 형성할 수 있다. 상기 반사 방지막(141)이 식각 정지막으로 기능할 수 있다. 상기 제 2 전극(133)은 상기 제 1 홈(121)과 상기 제 2 홈(123)에 대응되도록 형성될 수 있다. 상기 건식 식각 공정 동안에, 상기 가장자리 영역(119)의 적어도 일부분이 하드 마스크(146)에 의하여 덮여질 수 있다. 상기 하드 마스크(146)는 상기 가장자리 영역(119)을 따라 적어도 하나의 섬 형상으로 배치될 수 있다. 상기 가장자리 영역(119)에서, 상기 하드 마스크(146)에 의하여 가려진 상기 제 2 전극은 적어도 하나의 랜드(133a)로 남겨질 수 있다.(도 1a 및 도 1b 참조)By the dry etching process using the second photoresist layer pattern 144, the second conductive layer 132 may be etched to form the second electrode 133. The anti-reflection film 141 may function as an etch stop film. The second electrode 133 may be formed to correspond to the first groove 121 and the second groove 123. During the dry etching process, at least a portion of the edge region 119 may be covered by the hard mask 146. The hard mask 146 may be disposed in at least one island shape along the edge area 119. In the edge region 119, the second electrode covered by the hard mask 146 may be left as at least one land 133a (see FIGS. 1A and 1B).

상기 제 2 감광막 패턴(144) 및 상기 하드 마스크(146)에 의하여, 상기 가장자리 영역(119)의 상기 절연막(135)의 일부가 노출될 수 있다. 상기 절연막(135)의 일부는 상기 건식 식각 공정에서 제거되지 않고 남겨질 수 있다. 상기 절연막(135) 의 일부는 추가적인 후속 공정에 의하여 제거될 수 있다. 도 12a 및 도 12b를 참조하여, 상기 제 2 감광막 패턴(144) 및 상기 하드 마스크(146)은 제거되고, 다른 감광막(미도시)이 형성될 수 있다. 제 1 가장자리 영역(119a)의 상기 감광막(미도시)은 제거되어, 제 3 감광막 패턴(145)이 형성될 수 있다. 상기 감광막(미도시)의 제거는 습식 식각 용액에 의하여 수행될 수 있다. 상기 제 1 가장자리 영역(119a)은 상기 가장자리 홈(125)과 동일한 위치에 제공되고, 동일한 폭(Wa)을 가질 수 있다. 상기 제 3 감광막 패턴(145)을 마스크로 사용하는 건식 식각 공정이 수행되어, 상기 제 1 가장자리 영역(119a)의 상기 절연막(135)이 제거될 수 있다. 상기 건식 식각 공정 동안에, 상기 제 1 가장자리 영역(119a)의 적어도 일부분이, 도 11a와 같이 상기 하드 마스크(146)에 의하여 덮여질 수 있다. A portion of the insulating layer 135 of the edge region 119 may be exposed by the second photoresist pattern 144 and the hard mask 146. A portion of the insulating layer 135 may be left without being removed in the dry etching process. Part of the insulating film 135 may be removed by an additional subsequent process. 12A and 12B, the second photoresist layer pattern 144 and the hard mask 146 may be removed, and another photoresist layer (not shown) may be formed. The photoresist layer (not shown) of the first edge region 119a may be removed to form a third photoresist layer pattern 145. Removal of the photoresist layer may be performed by a wet etching solution. The first edge region 119a may be provided at the same position as the edge groove 125 and may have the same width Wa. A dry etching process using the third photoresist pattern 145 as a mask may be performed to remove the insulating layer 135 of the first edge region 119a. During the dry etching process, at least a portion of the first edge region 119a may be covered by the hard mask 146 as shown in FIG. 11A.

상기 제 1 가장자리 영역(119a)에서, 상기 제 2 전극은 적어도 하나의 랜드(133a)로 남겨질 수 있고, 랜드들 사이에서 상기 제 1 전극의 적어도 하나의 제 1 가장자리 부분(131a)이 노출될 수 있다.(도 1a 및 도 1b 참조)In the first edge region 119a, the second electrode may be left as at least one land 133a, and at least one first edge portion 131a of the first electrode may be exposed between the lands. (See FIGS. 1A and 1B).

본 발명의 다른 실시예들에 따른 태양전지 형성방법이 설명된다. 도 6a 내지 도 12a 및 도 6b 내지 도 12b를 참조하여 설명된 실시예들과 동일한 구성에 대한 설명은 생략되고, 다른 점이 설명된다. 도 13a 및 도 13b를 참조하면, 도 7a 및 도 7b를 참조하여 설명된 반사 방지막이 형성되지 않는다. 상기 제 2 영역(113) 상을 연장하는 투명도전막(137)이 형성될 수 있다. 상기 투명도전막(137)은 인듐 주석 산화막(ITO) 또는 산화 아연막일 수 있다. 상기 투명도전막(137)은 필수적이 아니라 선택적일 수 있다.A solar cell forming method according to other embodiments of the present invention is described. The description of the same configuration as the embodiments described with reference to FIGS. 6A to 12A and 6B to 12B will be omitted, and different points will be described. 13A and 13B, the antireflection film described with reference to FIGS. 7A and 7B is not formed. A transparent conductive film 137 may be formed to extend on the second region 113. The transparent conductive film 137 may be an indium tin oxide film (ITO) or a zinc oxide film. The transparent conductive film 137 may be optional instead of essential.

도 14a 및 도 14b를 참조하면, 도 8a 내지 도 12a 및 도 8b 내지 도 12b를 참조하여 설명된 것과 동일하게 홈(120), 불순물층(115), 제 1 전극(131), 제 2 전극(133) 및 절연막(135)이 형성될 수 있다. 상기 투명도전막(137)은 상기 홈(120)과 정렬된 측벽을 가질 수 있다. 상기 투명도전막(137)은 상기 제 2 영역(113)의 상부면 상으로 연장하는 상기 제 2 전극(133)의 하부면과 접촉할 수 있다. 반사 방지막(141)이 상기 제 1 전극(131) 및 상기 제 2 전극(133)을 덮도록 형성될 수 있다. 상기 반사 방지막(141)은 반도체 공정, 예를 들면 PECVD에 의한 실리콘 질화막일 수 있다. 상기 반사 방지막(141)은 이에 한정되지 않고, 일반적인 반사 방지 코팅막(ARC)도 적용 가능할 것이다. Referring to FIGS. 14A and 14B, the groove 120, the impurity layer 115, the first electrode 131, and the second electrode may be the same as described with reference to FIGS. 8A to 12A and 8B to 12B. 133 and an insulating layer 135 may be formed. The transparent conductive layer 137 may have sidewalls aligned with the groove 120. The transparent conductive layer 137 may contact the lower surface of the second electrode 133 extending on the upper surface of the second region 113. An anti-reflection film 141 may be formed to cover the first electrode 131 and the second electrode 133. The anti-reflection film 141 may be a silicon nitride film by a semiconductor process, for example, PECVD. The anti-reflection film 141 is not limited thereto, and a general anti-reflection coating layer ARC may also be applied.

도 15a 및 도 15b를 참조하면, 제 1 가장자리 영역(119a)에서 상기 반사 방지막(141)의 일부을 노출하는 마스크 패턴이 형성될 수 있다. 상기 제 1 가장자리 영역(119a)은 상기 가장자리 홈(125)과 동일한 위치에 제공되고, 동일한 폭을 가질 수 있다. 예를 들면, 상기 반사 방지막(141)을 덮는 감광막(미도시)이 형성될 수 있다. 상기 제 1 가장자리 영역(119a)의 상기 감광막(미도시)은 제거되어 제 4 감광막 패턴(147)을 형성할 수 있다. 상기 감광막의 제거는 습식 식각 용액에 의하여 수행될 수 있다. 상기 제 4 감광막 패턴(147)을 사용하는 식각 공정에 의하여, 상기 제 1 가장자리 영역(119a)에서 상기 반사 방지막(141)의 일부가 제거될 수 있다. 상기 제 1 가장자리 영역(119a)에서, 상기 제 1 전극의 일부 및 상기 제 2 전극의 일부, 즉 상기 제 1 전극의 적어도 하나의 제 1 가장자리 부분(131a)과 상기 제 2 전극의 적어도 하나의 랜드(133a)가 노출될 수 있다.15A and 15B, a mask pattern exposing a part of the anti-reflection film 141 may be formed in the first edge region 119a. The first edge region 119a is provided at the same position as the edge groove 125 and may have the same width. For example, a photoresist film (not shown) covering the anti-reflection film 141 may be formed. The photoresist layer (not shown) of the first edge region 119a may be removed to form a fourth photoresist layer pattern 147. Removal of the photoresist may be performed by a wet etching solution. A portion of the anti-reflection film 141 may be removed from the first edge region 119a by an etching process using the fourth photoresist pattern 147. In the first edge region 119a, a portion of the first electrode and a portion of the second electrode, that is, at least one first edge portion 131a of the first electrode and at least one land of the second electrode 133a may be exposed.

본 발명의 또 다른 실시예들에 따른 태양전지 형성방법이 설명된다. 도 6a 내지 도 12a 및 도 6b 내지 도 12b를 참조하여 설명된 실시예들과 동일한 구성에 대한 설명은 생략되고, 다른 점이 설명된다. 도 16a 및 도 16b를 참조하면, 도 10a 및 도 10b를 참조하여 설명된 결과물의 상기 절연막(135) 상에 상기 홈(120)을 채우는 제 2 도전막(미도시)이 형성될 수 있다. 상기 제 2 도전막(미도시)은 Al, Cu, Ni, W, Ti, TiN, WN, 금속 실리사이드막 또는 이들의 적층막일 수 있다. 바람직하게는, 상기 제 2 도전막(미도시)은 Ti/TiN/Al 또는 Ti/TiN/W 일 수 있다. A solar cell forming method according to still another embodiment of the present invention is described. The description of the same configuration as the embodiments described with reference to FIGS. 6A to 12A and 6B to 12B will be omitted, and different points will be described. 16A and 16B, a second conductive layer (not shown) filling the groove 120 may be formed on the insulating layer 135 of the resultant described with reference to FIGS. 10A and 10B. The second conductive film (not shown) may be Al, Cu, Ni, W, Ti, TiN, WN, a metal silicide film, or a laminated film thereof. Preferably, the second conductive layer (not shown) may be Ti / TiN / Al or Ti / TiN / W.

상기 제 2 도전막(미도시)은 상기 홈(120)에만 남겨지고 상기 제 2 영역(113) 상에서는 완전히 제거되도록 패터닝되어, 제 2 전극(133)을 형성할 수 있다. 상기 패터닝은 추가적인 포토 공정이 없는 이방성 식각 공정, 예를 들면 에치백 공정에 의하여 수행될 수 있다. 상기 반사 방지막(141)이 식각 정지막으로 기능할 수 있다.The second conductive layer (not shown) may be patterned to be left only in the groove 120 and completely removed on the second region 113 to form a second electrode 133. The patterning may be performed by an anisotropic etching process, for example, an etch back process, without an additional photo process. The anti-reflection film 141 may function as an etch stop film.

도 17a 및 도 17b를 참조하면, 상기 제 2 전극(133)을 덮는 감광막(미도시)이 형성될 수 있다. 제 2 가장자리 영역(119b)의 상기 감광막은 제거될 수 있다. 상기 감광막의 제거는 습식 식각 용액에 의하여 수행될 수 있다. 상기 제 2 가장자리 영역(119b)의 폭은 상기 가장자리 홈(125)의 폭 보다 좁을 수 있다. 추가적인 포토 공정없이 제 5 감광막 패턴(149)이 형성된다. 도 4a 및 도 4b를 재차 참조하면, 상기 제 5 감광막 패턴(149)을 사용하는 식각 공정이 수행될 수 있다. 상기 제 2 전극(133) 및 상기 절연막(135)은 상기 가장자리 홈(125)의 외측 부분(outer portion), 즉 상기 제 2 가장자리 영역(119b)에서 제거되어, 상기 제 1 전극(131) 을 노출할 수 있다. 상기 제 1 전극(131)이 노출되는 제 2 가장자리 부분(131b)은, 상기 제 2 가장자리 영역(119b)에 대응할 수 있다. 상기 제 1 전극의 상기 제 2 가장자리 부분(131b)은, 상기 가장자리 홈(125)의 외측 부분(outer portion)을 따라 원형으로 연장하고, 상기 가장자리 홈(125)의 폭 보다 좁은 폭을 가질 수 있다. 상기 제 2 전극(133)은 상기 가장자리 홈(125)의 내측 부분(inner portion)에서 원 형상으로 연장하는 부분(133b)을 가질 수 있다. 17A and 17B, a photosensitive film (not shown) covering the second electrode 133 may be formed. The photoresist of the second edge region 119b may be removed. Removal of the photoresist may be performed by a wet etching solution. The width of the second edge region 119b may be smaller than the width of the edge groove 125. The fifth photoresist pattern 149 is formed without an additional photo process. Referring again to FIGS. 4A and 4B, an etching process using the fifth photoresist pattern 149 may be performed. The second electrode 133 and the insulating layer 135 are removed from an outer portion of the edge groove 125, that is, the second edge region 119b to expose the first electrode 131. can do. The second edge portion 131b to which the first electrode 131 is exposed may correspond to the second edge region 119b. The second edge portion 131b of the first electrode may extend in a circular shape along an outer portion of the edge groove 125 and may have a width narrower than the width of the edge groove 125. . The second electrode 133 may have a portion 133b extending in a circular shape from an inner portion of the edge groove 125.

도 1a는 본 발명의 일 실시예들에 따른 태양전지의 상부면도이고, 도 1b는 도 1a의 I-I'선에 따른 단면도이다.FIG. 1A is a top view of a solar cell according to example embodiments, and FIG. 1B is a cross-sectional view taken along line II ′ of FIG. 1A.

도 2는 도 1의 A 부분을 확대한 개념도이다.FIG. 2 is an enlarged conceptual view of part A of FIG. 1.

도 3a는 본 발명의 다른 실시예들에 따른 태양전지의 상부면도이고, 도 3b 및 도 3c는 도 3a의 I-I'선에 따른 단면도들이다. 3A is a top view of a solar cell according to other exemplary embodiments of the present invention, and FIGS. 3B and 3C are cross-sectional views taken along line II ′ of FIG. 3A.

도 4a는 본 발명의 또 다른 실시예들에 따른 태양전지의 상부면도이고, 도 4b는 도 4a의 I-I'선에 따른 단면도이다.4A is a top view of a solar cell according to still other embodiments of the present invention, and FIG. 4B is a cross-sectional view taken along line II ′ of FIG. 4A.

도 5는 본 발명의 실시예들에 따른 태양전지를 사용하는 태양광 발전 시스템의 일 예를 도시한다.5 shows an example of a photovoltaic power generation system using a solar cell according to embodiments of the present invention.

도 6a 내지 도 12a는 본 발명의 일 실시예들에 따른 태양전지의 형성방법을 설명하는 상부면도들이고, 도 6b 내지 도 12b는 도 6a 내지 도 12a의 I-I'선에 따른 단면도들이다.6A through 12A are top views illustrating a method of forming a solar cell according to example embodiments, and FIGS. 6B through 12B are cross-sectional views taken along line II ′ of FIGS. 6A through 12A.

도 13a 내지 도 15a는 본 발명의 다른 실시예들에 따른 태양전지의 형성방법을 설명하는 상부면도들이고, 도 13b 내지 도 15b는 도 13a 내지 도 15a의 I-I'선에 따른 단면도들이다.13A to 15A are top views illustrating a method of forming a solar cell according to other exemplary embodiments of the present invention, and FIGS. 13B to 15B are cross-sectional views taken along line II ′ of FIGS. 13A to 15A.

도 16a 및 도 17a는 본 발명의 다른 실시예들에 따른 태양전지의 형성방법을 설명하는 상부면도들이고, 도 16b 및 도 17b는 도 16a 및 도 17a의 I-I'선에 따른 단면도들이다.16A and 17A are top views illustrating a method of forming a solar cell according to other exemplary embodiments. FIGS. 16B and 17B are cross-sectional views taken along line II ′ of FIGS. 16A and 17A.

Claims (29)

빛을 받아들이는 전면과 상기 전면에 마주보는 후면을 갖고, 제 1 도전형의 제 1 영역, 상기 제 1 영역 상에 제 2 도전형의 제 2 영역, 이들 사이 계면에 pn 접합 및 상기 전면에 형성되어 상기 제 1 영역을 노출하는 홈을 포함하는 반도체 기판; 및A first region of a first conductivity type, a second region of a second conductivity type on the first region, a pn junction at an interface therebetween and formed on the front surface A semiconductor substrate including a groove exposing the first region; And 상기 홈에 채워지고 서로 전기적으로 절연된, 제 1 전극 및 제 2 전극을 포함하되, 상기 제 1 전극은 상기 제 1 영역과 접촉하고, 상기 제 2 전극은 상기 제 2 영역과 접촉하는 태양전지.And a first electrode and a second electrode filled in the groove and electrically insulated from each other, wherein the first electrode is in contact with the first region, and the second electrode is in contact with the second region. 청구항 1에 있어서,The method according to claim 1, 상기 홈의 바닥면은 상기 제 2 영역의 하부면 보다 낮은 태양전지.The bottom surface of the groove is lower than the bottom surface of the second region. 청구항 1에 있어서,The method according to claim 1, 상기 반도체 기판은 상기 제 1 전극에 접촉하는 상기 제 1 영역에 제공된 상기 제 1 도전형의 불순물층을 포함하되, 상기 불순물층은 상기 제 1 영역 보다 높은 불순물 이온 농도를 갖는 태양전지.The semiconductor substrate includes a first conductive type impurity layer provided in the first region in contact with the first electrode, wherein the impurity layer has a higher impurity ion concentration than the first region. 청구항 1에 있어서,The method according to claim 1, 상기 제 2 도전형의 제 2 영역 상에 연장되고, 상기 홈과 정렬된 측벽을 갖 고 상기 제 2 전극의 하부면과 접촉하는 투명 전극층을 더 포함하는 태양전지.And a transparent electrode layer extending on the second region of the second conductivity type and having a sidewall aligned with the groove and in contact with the bottom surface of the second electrode. 청구항 1에 있어서,The method according to claim 1, 상기 제 2 전극 및 상기 제 2 영역을 덮는 반사 방지막을 더 포함하는 태양전지.The solar cell further comprises an anti-reflection film covering the second electrode and the second region. 청구항 1에 있어서,The method according to claim 1, 상기 제 2 전극은 상기 제 2 영역의 상부면 상으로 연장하는 태양전지.And the second electrode extends onto the top surface of the second region. 청구항 1에 있어서,The method according to claim 1, 상기 반도체 기판은 단결정질 실리콘으로 구성되고, The semiconductor substrate is composed of monocrystalline silicon, 상기 태양전지는 상기 결정질 실리콘 기판 상의 제 2 도전형의 비정질 실리콘층을 더 포함하고, 상기 제 2 영역은 상기 비정질 실리콘층보다 낮은 불순물 이온 농도를 갖는 태양전지.The solar cell further comprises a second conductive amorphous silicon layer on the crystalline silicon substrate, wherein the second region has a lower impurity ion concentration than the amorphous silicon layer. 청구항 1에 있어서,The method according to claim 1, 상기 반도체 기판의 가장자리 둘레를 따라 연장하는 가장자리 홈을 갖는 태양전지. A solar cell having an edge groove extending along the edge of the semiconductor substrate. 청구항 8에 있어서,The method according to claim 8, 상기 제 2 전극은 상기 가장자리 홈의 일부에서 제거되어 상기 제 1 전극을 노출하는 태양전지.And the second electrode is removed from a portion of the edge groove to expose the first electrode. 청구항 9에 있어서,The method according to claim 9, 상기 제 1 전극을 노출하는 부분은 상기 가장자리를 따라 적어도 하나의 섬 형상으로 배치된 태양전지.The portion exposing the first electrode is disposed in at least one island shape along the edge. 청구항 9에 있어서,The method according to claim 9, 상기 제 1 전극을 노출하는 부분은 상기 가장자리 홈의 외측 부분을 따라 원형으로 연장하고, 상기 가장자리 홈 보다 좁은 폭을 갖는 태양전지.The portion exposing the first electrode extends in a circle along an outer portion of the edge groove, and has a narrower width than the edge groove. 청구항 1에 있어서,The method according to claim 1, 상기 제 2 영역은 복수개의 단위 영역들로 나누어지고, 상기 단위 영역들 각각은 상기 홈에 의하여 둘러싸이는 태양전지.The second region is divided into a plurality of unit regions, each of the unit regions are surrounded by the groove. 청구항 1에 있어서,The method according to claim 1, 상기 제 1 전극의 상부면과 상기 제 2 전극의 상부면의 높이는 서로 다른 태양전지.The solar cell of which the height of the upper surface of the first electrode and the upper surface of the second electrode is different. 청구항 13에 있어서,The method according to claim 13, 상기 제 1 전극과 상기 제 2 전극은 서로 적층되고, 상기 태양전지는 상기 제 1 전극과 상기 제 2 전극 사이에 개재된 절연막을 더 포함하는 태양전지.The first electrode and the second electrode are stacked on each other, the solar cell further comprises an insulating film interposed between the first electrode and the second electrode. 청구항 1에 있어서,The method according to claim 1, 상기 홈은 상기 제 2 영역의 측면을 노출하고, 상기 제 2 전극은 상기 측면에서만 상기 제 2 영역과 접촉하는 태양전지.The groove exposes a side surface of the second region, and the second electrode contacts the second region only on the side surface. 제 1 도전형의 제 1 영역, 상기 제 1 영역 상에 제 2 도전형의 제 2 영역, 이들 사이 계면에 pn 접합 및 상기 제 1 영역을 노출하는 홈을 갖는 반도체 기판을 포함하고,A semiconductor substrate having a first region of a first conductivity type, a second region of a second conductivity type on the first region, a pn junction at an interface therebetween, and a groove exposing the first region, 상기 제 2 영역은 복수개의 단위 영역들로 나누어지고, 상기 단위 영역들 각각은 상기 홈에 의하여 둘러싸이는 태양전지.The second region is divided into a plurality of unit regions, each of the unit regions are surrounded by the groove. 제 1 도전형의 제 1 영역, 상기 제 1 영역 상에 제 2 도전형의 제 2 영역 및 이들 사이 계면에 pn 접합을 갖는 반도체 기판을 제공하고;Providing a semiconductor substrate having a pn junction at a first region of a first conductivity type, a second region of a second conductivity type, and an interface therebetween on the first region; 상기 제 2 영역을 관통하고 상기 제 1 영역을 노출하는 홈을 형성하고; 그리고Forming a groove penetrating the second region and exposing the first region; And 상기 홈에, 서로 전기적으로 절연된 제 1 전극 및 제 2 전극을 형성하는 것을 포함하는 태양전지 형성방법.Forming a first electrode and a second electrode electrically insulated from each other in the groove. 청구항 17에 있어서,The method according to claim 17, 상기 반도체 기판을 제공하는 것은 상기 제 1 도전형의 반도체 기판의 전면에 상기 제 2 도전형의 불순물 이온을 주입하고, 열처리하는 것을 포함하는 태양전지 형성방법.Providing the semiconductor substrate includes implanting impurity ions of the second conductivity type into the entire surface of the semiconductor substrate of the first conductivity type, and heat treating the semiconductor substrate. 청구항 17에 있어서,The method according to claim 17, 상기 반도체 기판은 단결정 실리콘이고,The semiconductor substrate is single crystal silicon, 상기 반도체 기판을 제공하는 것은:Providing the semiconductor substrate is: 상기 제 1 도전형의 반도체 기판의 전면에 상기 제 2 도전형의 비정질 실리콘막을 형성하고; 그리고Forming an amorphous silicon film of the second conductivity type on an entire surface of the first conductivity type semiconductor substrate; And 열처리 공정을 수행하여, 상기 비정질 실리콘막의 상기 제 2 도전형의 불순물 이온이 상기 반도체 기판으로 확산하도록 하는 것을 포함하는 태양전지 형성방법.Performing a heat treatment process to diffuse the second conductivity type impurity ions of the amorphous silicon film into the semiconductor substrate. 청구항 17에 있어서,The method according to claim 17, 상기 홈을 형성하는 것은:The groove is formed by: 상기 반도체 기판의 전면에 감광막을 형성하되, 상기 반도체 기판의 가장자리 영역의 감광막을 제거하고;Forming a photoresist film on the entire surface of the semiconductor substrate, and removing the photoresist film in the edge region of the semiconductor substrate; 상기 감광막을 노광하여 상기 반도체 기판의 일부분을 노출하는 감광막 패턴을 형성하고; 그리고Exposing the photoresist to form a photoresist pattern that exposes a portion of the semiconductor substrate; And 상기 감광막 패턴을 마스크로 상기 반도체 기판을 식각하여, 상기 홈은 상기 반도체 기판의 가장자리 둘레를 따라 원형으로 연장하는 가장자리 홈과 원 내에 내부 홈을 갖도록 하는 것을 포함하는 태양전지 형성방법. And etching the semiconductor substrate using the photoresist pattern as a mask so that the grooves have edge grooves extending in a circle along an edge of the semiconductor substrate and internal grooves in a circle. 청구항 20에 있어서,The method of claim 20, 상기 감광막 패턴을 마스크로 상기 홈의 바닥에 상기 제 1 도전형의 불순물 이온을 주입하는 것을 더 포함하는 태양전지 형성방법.And implanting impurity ions of the first conductivity type into a bottom of the groove using the photoresist pattern as a mask. 청구항 20에 있어서,The method of claim 20, 상기 제 1 전극 및 상기 제 2 전극을 형성하는 것은:Forming the first electrode and the second electrode is: 상기 홈 내부에 제 1 전극 및 절연막을 차례로 형성하고; A first electrode and an insulating film are sequentially formed in the groove; 상기 절연막 상에 제 2 도전막을 형성하고;Forming a second conductive film on the insulating film; 상기 감광막을 노광하여 상기 제 2 도전막의 일부분을 노출하는 감광막 패턴을 형성하고; Exposing the photosensitive film to form a photosensitive film pattern exposing a portion of the second conductive film; 상기 반도체 기판의 가장자리 영역의 적어도 일부분을 덮는 마스크를 제공하고; 그리고Providing a mask covering at least a portion of an edge region of the semiconductor substrate; And 상기 감광막 패턴 및 상기 마스크를 사용하는 식각 공정으로, 상기 노출된 제 2 도전막을 제거하는 것을 포함하는 태양전지 형성방법.Removing the exposed second conductive layer by an etching process using the photoresist pattern and the mask. 청구항 22에 있어서,The method according to claim 22, 상기 마스크는 상기 가장자리 영역을 따라 적어도 하나의 섬 형상으로 배치되는 태양전지 형성방법.And the mask is disposed in at least one island shape along the edge region. 청구항 20에 있어서,The method of claim 20, 상기 제 1 전극 및 절연막을 형성하는 것은:Forming the first electrode and the insulating film is: 상기 제 1 전극을 상기 홈의 바닥면에 형성하되, 상기 제 2 영역의 하부면보다 낮은 상부면을 갖도록 하고; 그리고Forming the first electrode on a bottom surface of the groove, the first electrode having a lower upper surface than the lower surface of the second region; And 상기 제 1 전극 상에 절연막을 형성하되, 상기 제 2 영역의 상부면보다 낮은 상부면을 갖도록 하는 것을 포함하는 태양전지 형성방법.Forming an insulating film on the first electrode and having an upper surface lower than an upper surface of the second region; 청구항 24에 있어서,The method of claim 24, 상기 제 1 전극을 형성하는 것은:Forming the first electrode is: 상기 홈의 적어도 일부를 채우도록 제 1 도전막을 형성하고; 그리고Forming a first conductive film to fill at least a portion of the groove; And 상기 제 1 도전막을 이방성 식각하여, 상기 제 2 영역의 측면 상의 상기 제 1 도전막을 제거하는 것을 포함하고, Anisotropically etching the first conductive film to remove the first conductive film on the side surface of the second region, 상기 절연막을 형성하는 것은:Forming the insulating film is: 상기 제 1 전극 상에 절연막을 형성하고; 그리고Forming an insulating film on the first electrode; And 상기 절연막을 이방성 식각하여, 상기 제 2 영역의 측면 상의 상기 절연막을 제거하는 것을 포함하는 태양전지 형성방법.And anisotropically etching the insulating film to remove the insulating film on the side surface of the second region. 청구항 20에 있어서,The method of claim 20, 상기 제 1 전극 및 상기 제 2 전극을 형성하는 것은:Forming the first electrode and the second electrode is: 상기 홈 내부에 제 1 전극 및 절연막을 차례로 형성하고; A first electrode and an insulating film are sequentially formed in the groove; 상기 절연막 상에 제 2 도전막을 형성하되, 상기 홈 내부에 한정되도록 하고; Forming a second conductive film on the insulating film, wherein the second conductive film is limited to the inside of the groove; 상기 제 2 도전막을 덮는 감광막을 형성하되, 상기 반도체 기판의 가장자리영역의 감광막을 제거하여 상기 가장자리 영역의 상기 제 2 도전막을 노출하고; 그리고Forming a photoresist film covering the second conductive film, and removing the photoresist film in the edge region of the semiconductor substrate to expose the second conductive film in the edge region; And 상기 감광막 패턴을 사용하는 식각 공정으로, 상기 노출된 제 2 도전막을 제거하는 것을 포함하는 태양전지 형성방법.The etching process using the photosensitive film pattern, comprising the step of removing the exposed second conductive film. 청구항 26에 있어서,The method of claim 26, 상기 제 2 도전막을 상기 홈 내부에 한정되도록 형성하는 것은 상기 제 2 도전막을 에치백하는 공정에 의하여 수행되는 태양전지 형성방법. The forming of the second conductive film so as to be limited to the inside of the groove is performed by a step of etching back the second conductive film. 청구항 26에 있어서,The method of claim 26, 상기 제 2 도전막이 제거되는 부분은 상기 가장자리 홈의 외측 부분을 따라 원형으로 연장하고, 그의 폭은 상기 가장자리 홈의 폭 보다 좁도록 형성되는 태양전지 형성방법.The portion from which the second conductive film is removed extends in a circle along the outer portion of the edge groove, and the width thereof is formed to be narrower than the width of the edge groove. 청구항 17에 있어서,The method according to claim 17, 반사 방지막을 형성하여, 상기 제 2 전극 및 상기 제 2 영역을 덮도록 하는 것을 더 포함하는 태양전지 형성방법.And forming an anti-reflection film to cover the second electrode and the second region.

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