KR20090106573A - Methods of fabricating shield plates for reduced field coupling in nonvolatile memory - Google Patents

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잭 에이치. 유안
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샌디스크 코포레이션
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Abstract

Shield plates for reduced coupling between charge storage regions in nonvolatile semiconductor memory devices, and associated techniques for forming the same, are provided. Electrical fields associated with charge stored in the floating gates or other charge storage regions of a memory device can couple to neighboring charge storage regions because of the close, and continually decreasing proximity of these regions. A shield plate can be formed adjacent to the bit line sides of floating gates that face opposing bit line sides of adjacent floating gates. Insulating layers can be formed between each shield plate and its corresponding adjacent charge storage region. The insulating layers can extend to the levels of the upper surfaces of the control gates formed above the charge storage regions. In such a configuration, sidewall fabrication techniques can be implemented to form the insulating members and shield plates. Each shield plate can be deposited and etched without complex masking to connect the control gates and shield plates. In one embodiment, the shield plates are at a floating potential.

Description

비휘발성 메모리에서 필드 커플링 감소를 위한 차폐 플레이트들을 제조하는 방법{METHODS OF FABRICATING SHIELD PLATES FOR REDUCED FIELD COUPLING IN NONVOLATILE MEMORY}METHODS OF FABRICATING SHIELD PLATES FOR REDUCED FIELD COUPLING IN NONVOLATILE MEMORY}

본 개시의 실시예들은 비휘발성 메모리와 같은 고밀도 반도체 디바이스들, 및 고밀도 반도체 디바이스들 내의 구성요소들을 절연하기 위한 시스템 및 방법에 관한 것이다.Embodiments of the present disclosure relate to high density semiconductor devices, such as nonvolatile memory, and systems and methods for isolating components within high density semiconductor devices.

반도체 메모리 디바이스는 다양한 전자 장치에서 더욱 더 일반적으로 사용되게 되었다. 예를 들어, 비-휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대정보 단말기(PDA), 휴대용 연산 장치, 비-휴대용 연산 장치 및 기타 장치에서 사용된다. 플래시 EEPROM을 포함하는 전기적으로 소거가능한 판독 전용 메모리(EEPROM) 및 전기적으로 프로그래밍가능한 판독 전용 메모리(EPROM)은 가장 일반적으로 사용되는 비휘발성 반도체 메모리들이다.Semiconductor memory devices have become increasingly common in various electronic devices. For example, non-volatile semiconductor memory is used in cellular telephones, digital cameras, personal digital assistants (PDAs), portable computing devices, non-portable computing devices, and other devices. Electrically erasable read only memory (EEPROM) and electrically programmable read only memory (EPROM) including flash EEPROMs are the most commonly used nonvolatile semiconductor memories.

플래시 메모리는 반도체 기판의 채널 영역으로부터 절연되어 있으며 상기 채널 영역 위에 위치한 플로팅 게이트 또는 다른 전하 저장 영역을 이용한다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트로부터 절연되며, 플로팅 게이트 위에 제공된다. 트랜지스터의 드레시홀드 전 압(threshold voltage)은 플로팅 게이트상에 유지되는 전하의 양에 의해 제어된다. 즉, 소스와 드레인 사이의 전도(conduction)를 허용하기 위해서, 트랜지스터가 턴온(turn on)되기 전까지 상기 제어 게이트에 인가되어야만 하는 최소 전압은, 플로팅 게이트상의 전하 레벨에 의해 제어된다.The flash memory uses a floating gate or other charge storage region that is insulated from the channel region of the semiconductor substrate and located above the channel region. The floating gate is located between the source and drain regions. The control gate is insulated from the floating gate and provided above the floating gate. The threshold voltage of the transistor is controlled by the amount of charge retained on the floating gate. In other words, to allow conduction between the source and drain, the minimum voltage that must be applied to the control gate before the transistor is turned on is controlled by the charge level on the floating gate.

EEPROM 또는 플래시 메모리 디바이스, 예컨대 NAND 플래시 메모리 디바이스를 프로그래밍하는 경우, 프로그램 전압이 일반적으로 제어 게이트에 인가되며, 비트라인은 접지된다. 채널로부터 전자들이 플로팅 게이트 내부로 주입된다. 플로팅 게이트 내에 전자들이 축적되면, 그 플로팅 게이트는 음으로 충전되고 메모리셀의 드레시홀드 전압이 상승하게 되므로, 그 메모리셀은 프로그램 상태(programmed state)에 있게 된다. 프로그래밍에 대한 더 상세한 정보는, 2003년 3월 5일 제출된 "Self-Boosting Technique"라는 명칭의 미국특허출원 10/379,608와, 2003년 7월 29일 제출된 "Detecting Over Programmed Memory"라는 명칭의 미국특허출원 10/629,068 에서 찾아볼 수 있는바, 이들 2개의 특허문서들은 본 출원에 대한 참조로서 본 명세서에 그 전체 내용이 통합된다.When programming an EEPROM or flash memory device, such as a NAND flash memory device, a program voltage is typically applied to the control gate and the bit line is grounded. Electrons from the channel are injected into the floating gate. When electrons accumulate in the floating gate, the floating gate becomes negatively charged and the threshold voltage of the memory cell rises, so that the memory cell is in a programmed state. For more information on programming, see US Patent Application No. 10 / 379,608, filed on March 5, 2003, entitled "Self-Boosting Technique," and "Detecting Over Programmed Memory," filed on July 29, 2003. As can be found in US patent application 10 / 629,068, these two patent documents are incorporated herein by reference in their entirety.

몇몇 EEPROM 및 플래시 메모리 디바이스들은, 2개 범위의 전하들을 저장하기 위하여 사용되는 플로팅 게이트를 구비하며 따라서, 상기 메모리셀은 2개의 상태들(즉, 소거 상태(erased state) 및 프로그램 상태) 사이에서 프로그래밍/소거될 수 있다. 때때로, 이러한 플래시 메모리 디바이스는 바이너리(binary) 플래시 메모리 디바이스라고 칭해진다. Some EEPROM and flash memory devices have a floating gate that is used to store two ranges of charges so that the memory cell is programmed between two states (ie erased state and program state). Can be removed. Sometimes such flash memory devices are referred to as binary flash memory devices.

복수-상태(multi-state) 플래시 메모리 디바이스는, 금지 영역들(forbidden ranges)에 의해서 분리되는 복수의 개별적인 허용/유효(allowed/valid) 프로그램된 드레시홀드 전압 범위들을 구분함으로써 구현된다. 각각의 개별적인 드레시홀드 전압 범위는 메모리 디바이스내의 인코딩된 데이터 비트들 세트에 대한 미리 정의된 값에 대응한다.A multi-state flash memory device is implemented by distinguishing a plurality of individual allowed / valid programmed threshold voltage ranges separated by forbidden ranges. Each individual threshold voltage range corresponds to a predefined value for the set of encoded data bits in the memory device.

플로팅 게이트 또는 다른 전하 저장 영역 상에 저장된 겉보기 전하(apparent charge)에서의 시프트(shift)는 인접한 플로팅 게이트에 저장된 전하를 기반으로 한 전계(electric field)의 커플링(coupling)으로 인해 발생할 수 있다. 이러한 플로팅 게이트 대 플로팅 게이트 커플링(floating gate to floating gate coupling) 현상은 미국 특허 5,867,429에 설명되어 있으며, 이는 그 전체가 참조로 본 명세서에 통합된다. 타겟 플로팅 게이트(target floating gate) 및 인접한 플로팅 게이트는 동일 비트 라인상의 이웃하는 플로팅 게이트들, 동일 워드 라인상의 이웃하는 플로팅 게이트들, 또는 이웃하는 비트 라인들 및 이웃하는 워드라인들 상의 플로팅 게이트들을 포함할 수 있으며, 따라서 대각선으로 서로 인접한 플로팅 게이트들을 포함할 수 있다.Shifts in apparent charge stored on floating gates or other charge storage regions can occur due to coupling of electric fields based on charge stored in adjacent floating gates. This floating gate to floating gate coupling phenomenon is described in US Pat. No. 5,867,429, which is hereby incorporated by reference in its entirety. The target floating gate and the adjacent floating gate include neighboring floating gates on the same bit line, neighboring floating gates on the same word line, or floating bit gates on neighboring bit lines and neighboring word lines. And thus may include floating gates diagonally adjacent to each other.

플로팅 게이트 대 플로팅 게이트 커플링 현상은 서로 다른 시간에 프로그래밍된 인접한 메모리셀들의 세트들 간에서 가장 뚜렷하게 발생한다. 예를 들어, 첫번째 메모리 셀이 데이터의 일 세트에 대응하는 그것의 플로팅 게이트에 임의의 레벨의 전하를 부가하도록 프로그래밍된다. 그 후, 하나 이상의 인접한 메모리셀들이 데이터의 두번째 세트에 대응하는 그것들의 플로팅 게이트들에 임의의 레벨의 전하를 부가하도록 프로그래밍된다. 하나 또는 그 이상의 인접하는 메모리셀들이 프로 그래밍된 후, 제1 메모리셀로부터 판독되는 전하 레벨은 원래 프로그래밍된 것과 다르게 나타나며, 이는 제1 메모리셀에 연결되어 있는 인접한 메모리셀들의 프로그램 전하의 효과 때문이다. 인접한 메모리셀들로부터의 커플링은, 타겟 셀로부터 판독되는 겉보기 전하 레벨을, 저장된 데이터가 잘못 판독되게 할 정도로 충분히 시프트할 수 있다.Floating gate to floating gate coupling occurs most distinctly between sets of adjacent memory cells programmed at different times. For example, the first memory cell is programmed to add any level of charge to its floating gate corresponding to one set of data. One or more adjacent memory cells are then programmed to add any level of charge to their floating gates corresponding to the second set of data. After one or more adjacent memory cells have been programmed, the charge level read from the first memory cell appears different from that originally programmed because of the effect of program charge of adjacent memory cells connected to the first memory cell. . Coupling from adjacent memory cells can shift the apparent charge level read from the target cell long enough to cause the stored data to be read incorrectly.

플로팅 게이트 대 플로팅 게이트 커플링의 효과는 복수-상태 디바이스에 대해 매우 중요한데, 이는 복수-상태 디바이스들에서 허용되는 드레시홀드 전압 범위 및 금지되는 드레시홀드 전압 범위가 바이너리 디바이스들에서보다 더 좁기 때문이다. 따라서, 플로팅 게이트 대 플로팅 게이트 커플링은 결과적으로 메모리셀들이 허용된 드레시홀드 전압 범위에서 금지된 드레시홀드 전압 범위로 시프트되게 한다.The effect of floating gate to floating gate coupling is very important for multi-state devices because the allowable threshold voltage range and forbidden threshold voltage range in narrow-state devices are narrower than in binary devices. Thus, floating gate to floating gate coupling results in memory cells being shifted from the allowed threshold voltage range to the prohibited threshold voltage range.

메모리셀들의 사이즈가 계속 작아짐에 따라, 단채널 효과(short channel effect)와 옥사이드 두께/커플링 비율의 더 큰 변화, 그리고 더 많은 채널 도펀트 변동들로 인하여, 드레시홀드 전압의 자연적인 프로그래밍 및 소거 분포들이 증가할 것으로 예측되며 그러므로써 인접한 상태들 간의 가능한 분리를 감소시킬 것으로 예측된다. 이 효과는 단지 두 가지 상태만을 사용하는 메모리들(바이너리 메모리들)보다 복수 상태 메모리들에 대해 훨씬 더 중요하다. 더욱이, 워드라인들 간의 공간의 감소 및 비트라인들 간의 공간의 감소는 또한 인접하는 플로팅 게이트들 간의 커플링을 증가시킨다.As memory cells continue to shrink in size, natural programming and erase distribution of the threshold voltage due to short channel effects, larger variations in oxide thickness / coupling ratio, and more channel dopant variations Are expected to increase and thus reduce the possible separation between adjacent states. This effect is much more important for multi-state memories than memories that use only two states (binary memories). Moreover, the reduction of the space between the word lines and the reduction of the space between the bit lines also increases the coupling between adjacent floating gates.

그러므로, 비휘발성 반도체 메모리 내의 인접한 플로팅 게이트들 및 다른 전 하 저장 영역들 사이의 커플링 효과를 감소시킬 필요가 있다.Therefore, there is a need to reduce the coupling effect between adjacent floating gates and other charge storage regions in a nonvolatile semiconductor memory.

비휘발성 반도체 메모리 디바이스들 내에서 전하 저장 영역들 간의 커플링을 감소시키기 위한 차폐 플레이트(shield plate), 및 그와 같은 것을 형성하기 위한 관련된 기법들이 제공된다. 차폐 플레이트는, 인접한 플로팅 게이트들의 대향 비트 라인 측면들을 마주하는 플로팅 게이트들의 비트 라인 측면들에 인접하게 형성될 수 있다. 절연층들이 각각의 차폐 플레이트와 그것의 대응하는 인접 전하 저장 영역과의 사이에 형성될 수 있다. 절연층들은 전하 저장 영역들 위에 형성된 제어 게이트들의 높은 표면 레벨들로 확장될 수 있다. 그러한 구성에서, 절연 부재들과 차폐 플레이트들을 형성하기 위하여 측벽 제조 기법들이 실행될 수 있다. 각각의 차폐 플레이트는 제어 게이트들과 차폐 플레이트들을 연결하기 위한 복잡한 마스킹없이 형성된 적층된 측벽일 수 있다. 일 실시예에서, 각각의 차폐 플레이트들은 플로팅 전위(floating potential)에 있다. Provided are shield plates for reducing coupling between charge storage regions in non-volatile semiconductor memory devices, and related techniques for forming such. The shielding plate may be formed adjacent to the bit line sides of the floating gates facing opposite bit line sides of the adjacent floating gates. Insulating layers may be formed between each shield plate and its corresponding adjacent charge storage region. The insulating layers can extend to the high surface levels of the control gates formed over the charge storage regions. In such a configuration, sidewall fabrication techniques can be performed to form insulating members and shielding plates. Each shield plate may be a stacked sidewall formed without complex masking for connecting the control gates and the shield plates. In one embodiment, each shielding plate is at a floating potential.

일 실시예에서, 기판을 따라 제1 방향으로 복수의 인접한 전하 저장 영역들을 형성하는 단계와, 상기 전하 저장 영역들 위에 복수의 인접한 제어 게이트들을 형성하는 단계와, 그리고 상기 제1 방향으로 인접한 전하 저장 영역들을 마주하는 상기 전하 저장 영역들의 측면들을 따라서, 그리고 상기 제1 방향으로 인접 제어 게이트들을 마주하는 상기 제어 게이트들의 측면들을 따라서 절연 부재들을 형성하는 단계를 포함하는 비휘발성 메모리를 제조하는 방법이 제공된다. 절연 부재들은 적어도 플로팅 게이트들의 낮은 표면 레벨로부터 적어도 제어 게이트들의 높은 표면 레벨까지 신장된다. 전도성인 격리 부재들은 전하 저장 영역들과 제어 게이트들로부터 절연되게끔 절연 부재들을 따라서 형성된다. 일 실시예에서, 격리 부재들은 플로팅 전위에 있다. 일 실시예에서, 격리 부재들은 메모리 어레이 내의 개방부(opening)에, 또는 각각의 대응하는 행의 개별 저장 소자들 너머의 워드 라인들 부분에서 대응하는 워드 라인들에 전기적으로 연결된다. In one embodiment, forming a plurality of adjacent charge storage regions along a substrate in a first direction, forming a plurality of adjacent control gates above the charge storage regions, and storing adjacent charge storage in the first direction Providing insulating members along sides of the charge storage regions facing regions and along sides of the control gates facing adjacent control gates in the first direction. do. The insulating members extend from at least the low surface level of the floating gates to at least the high surface level of the control gates. Conductive isolation members are formed along the insulation members to be insulated from the charge storage regions and the control gates. In one embodiment, the isolation members are at floating potential. In one embodiment, the isolation members are electrically connected to openings in the memory array, or to corresponding word lines in portions of word lines beyond individual storage elements in each corresponding row.

일 실시예에서, 기판 위에 비트 라인 방향으로 정렬된 복수의 인접한 전하 저장 영역들과, 상기 인접한 전하 저장 영역들 위에 형성된 복수의 제어 게이트들과, 각각의 제어 게이트들은, 대응 전하 저장 영역의 비트 라인 측면들과 실질적으로 동일 평면상에 있는 두개의 비트 라인 측면들을 지니며, 인접한 전하 저장 영역들의 비트 라인 측면들 각각에 인접한 절연 부재와, 그리고 각각의 절연 부재에 인접한 플로팅의 전도성인 격리 부재를 포함하며, 각각의 격리 부재는 대응하는 인접한 전하 저장 영역을 차폐하는 비휘발성 메모리 시스템이 제공된다. 일 실시예에서, 상기 전도성인 격리 부재들은 상기 격리 부재들에 대응하는 전하 저장 영역들 위에 형성된 워드 라인들에 연결될 수 있다. 절연 부재들은 전하 저장 영역들의 하위 표면 레벨로부터 제어 게이트들의 상위 표면 레벨로 신장될 수 있다.In one embodiment, a plurality of adjacent charge storage regions aligned in a bit line direction over the substrate, a plurality of control gates formed over the adjacent charge storage regions, and each control gate is a bit line of a corresponding charge storage region. An insulating member adjacent each of the bit line sides of adjacent charge storage regions, and a floating conductive isolation member adjacent each insulating member, having two bit line sides substantially coplanar with the sides; Each isolation member is provided with a nonvolatile memory system that shields a corresponding adjacent charge storage region. In one embodiment, the conductive isolation members may be connected to word lines formed over charge storage regions corresponding to the isolation members. The insulating members can extend from the lower surface level of the charge storage regions to the upper surface level of the control gates.

본 발명의 다른 특징들, 양상들, 그리고 목적들이 실시예, 도면, 그리고 청구항들을 참조하여 얻어진다.Other features, aspects, and objects of the invention are obtained by reference to the embodiments, figures, and claims.

도 1은 NAND 스트링의 평면도이다.1 is a plan view of a NAND string.

도 2는 도 1에 표시된 NAND 스트링의 등가 회로도이다.FIG. 2 is an equivalent circuit diagram of the NAND string shown in FIG. 1.

도 3은 3개의 NAND 스트링들을 표시하는 회로도이다.3 is a circuit diagram showing three NAND strings.

도 4는 일 실시예에 따라 제조될 수 있는 플래시 메모리 셀의 일 실시예의 2차원 블럭도이다.4 is a two-dimensional block diagram of one embodiment of a flash memory cell that may be fabricated in accordance with one embodiment.

도 5는 일 실시예에 따라 제조될 수 있는 두개의 NAND 스트링의 4 워드 라인 길이 부분들의 한 쌍의 3차원 도면이다. 5 is a three dimensional view of a pair of four word line length portions of two NAND strings that may be fabricated in accordance with one embodiment.

도 6은 일 실시예의 NAND 플래시 메모리 어레이 일부의 평면도이다.6 is a plan view of a portion of a NAND flash memory array in one embodiment.

도 7은 일 실시예에 따라 플레시 메모리를 제조하기 위한 방법의 흐름도이다.7 is a flowchart of a method for manufacturing a flash memory according to one embodiment.

도 8A-8G는 일 실시예에 따라 제조되는 메모리 어레이 부분을 표시한다.8A-8G illustrate portions of a memory array fabricated in accordance with one embodiment.

도 9는 일 실시예에 따라 제조되는 메모리 어레이의 일부를 표시한다.9 illustrates a portion of a memory array fabricated in accordance with one embodiment.

도 10은 일 실시예에 따른 메모리 어레이의 예시적인 구조를 표시한다. 10 illustrates an example structure of a memory array according to one embodiment.

도 11은 일 실시예에 따른 메모리 어레이의 예시적인 구조를 표시한다.11 illustrates an example structure of a memory array according to one embodiment.

도 12는 일 실시예에 따라 구현될 수 있는 예시적인 메모리 시스템의 블럭도이다.12 is a block diagram of an example memory system that can be implemented according to one embodiment.

도 13은 비휘발성 메모리 디바이스들을 프로그래밍하기 위한 공저의 일실시예를 설명하는 흐름도이다.13 is a flow chart describing one embodiment of a process for programming nonvolatile memory devices.

도 14는 비휘발성 메모리 디바이스들을 판독하기 위한 공정의 일 실시예를 설명하는 흐름도이다.14 is a flow chart describing one embodiment of a process for reading nonvolatile memory devices.

도 1은 하나의 NAND 스트링을 도시하는 평면도이다. 도 2는 그것의 등가 회 로이다. 설명의 목적으로, 비휘발성 플래시 메모리, 특히 NAND 타입 플래시 메모리와 관련하여 실시예들에 따른 차폐 기법 및 격리 기법이 제시된다. 그러나, 당업자들은 본 발명이 설명된 기법들로 제한되지 않으며, 다양한 유형의 집적 회로들을 제조하기 위하여, 많은 제조 공정들에서 사용될 수 있음을 이해할 것이다. 예를 들어, 이 기법들은 이웃하는 전하 저장 영역들 사이를 차폐할 필요가 있는 NOR 타입 메모리들 또는 다른 디바이스들을 제조하는데에 사용될 수 있다.1 is a plan view showing one NAND string. 2 is its equivalent circuit. For purposes of explanation, shielding and isolation techniques in accordance with embodiments are presented in connection with nonvolatile flash memory, particularly NAND type flash memory. However, those skilled in the art will understand that the present invention is not limited to the techniques described and may be used in many fabrication processes to fabricate various types of integrated circuits. For example, these techniques can be used to fabricate NOR type memories or other devices that need to shield between neighboring charge storage regions.

도 1 및 도 2에 도시된 NAND 스트링은 제1 선택 게이트(120)와 제2 선택 게이트(122) 사이에 샌드위치된 직렬의 네 개의 트랜지스터들(100, 102, 104, 106)을 포함한다. 선택 게이트(120)는 비트 라인 접촉부(126)를 통해 NAND 스트링을 비트라인(126)에 연결한다. 선택 게이트(122)는 소스 라인 접촉부(128)를 통해 NAND 스트링을 소스 라인(128)에 연결한다. 선택 게이트(120)는 적당한 전압을 제어 게이트(120CG)에 인가함으로써 제어된다. 트랜지스터들(100, 102, 104, 106) 각각은 제어 게이트와 플로팅 게이트를 구비한다. 예를 들어, 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 구비한다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 포함한다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 포함한다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 포함한다. 제어 게이트(1OOCG)는 워드라인(WL3)에 연결되고, 제어 게이트(102CG)는 워드라인(WL2)에 연결되고, 제어 게이트(104CG)는 워드 라인(WL1)에 연결되고, 그리고 제어 게이트(106CG)는 워드라인(WL0)에 연결된다.1 and 2 include four transistors 100, 102, 104, 106 in series sandwiched between first select gate 120 and second select gate 122. The select gate 120 connects the NAND string to the bit line 126 through the bit line contact 126. Select gate 122 connects the NAND string to source line 128 through source line contact 128. The select gate 120 is controlled by applying an appropriate voltage to the control gate 120CG. Each of the transistors 100, 102, 104, 106 has a control gate and a floating gate. For example, transistor 100 has control gate 100CG and floating gate 100FG. Transistor 102 includes control gate 102CG and floating gate 102FG. Transistor 104 includes control gate 104CG and floating gate 104FG. Transistor 106 includes control gate 106CG and floating gate 106FG. The control gate 100CG is connected to the word line WL3, the control gate 102CG is connected to the word line WL2, the control gate 104CG is connected to the word line WL1, and the control gate 106CG ) Is connected to the word line WL0.

도 1 및 도 2가 NAND 스트링인 4개의 메모리 셀들을 보여주지만, 4개의 트랜지스터를 사용하는 것은 단지 예로서 제공됨에 유의하여야 한다. NAND 스트링은 4개 이하의 또는 4개 이상의 메모리 셀들을 지닐 수 있다. 예를 들어, 일부 NAND 스트링들은 8개의 메모리 셀, 16개의 메모리 셀, 32개 또는 그 이상의 메모리 셀을 포함할 것이다. 1 and 2 show four memory cells that are NAND strings, it should be noted that using four transistors is provided only as an example. The NAND string may have four or fewer or four or more memory cells. For example, some NAND strings may include eight memory cells, sixteen memory cells, and thirty-two or more memory cells.

NAND 구조를 사용하는 플래시 메모리 시스템을 위한 일반적인 구성은 많은 NAND 스트링들을 포함할 것이다. 예를 들어, 도 3은 더 많은 NAND 스트링을 지닌 메모리 어레이의 3개의 NAND 스트링들(202, 204, 206)을 보여준다. 각각의 스트링은 그것의 선택 트랜지스터(예를 들어, 선택 트랜지스터(230)와 선택 트랜지스터(250))에 의해 소스 라인으로 연결된다. 선택 라인 SGS가 소스 측 선택 게이트들을 제어하기 위하여 사용된다. 다양한 NAND 스트링들이 선택 트랜지스터들(220, 240 등)에 의해 각각의 비트 라인들로 연결되며, 상기 선택 트랜지스터들은 선택 라인 SGD에 의해 제어된다. 각각의 워드 라인(WL3, WL2, WL1, 그리고 WL0)이 각각의 NAND 스트링 상의 한 메모리 셀의 제어 게이트에 연결되어 셀들의 행(row)를 형성한다. 예를 들어, 워드 라인 WL2는 메모리 셀에 대한 제어 게이트들(224, 244, 252)에 연결된다. 볼 수 있는 바와 같이, 각각의 비트 라인 및 각각의 NAND 스트링은 메모리 셀 어레이의 열(column)을 포함한다. A typical configuration for a flash memory system that uses a NAND structure will include many NAND strings. For example, FIG. 3 shows three NAND strings 202, 204, 206 of a memory array with more NAND strings. Each string is connected to the source line by its select transistor (eg, select transistor 230 and select transistor 250). Select line SGS is used to control the source side select gates. Various NAND strings are connected to respective bit lines by select transistors 220, 240, etc., which are controlled by select line SGD. Each word line WL3, WL2, WL1, and WL0 is connected to the control gate of one memory cell on each NAND string to form a row of cells. For example, word line WL2 is connected to control gates 224, 244, 252 for a memory cell. As can be seen, each bit line and each NAND string includes a column of memory cell arrays.

도 4는 실시예들에 따라 제조될 수 있는 도 1 내지 3에 도시된것과 같은 플래시 메모리 셀의 일 실시예의 2차원 블럭도이다. 도 4의 메모리 셀은 P-기판, N-우물, 그리고 P-우물을 포함하는 3중 우물을 포함한다. 도면을 간단하게 하기 위하 여 P-기판 및 N-우물은 도 4에 표시되지 않는다. P-우물(320) 내에 N+ 도핑 영역들(324)이 존재하며, 이 도핑 영역들은 메모리 셀에 대한 소스/드레인 영역들로서 기능한다. N+ 도핑된 영역들(324)이 소스 영역으로 표기되는지 드레인 영역으로 표기되는지는 어느정도 자의적이다. NAND 스트링에서, 소스/드레인 영역(324)은 한 메모리 셀에 대한 소스로서 그리고 인접한 메모리 셀에 대한 드레인으로서 기능할 것이다. 그러므로, N+ 도핑된 소스/드레인 영역들(324)은 소스 영역, 드레인 영역, 또는 둘 다로 여겨질 수 있다. 4 is a two-dimensional block diagram of one embodiment of a flash memory cell as shown in FIGS. 1-3 that may be fabricated in accordance with embodiments. The memory cell of FIG. 4 includes a triple well comprising a P-substrate, an N-well, and a P-well. For the sake of simplicity the P-substrate and N-well are not shown in FIG. 4. There are N + doped regions 324 in the P-well 320, which function as source / drain regions for the memory cell. It is somewhat arbitrary whether the N + doped regions 324 are marked as source or drain regions. In the NAND string, the source / drain region 324 will function as a source for one memory cell and as a drain for an adjacent memory cell. Therefore, N + doped source / drain regions 324 may be considered to be a source region, a drain region, or both.

N+ 도핑된 영역들(324) 사이에는 채널(322)이 있다. 채널(322) 위에는 제1 유전체 영역 또는 층(330)이 있다. 유전체 층(330) 위에는 메모리 셀의 플로팅 게이트를 형성하는 전도성 영역 또는 층(332)이 있다. 판독 또는 바이패스 동작들과 관련된 저전압 동작 조건들 하에서의 플로팅 게이트는 제1 유전체층(330)에 의해 채널(322)로부터 전기적으로 절연/분리된다. 플로팅 게이트(332) 위에는 제2 유전체 영역 또는 층(334)이 있다. 유전체층(334) 위에는 메모리 셀의 제어 게이트를 형성하는 제2 유전체 층(336)이 있다. 다른 실시예들에서, 다양한 층들이 도시된 층들에 추가되거나 도시된 층들 사이에 산재할 수 있다. 예를 들어, 추가적인 층들이 하드 마스크와 같은 제어 게이트(336) 위에 놓일 수 있다. 유전체(330), 플로팅 게이트(332), 유전체(332), 그리고 제어 게이트(336)는 함께 스택을 구성한다. 메모리 셀들의 어레이는 많은 그러한 스택들을 가질 것이다. 본 명세서에서, 용어 스택은 제조 공정 동안 과 그 후의 서로 다른 시점들에서 메모리 셀들의 층들/영역들을 나타낼 수 있다. 그러므로, 스택은 셀이 제조의 어느 단계에 있는지에 따라 도 4에 도시된 층들보다 더 많은 또는 더 적은 층들을 포함할 수 있다.There is a channel 322 between the N + doped regions 324. Above the channel 322 is a first dielectric region or layer 330. Over the dielectric layer 330 is a conductive region or layer 332 that forms the floating gate of the memory cell. The floating gate under low voltage operating conditions associated with read or bypass operations is electrically isolated / isolated from the channel 322 by the first dielectric layer 330. Over the floating gate 332 is a second dielectric region or layer 334. Above the dielectric layer 334 is a second dielectric layer 336 that forms the control gate of the memory cell. In other embodiments, various layers may be added to or interspersed between the layers shown. For example, additional layers may overlie the control gate 336, such as a hard mask. Dielectric 330, floating gate 332, dielectric 332, and control gate 336 together form a stack. The array of memory cells will have many such stacks. As used herein, the term stack may refer to layers / regions of memory cells at different points in time during and after the fabrication process. Therefore, the stack may include more or fewer layers than the layers shown in FIG. 4 depending on which stage of manufacture the cell is.

플래시 EEOROM 시스템에서 유용한 또 다른 타입의 메모리셀은 비-휘발성 방식으로 전하를 저장하기 위하여, 전도성인 플로팅 게이트 대신에 비-전도성인 유전체 물질을 사용한다. 그러한 셀은 IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95, "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device"(Chan et al.)의 문헌에서 설명된다. 실리콘 옥사이드, 실리콘 니트라이드, 그리고 실리콘 옥사이드("ONO")로 형성된 3중 층 유전체가 전도성 제어 게이트와 메모리셀 채널 위의 반-전도성(semi-conductive) 기판 표면 사이에 샌드위치된다. 상기 셀은 상기 셀 채널로부터 상기 질화물로 전자들을 주입함으로써 프로그래밍되며, 여기에서 전자들은 제한된 영역 내에 포획(trap)되고 저장된다. 이 저장된 전하는 검출가능한 방식으로 상기 셀의 채널 일부의 드레시홀드 전압을 변화시킨다. 상기 셀은 고온의 정공(hot hole)들을 상기 질화물 내로 주입함으로써 소거된다. IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501의 "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application"(Nozaki et al.)을 또한 참조하면, 여기에서는 도핑된 폴리실리콘 게이트가 메모리셀 채널의 일부분 위로 신장되어 개별적인 선택 트랜지스터를 형성하는 분리-게이트 구조(split-gate configuration) 내의 유사한 셀을 설명한다. 앞의 두 문헌은 그 전체가 본 명세서에 참조로써 포함된다. William D. Brown과 Joe E. Brewer에 의한 "Nonvolatile Semiconductor Memory Technology," IEEE Press, 1998의 1.2 섹션에 언급된 프로그래밍 기법들은, 본 출원에 대한 참조로서 본 명세서에 통합되며, 또한 이들 기법들은 유전체 전하-포획 디바이스들에도 적용가능하다고 상기 1.2 섹션에 설명되어 있다. 여기에서 설명된 메모리 셀들은 또한 본 개시의 실시예들에서 사용될 수 있다. Another type of memory cell useful in flash EEOROM systems uses a non-conductive dielectric material instead of a conductive floating gate to store charge in a non-volatile manner. Such cells are described in IEEE Electron Device Letters, Vol. EDL-8, no. 3, March 1987, pp. 93-95, "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device" (Chan et al.). A triple layer dielectric formed of silicon oxide, silicon nitride, and silicon oxide (“ONO”) is sandwiched between the conductive control gate and the semi-conductive substrate surface over the memory cell channel. The cell is programmed by injecting electrons from the cell channel into the nitride, where the electrons are trapped and stored in a confined region. This stored charge changes the threshold voltage of a portion of the channel of the cell in a detectable manner. The cell is erased by injecting hot holes into the nitride. IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. See also “A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application” (Nozaki et al.) Of 497-501, wherein a doped polysilicon gate extends over a portion of the memory cell channel to select individual select transistors. Similar cells in the forming split-gate configuration are described. The foregoing two documents are hereby incorporated by reference in their entirety. The programming techniques mentioned in Section 1.2 of "Nonvolatile Semiconductor Memory Technology," IEEE Press, 1998 by William D. Brown and Joe E. Brewer, are incorporated herein by reference to the present application, and these techniques are also referred to as dielectric charge -Applicable to capture devices as described in section 1.2 above. Memory cells described herein may also be used in embodiments of the present disclosure.

각각의 셀 내에 두개의 비트를을 저장하기 위한 또 다른 기법이 IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545의 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell"(Eitan et al)에서 설명된다. ONO 유전체층은 소스와 드레인 확산부 사이의 채널을 가로질러 확장된다. 일 데이터 비트를 위한 전하가 드레인에 인접한 유전체층 내에 배치(localize)되며, 다른 데이터 비트를 위한 전하는 상기 소스에 인접한 유전체층 내에 배치된다. 유전체 내에서 공간적으로 분리된 전하 저장 영역들의 바이너리 상태들을 개별적으로 판독함으로써 복수-상태 데이터 저장이 얻어진다. 여기에서 설명된 상기 메모리셀들 또한 본 발명의 실시예들에서 사용될 수 있다.Another technique for storing two bits in each cell is described in IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545, "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" (Eitan et al). The ONO dielectric layer extends across the channel between the source and drain diffusions. Charge for one data bit is localized in the dielectric layer adjacent to the drain, and charge for another data bit is disposed in the dielectric layer adjacent to the source. Multi-state data storage is obtained by individually reading the binary states of spatially separated charge storage regions within the dielectric. The memory cells described herein may also be used in embodiments of the present invention.

터널링-기반의, 전기적으로 소거가능하며 프로그램가능한 판독전용 메모리(EEPROM) 또는 플래시 메모리 디바이스들을 프로그래밍할 때, 일반적으로 프로그램 전압이 제어 게이트에 인가되며, 비트 라인은 접지된다. 채널로부터의 전자들은 유전체(330)를 가로질러 터널링하는 전자로서 플로팅 게이트 내부로 주입된다. 이러한 이유로, 유전체(330)는 대개 터널 유전체 또는 터널 옥사이드로 지칭된다. 플로팅 게이트(332) 내에 전자들이 축적될 때, 플로팅 게이트는 음으로 충전되며, 메모리 셀의 드레시홀드 전압은 하나 이상의 데이터 비트들의 저장을 나타내도록 미리 정해진 드레시홀드 전압 범위들 중 한 범위 내에서 상승된다. 일반적으로, 제어 게이트에 인가되는 프로그램 전압은 일련의 펄스로서 인가된다. 상기 펄스들의 크기는 각각의 연속적인 펄스에서 미리 정해진 스텝 사이즈만큼 증가한다. When programming tunneling-based, electrically erasable and programmable read-only memory (EEPROM) or flash memory devices, a program voltage is generally applied to the control gate and the bit line is grounded. Electrons from the channel are injected into the floating gate as electrons tunneling across the dielectric 330. For this reason, dielectric 330 is often referred to as tunnel dielectric or tunnel oxide. When electrons accumulate in the floating gate 332, the floating gate is negatively charged, and the threshold voltage of the memory cell is raised within one of the predetermined threshold voltage ranges to indicate storage of one or more data bits. . Generally, the program voltage applied to the control gate is applied as a series of pulses. The magnitude of the pulses increases by a predetermined step size in each successive pulse.

도 5는 더 큰 플래시 메모리 어레이의 일부로서 제조될 수 있는 두개의 전형적인 NAND 스트링(302, 304)의 3차원 블럭 다이어그램이다. 도 5는 스트링(302, 304) 위의 4개의 메모리 셀들을 표시하고 있지만, 4개의 보다 더 많은 또는 더 적은 메모리 셀들이 사용될 수 있다. NAND 스트링의 메모리 셀들 각각은 도 4와 관련하여 위에서 설명된 스택을 구비한다. 도 5는 P-우물(320) 아래의 N-우물(326), NAND 스트링을 따라서 있는 비트 라인 방향, 그리고 상기 NAND 스트링 또는 비트 라인 방향에 수직인 워드 라인 방향을 더 표시한다. N-우물(336) 아래의 P-타입 기판은 도 5에는 도시되지 않는다. 일 실시예에서, 제어 게이트들은 워드 라인들을 형성한다. 워드 라인 상의 각각의 디바이스에 대해 공통적인 워드 라인 또는 제어 게이트를 제공하기 위하여, 워드 라인을 걸쳐 일관된 전도성 층(336)의 연속층이 형성된다. 한 행 내의 복수의 메모리 셀들에 대해 단일 워드 라인을 형성하는 개별 제어 게이트층(336)이 도 5에 표시된다. 그러한 경우에, 이 층은, 상기 층이 대응하는 플로팅 게이트 층(332)과 오버랩되는 지점에서 각각의 메모리 셀에 대해 제어 게이트를 형성하는 것으로 여겨질 수 있다. 다른 실시예들에서, 개별 제어 게이트들이 형성되어 개별적으로 형성된 워드 라인에 의해 상호연결될 수 있다.5 is a three-dimensional block diagram of two typical NAND strings 302, 304 that can be fabricated as part of a larger flash memory array. 5 shows four memory cells on strings 302 and 304, more than four or fewer memory cells may be used. Each of the memory cells of the NAND string has a stack described above with respect to FIG. 4. 5 further shows N-well 326 below P-well 320, the bit line direction along the NAND string, and the word line direction perpendicular to the NAND string or bit line direction. The P-type substrate under the N-well 336 is not shown in FIG. 5. In one embodiment, the control gates form word lines. In order to provide a common word line or control gate for each device on the word line, a continuous layer of conductive layer 336 is formed across the word line. An individual control gate layer 336 that forms a single word line for a plurality of memory cells in a row is shown in FIG. 5. In such a case, this layer may be considered to form a control gate for each memory cell at the point where the layer overlaps with the corresponding floating gate layer 332. In other embodiments, individual control gates may be formed and interconnected by individually formed word lines.

도 5에 표시된것과 같은 NAND 스트링들을 포함하는 NAND-기반의 비휘발성 메모리 시스템을 제조할 때, NAND 스트링들(302, 304)과 같은 인접한 스트링들 사이에 워드 라인 방향으로 전기적인 분리를 제공하는 것이 중요하다. 도 5에 도시된 실시예에서, NAND 스트링(302)은 개방 영역(open area) 또는 보이드(void)(306)에 의해 NAND 스트링(304)으로부터 분리된다. 일반적인 NAND 구성에서, 인접한 NAND 스트링들 사이에 유전체 물질이 형성되어 개방 영역(306)의 위치에 존재할 것이다.When manufacturing a NAND-based nonvolatile memory system that includes NAND strings as shown in FIG. 5, it is desirable to provide electrical isolation in the word line direction between adjacent strings such as NAND strings 302 and 304. It is important. In the embodiment shown in FIG. 5, the NAND string 302 is separated from the NAND string 304 by an open area or void 306. In a typical NAND configuration, dielectric material will be formed between adjacent NAND strings and will be present at the location of the open region 306.

NAND 플래시 메모리 및 다른 타입의 반도체 디바이스들에 대해 워드 라인 방향으로 디바이스들을 분리시키기 위한 다양한 기법들이 존재한다. 실리콘의 국부 산화(LOCOS) 기법들에서, 산화물이 성장하고 기판의 표면위에 증착되며, 그 후 상기 산화물층 위에 질화물층이 증착된다. 요구되는 분리 영역들을 노출하고 요구되는 활성 영역들을 덮도록 이 층들을 패터닝한 후, 이 층들과 상기 기판의 일부 내부로 트렌치가 식각된다. 그후 산화물이 상기 노출 영역 위에서 성장한다. 활성 영역들 내부로의 잠식을 줄이기 위하여 측벽-마스크 분리(SWAMI)와 같은 기법들을 사용하여 LOCOS 공정에 대한 개선이 이루어진다. SWAMI 기법에서, 상기 산화물의 잠식 및 버즈비크(bird's beak)의 형성을 줄이기 위하여 산화물을 형성하기 전에 질화물이 상기 트렌치 벽위에 형성된다. 이 기법들 및 다른 격리 기법들에 관한 보다 상세한 사항에 대해서는 2004년 11월 23일에 제출된 미국 특허 출원 10/996,030 "SELF-ALIGNED TRENCH FILLING WITH HIGH COUPLING RATIO"(Jack H. Yuan)과 2005년 10월 14일에 제출된 미국 특허 출원 11/251,386 "SELF-ALIGNED TRENCH FILLING FOR NARROW GAP ISOLOATION REGIONS"(Jack H. Yuan)을 참조하며, 이 두 출원은 본 명세서에 그 전체가 참조로서 통합된다.Various techniques exist for separating devices in the word line direction for NAND flash memory and other types of semiconductor devices. In local oxide (LOCOS) techniques of silicon, an oxide is grown and deposited on the surface of the substrate, and then a nitride layer is deposited over the oxide layer. After patterning these layers to expose the required isolation regions and cover the desired active regions, trenches are etched into these layers and a portion of the substrate. Oxides then grow over the exposed areas. Improvements to the LOCOS process are made using techniques such as sidewall-mask separation (SWAMI) to reduce erosion into active regions. In the SWAMI technique, nitride is formed on the trench walls prior to oxide formation to reduce the erosion of the oxide and the formation of bird's beaks. See US Patent Application No. 10 / 996,030 "SELF-ALIGNED TRENCH FILLING WITH HIGH COUPLING RATIO" (Jack H. Yuan), filed November 23, 2004, for more details on these and other isolation techniques. See US Patent Application No. 11 / 251,386, "SELF-ALIGNED TRENCH FILLING FOR NARROW GAP ISOLOATION REGIONS," filed Oct. 14, which is incorporated herein by reference in its entirety.

도 6은 일 실시예에 따른 NAND 플래시 메모리 셀 어레이 일부의 평면도이다. 병렬 워드 라인들(336)이 수평으로 도시되는바, 상기 병렬 워드 라인들(336)은, 메 모리 셀들의 행에 대한 제어 게이트들을 형성하기 위하여, 전하 저장 영역들(332)의 그룹을 스패닝(spanning) 하며 그 위에 놓인다. 워드 라인들(336)은 아래에 놓인 전하 저장 영역들(332), 트렌치 분리 영역들(350) 등을 보여주기 위하여 투명하게 도시되었다. 워드 라인들이 연속적이며, 트렌치 분리 영역들(350) 및 전하 저장 영역들(332) 위에 형성되는 것이 이해될 것이다. 각각의 전하 저장 영역(332)은 인접한 트렌치 분리 영역들(350) 사이에 형성되며, 도 6에서 수직으로 또는 비트 라인 방향으로 도시된다. 트렌치들(350)에 의해 제공되는 수평 방향 또는 워드 라인 방향의 분리는 전하 저장 영역들의 스트링 또는 열이 제조되게 해준다. 도 1에 도시된 바와 같이, 각각의 열은 일 단부(예를 들어, 드레인)에서 개별 비트 라인(362)에 연결되고 다른 비아 접촉부들에서 공통 소스 라인(도시되지 않음)에 연결되어, 플래시 저장 소자들의 NAND 스트링 또는 열을 정의한다. 설명의 편이를 위해서 하나의 비트 라인(362)(접촉부 연결 없이)만이 도시된다. 일반적인 메모리 어레이들은 수천개의 열들 또는 NAND 스트링들을 포함할 것이며, 도시된 것과 같이 4개만이 아닌, 임의의 개수의 메모리 셀들을 포함할 수 있다.6 is a plan view of a portion of a NAND flash memory cell array according to an embodiment. Parallel word lines 336 are shown horizontally, where the parallel word lines 336 span the group of charge storage regions 332 to form control gates for a row of memory cells. spanning). Word lines 336 are shown transparent to show underlying charge storage regions 332, trench isolation regions 350, and the like. It will be appreciated that word lines are continuous and are formed over trench isolation regions 350 and charge storage regions 332. Each charge storage region 332 is formed between adjacent trench isolation regions 350 and is shown vertically or in the bit line direction in FIG. 6. Separation in the horizontal or word line direction provided by the trenches 350 allows a string or column of charge storage regions to be fabricated. As shown in FIG. 1, each column is connected to a separate bit line 362 at one end (eg, drain) and to a common source line (not shown) at other via contacts, thereby storing flash. Define a NAND string or column of devices. Only one bit line 362 (without contact connections) is shown for ease of explanation. Typical memory arrays will include thousands of columns or NAND strings and may include any number of memory cells, not just four as shown.

일 실시예에 따르면, 비트 라인 방향으로 인접한 전하 저장 영역들(332) 사이에 격리 부재들(340)이 제공된다. 상기 격리 부재들은 이웃하는 전하 저장 영역들 간의 전하 커플링을 줄여준다. 전계(electrical field)는 전하 저장 영역 내에 저장되는 전하 양에 따라, 전하 저장 영역들(332)과 관련된다. 이러한 전계는 임의 방향의 성분들을 가질 수 있으므로, 이웃하는 저장 소자들의 겉보기 임계 전압(apparent threshold voltage)에 영향을 미친다. 격리 부재들(340)은 이웃하는 전하 저장 영역들 간의 전하 커플링 양을 줄이기 위하여, 이러한 전계에 대한 종료점(termination point)을 제공할 수 있으며, 그러므로, 메모리 셀들의 겉보기 임계 전압에 있어서 변동이 발생한다. 일 실시예에서, 격리 부재들(340)은 이후에 설명될 것과 같은 측벽 제조 기법들을 사용하여 형성되는 분리 측벽들 또는 차폐 플레이트들이다.According to one embodiment, isolation members 340 are provided between adjacent charge storage regions 332 in the bit line direction. The isolation members reduce charge coupling between neighboring charge storage regions. The electric field is associated with the charge storage regions 332, depending on the amount of charge stored in the charge storage region. Such an electric field may have components in any direction, thus affecting the apparent threshold voltage of neighboring storage elements. Isolation members 340 may provide a termination point for this electric field in order to reduce the amount of charge coupling between neighboring charge storage regions, thus causing a variation in the apparent threshold voltage of the memory cells. do. In one embodiment, the isolation members 340 are separation sidewalls or shielding plates formed using sidewall fabrication techniques as described later.

차폐 플레이트들(340)은 특히 비트 라인 방향으로 서로 인접한 전하 저장 영역들(340) 사이의 전하 커플링을 줄이도록 되어있으나 그에 제한되지는 않는다. 상기 차폐 플레이트는 비트 라인 방향뿐만 아니라 다른 방향 성분을 지닌 전계에 대한 종료점(termination)을 제공한다. 플레이트들(340)이 비트 라인 방향으로 인접한 전하 저장 영역들 사이에 제공되지만, 상기 플레이트들은, 이웃하는 비트 라인들 및 워드 라인들과 같은 다른 이웃하는 전하 저장 영역들 사이를 차폐시킬 수 있으며, 따라서, 대각선으로 인접한 것과 같은 다른 이웃하는 전하 저장 영역들 사이를 차폐시킬 수 있다. Shielding plates 340 are specifically designed to reduce, but are not limited to, charge coupling between charge storage regions 340 adjacent to each other in the bit line direction. The shield plate provides termination for the electric field with the other direction components as well as the bit line direction. While plates 340 are provided between adjacent charge storage regions in the bit line direction, the plates may shield between other neighboring charge storage regions, such as neighboring bit lines and word lines, thus , It may shield between other neighboring charge storage regions, such as diagonally adjacent.

차폐 플레이트들(340)은 비트 라인 방향으로 인접한 스택들 사이에 형성된다. 각각의 플레이트는 절연 부재(338)에 의해 그것의 가장 인접한 전하 저장 영역(332)으로부터 분리된다. 절연 부재들(338)은, 대응 차폐 플레이트와 전하 저장 영역 사이에 비트 라인 방향으로 절연을 제공하기 위하여 각각의 스택을 따라 형성되는 유전체 스페이서들일 수 있다. 차폐 플레이트들(340)과 마찬가지로, 스페이서들은 비트 라인 방향으로 인접한 스택들의 비트 라인 측면면을 따라 워드 라인 방향으로 확장된다. 일 실시예에서, 절연 부재들은 측벽 제조 기법을 사용하여 형성 된 분리 측벽이다. 도시되지 않았지만, 절연 부재들(338) 및 격리 부재들(340)은 또한 NAND 스트링에 대한 선택 게이트를 마주하는 전하 저장 영역의 비트 라인 측면을 따라 형성될 수 있다.Shielding plates 340 are formed between adjacent stacks in the bit line direction. Each plate is separated from its nearest charge storage region 332 by an insulating member 338. The insulating members 338 may be dielectric spacers formed along each stack to provide insulation in the bit line direction between the corresponding shield plate and the charge storage region. Like the shield plates 340, the spacers extend in the word line direction along the bit line side surfaces of adjacent stacks in the bit line direction. In one embodiment, the insulating members are separate sidewalls formed using sidewall fabrication techniques. Although not shown, insulating members 338 and isolation members 340 may also be formed along the bit line side of the charge storage region facing the select gate for the NAND string.

일 실시예에서, 차폐 플레이트들(340)은 플로팅(floating)되어 있으며, 아무런 전기적 연결을 가지지 않는다. 각각의 플로팅 차폐 플레이트는, 폴리실리콘 또는 금속과 같은 전도성 물질로 형성되어, 절연 영역(338)에 의해 그것의 가장 인접한 워드 라인(336)에 용량적으로 결합된다. 그것의 전압은 그것의 가장 인접한 제어 게이트(336)의 전압에 따라 증가 또는 감소할 것이다. 상기 전압은 그것이 제어 게이트에 연결되는 비율에 따라 변경될 것이다. 이 비율은 차폐물, 전하 저장 영역 및/도는 워드 라인(336)의 재료 및 크기뿐만아니라, 절연 영역의 크기 및 유전 상수에 의존한다. In one embodiment, the shielding plates 340 are floating and have no electrical connection. Each floating shield plate is formed of a conductive material such as polysilicon or metal and is capacitively coupled to its nearest word line 336 by an insulating region 338. Its voltage will increase or decrease depending on the voltage of its nearest control gate 336. The voltage will change depending on the rate at which it is connected to the control gate. This ratio depends on the size and dielectric constant of the isolation region as well as the material and size of the shield, charge storage region and / or word line 336.

본 개시의 실시예들에 따른 기법들은 격리 부재들의 제조를 단순화할 수 있다. 일 실시예에서, 플로팅 차폐 플레이트(340)는 도 8A-8G를 참조로 설명되는 바와 같이, 간단히 차폐 플레이트 물질을 증착하고 플레이트와 같은 차폐를 형성하기 위하여 그것을 다시 식각함으로써 형성된다. 다른 실시예들에서, 플레이트들은 플로팅되어 있지 않으며, 형성된 디바이스들의 피치 사이즈에서 복잡한 마스킹 동작들을 피하기 위하여, 개별 메모리 셀들로부터 떨어진(away) 워드 라인(예를 들어, 행의 제1 메모리 셀 전 또는 최종 메모리 셀 후)으로 연결이 이루어진다. 예를 들어, 행의 제1 메모리 셀 전, 행의 최종 메모리 셀 후, 또는 메모리 어레이 행 내의 개방부 또는 브리크(break)에 전기적 연결들이 제공될 수 있다.Techniques in accordance with embodiments of the present disclosure can simplify the manufacture of the isolation members. In one embodiment, the floating shield plate 340 is formed by simply depositing the shield plate material and etching it back to form a shield, such as a plate, as described with reference to FIGS. 8A-8G. In other embodiments, the plates are not floating and a word line (eg, before or after the first memory cell in a row) away from the individual memory cells to avoid complex masking operations in the pitch size of the formed devices. After the memory cell, the connection is made. For example, electrical connections may be provided before the first memory cell of the row, after the last memory cell of the row, or to an opening or break in the memory array row.

도 7은 일 실시예에 따른 메모리 어레이를 형성하기 위한 방법을 표시하는 흐름도이다. 도 8A-8G는 도 7에 표시된것과 같은 제조 공정 동안의 다양한 시점들에서의 메모리 어레이를 도시한다. 설명을 명료하게 하기 위하여, 당업자들이 인지하고 있을 제조 공정의 많은 단계들은 도시되지 않는다. 도 7은 도 8A-8G를 참조로 공정의 선택된 단계들을 강조하고 설명하기 위하여 도시되지만, 그러한 디바이스의 제조에 한정되는 것은 아니다. 따라서, 도 7 및 도 8A-8G가 특정한 NAND 플래시 메모리 예를 표시하지만, 개시된 원리들은 다른 타입의 디바이스들을 형성하기 위하여 다른 제조 공정들에 따라 사용될 수 있다.7 is a flow diagram illustrating a method for forming a memory array in accordance with one embodiment. 8A-8G illustrate memory arrays at various time points during the fabrication process as shown in FIG. 7. For the sake of clarity, many steps of the manufacturing process that would be appreciated by those skilled in the art are not shown. 7 is shown to highlight and explain selected steps of the process with reference to FIGS. 8A-8G, but is not limited to the manufacture of such devices. Thus, while Figures 7 and 8A-8G represent specific NAND flash memory examples, the disclosed principles can be used in accordance with other fabrication processes to form other types of devices.

도 8A는 도 6의 라인 A을 따라 자른 메모리 어레이의 단면도이며, 기판(300)을 도시하는 바, 상기 기판의 내부 또는 위에는 복수의 비휘발성 NAND 타입 플래시 메모리 디바이스들이 형성된다. 기판(300)은 기판을 총칭하기 위하여 사용되지만, 또한, 다양한 실현예들에 따라 적합하게, 그 내부에 P-우물 및/또는 N-우물을 포함할 수 있다. 예를 들어, P-우물 및 N-우물은 도 5에 표시된 바와 같이 기판(300) 내에 형성될 수 있다.FIG. 8A is a cross-sectional view of the memory array taken along line A of FIG. 6, showing a substrate 300, in which a plurality of nonvolatile NAND type flash memory devices are formed inside or on the substrate. The substrate 300 is used to generically refer to a substrate, but may also include P-wells and / or N-wells therein, as appropriate, in accordance with various embodiments. For example, P-wells and N-wells may be formed in the substrate 300 as shown in FIG. 5.

도 7의 단계(402)에서, 기판(300)을 포함하는 3중 우물에 대한 주입 및 관련된 어닐링이 수행된다. 3중 우물을 주입하고 어닐링한 후, 기판(300) 위에 유전체층(330)이 형성된다. 유전체(330)는 많은 저장 소자들에 대해 터널 유전체 영역을 형성하며, 다양한 실시예들에서 산화물 또는 다른 적합한 유전 물질을 포함할 수 있다. 유전체층(330)은 공지된 화학 기상 증착(CVD) 공정, 금속 유기 CVD 공정, 물리적 기상 증착(PVD) 공정, 원자층 증착(ALD) 공정을 사용하여 증착될 수 있으며, 열적 산화 공정을 사용하여 성장하거나, 다른 적합한 공정을 사용항 형성될 수 있다. 일 실시예에서, 유전체(330)는 약 70 내지 100 옴스트롱의 두께이다. 그러나, 다양한 실시예들에 따라, 더 두꺼운 또는 더 얇은 층들이 사용될 수 있다. 추가적으로(그리고 선택적으로), 유전체층(330)을 형성하기 위하여 다른 물질들이 유전체 위에 증착되거나, 아래에 증착되거나, 또는 유전체 내에 포함될 수 있다.In step 402 of FIG. 7, implantation and associated annealing for a triple well comprising a substrate 300 is performed. After injecting and annealing the triple well, a dielectric layer 330 is formed over the substrate 300. Dielectric 330 forms a tunnel dielectric region for many storage elements and may comprise an oxide or other suitable dielectric material in various embodiments. Dielectric layer 330 may be deposited using known chemical vapor deposition (CVD) processes, metal organic CVD processes, physical vapor deposition (PVD) processes, atomic layer deposition (ALD) processes, and grown using thermal oxidation processes. Or using other suitable processes. In one embodiment, dielectric 330 is between about 70 and 100 ohms thick. However, according to various embodiments, thicker or thinner layers may be used. Additionally (and optionally), other materials may be deposited over, underneath, or included in the dielectric to form dielectric layer 330.

단계(406)에서, 전하 저장층이 터널 산화물 층의 상부 위에 증착된다. 도 8A에서, 전하 저장층은 제1 전도층(332)이며, 상기 제1 전도층은 제조되고 있는 스트링들의 메모리 디바이스들에 대한 플로팅 게이트들을 포함할 것이다. 일 실시예에서, 전도층(332)은 상술것과 같은 공지된 공정들을 사용하여 증착되는 폴리실리콘이다. 다른 실시예들에서, 다른 전도성 물질들이 사용될 수 있다. 일 실시예에서, 전도층(322)은 약 500 옴스트롱의 두께이다. 그러나, 실시예들에 따라, 500 옴스트롱보다 더 두꺼운 또는 더 얇은 전도층이 사용될 수 있다.In step 406, a charge storage layer is deposited over the top of the tunnel oxide layer. In FIG. 8A, the charge storage layer is a first conductive layer 332, which will include floating gates for the memory devices of the strings being fabricated. In one embodiment, conductive layer 332 is polysilicon deposited using known processes as described above. In other embodiments, other conductive materials may be used. In one embodiment, conductive layer 322 is about 500 ohms thick. However, depending on embodiments, thicker or thinner conductive layers than 500 ohms strong may be used.

단계(406)에서 증착된 전하 저장층은 전도성 플로팅 게이트 물질들(예를 들어, 폴리 실리콘) 또는 유전성 전하 저장 물질들(예를 들어, 실리콘 질화물)을 포함할 수 있다. 만약 ONO 3중 층 유전체가 사용된다면, 단계(404)는 제1 실리콘 산화물층을 증착하는 것을 포함할 수 있으며, 단계(406)은 질화물 전하 저장층을 증착하는 것을 포함할 수 있다. 제2 실리콘 산화물층은 게이트간 유전체를 형성하기 위하여 나중의 단계들에서 증착될 수 있다(이후에 논의됨). The charge storage layer deposited in step 406 may include conductive floating gate materials (eg, polysilicon) or dielectric charge storage materials (eg, silicon nitride). If an ONO triple layer dielectric is used, step 404 can include depositing a first silicon oxide layer, and step 406 can include depositing a nitride charge storage layer. The second silicon oxide layer may be deposited in later steps to form an inter-gate dielectric (discussed later).

일 실시예에서, 실리콘 리치 실리콘 다이옥사이드(silicon rich silicon dioxide)의 테일러된 층(tailored layer)이 전자들을 포획(trap)하고 저장하기 위 하여 사용될 수 있다. 그러한 물질은 본 명세서에 그 전체가 참조로써 포함되는 다음의 두 문헌에서 설명된다.: "Electrically-alterable read-only-memory using Si-rich SiO2 injectors and a floating polycrystalline silicon storage layer"(DiMaria et al) J.Appl.Phys.52(7), July 1981, pp 4825-4842; "A MOSFET with Si-implanted Gate-SiO2 Insulator for Nonvolatile Memory Applications"(Hori et al.) IEDM 92, April 1992, pp.469-472. 예를 들어, 상기 층의 두께는 약 500 옴스트롱일 수 있다. 테일러된 유전체층이 터널 유전체층, 전하 저장층, 그리고 선택적으로 게이트간 유전체층을 형성할 것이므로 단계들(404, 406)은 결합될 수 있다. In one embodiment, a tailored layer of silicon rich silicon dioxide can be used to trap and store electrons. Such materials are described in the following two documents, which are hereby incorporated by reference in their entirety: "Electrically-alterable read-only-memory using Si-rich SiO2 injectors and a floating polycrystalline silicon storage layer" (DiMaria et al) J. Appl. Phys. 52 (7), July 1981, pp 4825-4842; "A MOSFET with Si-implanted Gate-SiO2 Insulator for Nonvolatile Memory Applications" (Hori et al.) IEDM 92, April 1992, pp. 469-472. For example, the thickness of the layer can be about 500 ohms. Steps 404 and 406 can be combined since the tailored dielectric layer will form a tunnel dielectric layer, a charge storage layer, and optionally an inter-gate dielectric layer.

플로팅 게이트 또는 다른 전하 저장층을 증착한 후, 단계(408)에서 질화물 희생층(342)이 증착된다. 상기 질화물층은 약 400 옴스트롱의 두께일 수 있다. 그러나, 상기 두께는 본 명세서에서 제시된 예시적인 치수보다 더 크거나 더 작을 수 있으며, 구현예에 따라 달라질 수 있다. 층(330, 332, 342)은 복수의 디바이스들을 형성하기 위하여 사용되는 예비 NAND 스트링 스택층이다. 이 층들을 시작층으로 사용하여 복수의 NAND 스트링들이 만들어질 수 있다.After depositing the floating gate or other charge storage layer, a nitride sacrificial layer 342 is deposited at step 408. The nitride layer may be about 400 ohms thick. However, the thickness may be larger or smaller than the exemplary dimensions presented herein and may vary depending on the embodiment. Layers 330, 332, 342 are preliminary NAND string stack layers used to form a plurality of devices. Using these layers as a starting layer, a plurality of NAND strings can be made.

층들(330, 332, 342)이 형성된 후, 단계(410)에서 디바이스의 개별 NAND 스트링들의 정의를 시작하기 위하여 하드 마스크가 질화물층(342) 위에 증착될 수 있다. NAND 스트링이 될 영역들 위에 포토레지스트의 스트립들을 형성하기 위하여 포토리쏘그래피가 사용될 수 있다. 포로레지스트 스트립들을 형성한 후, 예를 들어, 이방성 플라즈마 식각(만나게 되는 각각의 평면층에 대해 물리적 식각과 화학적 식 각 간에 적절한 균형으로 반응성 이온 식각함)을 사용하여, 노출된 마스크층들이 식각될 수 있다. 마스크가 식각되며, 포토레지스트가 제거될 수 있다.After layers 330, 332, 342 are formed, a hard mask may be deposited over nitride layer 342 to begin defining individual NAND strings of the device at step 410. Photolithography can be used to form strips of photoresist over the areas that will be the NAND string. After forming the pororesist strips, the exposed mask layers can be etched using, for example, anisotropic plasma etching (reactive ion etching with an appropriate balance between physical and chemical etching for each planar layer encountered). Can be. The mask is etched and the photoresist can be removed.

단계(412)에서, 개별 NAND 스트링 스택 영역들을 형성하기 위하여 마스크를 사용하여 질화물층 및 플로팅 게이트층이 식각된다. 이것들은 메모리 디바이스에 대한 개별적인 NAND 스트링이 될 것이다. 워드 라인 방향으로 세개의 NAND 스트링 스택 영역들이 서로 인접한다. 단계(414)에서, 기판(300)은 스택들 사이의 격리 트렌치들(350)을 형성하기 위하여 식각된다. 트렌치들은, 개별적인 NAND 스트링들을 정의하기 위하여, 메모리 셀들의 인접하는 열들과 그들의 대응하는 기판의 활성 영역들을 서로 분리한다. 단계(416)에서, 격리 트렌치들(350)은, 효과적인 분리를 제공하기 위하여 실리콘 다이옥사이드와 같은 유전체로 충전된다. 초과 옥사이드 및 질화물층(342)의 나머지 부분은, 예를 들어, 각각의 플로팅 게이트(332)의 상부 표면들을 평탄화하기 위하여 단계(418)에서 화학 기계적 연마를 사용하여 연마된다. 도 8B는 단계(418) 후의 도 7의 라인 A를 따라 자른 메모리 어레이의 단면도이다. In step 412, the nitride layer and floating gate layer are etched using a mask to form individual NAND string stack regions. These will be individual NAND strings for the memory device. Three NAND string stack regions are adjacent to each other in the word line direction. In step 414, the substrate 300 is etched to form isolation trenches 350 between the stacks. The trenches separate adjacent columns of memory cells from the active regions of their corresponding substrates to define individual NAND strings. In step 416, isolation trenches 350 are filled with a dielectric such as silicon dioxide to provide effective isolation. The remaining portion of excess oxide and nitride layer 342 is polished using chemical mechanical polishing, for example, in step 418 to planarize the top surfaces of each floating gate 332. 8B is a cross-sectional view of the memory array taken along line A of FIG. 7 after step 418.

실시예들에 따라 격리 트렌치들(350)을 형성하기 위한 다양한 기법들이 사용될 수 있다. 예를 들어, 트렌치들(350)은, 설명된 바와 같이, 미리 증착된 플로팅 게이트와 터널 유전체층들을 통하여 식각함으로써 형성된 깊은 자기 정렬 트렌치(self-aligned trench)들일 수 있다. 일 실시예에서, 트렌치들은 성장한 유전체로 채워질 수 있으므로, 후속적으로 증착된 제어 게이트 층들이 증가된 커플링을 위하여 플로팅 게이트들 사이에서 워드 라인 방향으로 신장될 수 있다. 깊은 자기 정렬 트렌치들을 사용하는 한가지 기법에 대한 보다 많은 정보를 위해서는, 2004년 11월 23일 제출된 미국 특허출원 10/996,030 "SELF-ALIGNED TRENCH FILLING WITH HIGH COUPLING RATIO"(Jack H. Yuan)를 참조하며, 상기 특허출원은 본 명세서에 그 전체가 참조로써 포함된다. 일 실시예에서, 트렌치들(350) 각각은, 2005년 10월 14일에 출원된 미국 특허출원 11/251,386 "SELF-ALIGNED TRENCH FILLING FOR NARROW GAP ISOLATION REGIONS"(Jack H. Yuan)에 설명된 바와 같이, 성장한 유전체로 채워진 낮은 트렌치 영역과 증착된 유전체로 채워진 높은 트렌치 영역을 포함하며, 상기 특허출원은 본 명세서에 그 전체가 참조로써 포함된다. 앞서서 설명된것과 같은 LOCOS 또는 SWAMI와 같은 다른 기법들이 다른 실시예들에서 사용될 수 있다. 일부 실시예들에서, 격리 트렌치들은, 현재 설명된 바와 같이, 플로팅 게이트들 및/또는 터널 유전체의 형성 전에 형성될 수 있다.Various techniques for forming the isolation trenches 350 can be used in accordance with embodiments. For example, trenches 350 may be deep self-aligned trenches formed by etching through pre-deposited floating gate and tunnel dielectric layers, as described. In one embodiment, the trenches may be filled with a grown dielectric so that subsequently deposited control gate layers may extend in the word line direction between the floating gates for increased coupling. For more information on one technique using deep self-aligned trenches, see US Patent Application No. 10 / 996,030, "SELF-ALIGNED TRENCH FILLING WITH HIGH COUPLING RATIO," filed November 23, 2004 (Jack H. Yuan). The patent application is incorporated herein by reference in its entirety. In one embodiment, each of the trenches 350 is as described in US patent application Ser. No. 11 / 251,386, " SELF-ALIGNED TRENCH FILLING FOR NARROW GAP ISOLATION REGIONS, " filed Oct. 14, 2005. Likewise, it includes a low trench region filled with grown dielectrics and a high trench region filled with deposited dielectrics, the patent application of which is incorporated herein by reference in its entirety. Other techniques, such as LOCOS or SWAMI as described above, may be used in other embodiments. In some embodiments, isolation trenches may be formed prior to the formation of floating gates and / or tunnel dielectric, as currently described.

단계(420)에서, 게이트간 유전체 영역(334)을 위하여 유전체가 증착된다. 일 실시예에서, 게이트간 유전체는 50 옴스트롱 두께의 제1 유전체와, 70 옴스트롱 두께의 질화물층, 그리고 70 옴스트롱 두께의 제2 산화물층을 지닌 다층 ONO(산화물-질화물-산화물)이다. 그러한 구조의 효과적인 ONO 두께는 대략 140 옴스트롱이다.다른 사이즈와 다른 종류의 물질들이 사용될 수 있다. 단계(422)에서 제어 게이트들(336)을 위하여 하나 이상의 층들이 형성된다. 일 실시예에서, 제어 게이트들(336)은 약 2000 옴스트롱의 두께를 지닌다. 일 실시예에서, 제어 게이트(336)를 형성하기 위하여 폴리실리콘층(344), 텅스텐 실리사이드(WSi) 층(346), 그리고 실리콘 니트라이드(SiN)(348)가 증착된다. WSi(346)은 낮은 저항층이며 SiN은 절연체이다. 도 8C는 단계(422) 후, 도 6의 라인 A를 따라 자른 메모리 어레이의 단면도 를 표시한다. In step 420, a dielectric is deposited for inter-gate dielectric region 334. In one embodiment, the inter-gate dielectric is a multilayer ONO (oxide-nitride-oxide) having a first 50 ohms thick dielectric, a 70 ohms thick nitride layer, and a 70 ohms thick second oxide layer. The effective ONO thickness of such a structure is approximately 140 ohms. Different sizes and different types of materials can be used. In step 422 one or more layers are formed for the control gates 336. In one embodiment, the control gates 336 have a thickness of about 2000 ohms. In one embodiment, polysilicon layer 344, tungsten silicide (WSi) layer 346, and silicon nitride (SiN) 348 are deposited to form control gate 336. WSi 346 is a low resistive layer and SiN is an insulator. 8C shows a cross-sectional view of the memory array taken along line A of FIG. 6 after step 422.

단계(424)에서, 어레이에 대해 개별적인 제어 게이트들 또는 워드 라인들을 정의하기 위하여, SiN(348) 위에 증착된 산화물과 같이, 하드마스크 위에 포토레지스트 패턴들이 형성된다. 단계(426)에서, 층(348, 346, 344, 334, 332, 330)은, 비트 라인 방향(도 8A 내지 8C에서 수직방향)에 실질적으로 직각인 방향(도 8A 내지 8C에서 수평방향)으로 워드 라인들을 형성하기 위하여 식각된다. 단계(426)에서, 워드 라인들을 형성하기 위하여, 플라즈마 식각, 이온 밀링, 순수 물리 이온 식각, 또는 또 다른 적당한 기법이 사용될 수 있다. 일 실시예에서, 터널 유전체층(330)은 단계(426)에서 식각되지 않으며, 각각의 전하 저장 영역 바로 아래 및 그들 사이에, 비트 라인 방향으로 기판 위에 유전체 물질의 연속적인 스트립들을 남겨둔다. 도 8D는 도 6의 라인 B를 따라 자른 메모리 어레이의 단면도이며, 도 8D에 수평으로 표시된, 비트 라인 방향으로 서로 인접한 세개의 스택들을 지닌 어레이의 단면을 도시한다.In step 424, photoresist patterns are formed over the hardmask, such as oxide deposited over SiN 348, to define individual control gates or word lines for the array. In step 426, layers 348, 346, 344, 334, 332 and 330 are in a direction substantially perpendicular to the bit line direction (vertical in FIGS. 8A-8C) (horizontal in FIGS. 8A-8C). It is etched to form word lines. In step 426, plasma etching, ion milling, pure physical ion etching, or another suitable technique may be used to form the word lines. In one embodiment, tunnel dielectric layer 330 is not etched in step 426, leaving successive strips of dielectric material over the substrate in the bit line direction, directly below and between each charge storage region. FIG. 8D is a cross-sectional view of the memory array taken along line B of FIG. 6, showing a cross section of the array with three stacks adjacent to each other in the bit line direction, horizontally indicated in FIG. 8D.

단계(428)에서, 측벽 산화, 측벽 증착, 또는 그 둘의 조합이 수행된다. 디바이스는, 어느 정도의 대기 산소 가스율(fraction percentage of ambient oxygen gas)을 지니고, 고온에서 용광로에 놓일 수 있으며, 따라서, 노출된 표면들이 산화되고, 이는 보호층을 제공한다. 플로팅 게이트와 제어 게이트의 에지들을 둥글게 하기 위하여 측벽 산화가 또한 사용될 수 있다. 고온(예를 들어, 섭씨 100도 이상) 산화물 성장의 대안은 고밀도 크립톤 플라즈마 내에서의 저온(예를 들어, 섭씨 400도) 산화물 성장이다. 측벽 산화에 대한 보다 자세한 정보는, Proceedings of the IEEE, Vol. 89, No. 3, March 2001 의 "New Paradigm of Silicon Technology"(Ohmi, Kotani, Hirayama, Morimoto), 1999 IEEE의, Japan Tohoku University, Dept. of Electronic Engineering의 "Low Temperature Growth of High Silicon Oxide Films by Oxygen Radical Generated in High Density Krypton Plasma"(Hirayama, Sekine, Saito, Ohmi), 그리고 2001 IEEE, Japan, Tohoku University의 "Highly Reliable Ultra thin Silicon Oxide Film Formation at Low Temperature by Oxygen Radical Generated in High-Density Krypton Plasma"에서 찾아볼 수 있으며, 이 세 출원은 모두 본 명세서에 그 전체가 참조로써 포함된다.In step 428, sidewall oxidation, sidewall deposition, or a combination of the two is performed. The device has a fraction percentage of ambient oxygen gas and can be placed in the furnace at high temperatures, so that the exposed surfaces are oxidized, which provides a protective layer. Sidewall oxidation may also be used to round the edges of the floating gate and the control gate. An alternative to high temperature (eg, above 100 degrees Celsius) oxide growth is low temperature (eg, 400 degrees Celsius) oxide growth in a high density krypton plasma. For more information on sidewall oxidation, see Proceedings of the IEEE, Vol. 89, No. 3, March 2001, "New Paradigm of Silicon Technology" (Ohmi, Kotani, Hirayama, Morimoto), 1999 IEEE, Japan Tohoku University, Dept. "Low Temperature Growth of High Silicon Oxide Films by Oxygen Radical Generated in High Density Krypton Plasma" of Electronic Engineering (Hirayama, Sekine, Saito, Ohmi), and "Highly Reliable Ultra thin Silicon Oxide Film of Tohoku University, 2001 IEEE, Japan Formation at Low Temperature by Oxygen Radical Generated in High-Density Krypton Plasma, all three of which are incorporated herein by reference in their entirety.

단계(430)의 주입 공정에서 N+ 소스/드레인 영역들(324)이 형성된다. 예를 들어, 아세닉 또는 포스포로스 주입이 사용될 수 있다. 할로 주입이 사용될 수 있으며 일부 실시예들에서, 어닐링 공정이 수행된다. 도 8E는, 인접 전하 저장 영역들(332) 아래의 기판 내의 활성 영역들 사이에 N+ 영역들(324)을 형성한 후, 도 6의 라인 B를 따라 자른 메모리 어레이의 단면도를 표시한다.In the implantation process of step 430, N + source / drain regions 324 are formed. For example, acenic or phosphorous injection may be used. Halo implantation can be used and in some embodiments an annealing process is performed. FIG. 8E shows a cross-sectional view of the memory array taken along line B of FIG. 6 after forming N + regions 324 between active regions in the substrate below adjacent charge storage regions 332.

단계(432, 434)에서 절연 부재들(338)이 비트 라인 방향으로, 서로 인접한 스택들 사이에 형성된다. 스택의 각 층은 상부 표면 및 하부 표면면, 워드 라인 방향으로 실질적으로 평행한 두 측면들, 비트 라인 방향으로 실질적으로 평행한 두 측면들(제1 비트 라인 측면은 도 8A 내지 8C에 도시된다.)을 가진다. 절연 부재들은, 도 8E에 도시된 바와 같이, 인접한 전하 저장 영역들(332), 게이트간 유전체 영역들(334), 그리고 제어 게이트(336)의 복수 층들의 비트 라인 측면들을 따라서 형성된다. 일 실시예에서, 절연 부재들은 제어 게이트(336)의 전도성 부분들을 따 라서만 형성되며 WSi(346) 또는 SiN(348)과 같은 층들을 따라 형성되지는 않는다. 일 실시예에서절연 부재들(338)은 유전체 측벽 스페이서들(예를 들어, 산화물, 질화물 등)이다. 이것들은 ALC, CVD 등을 사용하여 산화물을 증착함으로써 형성될 수 있으며(단계 (432)) 절연 측벽들을 형성하기 위하여 다시 식각될 수 있다(단계 434). In steps 432 and 434, insulating members 338 are formed between adjacent stacks in the bit line direction. Each layer of the stack has an upper surface and a lower surface surface, two sides that are substantially parallel in the word line direction, and two sides that are substantially parallel in the bit line direction (the first bit line side is shown in FIGS. 8A-8C). ) Insulating members are formed along the bit line sides of the plurality of layers of adjacent charge storage regions 332, inter-gate dielectric regions 334, and control gate 336, as shown in FIG. 8E. In one embodiment, the insulating members are formed only along the conductive portions of the control gate 336 and are not formed along layers such as WSi 346 or SiN 348. In one embodiment, the insulating members 338 are dielectric sidewall spacers (eg, oxide, nitride, etc.). These may be formed by depositing oxide using ALC, CVD, etc. (step 432) and may be etched back to form insulating sidewalls (step 434).

단계(436)에서, 폴리실리콘, 금속, 또는 다른 물질을 증착함로써 격리 부재들(340)에 대하여 전도성 물질이 형성될 수 있다. 폴리실리콘은 매우 컨포멀(conformal)하며, 일 실시예에서 분리 차폐 플레이트들(340)을 형성하기 위하여 증착된다. 단계(438)에서, 각각의 절연 측벽(338)을 따라 측벽 플레이트들을 형성하기 위하여 증착 물질이 식각될 수 있다. 일 실시예에서, 차폐 플레이트들(340)은 비트 라인 방향으로 약 50 옴스트롱 또는 그 이하의 두꼐를 지닌다. 50 옴스트롱보다 크거나 작은 다른 두께들이 사용될 수 있다. 예를 들어, 일 실시예에서 20 또는 10 옴스트롱의 차폐 플레이트가 사용될 수 있다. 이러한 크기의 매우 얇은 전도성 층을 사용하여 충분한 종료점(termination)이 제공될 수 있다. 도 8F는 절연 영역(338)을 따라 형성된 차폐 플레이트들(340)를 지닌, 도 6의 라인 B를 따라 자른 메모리 어레이의 단면도를 도시한다. 두 플레이트들은 비트 라인 방향으로 인접한 전하 저장 영역들 사이에(인접한 플로팅 게이트들의 마주보는 비트 라인 측면들 사이에) 제공된다. 각각의 차폐 플레이트는 인접한 전하 저장 영역들 위 또는 그 내부에 저장된 전하들로부터 야기되는 전계에 대한 종료점을 제공할 수 있다. 그러므로 메모리 셀들의 겉보기 임계 전압의 시프트가 감소된다.In step 436, a conductive material may be formed on the isolation members 340 by depositing polysilicon, metal, or other material. Polysilicon is very conformal and, in one embodiment, is deposited to form separate shielding plates 340. In step 438, the deposition material may be etched to form sidewall plates along each insulating sidewall 338. In one embodiment, the shielding plates 340 have a thickness of about 50 ohms or less in the bit line direction. Other thicknesses larger or smaller than 50 ohms may be used. For example, in one embodiment a shield plate of 20 or 10 ohms may be used. Sufficient termination may be provided by using a very thin conductive layer of this size. FIG. 8F shows a cross-sectional view of the memory array taken along line B of FIG. 6 with shield plates 340 formed along the insulating region 338. Two plates are provided between adjacent charge storage regions in the bit line direction (between opposing bit line sides of adjacent floating gates). Each shield plate may provide an endpoint for the electric field resulting from charges stored on or within adjacent charge storage regions. Therefore, the shift in the apparent threshold voltage of the memory cells is reduced.

단계(440)에서 층간 유전체(inter-layer dielectric)(352)가 형성되어 어레이를 채운다. 도 8G는 단계(440) 이후의 도 6의 라인 B를 따라 자른 메모리 어레이의 단면도이다. 단계(442)에서, 다양한 백엔드 공정들이 수행될 수 있다. 예를 들어, 어레이의 제조를 완료하기 위하여, 다양한 접촉부들이 식각될 수 있으며, 금속 배선들이 형성될 수 있다.In step 440 an inter-layer dielectric 352 is formed to fill the array. 8G is a cross-sectional view of the memory array taken along line B of FIG. 6 after step 440. In step 442, various backend processes may be performed. For example, to complete the fabrication of the array, various contacts can be etched and metal wires can be formed.

실시예에 따라 차폐 플레이트(340)의 다양한 변형이 이루어질 수 있다. 도 8F-8G는 스택들 사이에 비트 라인 방향으로 형성되며 워드 라인 방향으로 신장되는 차폐 플레이트들을 도시한다. 상기 플레이트들은 대략 전하 저장 영역의 하부 표면 레벨부터 대략 WSi 층(346)의 중간까지 형성된다. 일 실시예에서, 차폐 플레이트들은 전하 저장 영역들(332)의 하부 표면까지 신장되지 않을 수 있다. 또 다른 실시예에서, 차폐 플레이트들은 거의 기판(300)의 상부까지 형성된다. 차폐 플레이트들은 또한 대략 SiN 층(348)의 상부 표면 레벨까지, 또는 전하 저장 영역(332)의 상부 표면까지 신장될 수 있다. 일 실시예에서, 절연 부재들(338)은 제어 게이트들의 일부를 형성하는 WSi(346) 또는 SiN(348)과 같은 층들 레벨까지 신장되지 않는다. 각각의 경우에, 플로팅 차폐 플레이트는 제어 제이트들(336)(334-348)로부터 전기적으로 절연된다.According to an embodiment, various modifications of the shielding plate 340 may be made. 8F-8G illustrate shielding plates formed in the bit line direction between the stacks and extending in the word line direction. The plates are formed from approximately the bottom surface level of the charge storage region to approximately the middle of the WSi layer 346. In one embodiment, the shielding plates may not extend to the bottom surface of the charge storage regions 332. In another embodiment, the shielding plates are formed up to almost the top of the substrate 300. The shielding plates may also extend to approximately the top surface level of the SiN layer 348, or to the top surface of the charge storage region 332. In one embodiment, the insulating members 338 do not extend to layer levels such as WSi 346 or SiN 348 forming some of the control gates. In each case, the floating shield plate is electrically insulated from the control widgets 336 (334-348).

차폐 플레이트들이 플로팅이며, 전도성 물질로 만들어지므로, 상기 차폐 플레이트들은 그것들의 가장 인접한 플로팅 게이트들 및 제어 게이트들과 용량적으로 결합할 것이다. 이것은 제어 게이트(336)의 대응 전하 저장 영역에 대한 영향을 증가시킬 수 있다. 제어 게이트는 차폐 플레이트에 용량적으로 결합할 것이며, 상기 차폐 플레이트는 전하 저장 영역에 용량적으로 결합할 것이다. 그러므로, 제어 게이트들은 전하 저장 영역들에 대해 더욱 강한 영향을 보여줄 것이다.Since the shield plates are floating and made of a conductive material, the shield plates will capacitively couple with their nearest floating gates and control gates. This may increase the impact on the corresponding charge storage region of the control gate 336. The control gate will be capacitively coupled to the shield plate, which will be capacitively coupled to the charge storage region. Therefore, the control gates will show a stronger effect on the charge storage regions.

도 9는 단일의 플로팅 차폐 플레이트(340)가 인접 전하 저장 영역들(332) 사이에 포함되어 있는 대안적인 실시예를 도시한다. 인접한 워드 라인 스택들 사이에 있는 단일의 플레이트는 여전히, 인접한 저장 영역들 내에 저장된 전하로부터 야기되는 전계에 대한 종료점을 제공한다. 단일 차폐 플레이트(340)는 그것의 가장 인접한 스택들 각각에 용량적으로 결합될 것이다. 그것은 도 8F 내지 8G에 도시된 두개의 플레이트들과 비교하여 그만큼 정밀하게 인접한 워드 라인 전압을 트래킹(tracking)하지는 않을 것이다. 그러나, 그러한 구성은 인접한 전하 저장 영역들 사이에 여전히 차폐를 제공할 수 있다. 두개의 제어 게이트들 및 전하 저장 영역들 사이에 단일의 차폐 플레이트가 제공되므로, 일 실시예에서, 상기 플레이트는 인접한 워드 라인들중 어느것에도 전기적으로 연결되지 않는다. 이러한 방식으로, 차폐 플레이트는 인접한 전하 저장 영역들 모두에 대해 독립적으로 전기적인 분리를 제공한다. 9 illustrates an alternative embodiment in which a single floating shield plate 340 is included between adjacent charge storage regions 332. A single plate between adjacent word line stacks still provides an endpoint for the electric field resulting from the charge stored in adjacent storage regions. The single shield plate 340 will be capacitively coupled to each of its closest stacks. It will not track the adjacent word line voltages with that precision as compared to the two plates shown in FIGS. 8F-8G. However, such a configuration can still provide shielding between adjacent charge storage regions. Since a single shielding plate is provided between the two control gates and the charge storage regions, in one embodiment the plate is not electrically connected to any of the adjacent word lines. In this way, the shielding plate independently provides electrical separation for all adjacent charge storage regions.

도 9에 도시된 것과 같은 단일 차폐 플레이트는 특히 디바이스 치수가 줄어든 실시예들에 적합하다. 어레이의 메모리 셀들이 스케일될 때, 비트 라인 방향의 인접한 스택 영역들 사이의 거리는 줄어든다. 도 8F 및 8G에 도시된, 독립적인 전기적 특성들을 지닌 두개의 분리 차폐 플레이트들을 형성하기 위하여, 증착 또는 다른 공정이 두개의 플레이트들을 형성하고 그들 사이에 적절한 분리를 제공해야만 한다. 도 9에 도시된 바와 같이 단일의 플레이트가 형성된다면, 이러한 공정 수준 에서 제조 요구사항이 완화될 수 있다. 단계(436, 438)(도 7)는 차폐 플레이트(340)를 형성하기 위하여, 단지 전도성 층을 증착하고, 그것을 식각하는 것을 필요로 한다. 따라서, 인접하는 스택 영역들 사이의 좁은 공간 내에서 증착하고 식각할 필요성이 줄어든다. A single shielding plate such as that shown in FIG. 9 is particularly suitable for embodiments with reduced device dimensions. As the memory cells of the array are scaled, the distance between adjacent stack regions in the bit line direction is reduced. In order to form two separate shielding plates with independent electrical properties, shown in FIGS. 8F and 8G, a deposition or other process must form the two plates and provide proper separation between them. If a single plate is formed as shown in FIG. 9, manufacturing requirements can be relaxed at this process level. Steps 436 and 438 (FIG. 7) only require depositing a conductive layer and etching it to form the shield plate 340. FIG. Thus, the need to deposit and etch in tight spaces between adjacent stack regions is reduced.

인접한 전하 저장 영역들 사이에 두개의 차폐 플레이트들을 사용하는 실시예에서, 차폐 플레이트들은 그것들의 가장 인접한 워드 라인(336)에 전기적으로 연결될 수 있다. 예를 들어, 도 6을 참조하면, 워드 라인(3361) 오른쪽 부분은 일반적인 워드라인 배열로 표시되며, 하나 이상의 층들이 그 위에 덮여 층간 유전체 영역(334), 플로팅 게이트들(332), 및 트렌치들(350)을 보이지 않게 가로막고 있다. 워드 라인(3361)의 종단에서, 워드 라인과 그것에 가장 인접한 두개의 차폐 플레이트들(340) 사이에 접촉부(354)가 제공된다. 상기 접촉부는 백 엔드 공정의 일부로서 도 7의 단계(422)에서 형성된 단순한 금속 배선들 또는 식각된 접촉부들일 수 있다. 연결부들이 각각의 워드 라인의 전체 길이를 따라 형성되지 않으므로, 각각의 제어 게이트가 대응하는 플로팅 게이트 위에 놓이는 곳을 포함하여, 디바이스 피치에서의 정밀한 조정은 필요하지 않다. 연결부들은 임의의 개별 메모리 셀로부터 벗어난 메모리 어레이의 부분들에 제공될 수 있다. 직접적인 전기적 연결부들을 지니므로, 차폐 플레이트들은 워드 라인과 동일한 전위에 있을 것이고, 앞서서 설명한 바와 같이 종료점과 증가된 커플링을 제공할 것이다. 전기적 연결부(354)의 위치는 도 10 및 11을 참조하여 보다 자세히 설명된다.In an embodiment using two shield plates between adjacent charge storage regions, the shield plates may be electrically connected to their nearest word line 336. For example, referring to FIG. 6, the right portion of word line 336 1 is represented by a general word line arrangement, with one or more layers covered thereon, interlayer dielectric region 334, floating gates 332, and trenches. The field 350 is blocked from view. At the end of the word line 336 1 , a contact 354 is provided between the word line and the two shielding plates 340 nearest to it. The contacts may be simple metal wires or etched contacts formed in step 422 of FIG. 7 as part of the back end process. Since the connections are not formed along the entire length of each word line, precise adjustment in device pitch is not necessary, including where each control gate rests on the corresponding floating gate. The connections may be provided to portions of the memory array that deviate from any individual memory cell. Since there are direct electrical connections, the shielding plates will be at the same potential as the word line and will provide an endpoint and increased coupling as described above. The location of the electrical connection 354 is described in more detail with reference to FIGS. 10 and 11.

도 10은 메모리 셀 어레이(502)의 예시적인 구조를 도시한다. 일례로, 1,024 블록으로 구획된 NAND 플래시 EEPROM이 설명된다. 각 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에서, 상기 블록은 동시에 소거되는 셀들의 최소 단위이다. 이 예에서, 각 블록에는 짝수 열과 홀수 열로 나뉘는 8,512 열이 존재한다. 비트 라인들이 또한 짝수 비트 라인(BLE)과 홀수 비트 라인(BLO)들로 나뉜다. 도 10은 NAND 스트링을 형성하기 위하여 직렬로 연결된 4개의 메모리 셀을 도시한다. 각각의 NAND 스트링에서 4개의 셀들이 도시되지만, 4개 이상 또는 이하(예를 들어, 16, 32 또는 다른 수)의 메모리 셀도 사용될 수 있다. NAND 스트링의 일 종단은 제1 선택 트랜지스터(또한 선택 게이트라 지칭됨) SGD를 통해 대응하는 비트 라인에 연결되고, 또 다른 종단은 제2 선택 트랜지스터 SGS를 통해 c-소스에 연결된다. 일 실시예에서, 대응하는 메모리 셀들의 행에 대한 하나 이상의 플레이트들과 워드 라인 사이에 접촉부 또는 전기적 연결부(354)가 제공된다. 도시된 바와 같이, 연결부는 블록의 개별 메모리 셀들 너머의 또는 바깥의 워드 라인 부분에 제공된다. 예를 들어, 도 10은 메모리 셀들의 각 행의 최종 메모리 셀 너머의 접촉부(354)를 도시한다. 단순한 접촉부, 비아, 또는 다른 배선이 상기 워드 라인과 차폐 플레이트 사이에 형성될 수 있다. 또 다른 실시예에서, 접촉부(354)는 행의 첫번째 메모리 셀 너머의 위치에서 메모리 셀들 블록의 바깥에 형성될 수 있다. 예를 들어, 접촉부는, BLE0에 연결된 행의 메모리 셀 전의 WL3_i의 부분에서, 워드 라인 WL3_i와 그것의 대응하는 차폐 플레이트(들) 사이에 형성될 수 있다. 이 연결부는 행 제어 회로(506) 후 (BLE0에 연결된) 첫번째 메모리 셀 전에 있을 수 있다.10 shows an exemplary structure of a memory cell array 502. As an example, a NAND flash EEPROM partitioned into 1,024 blocks is described. Data stored in each block can be erased at the same time. In one embodiment, the block is the minimum unit of cells that are simultaneously erased. In this example, there are 8,512 columns in each block divided into even and odd columns. The bit lines are also divided into even bit lines BLE and odd bit lines BLO. 10 shows four memory cells connected in series to form a NAND string. Although four cells in each NAND string are shown, four or more (eg, 16, 32, or other numbers) memory cells may be used. One end of the NAND string is connected to a corresponding bit line through a first select transistor (also referred to as a select gate) SGD, and another end is connected to a c-source through a second select transistor SGS. In one embodiment, a contact or electrical connection 354 is provided between the word line and one or more plates for the corresponding row of memory cells. As shown, the connections are provided in word line portions beyond or outside the individual memory cells of the block. For example, FIG. 10 shows the contact 354 beyond the last memory cell of each row of memory cells. Simple contacts, vias, or other wiring may be formed between the word line and the shield plate. In another embodiment, contacts 354 may be formed outside of the block of memory cells at a location beyond the first memory cell in the row. For example, a contact can be formed between the word line WL3_i and its corresponding shielding plate (s) at the portion of WL3_i before the memory cells of the row connected to BLE 0 . This connection may be after the row control circuit 506 but before the first memory cell (connected to BLE 0 ).

많은 어레이 구현예들에서, 특정 수의 비트 라인들 후 메모리 어레이에 주기적인 브레이크(break)를 제공하는 것이 일반적이다. 예를 들어, 매 100개의 비트 라인들 후에, 어레이의 일부가 개방(open)될 수 있으며, 또 다른 100개의 비트 라인들이 형성되기 전에 어떠한 메모리 셀들도 포함하지 않을 수 있다. 이러한 메모리 어레이의 개별 부분들은 서브 어레이(sub-array)라 지칭된다. In many array implementations, it is common to provide a periodic break in the memory array after a certain number of bit lines. For example, after every 100 bit lines, a portion of the array may be open and may not contain any memory cells before another 100 bit lines are formed. Individual portions of such a memory array are referred to as sub-arrays.

도 11은 어레이 및 그러한 구성이 사용될 때의 블록의 도면을 상세하게 도시한다. 도시된 블록은 서로 다른 서브 어레이들의 일부인 개별 부분들을 포함한다. 서브 어레이들은 m개의 홀수 및 짝수 비트 라인들을 포함한다. 그러므로, 도시된 블록은 비트 라인 BLE0, BLO0 에서 비트 라인 BLEm, BLOm까지 형성된 제1 부분을 포함한다. 어레이 내의 각각의 개방부(opening) 전의 비트 라인 수(m)는 실시예에 따라 달라질 수 있다. 예를 들어 다양한 구현예들에서 m은 50 또는 100 또는 몇백개의 비트라인들일 수 있다. 도 11의 블록은 어레이 내에서 그러한 브레이크를 보여주기 위하여 단순화되었지만, 어레이의 종단에 도달할때까지 매 m개의 홀수 및 짝수 비트 라인들 다음에 어레이 내에 주기적인 브레이크가 있을 수 있다. 차폐 플레이트들과 인접 워드 라인들 간의 연결부(354)가 어레이 내의 각각의 개방부 또는 브레이크에 제공되거나 또는 단지 개방부 부분에만 제공될 수 있다.11 shows a detailed view of the array and the blocks when such a configuration is used. The illustrated block includes separate portions that are part of different sub arrays. The sub arrays comprise m odd and even bit lines. Therefore, the block shown includes a first portion formed from bit lines BLE 0 , BLO 0 to bit lines BLEm, BLOm. The number of bit lines m before each opening in the array may vary depending on the embodiment. For example, in various implementations m can be 50 or 100 or hundreds of bit lines. Although the block of FIG. 11 has been simplified to show such a break in the array, there may be a periodic break in the array after every m odd and even bit lines until the end of the array is reached. Connections 354 between shield plates and adjacent word lines may be provided at each opening or brake in the array, or only at the opening portion.

메모리 어레이 내의 주기적인 개방부는 절연 부재들과 그것들의 대응하는 워드 라인 사이의 접촉 형성에 특히 적합하다. 도 11은 절연 부재들과 대응하는 워드 라인 사이의 접촉부(354)가 BLOm과 BLEm+1 사이의 개방부에 있는것을 도시한다. 어레이 내의 개방부가 크기때문에, 절연 부재와 워드 라인 사이의 접촉부를 형성하기 위하여 요구되는 정밀도는, 워드 라인의 길이방향을 따라 연속적인 접촉부를 형성하려 할때 요구되는 정밀도 많큼 높지 않다. 접촉부는 디바이스 레벨 피치에서 형성될 필요가 없다. 예를 들어, 디바이스 피치가 50nm이면, 접촉부는 예를 들어 100nm 또는 그보다 더 큰 사이즈로 형성될 수 있다. 이는 절연 부재를 제조하는 것의 편이성을 크게 개선해주며, 수율을 증가시킨다. 정밀도가 덜 요구되므로, 부주의한 단락(short)이나 개방(open)으로 인한 불량이 줄어든다. 도시되지는 않았지만, 일 실시예에서, 절연 부재와 대응 워드 라인 사이의 접촉부들은 메모리 어레이 내의 매 개구부(또는 개구부의 일부)에 만들어질 수 있다. 그러므로, 또 다른 m개의 홀수 및 짝수 비트 라인들 다음에, 절연부재와 워드 라인 사이에 추가적인 접촉부(354)들이 형성될 수 있다. Periodic openings in the memory array are particularly suitable for forming contacts between insulating members and their corresponding word lines. 11 shows that the contact 354 between the insulating members and the corresponding word line is in the opening between BLO m and BLE m + 1 . Because of the large openings in the array, the precision required to form a contact between the insulating member and the word line is not much higher than the precision required to form a continuous contact along the length of the word line. The contacts need not be formed at the device level pitch. For example, if the device pitch is 50 nm, the contacts can be formed in a size, for example 100 nm or larger. This greatly improves the ease of manufacturing the insulating member and increases the yield. Less precision is required, so fewer defects due to inadvertent shorts or open are reduced. Although not shown, in one embodiment, contacts between the insulating member and the corresponding word line may be made in every opening (or part of the opening) in the memory array. Therefore, after another m odd and even bit lines, additional contacts 354 can be formed between the insulating member and the word line.

일 실시예의 메모리 셀들에 대한 판독 및 프로그래밍 동작 중에, 4,256개의 메모리 셀들이 동시에 선택된다. 선택된 메모리 셀들은 동일한 워드 라인(예를 들어, WL2-i) 및 동일한 종류의 비트 라인(예를 들어, 짝수 비트 라인들)을 가진다. 그러므로, 532 바이트의 데이터가 동시에 판독되거나 프로그래밍될 수 있다. 동시에 판독 또는 프로그래밍되는 이러한 532 바이트의 데이터는 논리 페이지를 형성한다. 그러므로, 이 예에서, 한 블록이 적어도 8개의 페이지를 저장할 수 있다. 각각의 메모리 셀이 2비트의 데이터를 저장할 때(예를 들어, 멀티-레벨 셀), 한 블록은 16개의 페이지를 저장한다. 판독 및 검증 동작에서, 선택된 블록의 선택 게이트들(SGD 및 SGS)은 하나 이상의 선택 전압들로 상승되고 선택된 블록의 선택되지 않은 워드 라인들(예를 들어, WL0, WL1 및 WL3)은 판독 통과 전압(예를 들어, 4.5볼트)으로 상승하여 트렌지스터를 통과 게이트로 동작하게 만든다. 선택된 블록의 선택된 워드 라인(예를 들어, WL2)은 기준 전압에 연결되고, 각각의 판독 및 검증 동작에 대해 기준 전압의 레벨이 규정되어, 관련 메모리 셀의 드레시홀드 전압이 그 레벨보다 높은지 또는 낮은지를 결정하게된다. 예를 들어, 일 비트 메모리 셀의 판독 동작에서, 선택된 워드 라인 WL2가 접지되어, 드레시홀드 전압이 0V보다 큰지 여부가 검출된다. 일 비트 메모리 셀의 검등 동작에서, 선택된 워드 라인 WL2는 예를 들어 2.4V와 연결되어, 프로그래밍이 진행함에 따라 임계 전압이 2.4V에 도달했는지가 검증된다. 판독 및 검증 중에 소스 및 P-우물은 0 볼트에 있다. 선택된 비트 라인들(BLe)은, 예를 들어, 0.7V로 미리 충전된다. 임계 전압이 판독 또는 검증 레벨보다 높다면, 연관된 비전도성 메모리 셀로 인하여, 관련 비트 라인(BLe)의 전위 레벨은 높은 레벨을 유지한다. 한편, 만약 임계 전압이 판독 또는 검증 레벨보다 낮다면, 전도성 메모리 셀로 인하여, 관련 비트 라인(BLe)의 전위 레벨은 낮은 레벨, 예를 들어, 0.5V 이하로 감소된다. 메모리 셀의 상태는 비트 라인에 연결되어 결과적인 비트 라인 전압을 감지하는 감지 증폭기에 의해 검출된다. 메모리 셀이 프로그램 상태인지 소거 상태인지의 차이는 네트 음 전하(net negative charge)가 플로팅 게이트 내에 저장되는지 여부에 달려있다. 예를 들어, 만약 음전하가 프롤팅 게이트 내에 저장된다면, 임계 전압이 높아지고 트렌지스터가 동작 인핸스먼 트 모드(enhancement mode)에 있을 수 있다. During the read and program operations on the memory cells of one embodiment, 4,256 memory cells are selected at the same time. The selected memory cells have the same word line (eg WL2-i) and the same kind of bit line (eg even bit lines). Therefore, 532 bytes of data can be read or programmed simultaneously. These 532 bytes of data read or programmed simultaneously form a logical page. Therefore, in this example, one block can store at least eight pages. When each memory cell stores two bits of data (eg a multi-level cell), one block stores 16 pages. In read and verify operations, the select gates SGD and SGS of the selected block are raised to one or more select voltages and the unselected word lines of the selected block (e.g., WL0, WL1, and WL3) are read through voltages. (E.g. 4.5 volts) to make the transistor act as a pass gate. The selected word line (e.g., WL2) of the selected block is connected to a reference voltage, and the level of the reference voltage is defined for each read and verify operation so that the threshold voltage of the associated memory cell is above or below that level. Will decide. For example, in a read operation of a one bit memory cell, the selected word line WL2 is grounded to detect whether the threshold voltage is greater than 0V. In the probing operation of a one bit memory cell, the selected word line WL2 is connected, for example, to 2.4V to verify that the threshold voltage has reached 2.4V as programming proceeds. The source and P-well are at zero volts during reading and verification. The selected bit lines BLe are precharged to, for example, 0.7V. If the threshold voltage is above the read or verify level, due to the associated nonconductive memory cell, the potential level of the associated bit line BLe remains at a high level. On the other hand, if the threshold voltage is lower than the read or verify level, due to the conductive memory cell, the potential level of the associated bit line BLe is reduced to a lower level, for example 0.5V or less. The state of the memory cell is detected by a sense amplifier connected to the bit line to sense the resulting bit line voltage. The difference between whether the memory cell is in the program state or the erase state depends on whether net negative charge is stored in the floating gate. For example, if negative charge is stored in the floating gate, the threshold voltage may be high and the transistor may be in an operational enhancement mode.

일 예로, 메모리 셀을 프로그래밍 할때, 드레인과 p-우물은 0볼트를 수신하며 제어 게이트는 크기가 증가하는 일련의 프로그래밍 펄스를 수신한다. 일 실시예에서, 상기 일련의 펄스들의 크기는 7 볼트 내지 20 볼트의 범위에 있다. 다른 실시예에서, 상기 펄스들의 범위는 달라질 수 있으며, 예를 들어, 7 볼트 보다 높은 레벨에서 시작될 수 있다. 메모리 셀들을 프로그래밍 하는 중에, 프로그래밍 펄스들 사이의 기간에서 검증 동작들이 수행된다. 즉, 각각의 프로그래밍 펄스 사이에서, 병렬로 프로그래밍되는 셀들 그룹의 각 셀의 프로그래밍 레벨이 판독되어, 그것이 검증 레벨에 도달했는지 또는 그 검증 레벨을 초과했는지가 결정된다. 프로그래밍을 검증하는 한가지 방법은, 특정한 비교 포인트에서 전도성을 테스트하는 것이다. 충분히 프로그래밍된 것으로 검증된 셀들은, 예를 들어, NAND 셀들에서 그 셀들에 대한 프로그래밍 공정을 종료하기 위하여 모든 후속 프로그래밍 펄스들에 대해 비트 라인 전압을 0 에서 Vdd(예를 들어, 2.5볼트)로 상승시킴으로써, 록 아웃(lock out)된다. 몇몇 경우에, 펄스들의 수가 제한될 것이며(예를 들어, 20개의 펄스), 만약 주어진 메모리 셀이 최종 펄스에 의해 충분히 프로그래밍되지 않는다면, 오류가 생길 것이다. 일부 실시예들에서, 메모리 셀들은 프로그래밍 전에 소거(블록 또는 다른 단위로)된다. For example, when programming a memory cell, the drain and p-well receive zero volts and the control gate receives a series of programming pulses of increasing magnitude. In one embodiment, the magnitude of the series of pulses is in the range of 7 volts to 20 volts. In other embodiments, the range of pulses may vary, for example starting at a level higher than 7 volts. During programming of the memory cells, verify operations are performed in the period between programming pulses. That is, between each programming pulse, the programming level of each cell of the group of cells programmed in parallel is read to determine if it has reached or exceeded the verify level. One way to verify the programming is to test the conductivity at a particular comparison point. Cells that have been verified as fully programmed may raise the bit line voltage from 0 to Vdd (eg, 2.5 volts) for all subsequent programming pulses, for example, to terminate the programming process for those cells in the NAND cells. By doing so, it is locked out. In some cases, the number of pulses will be limited (e.g. 20 pulses), and if a given memory cell is not sufficiently programmed by the last pulse, an error will occur. In some embodiments, memory cells are erased (in blocks or other units) before programming.

도 12는 본 개시의 하나 이상의 실시예들을 구현하기 위하여 사용될 수 있는 플래시 메모리 시스템의 일 실시예의 블럭도이다. 다른 시스템 및 실시예들이 사용될 수 있다. 메모리 셀 어레이(502)는 열 제어 회로(504), 행 제어 회로(506), c- 소스 제어 회로(510) 및 p-우물 제어 회로(508)에 의해 제어된다. 메모리 셀들 내에 저장된 데이터를 판독하고, 프로그래밍 동작 중에 메모리 셀들의 상태를 결정하고, 그리고 프로그래밍 및 소거를 진행 또는 금지하기 위하여 비트 라인들의 전위 레벨을 제어하기 위하여, 행 제어 회로(504)가 메모리 셀 어레이(502)의 비트 라인들에 연결된다. 행 제어 회로(506)는 워드 라인들에 연결되어, 워드 라인들 중 하나를 선택하고, 판독 전압들을 인가하고, 열 제어 회로(504)에 의해 제어되는 비트 라인 전위 레벨들과 결합된 프로그램 전압들을 인가하고, 그리고 소거 전압을 인가한다. C-소스 제어 회로(510)는 메모리 셀들에 연결된 공통 소스 라인(도 9에 "C-소스"로 표시됨)을 제어한다. P-우물 제어 회로(508)는 P-우물 전압을 제어한다.12 is a block diagram of one embodiment of a flash memory system that can be used to implement one or more embodiments of the present disclosure. Other systems and embodiments can be used. The memory cell array 502 is controlled by the column control circuit 504, the row control circuit 506, the c-source control circuit 510 and the p-well control circuit 508. In order to read the data stored in the memory cells, determine the state of the memory cells during a programming operation, and to control the potential level of the bit lines to proceed or prohibit programming and erasing, the row control circuit 504 stores a memory cell array. Connected to the bit lines of 502. Row control circuit 506 is connected to the word lines to select one of the word lines, apply read voltages, and program voltages coupled with bit line potential levels controlled by column control circuit 504. And an erase voltage. The C-source control circuit 510 controls a common source line (indicated as "C-source" in FIG. 9) connected to the memory cells. P-well control circuit 508 controls the P-well voltage.

메모리 셀들 내에 저장된 데이터는 행 제어 회로(504)에 의해 판독되며 데이터 입출력 버퍼(512)를 통해 외부 I/O 라인들로 출력된다. 메모리 셀들 내에 저장될 프로그램 데이터는 외부 I/O 라인들을 통해 데이터 입출력 버퍼(512)에 입력되고, 열 제어 회로(504)로 전달된다. 외부 I/O 라인들은 제어기(518)에 연결된다.Data stored in the memory cells is read by the row control circuit 504 and output to external I / O lines through the data input / output buffer 512. Program data to be stored in the memory cells is input to the data input / output buffer 512 through external I / O lines and transferred to the column control circuit 504. External I / O lines are connected to the controller 518.

플래시 디바이스를 제어하기 위한 명령 데이터가 제어기(518)에 입력된다. 명령 데이터는 플래시 메모리에게 어떤 동작이 요청되었는지에 대한 정보를 준다. 입력 며령은 제어 회로(515)의 일부인 상태 머신(516)으로 전달된다. 상태 머신(516)은 열 제어 회로(504), 행 제어 회로(506), c-소스 제어(510), p-우물 제어 회로(508), 및 입출력 버퍼(512)를 제어한다. 상태 머신(516)은 또한 READY/BUSY 또는 PASS/FAIL과 같은 플래시 메모리의 상태 데이터를 출력할 수 있다.Command data for controlling the flash device is input to the controller 518. The command data tells the flash memory which operation is requested. The input reference is passed to the state machine 516 that is part of the control circuit 515. State machine 516 controls column control circuitry 504, row control circuitry 506, c-source control 510, p-well control circuitry 508, and input / output buffer 512. State machine 516 may also output state data from flash memory, such as READY / BUSY or PASS / FAIL.

제어기(518)는 개인용 컴퓨터, 디지털 카메라, 또는 PDA등과 같은 호스트 시 스템에 연결되거나 연결간으하다. 제어기는, 메모리 어레이(502)에 데이터를 저장하거나 메모리 어레이(502)로부터 데이터를 판독하고, 그러한 데이터를 제공 또는 수신하는 것과 같은 명령들을 개시하는 호스트와 통신한다. 제어기(518)는 그러한 명령들을 제어기 회로(515)의 일부인 명령 회로들(514)에 의해 판독되고 실행될 수 있는 명령 신호들로 변환한다. 명령 회로들(514)은 상태 머신(516)과 통신한다. 제어기(518)는 일반적으로 메모리 어레이로부터 판독되는 또는 메모리 어레이에 기입되는 사용자 데이터를 위한 버퍼 메모리를 포함한다. The controller 518 is connected or connected to a host system such as a personal computer, digital camera, or PDA. The controller communicates with a host that initiates instructions such as storing data in or reading data from the memory array 502 and providing or receiving such data. The controller 518 converts such commands into command signals that can be read and executed by the command circuits 514 that are part of the controller circuit 515. Command circuits 514 are in communication with state machine 516. Controller 518 generally includes buffer memory for user data read from or written to the memory array.

일 예시적인 메모리 시스템은 제어기(518), 및 하나 이상의 집적 회로 칩들을 포함하는 하나의 집적 회로를 포함하여 구성되는바, 상기 집적 회로 칩들 각각은 메모리 어레이 및 관련된 제어 회로, 입출력 회로 그리고 상태 머신 회로를 포함한다. 시스템의 메모리 어레이들 및 제어기 회로들을 하나 또는 그 이상의 집적 회로 칩들에 함께 통합하려는 경향이 있다. 메모리 시스템은 호스트 시스템의 일부로 내장되거나, 또는 호스트 시스템들 내부로 착탈가능하게 삽입되는 메모리 카드(또는 다른 패키지) 내에 포함될 수 있다. 그러한 카드는 전체 메모리 시스템(예를 들어, 제어기를 포함하는 메모리 시스템), 또는 관련 주변 회로들(호스트 내에 제어기 또는 제어 기능이 내장된)과 함께 단지 메모리 어레이(들)을 포함할 수 있다. 그러므로, 제어기는 호스트에 내장될 수 있으며, 또는 착탈가능한 메모리 시스템 내에 포함될 수 있다.One exemplary memory system comprises a controller 518 and one integrated circuit including one or more integrated circuit chips, each of which comprises a memory array and associated control circuitry, input / output circuitry, and state machine circuitry. It includes. There is a tendency to integrate the memory arrays and controller circuits of a system together into one or more integrated circuit chips. The memory system may be included in a memory card (or other package) embedded as part of the host system or removably inserted into the host systems. Such a card may include only the memory array (s) together with the entire memory system (eg, a memory system including a controller), or associated peripheral circuits (with a controller or control function built into the host). Therefore, the controller can be embedded in the host or can be included in a removable memory system.

도 13은 비휘발성 메모리 시스템을 프로그래밍하기 위한 방법을 설명하는 흐름도이다. 특정 응용에 따라, 본 발명의 범주 및 정신 내에서 다양한 단계들이 수 정, 첨가, 또는 삭제될 수 있음은 당업자들에게 명백할 것이다. 다양한 실시예들에서, 프로그래밍 전에 메모리 셀들이 소거(블록 또는 다른 단위로) 된다. 도 13의 단계(650)에서, 데이터 로드 명령이 제어기(518)에 의해 발행되며, 명령 회로(514)로 입력되어, 데이터가 데이터 입출력 버퍼(512)로 입력되게 해준다. 입력 데이터는 명령으로서 인식되며, 명령 래치 신호(도시되지 않음)를 통해 상태 머신(516)에 의해 래치되고, 명령 회로(514)로 입력된다. 단계(652)에서, 페이지 주소를 지정하는 주소 데이터가 제어기(518)로부터 행 제어기(506)로 입력된다. 입력 데이터는 페이지 주소로 인식되며 상태 머신(516)에 의해 래치되며, 명령 회로들(514)로의 주소 래치 신호 입력에 의해 영향을 받는다. 단계(654)에서, 532 바이트의 프로그램 데이터가 데이터 입출력 버퍼(512)로 입력된다. 532 바이트의 프로그램 데이터는 설명된 개별 실시예에 대해 특정한 것이며, 다른 실시예들은 다양한 다른 사이즈의 프로그램 데이터를 필요로하거나 사용할 것이다. 그 데이터는 선택된 비트 라인들에 대해 레지스터 내에서 래치될 수 있다. 일부 실시예들에서, 데이터는 또한 선택된 비트 라인들이 검증 동작들에 대해 사용되도록 제2 레지스터에서 래치된다. 단계(656)에서, 프로그램 명령은 제어기(318)에 의해 발행되어 데이터 입출력 버퍼(512)로 입력된다. 명령은 명령 회로들(514)로의 명령 래치 신호 입력을 통해 상태 머신(316)에 의해 래치된다.13 is a flow chart describing a method for programming a nonvolatile memory system. Depending on the particular application, it will be apparent to those skilled in the art that various steps may be modified, added, or deleted within the scope and spirit of the present invention. In various embodiments, memory cells are erased (in blocks or other units) prior to programming. In step 650 of FIG. 13, a data load command is issued by the controller 518 and entered into the command circuit 514 to allow data to be entered into the data input / output buffer 512. The input data is recognized as a command, latched by the state machine 516 via a command latch signal (not shown), and input into the command circuit 514. In step 652, address data specifying a page address is input from the controller 518 to the row controller 506. The input data is recognized as a page address and latched by the state machine 516 and is affected by the address latch signal input to the command circuits 514. In step 654, 532 bytes of program data are input into the data input / output buffer 512. Program data of 532 bytes is specific to the individual embodiments described, and other embodiments will require or use program data of various different sizes. The data can be latched in a register for the selected bit lines. In some embodiments, data is also latched in the second register such that the selected bit lines are used for verify operations. In step 656, program instructions are issued by the controller 318 and input to the data input / output buffer 512. The command is latched by the state machine 316 via a command latch signal input to the command circuits 514.

단계(658)에서, 선택된 워드 라인에 인가된 프로그래밍 펄스 전압 레벨, Vpgm은 시작 펄스(예를 들어, 12볼트)로 초기화되고, 상태 머신(516)에 의해 유지되는 프로그램 카운터 PC는 0으로 초기화된다. 단계(660)에서, 프로그램 전 압(Vpgm) 펄스는 선택된 워드 라인에 인가된다. 프로그램될 메모리 셀을 포함하는 비트 라인들은 프로그래밍을 가능하게하기 위하여 접지되며, 반면, 다른 비트 라인들은, 프로그래밍 펄스의 인가 중에 프로그래밍을 금지하기 위하여, Vdd에 연결된다. In step 658, the programming pulse voltage level, Vpgm, applied to the selected word line is initialized to a start pulse (e.g., 12 volts), and the program counter PC maintained by the state machine 516 is initialized to zero. . In step 660, a program voltage (Vpgm) pulse is applied to the selected word line. The bit lines containing the memory cell to be programmed are grounded to enable programming, while the other bit lines are connected to Vdd to inhibit programming during the application of a programming pulse.

단계(662)에서, 선택된 메모리 셀들의 상태들이 검증된다. 선택된 셀의 타겟 임계전압이 적정 레벨(예를 들어, 논리 0 또는 복수 상태 셀의 특정 상태에 대한 프로그램 레벨)에 도달했음이 검출되면, 선택된 셀은 그것의 타겟 상태로 프로그램된 것이 검증된다. 단계(362)에서 그 타겟 상태로 프로그램된 것으로 검증된 셀들은 나중의 프로그래밍에서 제외될 것이다. 단계(664)에서, 그러한 상태를 검출하여나타내도록 설계된 적절한 데이터 저장 레지스터를 체크함으로써, 프로그램될 모든 셀들이 그들의 대응 상태들로 프로그램된 것으로 검증되었는지가 판단된다. 만약 그렇다면, 모든 선택된 메모리 셀들이 그들의 타겟 상태들로 프로그램되고 검증되었으므로, 프로그래밍 공정은 성공적으로 완료된다. 단계(666)에서 통과 상태(pass status)가 보고 된다. 단계(664)에서 모든 메모리 셀들이 그렇게 검증된것은 아닌것으로 결정되면, 프로그램 공정이 계속된다. 단계(668)에서, 프로그램 카운터 PC가 프로그램 한계 값과 비교하여 체크된다. 프로그램 한계 값의 한가지 예는 20이다. 프로그램 카운터 PC 가 20보다 적지 않다면, 프로그램 공정은 실패로 표시되고 단계(670)에서 실패상태가 보고된다. 프로그램 카운터 PC가 20보다 적다면, Vpgm 레벨은 단위 사이즈 만큼 증가하고 단계(672)에서 프로그램 카운터 PC가 증분된다. 단계(672) 다음에, 과정은 단계(660)으로 다시 돌아가서 다음 Vpgm 프로그램 펄스 를 인가한다. 성공적인 프로그램 과정 종료시, 메모리 셀들의 임계 전압들은 프로그램된 메모리 셀들에 대한 하나 이상의 임계 전압 분포들 또는 소거된 메모리 셀들에 대한 임계 전압 분포 내에 있을 것이다.In step 662, the states of the selected memory cells are verified. If it is detected that the target threshold voltage of the selected cell has reached an appropriate level (e.g., a program level for a particular state of logic 0 or a multi-state cell), the selected cell is verified to have been programmed to its target state. Cells verified to have been programmed to that target state at step 362 will be excluded from later programming. In step 664, it is determined by checking the appropriate data storage registers designed to detect such a state, that all cells to be programmed have been verified as programmed with their corresponding states. If so, the programming process is successfully completed since all selected memory cells have been programmed and verified to their target states. In step 666 a pass status is reported. If at step 664 it is determined that not all the memory cells have been so verified, the program process continues. In step 668, the program counter PC is checked against the program limit value. One example of a program limit value is 20. If the program counter PC is not less than 20, the program process is marked as failed and a failure status is reported in step 670. If the program counter PC is less than 20, the Vpgm level is increased by unit size and the program counter PC is incremented at step 672. After step 672, the process returns to step 660 again to apply the next Vpgm program pulse. At the end of a successful program process, the threshold voltages of the memory cells will be within one or more threshold voltage distributions for programmed memory cells or threshold voltage distributions for erased memory cells.

도 13의 흐름도는 바이너리 저장에 대해 적용될 수 있는 단일-경로 프로그래밍 방법을 도시한다. 복수 레벨 저장에 대해 적용될 수 있는 2-경로 프로그래밍 방법에서는, 예를 들어, 상기 흐름도를 한번 반복하여 복수의 프로그래밍 또는 검증 단계들이 사용될 수 있다. 단계(650-677)들은 프로그래밍 동작의 각각의 경로에 대해 수행될 수 있다. 제1 경로에서, 하나 이상의 프로그램 펄스들이 인가되고, 셀이 적당한 중간 상태에 있는지 결정하기 위하여 그 결과가 검증될 것이다. 제2 경로에서, 하나 이상의 프로그램 펄스들이 인가되고, 셀이 적당한 최종 상태에 있는지 결정하기 위하여 그 결과가 검증될 것이다.The flowchart of FIG. 13 illustrates a single-path programming method that can be applied for binary storage. In a two-path programming method that can be applied for multilevel storage, for example, a plurality of programming or verifying steps may be used by repeating the flowchart once. Steps 650-677 may be performed for each path of a programming operation. In the first path, one or more program pulses are applied and the result will be verified to determine if the cell is in a suitable intermediate state. In the second path, one or more program pulses are applied and the result will be verified to determine if the cell is in the proper final state.

도 14는 어레이(502) 내의 메모리 셀을 판독하기 위한 공정의 일 실시예를 설명하는 흐름도이다. 단계(702)에서, 판독 명령이 호스트로부터 수신되며 상태 머신에 저장된다. 단계(704)에서, 주소가 수신되며 저장된다. 도 14의 과정은, 하나의 소거 상태와 세개의 프로그램 상태인, 4개 상태 메모리 셀을 가정한다. 그러므로, 일 실시예에서, 메모리 셀 내에 저장된 데이터를 판독하기 위하여 3번의 판독 동작들이 수행된다. 메모리가 8개의 상태들을 지닌다면, 7번의 판독 동작들이 수행될 것이다. 메모리가 16개의 상태들을 지닌다면, 15번의 판독 동작들이 수행될 것이다. 단계(706)에서, 제1 판독 동작이 수행된다. 상태 0과 상태 1 사이의 임계전압과 같은 제1 판독 비교점 전압이 선택 워드 라인에 인가되고, 각각의 비트 라인 상의 감지 증폭기는 선택된 워드 라인과 해당 비트 라인의 교차점에 있는 셀이 ON 인지 OFF인지에 대한 바이너리 결정을 내린다. 셀이 ON인것으로 검출되면, 상태 0에 있는 것으로 판독되며, 그렇지 않으면, 셀은 상태 1, 2 또는 3에 있는 것이다. 즉, 만약 메모리 셀의 임계 전압이 제1 판독 비교점보다 크다면, 메모리 셀은 소거 상태 0에 있는 것으로 추정된다. 14 is a flow chart describing one embodiment of a process for reading memory cells in array 502. In step 702, a read command is received from the host and stored in the state machine. In step 704, an address is received and stored. The process of FIG. 14 assumes four state memory cells, one erase state and three program states. Therefore, in one embodiment, three read operations are performed to read the data stored in the memory cell. If the memory has eight states, seven read operations will be performed. If the memory has 16 states, 15 read operations will be performed. In step 706, a first read operation is performed. A first read comparison point voltage, such as the threshold voltage between state 0 and state 1, is applied to the selected word line, and the sense amplifiers on each bit line determine whether the cell at the intersection of the selected word line and the corresponding bit line is ON or OFF. Make a binary decision on. If the cell is detected to be ON, it is read as in state 0, otherwise the cell is in state 1, 2 or 3. That is, if the threshold voltage of the memory cell is greater than the first read comparison point, the memory cell is assumed to be in erase state zero.

단계(708)에서, 제2 판독 동작이 수행된다. 상태 2 와 상태 1 사이의 임계 전압과 같은 제2 판독 비교점 전압이 선택된 워드 라인에 인가되고, 각각의 비트 라인상의 감지 증폭기는 선택된 워드 라인과 해당 비트 라인의 교차점에 있는 셀이 ON 인지 OFF인지에 대한 바이너리 결정을 내린다. "OFF" 비트 라인은 해당 메모리 셀이 상태 0 또는 상태 1 에 있다는 것을 나타낸다. "ON" 비트 라인은 해당 메모리 셀이 상태 2 또는 상태 3 에 있다는 것을 나타낸다.In step 708, a second read operation is performed. A second read compare point voltage, such as the threshold voltage between state 2 and state 1, is applied to the selected word line, and the sense amplifier on each bit line determines whether the cell at the intersection of the selected word line and the corresponding bit line is ON or OFF. Make a binary decision on. The "OFF" bit line indicates that the memory cell is in state 0 or state 1. An "ON" bit line indicates that the memory cell is in state 2 or state 3.

단계(710)에서, 제3 판독 동작이 수행된다. 상태 3 및 상태 2 사이의 임계전압과 같은 제3 판독 비교점이 선택된 워드 라인에 인가되고, 각각의 비트 라인상의 감지 증폭기는 상기 선택된 워드 라인의 교차점에 있는 셀이 ON 인지 OFF인지에 대한 바이너리 결정을 내린다. "OFF" 비트 라인은 해당 셀이 상태 0, 상태 1, 또는 상태 2에 있다는 것을 나타낼 것이다. "ON" 비트 라인은 해당 메모리 셀이 상태 3에 있다는 것을 나타낼 것이다. 위에서 설명한 세개의 순차적인 단계들 동안 얻어지는 정보는 래치들에 저장된다. 각각의 셀의 상태를 찾기 위하여 세개의 판독 동작들의 결과들을 결합하기 위하여 디코더가 사용된다. 예를 들어, 상태 1은 다음의 세 판독 결과들(단계(706)에서 ON, 단계(708)에서 OFF, 단계(710)에서 OFF)의 결과 일 것이다. 위의 판독 동작들의 시퀀스는, 도 5에 도시된 검증 파형 시퀀스에 대응하여, 역전될 수 있다. 다른 판독 공정들이 또한 본 발명과 함께 사용될 수 있다.In step 710, a third read operation is performed. A third read comparison point, such as the threshold voltage between state 3 and state 2, is applied to the selected word line, and the sense amplifiers on each bit line make a binary decision as to whether the cell at the intersection of the selected word line is ON or OFF. Get off. The "OFF" bit line will indicate that the cell is in state 0, state 1, or state 2. An "ON" bit line will indicate that the memory cell is in state 3. The information obtained during the three sequential steps described above is stored in the latches. A decoder is used to combine the results of the three read operations to find the state of each cell. For example, state 1 may be the result of the following three read results (ON in step 706, OFF in step 708, OFF in step 710). The above sequence of read operations may be reversed, corresponding to the verify waveform sequence shown in FIG. 5. Other read processes may also be used with the present invention.

상기 본 발명의 상세한 설명은 예시와 설명의 목적으로 제시되었으며, 본 발명을 모두 포괄하거나 개시된 구체적인 형태로 제한하려 의도된 것이 아니다. 위의 설명의 관점에서, 많은 변형 및 수정들이 가능하다. 설명된 실시예들은 본 발명의 원리 및 그것의 실제적인 응용을 가장 잘 설명하여, 고려되는 특정 사용에 적합한 다양한 실시예들과 다양한 변형들에서 당업자들이 본 발명을 최적으로 사용할 수 있게하기 위하여 선택되었다. 본 발명의 범주는 본 명세서에 첨부된 청구항들에 의해 정의될 것이다.The foregoing detailed description of the invention has been presented for purposes of illustration and description, and is not intended to be exhaustive or to limit the invention to the precise forms disclosed. In view of the above description, many variations and modifications are possible. The described embodiments have been chosen to best explain the principles of the invention and its practical application, in order to enable those skilled in the art to best utilize the invention in its various embodiments and various modifications as are suited to the particular use contemplated. . The scope of the invention will be defined by the claims appended hereto.

Claims (20)

비휘발성 메모리를 제조하는 방법으로서,A method of manufacturing a nonvolatile memory, 기판을 따라 제 1 방향으로 복수의 인접한 전하 저장 영역들을 형성하는 단계와, 상기 전하 저장 영역들은 낮은 표면 레벨을 지니며,Forming a plurality of adjacent charge storage regions along the substrate in a first direction, the charge storage regions having a low surface level, 상기 전하 저장 영역들 위에 복수의 인접한 제어 게이트들을 형성하는 단계와, 상기 제어 게이트들은 높은 표면 레벨을 지니며,Forming a plurality of adjacent control gates over the charge storage regions, the control gates having a high surface level, 상기 제1 방향으로 인접한 전하 저장 영역들을 마주하는 상기 전하 저장 영역들의 측면을 따라, 그리고 상기 제1 방향으로 인접한 제어 게이트들을 마주하는 상기 제어 게이트들의 측면을 따라 절연 부재(insulating member)들을 형성하는 단계와, 상기 절연 부재들은 적어도 상기 플로팅(floating) 게이트들의 상기 낮은 표면 레벨부터 적어도 상기 제어 게이트들의 상기 높은 표면 레벨까지 신장되며; 그리고Forming insulating members along sides of the charge storage regions facing adjacent charge storage regions in the first direction and along sides of the control gates facing adjacent control gates in the first direction. The insulating members extend from at least the low surface level of the floating gates to at least the high surface level of the control gates; And 상기 절연 부재들을 따라 전도성의 격리 부재(isolating member)들을 형성하는 단계를 포함하며, Forming conductive isolating members along the insulating members, 상기 격리 부재들은 상기 절연 부재들에 의해 상기 전하 저장 영역들 및 상기 제어 게이트들로부터 절연되는 것을 특징으로 하는 비휘발성 메모리 제조 방법.And the isolation members are insulated from the charge storage regions and the control gates by the insulation members. 제1 항에 있어서,According to claim 1, 상기 전도성의 격리 부재들은 플로팅(floating)하는 것을 특징으로 하는 비 휘발성 메모리 제조 방법.And the conductive isolation members are floating. 제1 항에 있어서,According to claim 1, 상기 복수의 전하 저장 영역들 중 각각의 전하 저장 영역은 상기 제1 방향에 실질적으로 수직인 제2 방향으로 확장되는 전하 저장 영역들의 개별 행(row)의 일부이며;Each charge storage region of the plurality of charge storage regions is part of a separate row of charge storage regions extending in a second direction substantially perpendicular to the first direction; 각각의 격리 부재는 상기 제1 방향으로 그것이 가장 가까이에 있는 전하 저장 영역들의 행을 따라서 신장하고 상기 행에 대하여 차폐(shielding)를 제공하며;Each isolation member extends along the row of charge storage regions closest to it in the first direction and provides shielding for the row; 상기 복수의 인접한 제어 게이트들을 형성하는 단계는 상기 제2 방향으로 확장되는 복수의 워드 라인들을 형성하는 것을 포함하며, 여기서 각각의 워드 라인은 상기 제2 방향으로 확장되는 대응하는 전하 저장 영역들의 행 위에 형성되며; 그리고Forming the plurality of adjacent control gates includes forming a plurality of word lines extending in the second direction, wherein each word line is over a row of corresponding charge storage regions extending in the second direction. Formed; And 각각의 격리 부재와 상기 제1 방향으로 상기 각각의 격리 부재에 가장 가까이에 있는 상기 전하 저장 영역들의 행 위에 형성된 워드 라인과의 사이에 전기적 연결을 제공하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 제조 방법. Providing an electrical connection between each isolation member and a word line formed over a row of the charge storage regions closest to the respective isolation member in the first direction. Memory manufacturing method. 제3 항에 있어서,The method of claim 3, wherein 상기 전기적 연결은, 상기 워드 라인에 대한 행 제어 회로와 상기 워드 라인에 대한 상기 대응하는 전하 저장 영역들의 행의 첫번째 전하 저장 영역과의 사이 의 상기 워드 라인의 일부에 제공되는 것을 특징으로 하는 비휘발성 메모리 제조 방법.The electrical connection is provided to a portion of the word line between the row control circuit for the word line and the first charge storage region of the row of the corresponding charge storage regions for the word line. Memory manufacturing method. 제3 항에 있어서,The method of claim 3, wherein 상기 전기적 연결은 상기 워드 라인에 대한 상기 대응하는 전하 저장 영역들의 행의 최종 전하 저장 영역 너머로 확장되는 상기 워드 라인의 일부에 제공되며, 상기 최종 전하 저장 영역은 상기 워드 라인에 대한 행 제어 회로로부터 가장 멀리 있는 전하 저장 영역 전하 저장 영역인 것을 특징으로 하는 비휘발성 메모리 제조 방법. The electrical connection is provided to a portion of the word line that extends beyond the final charge storage region of the row of corresponding charge storage regions for the word line, the final charge storage region being the most from the row control circuit for the word line. 10. A method of manufacturing a nonvolatile memory, wherein the charge storage region is a remote charge storage region. 제3 항에 있어서,The method of claim 3, wherein 상기 비휘발성 메모리는 실질적으로 동일한 간격으로 이격되어 있는 제1 복수의 비트 라인들과, 실질적으로 동일한 간격으로 이격되어 있는 제2 복수의 비트 라인들을 포함하며;The nonvolatile memory includes a first plurality of bit lines spaced at substantially the same interval and a second plurality of bit lines spaced at the substantially same interval; 상기 제1 복수의 비트 라인들의 최종 비트 라인은 상기 제2 복수의 비트 라인들의 제1 비트 라인과 인접하며, 상기 최종 비트 라인과 상기 제1 비트 라인은 그들 사이에, 상기 제1 복수의 비트 라인들 사이와 상기 제2 복수의 비트 라인들 사이의 상기 실질적으로 동일한 간격 보다 더 큰 간격을 가지며; 그리고 A final bit line of the first plurality of bit lines is adjacent to a first bit line of the second plurality of bit lines, the last bit line and the first bit line interposed therebetween, the first plurality of bit lines Have a gap greater than the substantially equal spacing between and between the second plurality of bit lines; And 상기 전기적 연결은, 상기 제1 복수의 비트 라인들의 상기 최종 비트 라인과 상기 제2 복수의 비트 라인들의 상기 제1 비트 라인 사이의 상기 더 큰 간격 공간 에 제공되는 것을 특징으로 하는 비휘발성 메모리 제조 방법. And wherein the electrical connection is provided in the larger spacing between the last bit line of the first plurality of bit lines and the first bit line of the second plurality of bit lines. . 제1 항에 있어서,According to claim 1, 상기 제1 방향은 상기 복수의 전하 저장 영역들과 상기 복수의 제어 게이트들로부터 형성된 플래시 메모리 디바이스들의 NAND 스트링에 대한 비트 라인 축에 대응하며;The first direction corresponds to a bit line axis for a NAND string of flash memory devices formed from the plurality of charge storage regions and the plurality of control gates; 상기 절연 부재들을 형성하는 단계는, 상기 제1 방향으로 인접한 전하 저장 영역들과 제어 게이트들의 각각의 쌍에 대해, 상기 쌍의 제1 전하 저장 영역의 제1 비트 라인 측면과 상기 쌍의 제1 제어 게이트의 제1 비트 라인 측면을 따라 제1 절연 부재를 형성하는 것과, 그리고 상기 쌍의 제2 전하 저장 영역의 제1 비트 라인 측면과 상기 쌍의 제2 제어 게이트의 제1 비트 라인 측면을 따라 제2 절연 부재를 형성하는 것을 포함하며; 그리고The forming of the insulating members may include: for each pair of charge storage regions and control gates adjacent in the first direction, a first bit line side of the first charge storage region of the pair and the first control of the pair Forming a first insulating member along the first bit line side of the gate, and along the first bit line side of the pair of second charge storage regions and along the first bit line side of the second control gate of the pair; 2 forming an insulating member; And 상기 전도성의 격리 부재들을 형성하는 단계는, 상기 각각의 쌍에 대해, 상기 제1 절연 부재를 따라 제1 격리 부재를 형성하는 것과 상기 제2 절연 부재를 따라 제2 격리 부재를 형성하는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 제조 방법. Forming the conductive isolation members includes forming, for each pair, a first isolation member along the first insulation member and a second isolation member along the second insulation member. Non-volatile memory manufacturing method characterized in that. 제1 항에 있어서,According to claim 1, 상기 제1 방향은 상기 복수의 전하 저장 영역들과 상기 복수의 제어 게이트들로부터 형성된 플래시 메모리 디바이스들의 NAND 스트링에 대한 비트 라인 축(axis)에 대응하며;The first direction corresponds to a bit line axis for a NAND string of flash memory devices formed from the plurality of charge storage regions and the plurality of control gates; 상기 절연 부재들을 형성하는 단계는, 상기 제1 방향으로 인접한 전하 저장 영역들과 제어 게이트들의 각각의 쌍에 대해, 상기 쌍의 제1 전하 저장 영역의 제1 비트 라인 측면과 상기 쌍의 제1 제어 게이트의 제1 비트 라인 측면을 따라 제1 절연 부재를 형성하는 것과, 그리고 상기 쌍의 제2 전하 저장 영역의 제1 비트 라인 측면과 상기 쌍의 제2 제어 게이트의 제1 비트 라인 측면을 따라 제2 절연 부재를 형성하는 것을 포함하며; 그리고The forming of the insulating members may include: for each pair of charge storage regions and control gates adjacent in the first direction, a first bit line side of the first charge storage region of the pair and the first control of the pair Forming a first insulating member along the first bit line side of the gate, and along the first bit line side of the pair of second charge storage regions and along the first bit line side of the second control gate of the pair; 2 forming an insulating member; And 상기 전도성의 격리 부재들을 형성하는 단계는, 상기 각각의 쌍에 대해, 상기 제1 절연 부재와 상기 제2 절연 부재 사이에 단일 격리 부재를 형성하는 것을 특징으로 하는 비휘발성 메모리 제조 방법.Forming the conductive isolation members comprises forming, for each pair, a single isolation member between the first insulation member and the second insulation member. 제1 항에 있어서,According to claim 1, 상기 복수의 전하 저장 영역들과 상기 복수의 제어 게이트들은 NAND 스트링에 대한 저장 소자들을 형성하는 것을 특징으로 하는 비휘발성 메모리 제조 방법.And said plurality of charge storage regions and said plurality of control gates form storage elements for a NAND string. 비휘발성 메모리 시스템으로서,A nonvolatile memory system, 기판을 따라 제1 방향으로 형성된 복수의 인접한 전하 저장 영역들과, 상기 전하 저장 영역들은 낮은 표면 레벨들과 높은 표면 레벨들을 지니며;A plurality of adjacent charge storage regions formed in a first direction along the substrate, the charge storage regions having low surface levels and high surface levels; 상기 복수의 전하 저장 영역들 위에 상기 제1 방향으로 형성된 복수의 인접한 제어 게이트들과, 상기 제어 게이트들은 높은 표면 레벨들을 지니며;A plurality of adjacent control gates formed in said first direction over said plurality of charge storage regions, said control gates having high surface levels; 상기 제1 방향으로 인접한 전하 저장 영역들을 마주하는 상기 전하 저장 영역들의 측면들을 따라, 그리고 상기 제1 방향으로 인접한 제어 게이트들을 마주하는 상기 제어 게이트들의 측면들을 따라 있는 절연 부재들과, 상기 절연 부재들은  Insulating members along sides of the charge storage regions facing adjacent charge storage regions in the first direction and along sides of the control gates facing control gates adjacent in the first direction; 상기 전하 저장 영역들의 상기 낮은 표면 레벨들과 높은 표면 레벨들 사이의 적어도 한 레벨로부터 상기 제어 게이트의 상기 높은 표면 레벨들까지 신장되며; 그리고Extend from at least one level between the low and high surface levels of the charge storage regions to the high surface levels of the control gate; And 상기 제1 방향으로 마주보는 상기 절연 부재들의 측면들을 따라서 있는 전도성의 격리 부재들을 포함하여 구성되며, 상기 격리 부재들은 상기 절연 부재들에 의해 상기 전하 저장 영역들과 상기 제어 게이트들로부터 절연되는 것을 특징으로 하는 비휘발성 메모리 시스템.And conductive isolation members along side surfaces of the insulating members facing in the first direction, wherein the isolation members are insulated from the charge storage regions and the control gates by the insulating members. Nonvolatile memory system. 제10 항에 있어서,The method of claim 10, 상기 전도성의 격리 부재들은 플로팅하는 것을 특징으로 하는 비휘발성 메모리 시스템.And the conductive isolation members float. 제10 항에 있어서,The method of claim 10, 상기 제1 방향에 실질적으로 수직인 워드 라인 방향으로 형성된 전하 저장 영역들의 행들과, 상기 복수의 전하 저장 영역들의 각각의 전하 저장 영역은, 상기 행들 중 개별 행의 부분이고, 상기 제1 방향은 비트 라인 방향이며; 그리고Rows of charge storage regions formed in a word line direction substantially perpendicular to the first direction and each charge storage region of the plurality of charge storage regions are part of a separate row of the rows, the first direction being a bit In line direction; And 상기 워드 라인 방향으로 확장되는 워드 라인들과, 여기서 각각의 워드 라인 은 대응하는 전하 저장 영역들의 행을 가로질러 확장되며;Word lines extending in the word line direction, wherein each word line extends across a row of corresponding charge storage regions; 여기서 각각의 절연 부재는 상기 워드 라인 방향으로, 각각의 행 내의 각각의 전하 저장 영역의 하나의 비트 라인 측면과 상기 각각의 행의 대응하는 워드 라인의 하나의 비트 라인 측면을 따라서 신장되며,Wherein each insulating member extends in the word line direction along one bit line side of each charge storage region in each row and along one bit line side of a corresponding word line of each row, 여기서 각각의 격리 부재는, 상기 비트 라인 방향으로 상기 각각의 격리 부재와 가장 가까이에 있는 전하 저장 영역들의 행 위에 형성된 워드 라인으로의 전기적 연결부를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.Wherein each isolation member comprises an electrical connection to a word line formed over a row of charge storage regions closest to the respective isolation member in the bit line direction. 제12 항에 있어서,The method of claim 12, 각각의 워드 라인은 대응하는 제어 게이트들의 행으로부터 상기 제2 방향으로 형성되는 것을 특징으로 하는 비휘발성 메모리 시스템. Wherein each word line is formed in said second direction from a corresponding row of control gates. 제12 항에 있어서,The method of claim 12, 각각의 워드 라인은 대응하는 제어 게이트들의 행 위에 상기 제2 방향으로 형성되며, 상기 대응하는 제어 게이트들의 행에 대한 전기적 연결부를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.Wherein each word line is formed in said second direction over a row of corresponding control gates and includes electrical connections to said row of corresponding control gates. 제12 항에 있어서,The method of claim 12, 상기 전기적 연결부는 상기 대응하는 전하 저장 영역들의 행의 최종 전하 저장 영역 너머로 신장되는 상기 워드 라인의 일부분에 제공되며, 상기 최종 전하 저 장 영역은 상기 워드 라인에 대한 행 제어 회로로부터 가장 멀리 있는 전하 저장 영역인 것을 특징으로 하는 비휘발성 메모리 시스템.The electrical connection is provided to a portion of the word line extending beyond the final charge storage region of the row of corresponding charge storage regions, the final charge storage region being the charge storage furthest from the row control circuitry for the word line. Non-volatile memory system, characterized in that the area. 제12 항에 있어서,The method of claim 12, 상기 전기적 연결부는, 상기 워드 라인에 대한 행 제어 회로와 상기 워드 라인에 대한 상기 대응하는 전하 저장 영역들의 행의 제1 전하 저장 영역과의 사이의 상기 워드 라인의 일부에 제공되는 것을 특징으로 하는 비휘발성 메모리 시스템.The electrical connection is provided to a portion of the word line between the row control circuit for the word line and the first charge storage region of the row of the corresponding charge storage regions for the word line. Volatile Memory System. 제12 항에 있어서,The method of claim 12, 상기 비휘발성 메모리 시스템은 실질적으로 동일한 간격으로 이격된 제1 복수의 비트 라인들과, 실질적으로 동일한 간격으로 이격된 제2 복수의 비트 라인들을 가지며,The nonvolatile memory system has a first plurality of bit lines spaced at substantially the same interval and a second plurality of bit lines spaced at substantially the same interval, 상기 제1 복수의 비트 라인들의 최종 비트 라인은 상기 제2 복수의 비트 라인들의 제1 비트 라인과 인접하며, 상기 최종 비트 라인과 상기 제1 비트 라인은 그들 사이에, 상기 제1 복수의 비트 라인들 사이와 상기 제2 복수의 비트 라인들 사이의 상기 실질적으로 동일한 간격 보다 더 큰 간격을 가지며; 그리고A final bit line of the first plurality of bit lines is adjacent to a first bit line of the second plurality of bit lines, the last bit line and the first bit line interposed therebetween, the first plurality of bit lines Have a gap greater than the substantially equal spacing between and between the second plurality of bit lines; And 상기 전기적 연결부는, 상기 제1 복수의 비트 라인들 중 최종 비트 라인과 상기 제2 복수의 비트 라인들 중 제1 비트 라인 사이의 상기 더 큰 간격 공간에 제공되는 것을 특징으로 하는 비휘발성 메모리 시스템.And the electrical connection portion is provided in the larger gap space between a last bit line of the first plurality of bit lines and a first bit line of the second plurality of bit lines. 제10 항에 있어서, The method of claim 10, 상기 제1 방향은 상기 복수의 전하 저장 영역들과 상기 복수의 제어 게이트들로부터 형성된 플래시 메모리 디바이스들의 NAND 스트링에 대한 비트 라인 축에 대응하며;The first direction corresponds to a bit line axis for a NAND string of flash memory devices formed from the plurality of charge storage regions and the plurality of control gates; 상기 절연 부재들은, 상기 제1 방향으로 인접한 전하 저장 영역들과 제어 게이트들의 각각의 쌍에 대해, 상기 쌍의 제1 전하 저장 영역의 제1 비트 라인 측면과 상기 쌍의 제1 제어 게이트의 제1 비트 라인 측면을 따라 있는 제1 절연 부재와, 그리고 상기 쌍의 제2 전하 저장 영역의 제1 비트 라인 측면과 상기 쌍의 제2제어 게이트의 제1 비트 비트 라인 측면을 따라 있는 제2 절연 부재를 포함하며;그리고The insulating members may have a first bit line side of the pair of first charge storage regions and a first control gate of the pair for each pair of charge storage regions and control gates adjacent in the first direction. A first insulating member along the bit line side, and a second insulating member along the first bit line side of the pair of second charge storage regions and the first bit bit line side of the second control gate of the pair; Include; and 상기 전도성의 격리 부재들은, 상기 각각의 쌍에 대해, 상기 제1 절연 부재를 따라 있는 제1 격리 부재와 상기 제2 절연 부재를 따라 있는 제2 격리 부재를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.And the conductive isolation members comprise, for each pair, a first isolation member along the first insulation member and a second isolation member along the second insulation member. . 제10 항에 있어서,The method of claim 10, 상기 제1 방향은 상기 복수의 전하 저장 영역들과 상기 복수의 제어 게이트들로부터 형성된 플래시 메모리 디바이스들의 NAND 스트링에 대한 비트 라인 축에 대응하며;The first direction corresponds to a bit line axis for a NAND string of flash memory devices formed from the plurality of charge storage regions and the plurality of control gates; 상기 절연 부재들은, 상기 제1 방향으로 인접한 전하 저장 영역들과 제어 게이트들의 각각의 쌍에 대해, 상기 쌍의 제1 전하 저장 영역의 제1 비트 라인 측면 과 상기 쌍의 제1 제어 게이트의 제1 비트 라인 측면을 따라 있는 제1 절연 부재와, 그리고 상기 쌍의 제2 전하 저장 영역의 제1 비트 라인 측면과 상기 쌍의 제2 제어 게이트의 제1 비트 라인 측면을 따라 있는 제2 절연 부재를 포함하며; 그리고The insulating members may have a first bit line side of the pair of first charge storage regions and a first control gate of the pair for each pair of charge storage regions and control gates adjacent in the first direction. A first insulating member along a bit line side, and a second insulating member along a first bit line side of the pair of second charge storage regions and a first bit line side of the second control gate of the pair; To; And 상기 전도성의 격리 부재들은, 상기 각각의 상에 대해, 상기 제1 절연 부재와 상기 제2 절연 부재 사이에 있는 단일의 격리 부재를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템. And the conductive isolation members comprise a single isolation member between the first insulation member and the second insulation member for each of the phases. 제10 항에 있어서,The method of claim 10, 비휘발성 저장 소자들의 NAND 스트링을 더 포함하며, 각각의 비휘발성 저장 소자는 상기 전하 저장 영역들 중 하나와 상기 제어 게이트들 중 하나로 구성되는 것을 특징으로 하는 비휘발성 메모리 시스템.And a NAND string of non-volatile storage elements, each non-volatile storage element being comprised of one of the charge storage regions and one of the control gates.
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