KR100751580B1 - Shield plates for limiting cross coupling between floating gates - Google Patents

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니마 모크레시
제프리 더블유. 루체
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샌디스크 코포레이션
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    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Abstract

비 휘발성 저장소자들의 세트를 포함하는 메모리 시스템이 개시된다. 상기 각 비휘발성 메모리 소자들은 기판내에서 채널의 양쪽 맞은편에 위치한 소스/드레인 영역들과 채널 상부의 플로팅 게이트 스택을 포함한다. 메모리 시스템은 또한 인접한 플로팅 게이트 스택들 사이에 위치하고 인접한 플로팅 게이트들 사이의 커플링을 감소시키기 위해 소스/드레인 영역들과 전기적으로 연결된 쉴드 플레이트들의 세트를 포함한다. 쉴드 플레이트들은 비 활성영역에는 성장됨이 없이 메모리의 활성영역상에만 선택적으로 성장된다. 일 실시예에서는 쉴드 플레이트들은 소스/드레인 영역 상에 위치한 에피택셜 성장된 실리콘막이다. A memory system is disclosed that includes a set of non-volatile reservoirs. Each of the nonvolatile memory devices includes source / drain regions on both sides of the channel in the substrate and a floating gate stack over the channel. The memory system also includes a set of shield plates located between adjacent floating gate stacks and electrically connected with source / drain regions to reduce coupling between adjacent floating gates. Shield plates are selectively grown only on the active area of the memory, not on the non-active area. In one embodiment, the shield plates are epitaxially grown silicon films located on the source / drain regions.

플래쉬 메모리, 프로그래밍, 쉴드, 커플링 Flash Memory, Programming, Shield, Coupling

Description

플로팅 게이트들 간의 크로스 커플링을 제한하기 위한 쉴드 플레이트{SHIELD PLATES FOR LIMITING CROSS COUPLING BETWEEN FLOATING GATES}SHIELD PLATES FOR LIMITING CROSS COUPLING BETWEEN FLOATING GATES} to Limit Cross-Coupling Between Floating Gates

본 발명은 비 휘발성 메모리 디바이스들에 관한 것이다. The present invention relates to nonvolatile memory devices.

반도체 메모리 장치는 다양한 전자 장치에서 더욱더 일반적으로 사용되어 왔다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대정보 단말기(PDA), 휴대용 연산 장치, 비-휴대용 연산 장치 및 기타 장치에서 사용된다. 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(Electrical Erasable Programmable Read Only Memory,EEPROM) 및 플래시 메모리가 가장 일반적인 비휘발성 반도체 메모리이다.Semiconductor memory devices have been more and more commonly used in various electronic devices. For example, nonvolatile semiconductor memory is used in cellular telephones, digital cameras, personal digital assistants (PDAs), portable computing devices, non-portable computing devices, and other devices. Electrically erasable and programmable read only memory (EEPROM) and flash memory are the most common nonvolatile semiconductor memories.

통상적인 EEPROM과 플래시 메모리는 플로팅 게이트(floating gate)가 구비된 메모리 셀을 사용하는데, 플로팅 게이트는 반도체 기판에서 채널영역의 상부에 위치한다. 플로팅 게이트는 절연막에 의해 채널영역과 분리되어 있다. 예를 들면, 채널영역은 소스영역과 드레인 영역 사이의 p형 웰에 위치한다. 제어 게이트(control gate)는 상기 플로팅 게이트로부터 절연되어 그 위에 위치한다. 메모리 셀의 임계 전압은 플로팅 게이트 상에 유지되는 전하량에 의해 제어된다. 즉, 트랜지스터가 자신의 소스와 드레인 사이에서 도통(conduction)을 허용하기 위해 턴온되기 전에 제어 게이트에 인가되어야 하는 전압의 최소 크기는, 플로팅 게이트 상의 전하 레벨에 의해 제어된다. Conventional EEPROMs and flash memories use memory cells with floating gates, which are located on top of channel regions in semiconductor substrates. The floating gate is separated from the channel region by an insulating film. For example, the channel region is located in the p-type well between the source region and the drain region. A control gate is insulated from and positioned on the floating gate. The threshold voltage of the memory cell is controlled by the amount of charge retained on the floating gate. That is, the minimum magnitude of the voltage that must be applied to the control gate before the transistor is turned on to allow conduction between its source and drain is controlled by the charge level on the floating gate.

일부 EEPROM 및 플래시 메모리 장치는 2개의 전하 범위를 저장하기 위해 사용되는 플로팅 게이트를 구비하고, 이에 따라 메모리 셀은 2개의 상태 사이에서 프로그래밍/소거될 수 있다(예를 들면, 이진 메모리 셀). 복수-비트 또는 복수-상태 플래쉬 메모리 셀은, 디바이스 내에서 복수개의 분리된 임계전압 범위들을 정의함으로써 구현될 수 있다. 각각 별개인 임계 전압 범위는 데이터 비트들의 세트를 위해 기 설정된 값들에 대응한다. 복수-상태 메모리 셀에서 적절한 데이터 저장능력을 확보하기 위해서는, 임계전압 레벨의 복수개 범위들이 충분한 여유를 가지고 서로 분리되어 있어야 하는데, 그래야만 메모리 셀의 레벨이 명확하게 판독되거나 프로그램되거나 또는 소거될 수 있기 때문이다.Some EEPROM and flash memory devices have floating gates that are used to store two charge ranges, so that memory cells can be programmed / erased between two states (eg, binary memory cells). Multi-bit or multi-state flash memory cells can be implemented by defining a plurality of separate threshold voltage ranges within the device. Each distinct threshold voltage range corresponds to preset values for the set of data bits. To ensure adequate data storage in a multi-state memory cell, the multiple ranges of threshold voltage levels must be separated from each other with sufficient margin so that the memory cell levels can be clearly read, programmed or erased. to be.

통상적인 종래기술에서 또는 통상적인 플래쉬 메모리 디바이스들을 프로그래밍할 때, 프로그램 전압은 제어 게이트에 인가되고 비트 라인은 접지된다. 채널로부터의 전자들은 플로팅 게이트로 주입된다. 전자들이 플로팅 게이트에 축적될 때, 플로팅 게이트는 음으로(negatively) 충전되며, 제어 게이트에서 바라본 메모리 셀의 임계전압은 증가한다. In conventional prior art or when programming conventional flash memory devices, a program voltage is applied to the control gate and the bit line is grounded. Electrons from the channel are injected into the floating gate. When electrons accumulate in the floating gate, the floating gate is charged negatively, and the threshold voltage of the memory cell viewed from the control gate increases.

통상적으로, 제어 게이트에 인가된 프로그램 전압(Vpgm)은 일련의 펄스들로서 인가된다. 펄스들의 진폭은 미리 결정된 계단 크기(예를들면, 0.2V)만큼 각각의 연속적인 펄스를 따라 증가한다. 펄스들 사이의 간격에서, 검증 동작(verify operations)들이 수행된다. 즉, 병렬로 프로그램될 메모리 셀들의 그룹중에서 각 셀이 프로그래밍된 레벨은, 각각의 프로그래밍 펄스들 사이에서 판독되는데, 이는 상기 프로그래밍된 레벨이 개별적인 메모리 셀의 목적 검증 레벨(프로그램되어질 레벨)보다 동일하거나 큰지를 판별하기 위해서이다. 충분히 프로그램되었다고 검증된 메모리 셀들은 록-아웃(lock-out) 되는데, 예를 들면, 비트라인 전압을 0 에서 Vdd까지 증가시킴으로서 이러한 셀들에 대한 프로그래밍 과정이 종료된다.Typically, the program voltage Vpgm applied to the control gate is applied as a series of pulses. The amplitude of the pulses increases with each successive pulse by a predetermined step size (eg 0.2V). In the interval between the pulses, verify operations are performed. That is, the level at which each cell is programmed in the group of memory cells to be programmed in parallel is read between the respective programming pulses, which is equal to or greater than the target verify level (level to be programmed) of the individual memory cell. To determine if it is large. Memory cells that have been verified as fully programmed are locked out, for example, the programming process for these cells is terminated by increasing the bit line voltage from 0 to Vdd.

통상적인 종래기술에서 메모리 셀들은 p형 웰(well)의 전압을 소거 전압(예를 들면 20 볼트)으로 상승시키고 제어 게이트를 접지시킴으로서 소거된다. 상기 소스와 드레인은 플로팅된다. 전자들은 플로팅 게이트에서 p형 웰 영역으로 운반되며 상기 임계전압은 감소한다. In a conventional prior art, memory cells are erased by raising the voltage of the p-type well to an erase voltage (eg 20 volts) and grounding the control gate. The source and drain are floated. Electrons are transported from the floating gate to the p-type well region and the threshold voltage decreases.

하나의 플래쉬 메모리 시스템의 일례에서는, NAND 구조를 사용하는 바, 두개의 선택 게이트 사이에서 복수개의 플로팅 게이트 트랜지스터들이 직렬로 정렬되어 있다. 상기 직렬로 된 트랜지스터와 선택 게이트들은 'NAND 스트링' 이라고 일컬어 진다. NAND 구조를 사용하는 전형적인 플래쉬 메모리 시스템의 구조는 여러개의 NAND 스트링들을 포함할 것이다. 예를 들면, 도1에는 훨씬 많은 NAND 스트링들을 구비한 메모리 셀에서 3개의 NAND 스트링(202, 204, 206)이 도시되어 있다. 도1에 도시된 각각의 NAND 스트링은 2 개의 선택 게이트와 4 개의 메모리 셀들을 포함하고 있다. 예를 들면, NAND 스트링(202)은 2개의 선택 트랜지스터(220, 230)과 4개의 메모리 셀(222, 224, 226, 228)을 포함하고 있다. NAND 스트링(204)은 2개의 선택 트랜지스터(240, 250)과 4개의 메모리 셀(242, 244, 246, 248)을 포함하고 있다. 각각의 NAND 스트링은 자신의 선택 트랜지스터(예를 들면, 선택 트랜지스터 230 과 250)에 의해 소스라인과 연결되어 있다. 선택라인 SGS 는 소스측의 선택 게이트들을 제어하기 위해 사용된다.In one example of one flash memory system, a NAND structure is used where a plurality of floating gate transistors are arranged in series between two select gates. The series transistors and select gates are referred to as 'NAND strings'. A typical flash memory system structure that uses a NAND structure will contain several NAND strings. For example, in Figure 1 three NAND strings 202, 204, 206 are shown in a memory cell with much more NAND strings. Each NAND string shown in FIG. 1 includes two select gates and four memory cells. For example, the NAND string 202 includes two select transistors 220 and 230 and four memory cells 222, 224, 226 and 228. The NAND string 204 includes two select transistors 240 and 250 and four memory cells 242, 244, 246 and 248. Each NAND string is connected to the source line by its select transistor (eg, select transistors 230 and 250). The select line SGS is used to control the select gates on the source side.

다양한 NAND 스트링들이 선택 트랜지스터(220, 240 등등)를 통해 각각의 비트라인들에 연결되어 있는데, 선택 트랜지스터들은 선택라인 SGD에 의해 제어된다. 다른 실시예들에서는, 상기 선택 라인들은 공통일 필요는 없다. 워드라인(WL3)은 메모리 셀(222, 242)의 제어 게이트에 연결되어 있다. 워드라인(WL2)은 메모리 셀(224, 244, 252)의 제어 게이트에 연결되어 있다. 워드라인(WL1)은 메모리 셀(226, 246)의 제어 게이트에 연결되어 있다. 워드라인(WL0)은 메모리 셀(228, 248)의 제어 게이트에 연결되어 있다. 도1에서 볼 수 있는 바와같이, 각각의 비트라인과 각각의 NAND 스트링은 메모리 셀 어레이의 컬럼들(columns)을 구성한다. 상기 워드라인들(WL3, WL2, WL1, WL0)은 메모리 셀 어레이의 열들(rows)을 구성한다.Various NAND strings are connected to the respective bitlines through select transistors 220, 240, etc., which are controlled by select line SGD. In other embodiments, the select lines need not be common. The word line WL3 is connected to the control gates of the memory cells 222 and 242. The word line WL2 is connected to the control gates of the memory cells 224, 244, and 252. The word line WL1 is connected to the control gates of the memory cells 226 and 246. The word line WL0 is connected to the control gates of the memory cells 228 and 248. As can be seen in FIG. 1, each bit line and each NAND string constitute columns of a memory cell array. The word lines WL3, WL2, WL1, and WL0 form rows of a memory cell array.

NAND 타입 플래쉬 메모리들과 그 동작에 관한 적절한 실시예들은 다음과 같은 미국 등록특허들/특허출원에 개시되어 있으며, 이들은 본 발명에 대한 참조로서 본 명세서에 전체로서 편입된다. 미국등록특허 US5570315, US5774397, US6046935, US6456528 와, 미국특허출원번호 09/893277(공개번호 US2003/0002348). 다른 타입을 갖는 플래쉬 메모리 디바이들 역시 본 발명에서 사용될 수 있다. 예를 들면, 후술할 특허들은 NOR 타입의 플래쉬 메모리에 대해 기술하고 있으며, 이들은 본 발명에 대한 참조로서 본 명세서에 전체로서 편입된다. 미국등록특허 US5095344, US5172338, US5890192, US6151248. 다른 타입을 갖는 플래쉬 메모리에 관한 일례는 미국등록특허 US6151248 에 개시되어 있으며, 이 역시 본 발명에 대한 참조로서 본 명세서에 전체로서 편입된다.Suitable embodiments of NAND type flash memories and their operation are disclosed in the following US patents / patent applications, which are incorporated herein in their entirety by reference to the present invention. US Patents US5570315, US5774397, US6046935, US6456528, and US Patent Application No. 09/893277 (Publication US2003 / 0002348). Other types of flash memory devices may also be used in the present invention. For example, the following patents describe NOR type flash memories, which are incorporated herein in their entirety by reference to the present invention. US Patents US5095344, US5172338, US5890192, US6151248. An example of a flash memory having another type is disclosed in US Patent US6151248, which is also incorporated herein in its entirety by reference to the present invention.

비 휘발성 메모리가 갖는 문제점중 하나는 플로팅 게이트와 플로팅 게이트간의 커플링(floating gate to floating gate coupling)이다. 판독되는 메모리 셀의 플로팅 게이트에 인접한 플로팅 게이트로부터의 전기장은 판독되는 메모리 셀의 외견상의 임계전압(apparent threshold voltage : 이하에서는 '외견상 임계전압'이라고 한다.)에 영향을 끼친다고 알려져 왔다. 문제는, 첫번째 메모리 셀이 프로그램되거나 또는 검증된 이후에, 인접한 메모리 셀들이 프로그램되거나 소거될 수 있는데, 이 때문에 인접한 메모리 셀이 첫번째 메모리 셀에 가하는 영향이 변화한다는 점이다. 첫번째 메모리 셀이 후속으로 판독될 때, 첫번째 메모리 셀의 외견상의 임계전압은 애초에 프로그램된 것과는 다를 수가 있다.One problem with nonvolatile memories is floating gate to floating gate coupling. It is known that the electric field from the floating gate adjacent to the floating gate of the memory cell being read affects the apparent threshold voltage of the memory cell being read (hereinafter referred to as 'apparent threshold voltage'). The problem is that after the first memory cell has been programmed or verified, adjacent memory cells can be programmed or erased, which changes the effect of the adjacent memory cells on the first memory cell. When the first memory cell is subsequently read, the apparent threshold voltage of the first memory cell may differ from that originally programmed.

예를 들어, 도1의 메모리 셀 244가 프로그램되었다고 가정하자. 후속으로 메모리 셀 242가 프로그램된다면, 메모리 셀 244의 임계전압은 변화한다.For example, assume that memory cell 244 of FIG. 1 is programmed. If memory cell 242 is subsequently programmed, the threshold voltage of memory cell 244 changes.

만일, 메모리 셀 242가 프로그램된 후에 메모리 셀 244가 판독된다면, 메모리 셀 242의 플로팅 게이트에 저장된 전하에 의해 야기된 전기장은 메모리 셀 244의 임계전압이 외견상으로 달라지도록 할 것이며, 메모리 셀 242가 프로그램되기전과 비교하면 메모리 셀 244의 임계전압은 외견상으로 상이해 질것이다. 인접한 워드라인의 인접한 플로팅 게이트들 사이에서의 커플링 때문에 이와같은 영향력이 발생한다.If memory cell 244 is read after memory cell 242 is programmed, the electric field caused by the charge stored in the floating gate of memory cell 242 will cause the threshold voltage of memory cell 244 to vary apparently, Compared with before programming, the threshold voltage of memory cell 244 will be apparently different. This influence occurs because of coupling between adjacent floating gates of adjacent word lines.

플로팅 게이트와 플로팅 게이트간의 커플링(floating gate to floating gate coupling)은, 인접한 비트라인들 상의 인접한 플로팅 게이트들 사이에서도 존재할 수 있다. 예를 들어, 메모리 셀 244가 프로그램 되었다고 가정하자. 후속으로, 메모리 셀 252가 프로그램되면 메모리 셀 244의 임계전압은 변하게 된다. 만일, 메모리 셀 252가 프로그램된 이후에 메모리 셀 244가 판독된다면, 메모리 셀 252의 플로팅 게이트에 저장된 전하에 의해 야기된 전기장은 메모리 셀 244의 임계전압이 달라지도록 야기할 것이며, 메모리 셀 244의 임계전압은 메모리 셀 244가 프로그램되기전과 비교하면 외견상으로 상이해 질것이다. Floating gate to floating gate coupling may also exist between adjacent floating gates on adjacent bit lines. For example, assume that memory cell 244 is programmed. Subsequently, when the memory cell 252 is programmed, the threshold voltage of the memory cell 244 changes. If the memory cell 244 is read after the memory cell 252 is programmed, the electric field caused by the charge stored in the floating gate of the memory cell 252 will cause the threshold voltage of the memory cell 244 to change, and the threshold of the memory cell 244 The voltage will be apparently different compared to before the memory cell 244 was programmed.

크게 생각해 본다면 본 발명은, 플로팅 게이트 스택들의 세트, 플로팅 게이트들과 인접한 소스/드레인 영역들, 그리고 상기 소스/드레인 영역들과 전기적으로 연결되어 있으며 상기 플로팅 게이트 스택들의 최소한의 서브세트들 사이에 위치한 쉴드들을 포함하는 비 휘발성 메모리 시스템에 관한 것이다. 상기 쉴드는 인접한 워드라인들 상의 인접한 플로팅 게이트들 사이의 커플링을 감소시킨다. 인접한 워드라인들의 인접한 플로팅 게이트들 사이의 커플링은, 인접한 비트라인들의 인접한 플로팅 게이트들 사이의 커플링보다 훨씬 심각한 것으로 알려져 왔다. In the broadest sense, the present invention is directed to a set of floating gate stacks, source / drain regions adjacent to floating gates, and electrically connected to the source / drain regions and located between a minimum subset of the floating gate stacks. A nonvolatile memory system comprising shields is provided. The shield reduces the coupling between adjacent floating gates on adjacent word lines. Coupling between adjacent floating gates of adjacent word lines has been known to be much more serious than coupling between adjacent floating gates of adjacent bit lines.

본 발명의 다른 실시예는 비 휘발성 저장 디바이스들과 쉴드들의 세트를 포함한다. 비 휘발성 저장 디바이스들은, 기판의 채널에서 서로 맞은편에 위치한 소스와 드레인, 채널과 인접하여 위치한 제 1 절연막 그리고 상기 제 1 절연막과 인접하여 위치한 플로팅 게이트를 포함한다. 상기 쉴드는 에피택셜 막들이다. 예를 들면, 상기 쉴드들은 에피택셜 성장된 실리콘막일 수 있다. 이러한 에피택셜 막들은 인접한 플로팅 게이트들 사이에 위치하는데, 이는 플로팅 게이트와 플로팅 게이트 사이의 커플링을 감소시키기 위함이다. 어떤 실시예에서는, 단지 두개의 인접한 플로팅 게이트들의 스택들 사이에 있는 어레이의 활성영역에서 각 쉴드들이 위치한다.Another embodiment of the invention includes a set of non-volatile storage devices and shields. Non-volatile storage devices include a source and a drain positioned opposite each other in a channel of a substrate, a first insulating film located adjacent to the channel and a floating gate located adjacent to the first insulating film. The shields are epitaxial films. For example, the shields may be epitaxially grown silicon films. These epitaxial films are located between adjacent floating gates to reduce the coupling between the floating gate and the floating gate. In some embodiments, each shield is located in the active region of the array between only two adjacent stacks of floating gates.

도면과 연계되어 본 발명의 바람직한 실시예를 설명한 후술될 기재에 의해, 이상에서 설명한 바와 같은 본 발명의 목적 및 장점과 본 발명의 또 다른 목적 및 장점은 좀더 명확해질 것이다.The objects and advantages of the present invention as described above and the other objects and advantages of the present invention will become more apparent from the following description of preferred embodiments of the present invention in connection with the drawings.

도1에는 3개의 NAND 스트링들에 관한 회로도가 도시되어 있다.1 shows a circuit diagram of three NAND strings.

도2에는 비 휘발성 메모리 디바이스의 구조가 도시되어 있다.2 shows the structure of a nonvolatile memory device.

도3에는 비 휘발성 메모리 디바이스의 구조가 도시되어 있다.3 shows the structure of a nonvolatile memory device.

도4에는 메모리 셀 어레이의 부분에 대한 평면도가 도시되어 있다.4 is a plan view of a portion of a memory cell array.

도5에는 비 휘발성 메모리 셀 어레이를 제조하는 공정에 대한 일실시예를 기술하는 순서도가 도시되어 있다. 5 is a flow chart describing one embodiment of a process for fabricating a nonvolatile memory cell array.

도6A 내지 도6G에는 도5에 도시된 공정중 다양한 스테이지에 대응하는 메모리 셀 어레이의 부분이 도시되어 있다.6A-6G depict portions of a memory cell array corresponding to various stages of the process shown in FIG.

도7에는 본 발명을 구현하는데 사용될 수 있는 메모리 시스템의 일례에 관한 블록도가 도시되어 있다.7 is a block diagram of an example of a memory system that can be used to implement the present invention.

도8에는 메모리 어레이의 조직에 관한 일례가 도시되어 있다.8 shows an example of the organization of a memory array.

도9에는 비 휘발성 메모리 디바이스들을 프로그래밍하는 공정에 대한 일실시예의 순서도가 도시되어 있다. 9 is a flow diagram of one embodiment of a process for programming non-volatile memory devices.

도10에는 프로그램 전압 신호가 도시되어 있다.10 shows a program voltage signal.

도11에는 복수-상태 메모리 셀을 위한 메모리 셀 임계전압 분포가 도시되어 있다.11 shows a memory cell threshold voltage distribution for a multi-state memory cell.

도12에는 검증 펄스들과 더불어, 도10의 프로그램 전압 신호의 부분이 도시되어 있다.FIG. 12 shows the portion of the program voltage signal of FIG. 10 along with the verify pulses.

도13에는 비 휘발성 메모리 디바이스들을 판독하는 과정에 대한 일실시예의 순서도가 도시되어 있다.Figure 13 shows a flowchart of one embodiment for the process of reading non-volatile memory devices.

도2는 플래쉬 메모리 셀의 실시예에 대한 2 차원적인 도면이다. 비록 플래쉬 메모리 셀이 언급되지만, 다른 타입들의 비 휘발성 메모리 역시 본 발명과 관련하여 사용될 수 있다.2 is a two-dimensional view of an embodiment of a flash memory cell. Although flash memory cells are mentioned, other types of non-volatile memory can also be used in connection with the present invention.

도2의 메모리 셀은 P형 기판, N형 웰, P형 웰을 포함하여 구성된 3중 웰(도면에는 도시되어 있지 않음)을 포함하고 있다. P형 웰 내부에는 소스/드레인으로 사용되는 N+ 확산영역(304)들이 있다. N+ 확산영역(304)이 소스 영역 또는 드레인 영역중 어느 하나로 호칭되는지는 어느정도 임의적이다. 따라서, 상기 소스/드레인 영역(304) 라 함은 소스 영역들, 드레인 영역들을 의미할 수도 있으며 또는 둘 다를 의미할 수도 있다. NAND 스트링에서, 소스/드레인 영역(304)은 하나의 메모리 셀에 대해서는 소스에 해당하는 반면, 인접한 메모리 셀에 대해서는 드레인에 해당한다. 예를 들면, 도면부호 301로 표시되는 소스/드레인 영역은 플로팅 게이트 스택(300A)에서는 드레인이고, 플로팅 게이트 스택(300B)에서는 소스이다. The memory cell of FIG. 2 includes a triple well (not shown) including a P-type substrate, an N-type well, and a P-type well. Inside the P well there are N + diffusion regions 304 which are used as sources / drains. It is somewhat arbitrary whether the N + diffusion region 304 is called either the source region or the drain region. Thus, the source / drain region 304 may mean source regions, drain regions, or both. In the NAND string, the source / drain regions 304 correspond to sources for one memory cell, while corresponding to drains for adjacent memory cells. For example, the source / drain region indicated by reference numeral 301 is a drain in the floating gate stack 300A and a source in the floating gate stack 300B.

소스/드레인 영역(304) 사이에는 채널(306)이 있다. 채널(306)의 상부에는 제 1 유전막(310)이 있다. 어떤 실시예에서는 유전막(310)은 SiO2 로 형성된다. 다른 유전물질들이 사용될 수도 있다. 유전막(310)의 상부에는 플로팅 게이트(312)가 위치한다. 저전압 동작조건하에서 읽기 또는 바이패스 동작과 관련된 상기 플로팅 게이트는 유전막(310)에 의해 채널(306)과 전기적으로 절연/분리 되어있다. 플로팅 게이트(312)는 통상적으로 n형 불순물로 도핑된 폴리실리콘으로 만들어지나, 이외에도 금속과 같은 다른 전도물질들 역시 사용될 수 있다. 플로팅 게이트(Floating Gate Poly : FG Poly)(312)의 상부에는 제 2 절연막(314)이 있다. 제 2 절연막(314)의 상부에는 제어 게이트가 위치하며, 제어게이트는 폴리실리콘막(Control Gate Poly : CG Poly)(316), 텅스텐 실리사이드막(WSi)(318), 실리콘 질화막(SiN)(320)의 3개 막을 포함한다. 텅스텐 실리사이드막(318)은 더 낮은 저항을 갖는 막이다. 실리콘 질화막(320)은 절연막이다. 상기 플로팅 게이트와 상기 제어게이트는 폴리실리콘, 텅스텐, 티타늄, 또는 다른 금속들 또는 다른 반도체 물질로 이루어진 하나 이상의 막으로 구성될 수도 있다. There is a channel 306 between the source / drain regions 304. Above the channel 306 is the first dielectric layer 310. In some embodiments, the dielectric film 310 is formed of SiO 2 . Other genetic materials may be used. The floating gate 312 is positioned on the dielectric layer 310. The floating gate associated with read or bypass operation under low voltage operating conditions is electrically isolated / separated from the channel 306 by the dielectric film 310. The floating gate 312 is typically made of polysilicon doped with n-type impurities, but other conductive materials such as metal may also be used. The second insulating layer 314 is disposed on the floating gate poly (FG poly) 312. A control gate is positioned on the second insulating layer 314, and the control gate is a polysilicon film (Control Gate Poly: CG Poly) 316, a tungsten silicide film (WSi) 318, or a silicon nitride film (SiN) 320. 3 membranes). Tungsten silicide film 318 is a film with lower resistance. The silicon nitride film 320 is an insulating film. The floating gate and the control gate may be composed of one or more films made of polysilicon, tungsten, titanium, or other metals or other semiconductor materials.

유전막(310), 플로팅 게이트(312), 유전막(314) 그리고 제어게이트 막들(316~320)은 플로팅 게이트 스택을 구성한다. 메모리 셀들로 구성된 어레이는 이와같은 많은 수의 플로팅 게이트 스택들을 가질 수 있다. 다른 실시예들에서는, 플로팅 게이트 스택은, 도2에 도시된 구성요소보다 더 많거나 또는 더 적은 구성요소를 가질 수 있다. 하지만, 이 구조는 다른 구성요소들 뿐만 아니라, 플로팅 게이 트를 포함하기 때문에 플로팅 게이트 스택이라고 호칭된다.The dielectric layer 310, the floating gate 312, the dielectric layer 314, and the control gate layers 316 to 320 form a floating gate stack. An array of memory cells can have such a large number of floating gate stacks. In other embodiments, the floating gate stack may have more or fewer components than the components shown in FIG. However, this structure is called a floating gate stack because it includes floating gates as well as other components.

도2에 도시된 메모리 셀은 또한, 플로팅 게이트 스택의 양 측면에 형성된 산화막 스페이서(324)를 더 포함하고 있다. 어떤 실시예에서는 산화막 스페이서(324)가 점점 얇아지기 때문에, 유전막(310)에서 보다 실리콘 질화막(SiN)(320)의 상부에서는 좀 더 얇아진다. 산화막 스페이서(324) 다음에는 실리콘 질화막 스페이서(SiN)(322)가 위치한다. 플로팅 게이트 스택과 관련하여, 실리콘 질화막 스페이서(322)는, 산화막 스페이서(322)의 외측에서 플로팅 게이트 스택의 양 측면을 따라 형성된다. 다른 실시예에서는 플로팅 게이트 스택은 사다리꼴 형태를 갖는다.The memory cell shown in FIG. 2 further includes an oxide spacer 324 formed on both sides of the floating gate stack. In some embodiments, the oxide spacer 324 is thinner and thinner on top of the silicon nitride film (SiN) 320 than in the dielectric film 310. After the oxide spacer 324, a silicon nitride spacer (SiN) 322 is positioned. In connection with the floating gate stack, the silicon nitride spacer 322 is formed along both sides of the floating gate stack outside the oxide spacer 322. In another embodiment, the floating gate stack has a trapezoidal shape.

인접한 질화막 스페이서(322)들의 사이에는 에피택셜막(326)이 존재한다. 에피택셜막(326)은 자신이 성장된 기판과 동일한 결정격자 방향을 갖는 실리콘막이다. 어떤 실시예에서는, 에피택셜막(326)은 에피택셜 성장된 실리콘이며 소스/드레인 영역(304)과 전기적으로 연결되어 있다. 비록, 스택들과 에피택셜막 사이에 어느정도의 중첩이 있다 하여도, 에피택셜막(326)들은 플로팅 게이트 스택들 사이에 위치한다고 간주된다.An epitaxial layer 326 is present between adjacent nitride layer spacers 322. The epitaxial film 326 is a silicon film having the same crystal lattice direction as the substrate on which it is grown. In some embodiments, epitaxial film 326 is epitaxially grown silicon and is electrically connected to source / drain regions 304. Although there is some overlap between the stacks and the epitaxial films, the epitaxial films 326 are considered to be located between the floating gate stacks.

에피택셜막(326)은, 플로팅 게이트에서 발생되는 전기장을 차단하는 쉴드 플레이트(shield palte)역할을 함으로서, 비트라인에 있는 인접한 플로팅 게이트들 사이의 전기용량적인(capacitive) 커플링을 감소시키는 바, 따라서 전기장에 의한 영향으로 부터 인접한 플로팅 게이트를 보호한다. 예를 들면, 소스/드레인 영역(301) 상부의 에피택셜막은, 플로팅 게이트 스택(300A)의 플로팅 게이트에서 발생한 전기장(예를 들면, 전기용량적인 커플링)의 영향으로부터 플로팅 게이트 스 택(300B)의 플로팅 게이트를 보호한다. 전기력선(electric field line)들은 에피택셜막(326)에서 중단될 것이다. 도체인 에피택셜막(326)은, 조절된 전위(상태 의존적이지 않는)를 갖는 소스/드레인 영역(304)과 전기적으로 연결되어 있기 때문에, 외견상의 임계전압에 끼치는 영향은 일관적이다. 어떤 실시예에서 에피택셜막(326)은, 소스/드레인 영역(304)과의 전기적인 연결을 제외하곤 다른 전기적인 연결은 갖지 않는다.The epitaxial layer 326 acts as a shield palte to block the electric field generated at the floating gate, thereby reducing capacitive coupling between adjacent floating gates in the bitline. This protects adjacent floating gates from the effects of electric fields. For example, the epitaxial film on top of the source / drain region 301 may form the floating gate stack 300B from the influence of an electric field (eg, capacitive coupling) generated at the floating gate of the floating gate stack 300A. To protect the floating gate. Electric field lines will stop at the epitaxial layer 326. Since the epitaxial film 326, which is a conductor, is electrically connected to the source / drain region 304 having a regulated potential (not state dependent), the influence on the apparent threshold voltage is consistent. In some embodiments, epitaxial film 326 has no other electrical connection except electrical connection with source / drain region 304.

에피택셜 성장된 실리콘막들이 보다 성능이 향상된 소스/드레인 구조를 만들기 위해 사용될 수 있는 바, 따라서 디바이스의 유효 채널 길이를 증가시킬 수 있으며, 숏 채널 효과(short channel effect)를 초래하지 않고도 고농도로 도핑된 접합이 허용될 수 있다.Epitaxially grown silicon films can be used to create more efficient source / drain structures, thus increasing the effective channel length of the device and doping at high concentrations without causing short channel effects. Joining may be allowed.

어떤 실시예에서는 에피택셜막들은 소스/드레인 영역과 유사하게 도핑될 수 있는 바, 따라서 소스/드레인 영역의 접합 깊이(junction depth)는 좀 더 작아질 수 있다. 따라서 이 경우에는, 좀더 큰 유효 채널 길이를 확보할 수 있으며 숏 채널 효과에 대해 더 우수한 성능을 얻을 수 있다. In some embodiments, the epitaxial films may be doped similarly to the source / drain regions, so that the junction depth of the source / drain regions may be smaller. In this case, therefore, a larger effective channel length can be ensured and better performance can be obtained for short channel effects.

상술한 바와 같은 접근방식의 부작용은, 플로팅 게이트에서 기판으로의 캐패시턴스(flaoting gate to substrate capacitance)가 증가된다는 점이다. 이와같은 점으로 인해 플로팅 게이트의 총체적인 캐패시턴스가 증가되며, 따라서 제어 게이트에서 플로팅 게이트로의 커플링 팩터가 감소한다. 또 다른 부작용은 에피택셜막들이 워드라인과 채널사이의 커플링을 증가시킨다는 점인데, 이는 선택되지 않은 메모리 셀들에 대한 프로그래밍을 금지시키기 위한 부양(boosting) 목적으로는 유 리하다. A side effect of the approach described above is that the capacitance of the floating gate to substrate is increased. This increases the overall capacitance of the floating gate, thus reducing the coupling factor from the control gate to the floating gate. Another side effect is that epitaxial films increase the coupling between word lines and channels, which is useful for boosting purposes to prohibit programming of unselected memory cells.

도3은 플래쉬 메모리 셀에 대한 두번째 실시예의 블록도이다. 도3의 플래쉬 메모리 셀은, 도2의 에피택셜막(326)이 좀더 사각형 형태를 가지고 있는데 반해 도3의 에피택셜막(326')이 사다리꼴 형태를 갖는다는 점만 제외하면, 도2의 플래쉬 메모리 셀과 유사하다. 다른 형태들도 사용될 수 있다. 주목할 만한 사항은, 에피택셜막(326')의 형태가 변한 것에 대응하기 위해, 도3의 질화막 스페이서(322')의 모양도 변했다는 점이다.3 is a block diagram of a second embodiment of a flash memory cell. In the flash memory cell of FIG. 3, the epitaxial layer 326 of FIG. 2 has a more rectangular shape, whereas the epitaxial layer 326 ′ of FIG. 3 has a trapezoidal shape, except that the flash memory cell of FIG. Similar to a cell. Other forms can also be used. It is noteworthy that the shape of the nitride film spacer 322 'of Fig. 3 has also changed to correspond to the change in the shape of the epitaxial film 326'.

도4는 NAND 플래쉬 메모리 셀의 어레이에서 일정부분에 대한 평면도이다. 상기 어레이는 비트라인들(350), 워드라인들(352)를 포함하여 이루어진다. 도4에는 비트라인들(350) 상부에 형성되고 워드라인(352) 사이에 형성된 에피택셜 영역(326)이 도시되어 있다. 각각의 에피택셜막(326)은 인접한 2개의 플로팅 게이트 스택들의 사이의 활성영역에 위치한다. 도4는 플래쉬 메모리 셀의 모든 다른 상세점은 도시하지 않고 있음을 유의 하여야 한다.4 is a plan view of a portion of an array of NAND flash memory cells. The array includes bit lines 350 and word lines 352. 4 shows an epitaxial region 326 formed over the bit lines 350 and formed between the word lines 352. Each epitaxial film 326 is located in an active region between two adjacent floating gate stacks. It should be noted that all other details of the flash memory cell are not shown.

도5는 도2에 도시된 메모리 셀의 제조공정중 일부에 관한 실시예를 기술하는 순서도이다. 이러한 순서도는 당업자에게 알려진 다른 제조공정 뿐만 아니라, 대부분의 이온주입 공정, 스택들 사이의 식각된 공간을 채우는 공정(gap-fill), 콘택을 만드는 공정, 금속배선 공정, 비아들(vias)과 페시베이션막을 형성하는 공정들에 대해서는 기재하고 있지 않다. 본 발명에 따라 메모리를 제조하는 방법은 매우 많으며, 따라서 발명자는 도5에 기재된 방법말고도 다양한 방법들이 사용될 수 있음을 심사숙고하였다. 플래쉬 메모리 칩은 코어(core) 메모리와 주변 회로를 포함하 지만, 도5에 도시된 공정단계들은 코어 메모리 어레이를 구현하기 위한 하나의 가능한 공정처방에 대한 일반적인 기재만을 의도하고 있다. 본 발명의 속한 기술분야에서 통상의 지식을 가진 자에게 많이 알려져 있으며, 주변회로의 트랜지스터들을 만들기 위해 사용되는 포토리소그래피(photolithography), 식각공정, 이존주입공정, 확산공정 그리고 산화공정들은 생략되었다.FIG. 5 is a flow chart describing an embodiment of a part of the manufacturing process of the memory cell shown in FIG. These flow charts include most ion implantation processes, gap-fill gaps between stacks, contacts making, metallization processes, vias and passes, as well as other manufacturing processes known to those skilled in the art. Processes for forming the bastion film are not described. There are many ways to fabricate a memory in accordance with the present invention, and the inventor contemplated that various methods can be used in addition to the method described in FIG. The flash memory chip includes a core memory and peripheral circuits, but the process steps shown in FIG. 5 are intended only as a general description of one possible process prescription for implementing a core memory array. It is well known to those skilled in the art, and photolithography, etching, migration, diffusion, and oxidation processes used to make transistors of peripheral circuits are omitted.

도5의 단계 402는 P형 웰의 상면에서 터널 산화막을 성장시키는 것을 포함한다. 상기 터널 산화막은 유전막(310)에 대응한다. 단계 404에서 폴리실리콘 플로팅 게이트는, 화학기상증착법(Chemical Vapor Deposition : CVD), 물리기상증착법sical Vapor Deposition : PVD), 원자층증착법(Atomic Layer Deposition : ALD) 또는 다른 적절한 방법을 이용하여 유전막(310)상에 증착된다. 단계 406에서 실리콘 질화막(SiN)이 증착된다. 단계 402 내지 단계 406의 결과물이 유전막(310), 폴리실리콘막(Floating Gate Poly : FG Ploy)(312)그리고 실리콘 질화막(SiN)(450)이 도시된 도6A에 도시되어 있다.Step 402 of FIG. 5 includes growing a tunnel oxide film on the top surface of the P-type well. The tunnel oxide layer corresponds to the dielectric layer 310. In step 404, the polysilicon floating gate may be formed using a dielectric film 310 using chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), or other suitable method. Is deposited on the substrate. In step 406, a silicon nitride film (SiN) is deposited. The results of steps 402 through 406 are shown in FIG. 6A, which shows a dielectric film 310, a floating gate poly (FG Ploy) 312, and a silicon nitride film (SiN) 450.

도5의 단계 408은 활성영역(예를 들면, NAND 스트링을 따라) 상에 하드마스크를 형성하는 과정이 포함되는데, 예를 들어 CVD 같은 방법을 이용하여 SiO2 또는 Si3N4 를 증착한다. NAND 스트링들로 형성될 부분에 포토레지스트 스트립들(strips)을 형성하기 위해 포토리소그래피 공정이 사용된다. 단계 410은 활성영역을 정의하기 위해 기판의 일부분 뿐만 아니라, 질화막, 폴리실리콘막 그리고 산화막들에 대한 식각공정을 포함한다. 상기 하드마스크는 비등방성 플라즈마 식각공정(즉, 만나 는 각각의 평면막에 대해 물리적인 식각과 화학적인 식각사이에서 적절한 균형을 갖는 반응성 이온 식각공정)을 통해 식각된다. 상기 하드마스크가 스트립들(strips)로 식각된 이후에, 상기 포토레지스트는 제거될 수 있으며, 하드마스크가 하부 막들에 대한 식각공정에서 마스크로 사용될 수 있다. 상기 공정은 NAND 스트링들 사이에 얕은 트렌치 분리영역(Shallow Trench Isolation : STI)을 만들기 위해, 플로팅 게이트 물질과 산화막 물질에 대한 식각과 기판의 안쪽을 약 0.2 ㎛ 정도 식각하는 것을 포함하는 바, 상기 트렌치의 바닥은 P 웰의 상면보다 아래쪽에 있게 된다.Step 408 of FIG. 5 involves forming a hard mask on the active region (eg, along the NAND string), for example by depositing SiO 2 or Si 3 N 4 using a method such as CVD. A photolithography process is used to form photoresist strips in the portion to be formed of NAND strings. Step 410 includes etching the nitride, polysilicon and oxide films as well as a portion of the substrate to define the active region. The hard mask is etched through an anisotropic plasma etching process (i.e., reactive ion etching with an appropriate balance between physical and chemical etching for each planar film that meets). After the hard mask is etched into strips, the photoresist can be removed and the hard mask can be used as a mask in the etching process for the underlying films. The process includes etching the floating gate material and the oxide material and etching the inside of the substrate by about 0.2 μm to create a shallow trench isolation (STI) between the NAND strings. The bottom of is below the top of the P well.

단계 412에서, 트렌치들은 SiO2(또는 다른 적절한 물질)를 이용하여 하드 마스크의 상면 높이까지 채워지게 되는데, CVD 법이나 고속 ALD 법 또는 다른 방법을 이용하여 채워진다. 단계 414에서 화학기계연마(Chemical Mechenical Polishing : CMP) 또는 다른 적절한 공정을 이용하여, 상기 SiN 막에 도달할 때까지 평탄화 공정이 수행된다.In step 412, the trenches are filled to the top height of the hard mask using SiO 2 (or other suitable material), which is filled using CVD, high speed ALD, or other methods. In step 414, a planarization process is performed until the SiN film is reached, using chemical mechanical polishing (CMP) or other suitable process.

도6B는 단계 414 까지 진행된 이후에 도4의 A-A 라인에 따른 메모리 어레이의 절단면을 도시하고 있다. 좀더 상세히 설명하면 도6B에는, NAND 스트링들을 따라서 스트립들(strips)을 형성하기 위해 상술된 바와같이 식각된 폴리실리콘 플로팅 게이트들(312), SiN 막들 뿐만 아니라, SiO2로 채워진 트렌치(452)가 도시되어 있다.FIG. 6B shows a cutaway view of the memory array along line AA of FIG. 4 after proceeding to step 414. FIG. More specifically, Figure 6B shows a trench 452 filled with SiO 2 as well as SiN films, as well as polysilicon floating gates 312 etched as described above to form strips along the NAND strings. Is shown.

단계 416에는 상기 SiN 막들은 제거된다(stripped). 단계 418에서는 인터-폴 리(inter-poly) 유전막(예를 들면, 유전막 314)이 성장되거나 또는 증착된다. 예를 들면, Oxide Nitride oxide(ONO)막이 인터-폴리 유전막으로 사용될 수 있다. 단계 420에서는 제어 게이트들(워드라인들)이 증착된다. 단계 420은 폴리실리콘막(316),텅스텐 실리사이드막(WSi)(318) 그리고 실리콘 질화막(SiN)(320)을 증착하는 것을 포함한다. 도6C는 단계 420에서 도4의 A-A 라인에 따른 절단면을 도시하고 있다.In step 416 the SiN films are stripped. In step 418, an inter-poly dielectric film (eg, dielectric film 314) is grown or deposited. For example, an oxide nitride oxide (ONO) film may be used as the inter-poly dielectric film. In step 420 control gates (wordlines) are deposited. Step 420 includes depositing a polysilicon film 316, a tungsten silicide film (WSi) 318, and a silicon nitride film (SiN) 320. FIG. 6C shows a cut along the line A-A of FIG. 4 in step 420. FIG.

단계 422에서 서로 분리된 워드라인을 형성하기 위해 NAND 체인과 수직하는 스트립들의 패턴들을 형성하기 위한 포토리소그래피 공정이 사용된다. 단계 424에서, 플라즈마 식각법, 이온 밀링법(ion milling), 순수한 물리적 식각공정인 이온 식각법 또는 다른 적절한 공정을 이용한 식각공정이 진행되는 바, 이는 여러개의 막들을 식각하여 개별적인 워드라인을 형성하기 위함이다. 어떤 실시예에서는, 상기 식각공정이 실리콘 질화막(SiN)(320), 텅스텐 실리사이드막(WSi)(318), 폴리실리콘막(316), ONO 막(314), 폴리실리콘막(312)에 대해 수행될 수도 있다. 다른 실시예에서는, 상기 공정은 기판까지 이르는 내내 식각될 수도 있다. 도6D는 단계 424 이후에 도4의 B-B 라인에 따른 절단면을 도시하고 있다.In step 422 a photolithography process is used to form patterns of strips perpendicular to the NAND chain to form word lines that are separated from each other. In step 424, an etching process is performed using plasma etching, ion milling, ion etching, which is a pure physical etching process, or other suitable process, which etches multiple films to form individual word lines. For sake. In some embodiments, the etching process is performed on the silicon nitride film (SiN) 320, the tungsten silicide film (WSi) 318, the polysilicon film 316, the ONO film 314, and the polysilicon film 312. May be In other embodiments, the process may be etched all the way to the substrate. FIG. 6D shows a cut along the line B-B in FIG. 4 after step 424. FIG.

단계 426에서, 측벽 산화, 측벽산화막 증착 또는 이 두 가지를 조합한 공정이 수행된다. 측벽 산화의 경우, 디바이스는 미량의 분위기 산소가스가 포함된 고온인 로(furnace)에 안치되어, 노출된 표면이 산화되는 바, 이는 보호막을 제공하는 역할을 한다. 측벽 산화는 플로팅 게이트와 제어 게이트의 모서리를 둥글게 만드는 데도 사용될 수 있다. 고온(예를 들면, 1000℃ 이상) 산화막 성장은 고밀도 크립톤(krypton) 플라즈마를 이용한 저온(예를 들면, 400℃) 산화막 성장으로 대체 될 수도 있다. 측벽 산화에 대한 좀더 자세한 내용은 "New Paradigm of Silicon Technology," Ohmi, Kotani, Hirayama and Morimoto, Proceeding of the IEEE, Vol. 89, No.3, March 2001; 과, "Low-Temperature Grow of High Silicon Oxide Films by Oxygen Radical Generated in High Density Krypton Plasma," Hirayama, Sekine, Saito and Ohmi, Dept. of Electronic Engineering, Tohoku University, Japan, 1999 IEEE; 과 "Highly Reliable Ultra thin Silicon Oxide Film Formation at Low Temperature by Oxygen Radical Generated in High Density Krypton Plasma," Hirayama, Sekine, Saito and Ohmi, Tohoku University, Japan, 2001 IEEE 에 기재되어 있으며, 상기 3 개의 문헌은 본 발명에 대한 참조로서 본 명세서에 전체로서 편입된다.In step 426, sidewall oxidation, sidewall oxide film deposition, or a combination of both is performed. In the case of sidewall oxidation, the device is placed in a high temperature furnace containing traces of atmospheric oxygen gas, whereby the exposed surface is oxidized, which serves to provide a protective film. Sidewall oxidation can also be used to round the corners of floating gates and control gates. High temperature (eg, 1000 ° C. or more) oxide film growth may be replaced by low temperature (eg, 400 ° C.) oxide film growth using high density krypton plasma. For more information on sidewall oxidation, see "New Paradigm of Silicon Technology," Ohmi, Kotani, Hirayama and Morimoto, Proceeding of the IEEE, Vol. 89, No. 3, March 2001; And, "Low-Temperature Grow of High Silicon Oxide Films by Oxygen Radical Generated in High Density Krypton Plasma," Hirayama, Sekine, Saito and Ohmi, Dept. of Electronic Engineering, Tohoku University, Japan, 1999 IEEE; And "Highly Reliable Ultra thin Silicon Oxide Film Formation at Low Temperature by Oxygen Radical Generated in High Density Krypton Plasma," Hirayama, Sekine, Saito and Ohmi, Tohoku University, Japan, 2001 IEEE. It is incorporated herein in its entirety by reference to the invention.

단계 428에서, N+ 소스/드레인 영역을 형성하기 위한 이온주입 공정이 진행된다. 비소(Arsenic) 또는 인(Phosphorous) 이온주입 공정이 사용될 수 있다. 하나의 실시예에서는 halo 이온주입 공정 또한 사용될 수도 있다. 어떤 실시예들에서는 어닐링(annealing) 공정이 수행된다. 단계 430에서, 산화막 스페이서 물질을 증착하는 공정이 포함된다. 한 실시예에서 등방성 증착공정이 사용될 수 있다. 단계 432에서 산화막 스페이서 물질은 식각되는데, 수평면 상으로는 제거되지만 수직면 상에서는 제거되지 않는다. 하나의 실시예에서 측벽 산화막 스페이서(324)를 형성하기 위해 비등방성 식각공정이 사용된다. 도6E는 단계 432 이후에 도4의 B-B 라인Å에 따른 절단면을 도시한 도면이다.In step 428, an ion implantation process is performed to form the N + source / drain regions. Arsenic or Phosphorous ion implantation processes may be used. In one embodiment, a halo ion implantation process may also be used. In some embodiments an annealing process is performed. In step 430, a process of depositing an oxide spacer material is included. In one embodiment, an isotropic deposition process can be used. In step 432 the oxide spacer material is etched, removed on the horizontal plane but not on the vertical plane. In one embodiment, an anisotropic etching process is used to form the sidewall oxide spacer 324. FIG. 6E shows a cut along line B-B in FIG. 4 after step 432. FIG.

단계 432 이후에, 소스/드레인 영역(304)의 실리콘이 노출된다. 단계 434에 서, 선택적 에피택셜 공정을 통해 노출된 소스/드레인 영역(304) 상에 실리콘 막이 성장한다. 어떤 실시예에서는 상기 에피택셜 실리콘막은 600Å의 두께를 갖는다. 실리콘막은 500 ~ 650℃ 에서 에피택셜 성장될 수 있다. 상기 에피택셜 실리콘막은 실리콘 상에서는 성장하지만, 산화막이나 질화막 상에서는 성장하지 않기 때문에 전술한 공정은 선택적인 공정이다. 그러므로, 에피택셜 실리콘막은 소스/드레인 영역(304)상에서는 성장될 것이나, 트렌치 내부 또는 실리콘 질화막(SiN)(320) 상에서는 성장하지 않을 것이다. 따라서, 상기 에피택셜 실리콘막은 플로팅 게이트 스택들 사이와 활성영역상에만 위치한다. 트렌치들 상에서는 에피택셜 성장이 일어나지 않기 때문에, 비트라인과 비트라인 사이의 단락은 회피할 수 있다. 에피택셜 실리콘막은 소스/드레인 영역들(304) 상에서만 성장하기 때문에, 에피택셜 실리콘막에 의해 생성되는 쉴드는 자기정렬된다. 에피택셜 실리콘막에 의해 생성되는 쉴드는 소스/드레인 영역(304)과 전기적으로 연결되어 있기 때문에, 추가적인 콘택들이나, 신호 배선(signal routing)은 필요하지 않다. 단계 434 이후에, 도4의 B-B 라인에 따른 절단면이 도6E에 도시되어 있다. After step 432, the silicon of the source / drain region 304 is exposed. In step 434, a silicon film is grown on the source / drain regions 304 exposed through the selective epitaxial process. In some embodiments, the epitaxial silicon film has a thickness of 600 ns. The silicon film may be epitaxially grown at 500 to 650 ° C. The epitaxial silicon film grows on silicon, but does not grow on an oxide film or a nitride film, so the above-described process is an optional process. Therefore, the epitaxial silicon film will be grown on the source / drain region 304 but not on the trench or on the silicon nitride film (SiN) 320. Thus, the epitaxial silicon film is only located between the floating gate stacks and on the active region. Since epitaxial growth does not occur on the trenches, a short between the bit line and the bit line can be avoided. Since the epitaxial silicon film grows only on the source / drain regions 304, the shield produced by the epitaxial silicon film is self-aligned. Since the shield created by the epitaxial silicon film is electrically connected to the source / drain region 304, no additional contacts or signal routing is required. After step 434, a cut along the line B-B in Figure 4 is shown in Figure 6E.

단계 436은 질화막 스페이서 형성물질을 증착하는 공정을 포함하며, 단계 438은 상기 질화막 스페이서 형성물질을 식각하여 질화막 스페이서(322)를 형성하는 과정을 포함한다. 단계 440은 어레이를 메우고 표면을 평탄화하기 위해, 중간층(inter-layer) 유전막 물질(330)을 증착하는 과정을 포함한다. 단계 440 까지 진행된 이후에 도4의 B-B 라인에 따른 절단면이 도6G에 도시되어 있다. 단계 442는 콘택을 식각하고, 연결을 위한 금속배선을 형성하고 그리고 일련의 후속공정들을 나타내고 있다. Step 436 includes depositing a nitride spacer forming material, and step 438 includes etching the nitride spacer forming material to form a nitride spacer 322. Step 440 includes depositing an inter-layer dielectric film material 330 to fill the array and planarize the surface. After proceeding to step 440, a cut along the line B-B in Figure 4 is shown in Figure 6G. Step 442 etches the contact, forms the metallization for the connection and shows a series of subsequent processes.

전술한 실시예들에서, 기판은 실리콘으로 구성된다. 그러나 해당 기술분야에서 알려진 다른 물질들 예를 들면 갈륨비소(Galium Arsenide) 등도 사용될 수 있다. In the above embodiments, the substrate is made of silicon. However, other materials known in the art may be used, such as gallium arsenide.

본 발명의 기술적 사상의 범위내에서 전술한 구조들과 공정들에 관한 많은 변형예나 대체예가 있을 수 있다. NAND 를 이용한 실시예의 경우, 기재되어 있는 NMOS 구현예와 비교하면 다양한 동작들을 위한 바이어스 조건의 극성이 반대인 PMOS 디바이스를 이용하여 메모리 셀을 만들 수도 있다. 또한, 에피택셜 막이 주변 디바이스에서도 필요하면 산화막 스페이서 식각공정은 주변회로 영역에서도 수행될 수 있으며, 산화막 스페이서 식각공정에 대한 마스크 공정이 수행될 수도 있다는 점을 유의하여야 한다.There may be many variations or alternatives to the structures and processes described above within the scope of the spirit of the invention. In the case of an embodiment using NAND, a memory cell may be made using a PMOS device in which the polarity of bias conditions for various operations are reversed compared to the described NMOS implementation. In addition, if an epitaxial film is also required in the peripheral device, it should be noted that the oxide film spacer etching process may be performed in the peripheral circuit region, and the mask process for the oxide film spacer etching process may be performed.

도7은 본 발명을 구현하는데 사용될 수 있는 플래쉬 메모리 시스템에 관한 실시예를 도시한 블록도이다. 메모리 셀 어레이(502)는 컬럼 제어회로(504), 로우 제어회로(506), C-소스 제어회로(510) 그리고 P 웰 제어회로(508) 에 의해 제어된다. 컬럼 제어회로(504)는, 메모리 셀에 저장된 데이터를 읽기 위해, 프로그램 동작동안 메모리 셀들의 상태를 판별하기 위해, 비트라인들의 전위 레벨을 제어(프로그래밍을 촉진시키거나 또는 금지하기 위해)하기 위해, 메모리 셀 어레이(502)의 비트라인들과 연결되어 있다.7 is a block diagram illustrating an embodiment of a flash memory system that may be used to implement the present invention. The memory cell array 502 is controlled by the column control circuit 504, the row control circuit 506, the C-source control circuit 510 and the P well control circuit 508. The column control circuit 504 reads the data stored in the memory cell, to determine the state of the memory cells during the program operation, to control the potential level of the bit lines (to facilitate or inhibit programming), The bit lines of the memory cell array 502 are connected to each other.

로우 제어회로(506)는, 워드라인들중 하나를 선택하기 위해, 판독 전압을 인가하기 위해, 프로그램 전압을 인가하기 위해, 그리고 소거 전압을 인가하기 위해 워드라인들에 연결되어 있다.The row control circuit 506 is connected to the word lines to select one of the word lines, to apply a read voltage, to apply a program voltage, and to apply an erase voltage.

C-소스 제어회로(510)는 공통 소스라인(도12에서 'C-소스' 라고 표기됨)을 제어하기 위해 메모리 셀들에 연결되어 있다. P 웰 제어회로(508)는 소거동작 동안에 P 웰을 제어하는데, 예를 들면, 소거동작을 위해 선택된 블록내의 워드라인들은 접지된 반면에, P 웰에는 양의 전압을 인가하는 식으로 P 웰을 제어한다. The C-source control circuit 510 is connected to the memory cells to control a common source line (denoted as 'C-source' in FIG. 12). The P well control circuit 508 controls the P well during the erase operation. For example, while the word lines in the block selected for the erase operation are grounded, the P well is controlled by applying a positive voltage to the P well. To control.

메모리 셀들에 저장된 데이터는 컬럼 제어회로(504)에 의해 읽혀지며(독출 또는 read out) 데이터 입력/출력 버퍼(512)를 통해 위부 I/O 라인들로 출력된다. 메모리 셀에 저장될 프로그램 데이터는 외부 I/O 라인들을 통해 데이터 입력/출력 버퍼(512)로 입력되며 컬럼 제어회로(504)로 전달된다. 외부 I/O 라인들은 제어기(518)에 연결되어 있다.Data stored in the memory cells is read (read out) by the column control circuit 504 and output to the upper I / O lines through the data input / output buffer 512. Program data to be stored in the memory cell is input to the data input / output buffer 512 through external I / O lines and transferred to the column control circuit 504. External I / O lines are connected to the controller 518.

플래쉬 메모리 디바이스를 제어하는 명령(command) 데이터는 제어기(518)로 입력된다. 상기 명령 데이터는 어떤 동작들이 요구되고 있는지를 플래쉬 메모리 디바이스에 알려준다. 입력된 명령은 상태머신(516)으로 전달되는 바, 상태머신은 컬럼 제어회로(504), 로우 제어회로(506), C-소스 제어기(510), P 웰 제어회로(508) 그리고 데이터 입/출력 버퍼(512)를 제어한다. 상태머신(516)은 또한, READY/BUSY 또는 PASS/FAIL 과 같은 플래쉬 메모리의 상태 데이터를 출력한다. Command data for controlling the flash memory device is input to the controller 518. The command data tells the flash memory device what operations are required. The input command is transmitted to the state machine 516, which includes the column control circuit 504, the row control circuit 506, the C-source controller 510, the P well control circuit 508, and the data input / output. Control output buffer 512. The state machine 516 also outputs state data of flash memory such as READY / BUSY or PASS / FAIL.

제어기(518)는 개인 컴퓨터, 디지탈 카메라, PDA(Personal Digital Assistant), 등과 같은 호스트 시스템과 연결되어 있거나 또는 연결가능한 상태에 있다. 제어기(518)는 호스트로부터 명령을 받거나, 호스트로부터 데이터를 받거나, 호스트에게 데이터를 제공하거나, 호스트에게 상태정보를 제공하기 위해 호스트와 통신한다. 제어기(518)는 호스트로부터의 명령들을 명령회로들(514)에서 해석되고 실행될 수 있는 공통신호들로 변환하는데, 명령회로들은 상태머신(516)과 통신한다. 제어기(518)는 메모리 어레이에 쓰여지거나 메모리 어레이에서 읽혀질 유저 데이터를 위해, 통상적으로 버퍼 메모리를 구비하고 있다.The controller 518 is in or connected to a host system, such as a personal computer, digital camera, personal digital assistant (PDA), or the like. The controller 518 communicates with the host to receive commands from the host, receive data from the host, provide data to the host, or provide status information to the host. The controller 518 converts commands from the host into common signals that can be interpreted and executed in the command circuits 514, which communicate with the state machine 516. Controller 518 typically has a buffer memory for user data to be written to or read from the memory array.

메모리 시스템에 대한 하나의 일례는, 제어기(518)를 포함하는 하나의 집적회로와, 메모리 어레이와 이와 관련된 제어회로, 입/출력회로, 상태머신 회로들을 각각 포함하는 하나 이상의 집적회로 칩들로 구성된다. 메모리 어레이들과 시스템의 제어회로들을 하나 이상의 집적회로 칩들에 함께 집적하는 것이 최근 경향이다. 메모리 시스템은 호스트 시스템의 일부로서 삽입(embedded)될 수 도 있으며, 또는 호스트 시스템에 착탈 가능한 메모리 카드(또는, 다른 패키지 형태)를 포함할 수도 있다. 이와같이 착탈 가능한 메모리 카드는 전체 메모리 시스템(예를 들면, 제어기를 포함하는)을 포함할 수도 있으며 또는 메모리 칩과 이와 관련된 주변회로들[(제어기는 호스트에 삽입(embedded)됨]을 포함할 수도 있다. 따라서, 제어기는 호스트에 삽입될 수도 있고 또는 착탈가능한 메모리 시스템에 포함될 수도 있다.One example for a memory system consists of one integrated circuit including a controller 518 and one or more integrated circuit chips each including a memory array and associated control circuits, input / output circuitry, and state machine circuits. . Recent trends have been to integrate memory arrays and control circuits of a system into one or more integrated circuit chips. The memory system may be embedded as part of the host system, or may include a memory card (or other package form) that is removable from the host system. Such a removable memory card may include an entire memory system (eg, including a controller) or may include a memory chip and associated peripheral circuits (the controller is embedded in the host). Thus, the controller may be inserted into the host or included in a removable memory system.

어떤 구현예에서는 도7의 몇몇 구성요소들이 결합될 수도 있다. 다양한 디자인에서 메모리 셀 어레이(520)를 제외한 도7의 구성요소들 모두 또는 일부는 관리회로들(managing circuits) 또는 하나의 관리회로(a managing circuit)로 간주될 수도 있다. 예를 들면, 상태 머신, 제어기, 로우/컬럼 제어기들, 도7의 다른 구성요소들, 또는 상기의 요소들의 조합이 관리회로들로 간주될 수 있다.In some implementations, some of the components of FIG. 7 may be combined. In various designs, all or some of the components of FIG. 7 except memory cell array 520 may be considered as managing circuits or a managing circuit. For example, state machine, controller, row / column controllers, other components of FIG. 7, or a combination of the above elements may be considered management circuits.

본 발명에 대한 한 실시예에서는 NAND 타입의 플래쉬 메모리 셀들이 사용되 었다. 본 명세서의 기재된 내용은 NAND 스트링 또는 NAND 체인(chain)에 속한 메모리 셀들의 갯수를 특정하게 제한하지 않는다. 더 나아가, 본 발명은 NAND 타입 플래쉬 메모리 셀에 한정되지 않는다. 다른 실시예에서는 NAND 타입 이외의(예를 들면, NOR 타입 또는 다른 타입들) 플래쉬 메모리 셀들이 본 발명을 구현하기 위해 사용될 수 있다. 또 다른 실시예에서는 플래쉬 메모리 셀들 이외의 비 휘발성 메모리 셀들이 본 발명을 구현하기 위해 사용될 수 있다. In one embodiment of the present invention, NAND type flash memory cells are used. The description herein does not specifically limit the number of memory cells belonging to a NAND string or a NAND chain. Furthermore, the present invention is not limited to NAND type flash memory cells. In other embodiments, flash memory cells other than the NAND type (eg, NOR type or other types) may be used to implement the present invention. In another embodiment, nonvolatile memory cells other than flash memory cells may be used to implement the present invention.

도8에는 NAND 메모리 셀들을 사용하는 메모리 셀 어레이(502)의 구성에 대한 일례가 도시되어 있다. 메모리 셀 어레이(502)는 1024 개의 블록들로 분할되어 있다. 각각의 블록에 저장된 데이터는 동시에 소거된다. 하나의 실시예에서 상기 블록은 동시에 소거되는 최소 단위이다. 이러한 실시예에서 각각의 블록에는 짝수 컬럼과 홀수 컬럼으로 나뉘어진 8512개의 컬럼들이 있다. 비트라인들 역시 짝수 비트라인(BLe)와 홀수 비트라인(BLo)로 나뉘어 진다. 도8에는 NAND 스트링을 구성하기 위해 직렬로 연결된 4 개의 메모리 셀들이 도시되어 있다. 도8에는 비록, 각 NAND 스트링에 속하는 4 개의 메모리 셀들이 도시되어 있지만, 더 많거나 더 적은 메모리 셀들이 사용될 수도 있다. NAND 스트링의 한 단자는 제 1 선택 트랜지스터(SGD)를 통해 상응하는 비트라인에 연결되어 있으며, 다른 단자는 제 2 선택 트랜지스터(SGS)를 통해 C-소스(공통 소스, Common source)에 연결되어 있다.8 shows an example of the configuration of a memory cell array 502 using NAND memory cells. The memory cell array 502 is divided into 1024 blocks. Data stored in each block is erased at the same time. In one embodiment, the block is the minimum unit that is erased simultaneously. In this embodiment, each block has 8512 columns divided into even columns and odd columns. The bit lines are also divided into even bit lines (BLe) and odd bit lines (BLo). 8 shows four memory cells connected in series to form a NAND string. Although four memory cells belonging to each NAND string are shown in FIG. 8, more or fewer memory cells may be used. One terminal of the NAND string is connected to the corresponding bit line through the first select transistor SGD, and the other terminal is connected to the C-source (common source) through the second select transistor SGS. .

읽기 동작과 프로그래밍 동작 동안에, 4256 개의 메모리 셀들이 동시에 선택된다. 선택된 메모리 셀들은 동일한 워드라인과 동일한 종류(예를 들면, 짝수 또는 홀수 비트라인)의 비트라인을 갖는다. 따라서, 532 바이트의 데이터가 동시에 읽혀 지거나 프로그램될 수 있다. 한 실시예에서, 동시에 읽혀지거나 프로그램되는 이러한 532 바이트의 데이터는 하나의 논리 페이지(logical page)를 형성한다. 따라서, 하나의 블록은 최소한 8개의 논리 페이지들(4개의 워드라인들, 각각에 대한 홀수와 짝수 페이지들)을 저장할 수 있다. 각각의 메모리 셀이 2 비트의 데이터(예를 들면, 복수-상태 메모리 셀)를 저장한다면, 하나의 블록은 16개의 논리 페이지들을 저장할 수 있다. 본 발명에 관해, 다른 사이즈를 갖는 블록과 페이지가 사용될 수 있다. 추가적으로, 도7과 도8에 도시된 구조 이외의 구조들도 본 발명을 구현하기 위해 사용될 수 있다. During a read operation and a programming operation, 4256 memory cells are selected simultaneously. The selected memory cells have the same word line and bit lines of the same kind (eg, even or odd bit lines). Thus, 532 bytes of data can be read or programmed simultaneously. In one embodiment, these 532 bytes of data read or programmed at the same time form one logical page. Thus, one block can store at least eight logical pages (four word lines, odd and even pages for each). If each memory cell stores two bits of data (eg, a multi-state memory cell), one block can store sixteen logical pages. With regard to the present invention, blocks and pages of different sizes may be used. In addition, structures other than those shown in FIGS. 7 and 8 may also be used to implement the present invention.

읽기동작과 검증동작에서, 선택 게이트들(SGD 와 SGS)과 선택되지 않은 워드라인들(예를 들면, WL0, WL1, WL3)은 읽기 패스 전압(예를 들면, 4.5 볼트)으로 상승되어 트랜지스터들은 패스 게이트(pass gate)와 같이 동작한다. 선택된 워드라인 (예를 들면, WL2)은 읽기동작과 검증동작에 각각 특화된 전압레벨과 연결되는데, 이는 관련된 메모리 셀의 임계전압이 이러한 레벨에 도달했는지를 판별하기 위해서 이다. 예를 들면, 2 레벨 메모리 셀의 읽기 동작에서, 메모리 셀의 임계전압이 0 볼트보다 큰지를 검출하기 위해, 선택된 워드라인인 WL2는 접지전위에 연결될 수 있다. 2 레벨 메모리 셀의 검증 동작에서, 선택된 워드라인인 WL2는 2.4 볼트(예를들면)에 연결될 수 있는데, 이는 임계전압이 최소한 2.4 볼트에 도달했는지를 검증하기 위해서이다. 소스와 P 웰은 0 볼트이다. 선택된 비트라인들(BLe)은 예를 들면, 0.7 볼트로 선행충전된다. 만일, 워드라인의 읽기 또는 검증레벨 보다 임계 전압이 높다면, 연관된 비트라인(BLe)의 전위레벨은 고 레벨을 유지하는데, 이는 비 도통된 메모리 셀 때문이다. 달리 말하면 만일, 임계전압이 읽기레벨 또는 검증레벨보다 낮다면, 관련된 비트라인(BLe)의 전위는 감지 집적시간(sensing integration time)이 끝나감에 따라 감소하는데(예를 들면, 0.3 볼트이하), 이는 도통된 메모리 셀 때문이다. 메모리 셀의 상태는 비트라인에 연결된 감지증폭기에 의해 검출된다. In the read and verify operations, the select gates SGD and SGS and the unselected word lines (e.g., WL0, WL1, WL3) are raised to a read pass voltage (e.g., 4.5 volts) so that the transistors It works like a pass gate. The selected word line (e.g., WL2) is associated with a voltage level specialized for read and verify operations, respectively, to determine if the threshold voltage of the associated memory cell has reached this level. For example, in a read operation of a two level memory cell, the selected word line WL2 may be connected to ground potential to detect whether the threshold voltage of the memory cell is greater than zero volts. In the verify operation of a two level memory cell, the selected word line WL2 may be connected to 2.4 volts (eg) to verify that the threshold voltage has reached at least 2.4 volts. The source and P wells are zero volts. The selected bit lines BLe are precharged, for example, to 0.7 volts. If the threshold voltage is higher than the read or verify level of the word line, the potential level of the associated bit line BLe remains at a high level because of the non-conducting memory cell. In other words, if the threshold voltage is lower than the read or verify level, the potential of the associated bit line BLe decreases as the sensing integration time ends (e.g., less than 0.3 volts). This is due to the conducted memory cells. The state of the memory cell is detected by a sense amplifier connected to the bit line.

상술한 읽기, 검증, 소거 동작은 해당 기술분에서 알려진 기법들에 의해 수행된다. 따라서, 기 설명된 자세한 내용들 중 많은 부분은 당업자에 의해 변형될 수 있다. 본 발명의 속한 기술분야에서 널리 알려진 다른 읽기 기법이나 검증 기법 역시 사용될 수 있음은 물론이다.The above-described read, verify and erase operations are performed by techniques known in the art. Accordingly, many of the details described above may be modified by those skilled in the art. Of course, other reading techniques or verification techniques well known in the art may be used.

도9에는 메모리 셀 어레이(502)의 하나 이상의 셀을 프로그래밍하는 실시예에 대한 순서도가 도시되어 있다. 단계 650에서, 호스트로부터의 데이터 로드(load) 명령를 받으며 상기 데이터 로드 명령을 상태 머신에 위치시킴으로서 동작이 시작된다. 단계 652에서, 호스트로부터 입력된 어드레스 데이터는 상태머신에 저장되는데, 이는 쓰기 동작에서 사용될 페이지를 선택하기 위함이다. 단계 654에서는, 씌여질 데이터가 입력되고 저장된다. 단계 656에서, 호스트로부터 프로그램 명령이 입력되며 상기 프로그램 명령은 상태머신에 저장된다. 어떤 실시예에서는 상태머신에 프로그램 명령이 저장된 다음에, 후속 단계의 동작들이 상기 상태머신에 의해 자동적으로 시작된다.9 is a flow diagram for an embodiment of programming one or more cells of a memory cell array 502. In step 650, an operation is initiated by receiving a data load command from a host and placing the data load command in a state machine. In step 652, address data input from the host is stored in the state machine to select a page to be used in the write operation. In step 654, data to be written is input and stored. In step 656, a program command is input from the host and the program command is stored in the state machine. In some embodiments, after the program command is stored in the state machine, subsequent steps of the operation are automatically initiated by the state machine.

단계 658에서, 프로그램 전압인 Vpgm 의 초기값이 세팅된다(예를 들면, 7~12 볼트로 세팅, 그러나 다른 값들도 사용될 수 있음). 통상적으로 제어 게이트에 인 가되는 프로그래밍 전압은 일련의 펄스형태로 인가된다. 펄스들의 진폭은 미리 결정된 계단 크기(예를들면, 0.2V)만큼 각각의 연속적인 펄스를 따라 증가한다.In step 658, the initial value of the program voltage Vpgm is set (e.g., set to 7-12 volts, but other values may be used). Typically, the programming voltage applied to the control gate is applied in the form of a series of pulses. The amplitude of the pulses increases with each successive pulse by a predetermined step size (eg 0.2V).

펄스들 사이의 간격에서, 검증 동작(verify operations)들이 수행된다. 즉, 병렬로 프로그래되어질 셀들의 그룹중에서 각각의 셀에 프로그래밍된 레벨이, 연속적인 프로그래밍 펄스들 사이에서 판독되는데, 이는 상기 프로그래밍된 레벨이 검증 레벨(프로그램되어질 레벨)보다 동일하거나 큰지를 판별하기 위해서이다.In the interval between the pulses, verify operations are performed. That is, the level programmed in each cell of the group of cells to be programmed in parallel is read between successive programming pulses to determine if the programmed level is equal to or greater than the verify level (level to be programmed). For that.

프로그래밍을 검증하는 한가지 수단은 특정 비교 지점에서의 도통을 시험하는 것이다. 충분히 프로그램되었다고 검증된 셀들은 록-아웃(lock-out) 되는데, NAND 셀들의 경우, 비트라인 전압을 0 에서 Vdd(예를들면, 2.5V)까지 증가시킴으로서 이러한 셀들에 대한 프로그래밍 과정이 종료된다.One means of verifying programming is to test continuity at a particular comparison point. Cells that have been verified to be fully programmed are locked out. For NAND cells, the programming process for these cells is terminated by increasing the bitline voltage from 0 to Vdd (e.g., 2.5V).

어떤 경우에는 상기 펄스들의 갯수는 제한될 것이며(예를들면, 20개의 펄스들), 주어진 메모리 셀이 상기 마지막 펄스에 의해 완벽하게 프로그램되지 않았다면, 에러가 추정된다. 어떤 구현예들에서는 메모리 셀들은 프로그래밍 되기전에 소거된다(블록단위로 또는 다른 단위들로).In some cases the number of pulses will be limited (e.g. 20 pulses) and an error is estimated if a given memory cell has not been fully programmed by the last pulse. In some implementations memory cells are erased (in blocks or in other units) before being programmed.

도10에는 플래쉬 메모리 셀들의 제어 게이트들에 인가되는 프로그램 전압 신호인 Vpgm 이 도시되어 있다. 상기 프로그램 전압신호(Vpgm)는 시간상에서 진폭이 증가하는 일련의 펄스들을 포함한다. 프로그램 펄스들의 시작시에는, 프로그램될 모든 셀들의 비트라인들(예를 들면, 드레인에 연결됨)은 접지되어 있으며, 따라서 채널과 게이트 사이에서 Vpgm 의 전압차가 발생한다. 일단, 한 셀이 목적 전압(프로그램 검증을 통과)에 도달하면, 각각의 비트라인 전압은 Vdd 까지 증가하므로 상 기 메모리 셀은 프로그램 금지 모드로 들어간다(그 셀에 대한 프로그램은 금지됨). 10 illustrates a program voltage signal Vpgm applied to control gates of flash memory cells. The program voltage signal Vpgm includes a series of pulses of increasing amplitude in time. At the beginning of the program pulses, the bit lines (eg, connected to the drain) of all the cells to be programmed are grounded, so a voltage difference of Vpgm occurs between the channel and the gate. Once a cell reaches its target voltage (passing program verification), each bitline voltage increases to Vdd so that the memory cell enters a program inhibit mode (program for that cell is prohibited).

복수-상태의 플래쉬 메모리 셀은, 금지된 전압 범위에 의해 분리되는, 복수개이면서 별개인 허용된 임계전압 범위들을 정의함으로써 구현할 수 있다. 예를 들면, 도11에는 3 비트의 데이터에 상응하는 8개의 임계 범위들(0, 1, 2, 3, 4, 5, 6, 7)이 도시되어 있다. 다른 메모리 셀들은 8개 초과 또는 8개 미만의 임계 범위들을 사용할 수 있다. 별개인 각각의 임계 전압 범위들은 데이터 비트들의 세트를 위해 기 설정된 값들에 대응한다. 어떤 구현예에서는 논리적인 데이터가 8개의 상태들에 대응할 수 있는데(하지만, 다른 체계들도 사용될 수 있음), 이는 다음과 같다. A multi-state flash memory cell can be implemented by defining a plurality of separate discrete threshold voltage ranges, separated by a forbidden voltage range. For example, FIG. 11 shows eight threshold ranges (0, 1, 2, 3, 4, 5, 6, 7) corresponding to three bits of data. Other memory cells may use more than eight or less than eight threshold ranges. Each of the separate threshold voltage ranges corresponds to preset values for the set of data bits. In some implementations, logical data may correspond to eight states (but other schemes may be used), as follows.

Physical StatePhysical state DataData 00 000000 1One 001001 22 011011 33 010010 44 110110 55 111111 66 101101 77 100100

어떤 구현예에서는 이러한 데이터 값들(예를 들면, 논리 상태들)은 그레이 코드(gray code) 할당기법을 이용하여 임계 전압 범위에 지정되는데, 이는 플로팅 게이트의 임계전압이 인접한 물리적 상태로 잘못 천이하였더라도, 하나의 비트만이 영향을 받게하기 위함이다. In some implementations, these data values (e.g., logic states) are specified in a threshold voltage range using a gray code assignment technique, even if the threshold voltage of the floating gate has incorrectly transitioned to an adjacent physical state. Only one bit is affected.

메모리 셀 내로 프로그램되는 데이터와 상기 셀의 임계 전압 범위 사이의 특정한 관계는 셀들에 적용된 데이터 인코딩 체계(encoding scheme)에 따라 좌우된다.The specific relationship between the data programmed into the memory cell and the threshold voltage range of the cell depends on the data encoding scheme applied to the cells.

예를 들면, 미국등록특허 US 6,222,762 와 2003년 6월 13일에 출원된 미국특허출원(출원번호 10/461,244) "Tracking Cells For A Memory System" 에는 복수-상태의 플래쉬 메모리 셀들을 위한 다양한 데이터 인코딩 체계가 개시되어 있으며, 상기의 등록과 출원은 참고로서 본 명세서에 전체적으로 편입된다.For example, U.S. Patent No. 6,222,762 and U.S. Patent Application No. 10 / 461,244, filed June 13, 2003, describe a variety of data encodings for multi-state flash memory cells. The system is disclosed and the above registrations and applications are incorporated herein in their entirety by reference.

어떤 실시예에서는 복수-상태 메모리 셀은 그 메모리 셀의 임계전압을 낮춤으로써 소거되는데, 따라서 임계전압은 도11의 임계전압 범위 0 내에 있게된다. 복수-상태 메모리 셀은 그 메모리 셀의 임계전압을 상승시킴으로서 프로그램되는데, 따라서 임계전압은 도11의 임계전압 범위 1~7 중 어느 하나의 범위내에 있게 되며 이는 프로그램되어질 데이터에 따라 달라진다. 위의 실시예에서 만일, 메모리 셀이 데이터 "101" 을 갖고 프로그램되어질 경우에는, 그 메모리 셀의 임계전압은 상승하게 될 것이며, 도11의 임계전압 범위 6 내에 있게 된다. In some embodiments, the multi-state memory cell is erased by lowering the threshold voltage of the memory cell, so that the threshold voltage is within the threshold voltage range 0 of FIG. The multi-state memory cell is programmed by raising the threshold voltage of the memory cell, so that the threshold voltage is within the range of any one of the threshold voltage ranges 1 to 7 in Fig. 11, depending on the data to be programmed. In the above embodiment, if a memory cell is to be programmed with data " 101 ", the threshold voltage of that memory cell will rise and fall within the threshold voltage range 6 of FIG.

상술한 바와같이, 프로그래밍 펄스들 사이에서 상기 메모리 셀들이 검증되는데, 이는 상기 메모리 셀들이 목적하는 임계 전압에 도달하였는지를 확인하기 위해서이다. 복수-상태 플래쉬 메모리들로 구성된 어레이들의 경우, 메모리 셀이 어떤 상태에 있는지를 판단하기 위해, 각각의 상태에 대한 검증 동작이 수행될 것이다. 예를 들면, 8개의 상태들로 데이터를 저장할 수 있는 복수-상태 메모리 셀에 대해서는 7개의 비교 지점들에 대한 검증 동작이 수행되어야 할 것이다. 도12에는 3개의 프로그래밍 펄스들인 682, 684, 686(이들은 도10에도 도시되어 있음)가 도시되어 있다. 프로그래밍 펄스들 사이에는 7개의 검증 동작을 수행하기 위한 7개의 검증 펄스가 있다. 시스템은 상기 7개의 검증 동작을 기반으로 메모리 셀들의 상태 를 판단할 수 있다. 이와같이 각각의 프로그래밍 펄스들 후에, 7개의 검증 동작을 수행하는 것은 프로그래밍 과정을 더디게 만든다. 검증에 소요되는 시간 부담을 경감하는 방법들 중의 하나는 좀 더 효율적인 검증방법을 사용하는 것이다. 예를 들면, 본 발명에 대한 참고로서 본 명세서에 전체적으로 편입된, 2002년 12월 5일자 미국 출원인 "Smart Verify for Multi-State Memories" (미국 특허출원번호 10/314,055) 에는 고성능의 검증 과정(Smart Verify Process)이 개시되어 있다.  As mentioned above, the memory cells are verified between programming pulses to verify that the memory cells have reached a desired threshold voltage. For arrays composed of multi-state flash memories, a verify operation for each state will be performed to determine which state the memory cell is in. For example, for a multi-state memory cell capable of storing data in eight states, a verify operation on seven comparison points would have to be performed. Three programming pulses, 682, 684, and 686, which are also shown in FIG. 10, are shown in FIG. Between the programming pulses there are seven verify pulses to perform seven verify operations. The system may determine the states of the memory cells based on the seven verify operations. As such, after each programming pulse, performing seven verify operations slows down the programming process. One way to reduce the time burden of verification is to use a more efficient verification method. For example, the U.S. Applicant, "Smart Verify for Multi-State Memories" (US Patent Application No. 10 / 314,055), filed December 5, 2002, which is incorporated herein by reference in its entirety, provides a high performance verification process (Smart). Verify Process) is disclosed.

도9로 되돌아가 보면, 단계 658은, 프로그램 카운터(PC)를 0으로 초기화하는 과정을 포함한다. 단계 660 에서 다음번 프로그램 펄스가 메모리 셀의 제어 게이트(워드라인)에 인가된다. 단계 662 에서는, 메모리 셀의 임계전압이 목적하는 레벨에 도달하였는지를 판별하기 위해 메모리 셀이 검증된다. 만일 단계 664에서, 검증과정을 통과하였다면(임계전압이 목적레벨에 도달하였기 때문에), 그 메모리 셀에 대한 프로그래밍 과정은 성공적으로 완료되었으며(단계 666), 그 메모리 셀의 비트라인은 Vdd 까지 상승한다. 만일, 검증 과정이 통과되지 못했다면(단계 664), 프로그램 카운터(PC)가 20보다 작은지 큰지를 판별한다(단계 668). 만일, 프로그램 카운터가 20 보다 크다면, 프로그램 과정은 실패한 것이다(단계 670). 만일 프로그램 카운터(PC)가 20 보다 작다면, 단계 672에서 프로그램 전압은 계단크기 만큼(예를 들면, 0.2 볼트, 0.4 볼트, 또는 다른 적절한 값)상승하며, 프로그램 카운터는 1 만큼 증가한다. 단계 672 이후에, 상기 공정 루프는 단계 660으로 되돌아 간다.9, step 658 includes a process of initializing the program counter PC to zero. In step 660, the next program pulse is applied to the control gate (word line) of the memory cell. In step 662, the memory cell is verified to determine if the threshold voltage of the memory cell has reached the desired level. If at step 664, the verification process has passed (because the threshold voltage has reached the desired level), the programming process for that memory cell has been successfully completed (step 666), and the bit line of the memory cell is raised to Vdd. . If the verification process has not passed (step 664), it is determined whether the program counter PC is less than or greater than 20 (step 668). If the program counter is greater than 20, the program process has failed (step 670). If the program counter PC is less than 20, in step 672 the program voltage rises by a step size (e.g., 0.2 volts, 0.4 volts, or other appropriate value), and the program counter is incremented by one. After step 672, the process loop returns to step 660.

어떤 실시예에서는, 메모리 셀은, 저장될 데이터에 따라, 소거된 상태에서 임의의 프로그램된 상태로 곧바로 프로그램된다. 다른 실시예에서는, 메모리 셀에 저장된 데이터의 비트들은 서로 다른 논리 페이지들에 해당하며 프로그램 과정은 복수개의 모드에서 진행되는 바, 하나의 프로그래밍 모드는 각 논리 페이지에 대응한다. 만일, 메모리 셀이 3 개의 비트들을 갖는다면, 하나의 비트는 첫번째 논리 페이지에 대응하고, 두번째 비트는 두번째 논리 페이지, 세번째 비트는 세번째 논리 페이지에 대응한다.In some embodiments, memory cells are programmed directly from an erased state to any programmed state, depending on the data to be stored. In another embodiment, the bits of data stored in the memory cell correspond to different logical pages and the programming process proceeds in a plurality of modes, with one programming mode corresponding to each logical page. If the memory cell has three bits, one bit corresponds to the first logical page, the second bit corresponds to the second logical page, and the third bit corresponds to the third logical page.

만일, 메모리 셀이 2 비트의 데이터를 갖는다면, 하나의 비트는 하위의 논리 페이지를 위한 것이며 다른 하나의 비트는 상위의 논리 페이지를 위한 것이다. 2 비트의 데이터를 갖는 메모리 셀에 대한 첫번째 프로그래밍 모드 동안에는, 하위 논리 페이지를 위해 데이터가 프로그램 된다. 2 비트의 데이터를 갖는 메모리 셀에 대한 두번째 프로그래밍 모드 동안에는, 상위 논리 페이지를 위해 데이터가 프로그램된다. 이러한 프로그래밍 기법에 관한 좀 더 상세한 내용은, 2003년 7월 29일자로 미국에 출원된 "Detecting Over Programmed Memory"(출원번호 10/629,068)에서 찾아볼수 있으며, 상기의 문헌은 본 발명에 대한 참조로서 본 명세서에 전체로서 편입되어 있다. 프로그래밍을 위한 다양한 다른 기법들이 본 발명에 사용될 수 있다.If a memory cell has two bits of data, one bit is for the lower logical page and the other bit is for the upper logical page. During the first programming mode for a memory cell with two bits of data, data is programmed for the lower logical page. During the second programming mode for a memory cell with two bits of data, data is programmed for the upper logical page. More details on this programming technique can be found in the US filed "Detecting Over Programmed Memory" (July 10 / 629,068) filed on July 29, 2003, which is incorporated herein by reference. It is incorporated herein as a whole. Various other techniques for programming can be used in the present invention.

도13에는 어레이(502)의 메모리 셀에 대한 읽기 과정을 구현한 실시예에 대한 순서도가 도시되어 있다. 단계 702에서, 읽기 명령은 호스트로부터 입력되며 상태 머신에 저장된다. 단계 704에서 주소가 입력되고 저장된다. 도13에 도시된 과정은 하나의 소거된 상태와 3개의 프로그램된 상태인 4 개의 상태를 갖는 메모리 셀에 관한 것으로 추정된다. 예를 들면, 소거된 상태 0 는 도11의 임계전압 범위 0 에 대응할 수 있으며, 프로그램된 상태인 1 내지 3은 도11의 임계전압 범위 1 내지 3에 대응할 수 있다. 어떤 실시예에서는, 메모리 셀에 저장된 데이터를 읽기 위해 3 개의 읽기 동작들이 수행된다. 만일, 메모리가 8 개의 상태를 갖는다면, 7 개의 읽기 동작이 수행될 것이다. 만일, 메모리가 16개의 상태들을 갖는다면, 15 개의 검증동작들이 수행될 것이다. 단계 706 에서는, 첫번째 읽기 동작이 수행된다. 상태 0 과 상태 1 사이의 임계전압에 상응하는 첫번째 읽기 비교지점이 선택된 워드라인에 인가되며, 각 비트라인의 감지증폭기는 선택된 워드라인과 관련된 비트라인의 교차점에 위치한 메모리 셀이 꺼졌는지 켜졌는지(on or off)를 판별한다. 만일, 상기 메모리 셀이 켜졌다고 판별되면, 그 메모리 셀은 상태 0 에 있는 것으로 판독되며, 그렇지 않다면 상기 셀은 상태 1, 2 또는 3 에 있는 것이다. 달리 말하면, 만일, 메모리 셀의 임계전압이 첫번째 읽기 비교지점보다 작다면, 그 메모리 셀은 소거 상태 0 에 있는 것으로 추정된다.FIG. 13 is a flow diagram of an embodiment that implements a read process for a memory cell of the array 502. In step 702, a read command is input from the host and stored in the state machine. In step 704 an address is entered and stored. The process shown in Fig. 13 is assumed to relate to a memory cell having four states, one erased state and three programmed states. For example, the erased state 0 may correspond to the threshold voltage range 0 of FIG. 11, and the programmed states 1 to 3 may correspond to the threshold voltage ranges 1 to 3 of FIG. 11. In some embodiments, three read operations are performed to read the data stored in the memory cell. If the memory has eight states, seven read operations will be performed. If the memory has 16 states, 15 verify operations will be performed. In step 706, a first read operation is performed. The first read compare point corresponding to the threshold voltage between state 0 and state 1 is applied to the selected word line, and the sense amplifier of each bit line turns off or on the memory cell at the intersection of the bit line associated with the selected word line. on or off). If it is determined that the memory cell is turned on, the memory cell is read as being in state 0, otherwise the cell is in state 1, 2 or 3. In other words, if the threshold voltage of the memory cell is less than the first read comparison point, the memory cell is assumed to be in erase state 0.

단계 708 에서, 두번째 읽기 동작이 수행된다. 상태 1 과 상태 2 사이의 임계전압에 상응하는 두번째 읽기 비교지점이 선택된 워드라인에 인가되며, 각 비트라인의 감지증폭기는 선택된 워드라인과 관련된 비트라인의 교차점에 위치한 메모리 셀이 꺼졌는지 켜졌는지(on or off)를 판별한다. 켜졌다는 것으로 판별되면, 상기 메모리 셀은 상태 0 또는 상태 1 중 어느 한 상태에 있는 것이다. 만일 꺼졌다는 것으로 판별되면, 상기 메모리 셀은 상태 2 또는 상태 3 중 어느 한 상태에 있는 것이다.In step 708, a second read operation is performed. A second read compare point corresponding to the threshold voltage between state 1 and state 2 is applied to the selected word line, and the sense amplifier of each bit line turns off or on the memory cell located at the intersection of the bit line associated with the selected word line. on or off). If determined to be on, the memory cell is in either state 0 or state 1. If determined to be off, the memory cell is in either state 2 or state 3.

단계 710 에서, 세번째 읽기 동작이 수행된다. 상태 2 와 상태 3 사이의 임 계전압에 상응하는 두번째 읽기 비교지점이 선택된 워드라인에 인가되며, 각 비트라인의 감지증폭기는 선택된 워드라인과 관련된 비트라인의 교차점에 위치한 메모리 셀이 꺼졌는지 켜졌는지(on or off)를 판별한다. 켜졌다는 것으로 판별되면, 상기 메모리 셀은 상태 0, 상태 1 또는 상태 2 중 어느 한 상태에 있는 것을 나타낸다. 만일 꺼졌다는 것으로 판별되면, 상기 메모리 셀은 상태 3 에 있는 것을 나타낸다. 상술한 3 개의 연속적인 단계들에서 얻어진 정보는 래치들(latches)에 저장된다. 디코더는 3개의 읽기 동작의 결과들을 결합하기 위해 사용되는데, 이는 각 셀의 상태를 알아내기 위함이다. 예를 들면, 상태 1 은 다음과 같은 3 개의 읽기 결과들(즉, 단계 706 에서는 off, 단계 708 에서는 on, 그리고 단계 710 에서는 on)로부터 도출된 결과일 수 있다. 전술한 바와는 다른 읽기 과정들이 본 발명과 관련하여 사용될 수 있음을 주의해야 한다.In step 710, a third read operation is performed. A second read compare point corresponding to the threshold voltage between state 2 and state 3 is applied to the selected word line, and the sense amplifiers of each bit line turn off or turn on the memory cell at the intersection of the bit line associated with the selected word line. Determine (on or off) When determined to be on, the memory cell is in either state 0, state 1 or state 2. If determined to be off, it indicates that the memory cell is in state 3. The information obtained in the three successive steps described above is stored in latches. The decoder is used to combine the results of three read operations, to find out the state of each cell. For example, state 1 may be a result derived from three read results (ie, off in step 706, on in step 708, and on in step 710): It should be noted that other reading processes than those described above may be used in connection with the present invention.

전술한 본 발명에 대한 상세한 설명은 예시와 설명의 목적으로만 제공되었다. 전술한 본 발명에 대한 상세한 설명은, 본 발명을 완벽하게 설명하기 위한 것이 아니며, 본 발명을 개시된 특정한 형태로 제한하고자 함이 아니다. 본 명세서에서 설명한 기술 내용의 관점에서 많은 수정 및 변경 역시 가능하다. 기술된 실시예들은 본 발명의 사상과 실제적인 응용예를 가장 잘 설명하기 위해 선택되었고, 이에 따라 당업자는 본 발명을 다양한 실시예에서 사용할 수 있고 예정된 특정한 사용에 적합하도록 다양한 변형을 할 수 있을 것이다. 본 발명의 범위는 이하 첨부된 청구범위에 의해 정의된다.The foregoing detailed description of the invention has been presented for purposes of illustration and description only. The foregoing detailed description of the invention is not intended to be exhaustive or to limit the invention to the precise forms disclosed. Many modifications and variations are possible in light of the above teaching. The described embodiments were chosen to best illustrate the spirit and practical application of the invention, and thus those skilled in the art would be able to use the invention in various embodiments and make various modifications to suit the particular use intended. . The scope of the invention is defined by the appended claims below.

Claims (55)

플로팅 게이트 스택들의 세트; 그리고A set of floating gate stacks; And 쉴드들의 세트를 포함하여 이루어지며, Including a set of shields, 각 쉴드는 두개의 인접한 플로팅 게이트 스택들 사이에 위치한 에피택셜 막인 것을 특징으로 하는 비 휘발성 메모리 시스템.Wherein each shield is an epitaxial film located between two adjacent floating gate stacks. 제 1 항에 있어서, 상기 쉴드들은, The method of claim 1, wherein the shields, 활성영역들에만 위치하는 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system, characterized in that located only in the active area. 제 2 항에 있어서, 상기 쉴드들은,The method of claim 2, wherein the shields, 인접한 플로팅 게이트들 사이의 커플링을 감소시키는 것을 특징으로 하는 비 휘발성 메모리 시스템.And reduce coupling between adjacent floating gates. 제 1 항에 있어서, 각 쉴드는, The method of claim 1, wherein each shield is: 공통 NAND 스트링을 따라 인접한 2개의 플로팅 게이트 스택들 사이에만 위치하는 것을 특징으로 하는 비 휘발성 메모리 시스템. Non-volatile memory system, located between two adjacent floating gate stacks along a common NAND string. 제 1 항에 있어서, The method of claim 1, 상기 플로팅 게이트 스택들과 통신하는 제어회로Control circuitry in communication with the floating gate stacks 를 더 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system, characterized in that further comprises. 제 1 항에 있어서, 상기 쉴드들은, The method of claim 1, wherein the shields, 에피택셜 성장된 실리콘으로 구성된 것을 특징으로 하는 비 휘발성 메모리 시스템.A nonvolatile memory system comprising epitaxially grown silicon. 제 6 항에 있어서, The method of claim 6, 상기 플로팅 게이트 스택들은 제 1 유전막, 플로팅 게이트, 제 2 유전막 그리고 제어 게이트를 포함하며; 그리고The floating gate stacks include a first dielectric layer, a floating gate, a second dielectric layer, and a control gate; And 각 쉴드는 공통 NAND 스트링을 따라 인접한 2개의 플로팅 게이트 스택들 사이에만 위치하는 것을 특징으로 하는 비 휘발성 메모리 시스템. Wherein each shield is located only between two adjacent floating gate stacks along a common NAND string. 제 1 항에 있어서,The method of claim 1, 상기 쉴드들은 상기 소스/드레인 영역들과 전기적으로 연결되어 있으며 상기 소스/드레인 영역들 이외에는 전기적 연결을 갖지 않는 것을 특징으로 하는 비 휘발성 메모리 시스템.And the shields are electrically connected to the source / drain regions and have no electrical connection other than the source / drain regions. 제 1 항에 있어서,The method of claim 1, 상기 플로팅 게이트 스택들은 제 1 유전막, 플로팅 게이트, 제 2 유전막 그리고 제어 게이트를 포함하는 것을 특징으로 하는 비 휘발성 메모리 시스템.And the floating gate stacks include a first dielectric layer, a floating gate, a second dielectric layer, and a control gate. 제 1 항에 있어서, 상기 쉴드들은,The method of claim 1, wherein the shields, 상기 소스/드레인 영역들과 유사하게 도핑되고 에피택셜 성장된 실리콘을 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system comprising doped and epitaxially grown silicon similar to the source / drain regions. 제 1 항에 있어서, 상기 플로팅 게이트 스택들의 세트는,The method of claim 1, wherein the set of floating gate stacks, 플래쉬 메모리 디바이스들의 어레이를 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system comprising an array of flash memory devices. 제 1 항에 있어서, 상기 플로팅 게이트 스택들의 세트는,The method of claim 1, wherein the set of floating gate stacks, 복수-상태 플래쉬 메모리 디바이스들의 어레이를 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system comprising an array of multi-state flash memory devices. 제 1 항에 있어서, 상기 플로팅 게이트 스택들의 세트는,The method of claim 1, wherein the set of floating gate stacks, NAND 플래쉬 메모리 디바이스들의 어레이를 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.A nonvolatile memory system comprising an array of NAND flash memory devices. 제 1 항에 있어서, 상기 플로팅 게이트 스택들의 세트는,The method of claim 1, wherein the set of floating gate stacks, 복수-상태 NAND 플래쉬 메모리 디바이스들의 어레이를 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system comprising an array of multi-state NAND flash memory devices. 비 휘발성 저장 디바이스들의 세트와,A set of non-volatile storage devices, -여기서, 상기 각각의 비 휘발성 저장 디바이스들은 기판내에서 채널의 양쪽 맞은편에 위치한 소스와 드레인, 상기 채널과 인접하여 위치한 제 1 유전막, 상기 제 1 유전막과 인접하여 위치한 플로팅 게이트를 포함하며-; 그리고Wherein each of the non-volatile storage devices comprises a source and a drain located on both sides of the channel in a substrate, a first dielectric film located adjacent to the channel, and a floating gate located adjacent to the first dielectric film; And 플로팅 게이트와 플로팅 게이트 간의 커플링을 감소시키기 위해 인접한 플로팅 게이트들 사이에 위치한 쉴드들Shields located between adjacent floating gates to reduce coupling between floating gates and floating gates -여기서, 상기 쉴드들은 에피택셜 막들임-Wherein the shields are epitaxial films. 을 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system comprising a. 제 15 항에 있어서, 각 쉴드는,The method of claim 15, wherein each shield is: 공통 NAND 체인을 따라 인접한 2개의 플로팅 게이트 스택들 사이에만 위치하는 것을 특징으로 하는 비 휘발성 메모리 시스템. A non-volatile memory system, positioned only between two adjacent floating gate stacks along a common NAND chain. 제 15 항에 있어서, 상기 쉴드들은,The method of claim 15, wherein the shields, 에피택셜 성장된 실리콘을 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.A nonvolatile memory system comprising epitaxially grown silicon. 제 15 항에 있어서, 상기 쉴드들은,The method of claim 15, wherein the shields, 활성영역들에만 위치한 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system, characterized in that located only in the active area. 플로팅 게이트 스택들의 세트;A set of floating gate stacks; 상기 플로팅 게이트들과 인접한 소스/드레인 영역들; 그리고Source / drain regions adjacent the floating gates; And 상기 플로팅 게이트 스택들의 최소한 하나의 서브세트 사이에는 위치하며 상기 소스/드레인 영역들과 전기적으로 연결된 쉴드들Shields located between at least one subset of the floating gate stacks and electrically connected to the source / drain regions 을 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system comprising a. 제 19 항에 있어서, The method of claim 19, 각 쉴드 플레이트는 Each shield plate is 2 개의 인접한 플로팅 게이트 스택들 사이에 위치하고 상기 2개의 인접한 플로팅 게이트 스택들에 의해 공유되는 소스/드레인 영역과 전기적으로 연결되며;Is electrically connected between a source / drain region located between two adjacent floating gate stacks and shared by the two adjacent floating gate stacks; 상기 공유된 소스/드레인 영역은 The shared source / drain region is 상기 인접한 플로팅 게이트 스택들 중에서 제 1 플로팅 게이트 스택과 관련된 제 1 비 휘발성 저장소자의 소스의 역할을 하며; 그리고Serve as a source of a first non-volatile reservoir associated with a first floating gate stack among the adjacent floating gate stacks; And 상기 공유된 소스/드레인 영역은 The shared source / drain region is 상기 인접한 플로팅 게이트 스택들 중에서 제 2 플로팅 게이트 스택과 관련된 제 2 비 휘발성 저장소자의 드레인 역할을 하는 것을 특징으로 하는 비 휘발성 메모리 시스템.And serve as a drain of the second non-volatile reservoir associated with a second floating gate stack among the adjacent floating gate stacks. 제 19 항에 있어서,The method of claim 19, 상기 플로팅 게이트 스택들과 통신하는 관리회로를 더 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.And a management circuit in communication with the floating gate stacks. 제 19 항에 있어서, 상기 쉴드들은, The method of claim 19, wherein the shields, 상기 소스/드레인 영역들과의 전기적인 연결 이외에는 다른 전기적인 연결을 갖지 않는 것을 특징으로 하는 비 휘발성 메모리 시스템.And no other electrical connection other than the electrical connection with the source / drain regions. 제 19 항에 있어서, 상기 플로팅 게이트 스택들은,The method of claim 19, wherein the floating gate stacks, 제 1 유전막, 플로팅 게이트, 제 2 유전막 그리고 제어 게이트를 포함하는 것을 특징으로 하는 비 휘발성 메모리 시스템.And a first dielectric layer, a floating gate, a second dielectric layer, and a control gate. 제 19 항에 있어서, 상기 플로팅 게이트 스택들은,The method of claim 19, wherein the floating gate stacks, 플로팅 게이트와 제어 게이트를 포함하는 것을 특징으로 하는 비 휘발성 메모리 시스템.A nonvolatile memory system comprising a floating gate and a control gate. 제 19 항에 있어서, 각각의 쉴드는,20. The shield of claim 19, wherein each shield is: 2개의 인접한 플로팅 게이트 스택들 사이에만 위치하는 것을 특징으로 하는 비 휘발성 메모리 시스템.A non-volatile memory system, positioned only between two adjacent floating gate stacks. 제 19 항에 있어서, 상기 쉴드들은,The method of claim 19, wherein the shields, 활성영역들에만 위치하는 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system, characterized in that located only in the active area. 제 19 항에 있어서, 상기 쉴드들은,The method of claim 19, wherein the shields, 플로팅 게이트와 플로팅 게이트 간의 커플링을 제한하는 것을 특징으로 하는 비 휘발성 메모리 시스템.A non-volatile memory system, characterized in that it limits the coupling between the floating gate and the floating gate. 제 19 항에 있어서, 상기 쉴드들은,The method of claim 19, wherein the shields, 에피택셜 성장된 물질을 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.A nonvolatile memory system comprising epitaxially grown material. 제 19 항에 있어서, 상기 쉴드들은,The method of claim 19, wherein the shields, 에피택셜 성장된 실리콘을 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.A nonvolatile memory system comprising epitaxially grown silicon. 제 19 항에 있어서, 상기 쉴드들은,The method of claim 19, wherein the shields, 도핑되고 에피택셜 성장된 실리콘을 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.A non-volatile memory system comprising doped and epitaxially grown silicon. 제 19 항에 있어서, 상기 쉴드들은,The method of claim 19, wherein the shields, 상기 소스/드레인 영역들과 유사하게 도핑되고 에피택셜 성장된 실리콘을 포 함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system comprising doped and epitaxially grown silicon similar to the source / drain regions. 제 19 항에 있어서, 상기 플로팅 게이트 스택들의 세트는,20. The apparatus of claim 19, wherein the set of floating gate stacks is 플래쉬 메모리 디바이스들의 어레이를 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system comprising an array of flash memory devices. 제 19 항에 있어서, 상기 플로팅 게이트 스택들의 세트는,20. The apparatus of claim 19, wherein the set of floating gate stacks is 복수-상태 플래쉬 메모리 디바이스들의 어레이를 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system comprising an array of multi-state flash memory devices. 제 19 항에 있어서, 상기 플로팅 게이트 스택들의 세트는,20. The apparatus of claim 19, wherein the set of floating gate stacks is NAND 플래쉬 메모리 디바이스들의 어레이를 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.A nonvolatile memory system comprising an array of NAND flash memory devices. 제 19 항에 있어서, 상기 플로팅 게이트 스택들의 세트는,20. The apparatus of claim 19, wherein the set of floating gate stacks is 복수-상태 NAND 플래쉬 메모리 디바이스들의 어레이를 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system comprising an array of multi-state NAND flash memory devices. 제 35 항에 있어서, 상기 복수-상태 NAND 플래쉬 메모리 디바이스들의 어레이는,36. The array of claim 35 wherein the array of multi-state NAND flash memory devices is: NAND 스트링들의 세트;A set of NAND strings; 상기 NAND 스트링들의 세트중에서 제 1 NAND 스트링은 상기 플로팅 게이트 스택들의 서브세트를 포함하며; 그리고A first NAND string of the set of NAND strings comprises a subset of the floating gate stacks; And 상기 쉴드들 중 하나는 상기 제 1 NAND 스트링을 따라 인접한 각각의 플로팅 게이트 사이에 위치하는 것을 특징으로 하는 비 휘발성 메모리 시스템.One of the shields is located between each adjacent floating gate along the first NAND string. 비 휘발성 저장 소자들의 세트Set of non-volatile storage elements -여기서, 상기 각각의 비 휘발성 저장 소자들은 소스, 드레인 그리고 플로팅 게이트를 포함하며-; 그리고Wherein each of the nonvolatile storage elements comprises a source, a drain and a floating gate; And 최소한 상기 플로팅 게이트들의 서브세트 사이에는 위치하고 상기 비 휘발성 저장소자들의 소스들, 드레인들과 전기적으로 연결된 쉴드들Shields located at least between the subset of floating gates and electrically connected to the sources and drains of the non-volatile reservoirs 을 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system comprising a. 제 37 항에 있어서,The method of claim 37, 각 쉴드는 2 개의 인접한 플로팅 게이트들 사이에 위치하고 상기 2개의 인접한 플로팅 게이트들에 의해 공유되는 소스/드레인 영역과 전기적으로 연결되며;Each shield is electrically connected between a source / drain region located between two adjacent floating gates and shared by the two adjacent floating gates; 상기 공유된 소스/드레인 영역은 상기 인접한 플로팅 게이트 스택들 중에서 제 1 플로팅 게이트 스택의 제 1 비 휘발성 저장소자의 소스의 역할을 하며; 그리고The shared source / drain region serves as a source of a first non-volatile reservoir of a first floating gate stack among the adjacent floating gate stacks; And 상기 공유된 소스/드레인 영역은 상기 인접한 플로팅 게이트 스택들 중에서 제 2 플로팅 게이트 스택의 제 2 비 휘발성 저장소자의 드레인 역할을 하는 것을 특징으로 하는 비 휘발성 메모리 시스템.And wherein the shared source / drain region serves as a drain of a second non-volatile reservoir of a second floating gate stack among the adjacent floating gate stacks. 제 37 항에 있어서, 상기 쉴드들은, The method of claim 37, wherein the shields, 에피택셜 성장된 실리콘을 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.A nonvolatile memory system comprising epitaxially grown silicon. 제 37 항에 있어서, The method of claim 37, 상기 비 휘발성 저장소자들은 NAND 플래쉬 메모리 디바이스들의 어레이를 포함하여 이루어지며;The non-volatile reservoirs comprise an array of NAND flash memory devices; 상기 NAND 플래쉬 메모리 디바이스들의 어레이는 NAND 스트링들의 세트를 포함하며;The array of NAND flash memory devices comprises a set of NAND strings; 상기 NAND 스트링들 각각은 플로팅 게이트 스택들의 세트를 포함하고, 각 플로팅 게이트 스택은 상기 플로팅 게이트들 중 하나를 포함하며;Each of the NAND strings comprises a set of floating gate stacks, each floating gate stack including one of the floating gates; 각 쉴드는 공통 NAND 스트링을 따라 2개의 인접한 플로팅 게이트 스택들 사이에 위치하고 상기 2개의 인접한 플로팅 게이트 스택들에 의해 공유된 소스/드레인 영역에 전기적으로 연결되며;Each shield is located between two adjacent floating gate stacks along a common NAND string and electrically connected to a source / drain region shared by the two adjacent floating gate stacks; 상기 공유된 소스/드레인 영역은 상기 2개의 인접한 플로팅 게이트 스택들 중에서 제 1 플로팅 게이트 스택과 관련된 제 1 비 휘발성 저장소자의 소스의 역할을 하며; 그리고The shared source / drain region serves as a source of a first non-volatile reservoir associated with a first floating gate stack among the two adjacent floating gate stacks; And 상기 공유된 소스/드레인 영역은 상기 2개의 인접한 플로팅 게이트 스택들 중에서 제 2 플로팅 게이트 스택과 관련된 제 2 비 휘발성 저장소자의 드레인 역할을 하는 것을 특징으로 하는 비 휘발성 메모리 시스템.And wherein said shared source / drain region serves as a drain of a second non-volatile reservoir associated with a second floating gate stack of said two adjacent floating gate stacks. 제 37 항에 있어서, 상기 비 휘발성 저장소자들은 복수-상태 NAND 플래쉬 메모리 디바이스들인 것을 특징으로 하는 비 휘발성 메모리 시스템.38. The non- volatile memory system of claim 37, wherein the non- volatile reservoirs are multi-state NAND flash memory devices. 비 휘발성 저장 디바이스들의 세트,A set of non-volatile storage devices, -여기서, 상기 각각의 비 휘발성 저장 디바이스들은 기판내에서 채널의 양쪽 맞은편에 위치한 소스와 드레인, 상기 채널과 인접하여 위치한 플로팅 게이트 스택을 포함하고, 각각의 플로팅 게이트 스택은 플로팅 게이트를 포함하며-; 그리고Wherein each of the non-volatile storage devices includes a source and a drain located on both sides of the channel in the substrate, a floating gate stack located adjacent to the channel, each floating gate stack including a floating gate; ; And 인접한 플로팅 게이트들 사이의 커플링을 감소시키기 위한 수단Means for reducing coupling between adjacent floating gates -여기서, 커플링을 감소시키기 위한 상기 수단은, 인접한 플로팅 게이트 스택들 사이에 위치한 에피택셜 막들이고 소스/드레인 영역들과 전기적으로 연결됨-Wherein said means for reducing coupling are epitaxial films located between adjacent floating gate stacks and electrically connected to source / drain regions. 을 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리 시스템.Non-volatile memory system comprising a. 기판 상에 제 1 유전막을 형성하는 단계;Forming a first dielectric film on the substrate; 상기 제 1 유전막 상에 게이트 물질의 제 1 막을 형성하는 단계;Forming a first film of gate material on the first dielectric film; 상기 게이트 물질의 제 1 막 상에 제 2 유전막을 형성하는 단계;Forming a second dielectric film on the first film of the gate material; 상기 제 2 유전막 상에 게이트 물질의 제 2 막을 형성하는 단계;Forming a second film of gate material on the second dielectric film; 소스/드레인 영역들을 형성하는 단계; 및Forming source / drain regions; And 상기 소스/드레인 영역들 상에 쉴드막을 성장시키기 위해 선택적인 에피택셜 공정을 수행하는 단계Performing a selective epitaxial process to grow a shield film on the source / drain regions 를 포함하여 이루어지는 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.Method for forming a non-volatile memory, characterized in that comprising a. 제 43 항에 있어서, 상기 쉴드막은,The method of claim 43, wherein the shield film, 에피택셜 성장된 실리콘막인 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.A method of forming a nonvolatile memory, characterized in that it is an epitaxially grown silicon film. 제 44 항에 있어서, 상기 에피택셜 성장된 실리콘막은,The method of claim 44, wherein the epitaxially grown silicon film, 상기 소스/드레인 영역들의 노출된 표면에서 성장되는 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.Growing on exposed surfaces of the source / drain regions. 제 45 항에 있어서, The method of claim 45, 상기 소스/드레인 영역을 형성하는 단계는 플로팅 게이트 스택들 사이의 상기 기판안으로 이온을 주입하는 것을 포함하며; 그리고Forming the source / drain regions includes implanting ions into the substrate between floating gate stacks; And 상기 방법은 상기 에피택셜 성장된 막들에 이온을 주입하는 것을 더 포함하는 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.The method further comprises implanting ions into the epitaxially grown films. 제 43 항에 있어서,The method of claim 43, 얕은 트렌치 영역들을 형성하기 위해 상기 게이트 물질의 제 1 막, 상기 제 1 유전막 영역 그리고 상기 기판을 식각하는 단계; 그리고Etching the first film, the first dielectric film region and the substrate of the gate material to form shallow trench regions; And 상기 얕은 트렌치 영역들을 유전물질로 메우는 단계Filling the shallow trench regions with dielectric material -여기서, 상기 선택적인 에피택셜 공정을 수행하는 단계는, 상기 얕은 트렌치 영역들 상에는 상기 쉴드 막들을 성장시키지 않고 상기 소스/드레인 영역들 상에 상기 쉴드막을 성장시키는 것을 포함함-Wherein performing the selective epitaxial process includes growing the shield film on the source / drain regions without growing the shield films on the shallow trench regions. 를 더 포함하여 이루어지는 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.Method for forming a non-volatile memory, characterized in that further comprises. 제 43 항에 있어서, 상기 쉴드막은The method of claim 43, wherein the shield film 자기 정렬된 쉴드 플레이트들의 세트를 포함하는 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.And a set of self-aligned shield plates. 제 43 항에 있어서, 상기 쉴드막은,The method of claim 43, wherein the shield film, 상기 소스/드레인 영역들과 전기적으로 연결된 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.And in electrical connection with said source / drain regions. 제 43 항에 있어서, The method of claim 43, 상기 제 1 유전막을 형성하는 단계, 상기 게이트 물질의 제 1 막을 형성하는 단계, 상기 제 2 유전막을 형성하는 단계, 상기 게이트 물질의 제 2 막을 형성하는 단계 그리고 상기 소스/드레인 영역들을 형성하는 단계는 플래쉬 메모리 디바이스들의 NAND 스트링의 세트를 만들기 위해 사용되며; 그리고Forming the first dielectric film, forming the first film of the gate material, forming the second dielectric film, forming the second film of the gate material and forming the source / drain regions Used to make a set of NAND strings of flash memory devices; And 상기 쉴드막은 NAND 스트링들 내에서 인접한 플로팅 게이트 스택들 사이에 위치한 쉴드 플레이트들의 세트를 포함하는 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.And said shield film comprises a set of shield plates located between adjacent floating gate stacks in NAND strings. 제 43 항에 있어서,The method of claim 43, 상기 제 1 유전막을 형성하는 단계, 상기 게이트 물질의 제 1 막을 형성하는 단계, 상기 제 2 유전막을 형성하는 단계, 상기 게이트 물질의 제 2 막을 형성하는 단계 그리고 상기 소스/드레인 영역들을 형성하는 단계는 복수-상태 플래쉬 메모리 디바이스들의 어레이를 만들기 위해 사용되는 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.Forming the first dielectric film, forming the first film of the gate material, forming the second dielectric film, forming the second film of the gate material and forming the source / drain regions A method of forming a non-volatile memory, characterized in that it is used to make an array of multi-state flash memory devices. 제 43 항에 있어서,The method of claim 43, 상기 제 1 유전막을 형성하는 단계, 상기 게이트 물질의 제 1 막을 형성하는 단계, 상기 제 2 유전막을 형성하는 단계, 상기 게이트 물질의 제 2 막을 형성하는 단계 그리고 상기 소스/드레인 영역들을 형성하는 단계는 NAND 플래쉬 메모리 디바이스를 만들기 위해 사용되는 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.Forming the first dielectric film, forming the first film of the gate material, forming the second dielectric film, forming the second film of the gate material and forming the source / drain regions A method of forming a nonvolatile memory, characterized in that it is used to make a NAND flash memory device. 제 43 항에 있어서,The method of claim 43, 상기 제 1 유전막을 형성하는 단계는, 터널 산화막을 성장시키는 것을 포함하며;Forming the first dielectric film includes growing a tunnel oxide film; 상기 게이트 물질의 제 1 막을 형성하는 단계는, 폴리실리콘을 증착하는 것을 포함하며;Forming a first film of the gate material comprises depositing polysilicon; 상기 제 2 유전막을 형성하는 단계는, ONO 막을 증착하는 것을 포함하며;Forming the second dielectric film includes depositing an ONO film; 상기 게이트 물질의 제 2 막을 형성하는 단계는, 폴리실리콘을 증착하는 것을 포함하며; 그리고Forming a second film of the gate material comprises depositing polysilicon; And 상기 소스/드레인 영역들을 형성하는 단계는, 플로팅 게이트 스택들 사이의 상기 기판내로 이온을 주입하는 것을 포함하는 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.Forming the source / drain regions comprises implanting ions into the substrate between floating gate stacks. 제 43 항에 있어서,The method of claim 43, 활성영역 마스크를 추가하는 단계;Adding an active area mask; 얕은 트렌치 영역들을 형성하기 위해, 상기 활성영역 마스크를 기초로 하여 상기 게이트 물질의 제 1 막, 상기 유전막 영역과 그리고 상기 기판을 식각하는 단계;Etching the first film, the dielectric film region and the substrate of the gate material based on the active region mask to form shallow trench regions; 유전물질로 상기 얕은 트렌치 영역들을 메우는 단계Filling the shallow trench regions with a dielectric material -여기서, 상기 선택적인 에피택셜 공정을 수행하는 단계는, 상기 얕은 트렌 치 영역들 상에는 상기 쉴드막들을 성장시키지 않고 상기 소스/드레인 영역들 상에 상기 쉴드막을 성장시키는 것을 포함함- ; 그리고Wherein the performing the selective epitaxial process includes growing the shield film on the source / drain regions without growing the shield films on the shallow trench regions; And 상기 플로팅 게이트 스택들을 형성하기 위해 상기 게이트 물질의 제 2 막과 상기 제 2 유전막을 식각하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.Etching the second film and the second dielectric film of the gate material to form the floating gate stacks. 제 54 항에 있어서,The method of claim 54, wherein 상기 플로팅 게이트 스택들에 대한 측벽 산화를 수행하는 단계;Performing sidewall oxidation on the floating gate stacks; 상기 플로팅 게이트 스택들 상에 산화막 스페이서 물질을 증착하는 단계;Depositing an oxide spacer material on the floating gate stacks; 상기 산화막 스페이서 물질을 식각하는 단계;Etching the oxide spacer material; 질화막 스페이서 물질을 증착하는 단계;Depositing a nitride spacer material; 상기 질화막 스페이서 물질을 식각하는 단계; 그리고Etching the nitride spacer material; And 중간층 유전물질을 증착하는 단계Depositing an interlayer dielectric 를 더 포함하여 이루어진 것을 특징으로 하는 비 휘발성 메모리를 형성하는 방법.Method for forming a non-volatile memory, characterized in that further comprises.
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012483A (en) * 1994-09-08 1996-04-20 김주용 Nonvolatile Memory Cells and Manufacturing Method Thereof
KR19980034175A (en) * 1996-11-05 1998-08-05 김광호 Nonvolatile Semiconductor Memory Device
US5895949A (en) * 1993-06-29 1999-04-20 Kabushiki Kaisha Toshiba Semiconductor device having inversion inducing gate
US6207992B1 (en) * 1998-10-30 2001-03-27 Sony Corporation Vertical floating gate transistor with epitaxial channel
US6246607B1 (en) * 1996-03-26 2001-06-12 Samsung Electronics, Co. Methods of programming nonvolatile memory cells by floating drain or source regions associated therewith
KR20010103072A (en) * 2001-08-25 2001-11-23 최웅림 Semiconductor Non-volatile Memory/Array and Method of Operating the same
US20020090786A1 (en) * 2001-01-06 2002-07-11 Kim Young-Pil Methods of manufacturing integrated circuit devices having reduced contact resistance between a substrate and a contact pad while maintaining separation of the substrate and the contact pad and integrated circuit devices formed thereby
US6624488B1 (en) * 2000-08-07 2003-09-23 Advanced Micro Devices, Inc. Epitaxial silicon growth and usage of epitaxial gate insulator for low power, high performance devices
US20030210582A1 (en) * 2002-03-26 2003-11-13 Kabushiki Kaisha Toshiba Semiconductor memory device having a side wall insulation film
US20050157549A1 (en) * 2004-01-21 2005-07-21 Nima Mokhlesi Non-volatile memory cell using high-k material and inter-gate programming

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895949A (en) * 1993-06-29 1999-04-20 Kabushiki Kaisha Toshiba Semiconductor device having inversion inducing gate
KR960012483A (en) * 1994-09-08 1996-04-20 김주용 Nonvolatile Memory Cells and Manufacturing Method Thereof
US6246607B1 (en) * 1996-03-26 2001-06-12 Samsung Electronics, Co. Methods of programming nonvolatile memory cells by floating drain or source regions associated therewith
KR19980034175A (en) * 1996-11-05 1998-08-05 김광호 Nonvolatile Semiconductor Memory Device
US6207992B1 (en) * 1998-10-30 2001-03-27 Sony Corporation Vertical floating gate transistor with epitaxial channel
US6624488B1 (en) * 2000-08-07 2003-09-23 Advanced Micro Devices, Inc. Epitaxial silicon growth and usage of epitaxial gate insulator for low power, high performance devices
US20020090786A1 (en) * 2001-01-06 2002-07-11 Kim Young-Pil Methods of manufacturing integrated circuit devices having reduced contact resistance between a substrate and a contact pad while maintaining separation of the substrate and the contact pad and integrated circuit devices formed thereby
KR20010103072A (en) * 2001-08-25 2001-11-23 최웅림 Semiconductor Non-volatile Memory/Array and Method of Operating the same
US20030210582A1 (en) * 2002-03-26 2003-11-13 Kabushiki Kaisha Toshiba Semiconductor memory device having a side wall insulation film
US20050157549A1 (en) * 2004-01-21 2005-07-21 Nima Mokhlesi Non-volatile memory cell using high-k material and inter-gate programming

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