KR20090100293A - 전하 축적층과 제어 게이트를 포함하는 적층 게이트를 구비한 반도체 기억 장치 - Google Patents

전하 축적층과 제어 게이트를 포함하는 적층 게이트를 구비한 반도체 기억 장치 Download PDF

Info

Publication number
KR20090100293A
KR20090100293A KR1020090022976A KR20090022976A KR20090100293A KR 20090100293 A KR20090100293 A KR 20090100293A KR 1020090022976 A KR1020090022976 A KR 1020090022976A KR 20090022976 A KR20090022976 A KR 20090022976A KR 20090100293 A KR20090100293 A KR 20090100293A
Authority
KR
South Korea
Prior art keywords
potential
source line
data
bit line
current
Prior art date
Application number
KR1020090022976A
Other languages
English (en)
Other versions
KR101038602B1 (ko
Inventor
히로시 마에지마
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20090100293A publication Critical patent/KR20090100293A/ko
Application granted granted Critical
Publication of KR101038602B1 publication Critical patent/KR101038602B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

반도체 기억 장치는, 메모리 셀, 비트선, 소스선, 검출 회로 및 센스 앰프를 포함한다. 메모리 셀은 2 이상의 데이터 레벨을 유지한다. 비트선은 메모리 셀의 드레인에 전기적으로 접속된다. 소스선은 메모리 셀의 소스에 전기적으로 접속된다. 검출 회로는 데이터의 읽어내기 동작 및 베리파이 동작 동안 소스선에 흐르는 전류를 검출한다. 센스 앰프는 읽어내기 동작 및 베리파이 동작 동안 비트선에 흐르는 전류를 센싱함으로써 데이터를 읽어낸다. 센스 앰프가 동일한 데이터를 복수 회 읽어내는지의 여부는 검출 회로에서 검출된 전류량에 따라 판정된다.
드라이버, 로우 디코더, 셀 어레이, 코어 제어 회로, 시퀀서, 전압 비교부, 소스선 제어 회로, 전압 제어부, 검출 회로

Description

전하 축적층과 제어 게이트를 포함하는 적층 게이트를 구비한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING STACKED GATE INCLUDING CHARGE ACCUMULATION LAYER AND CONTROL GATE}
<관련출원>
본 출원은 일본특허출원 제2008-071580호(2008년 3월 19일 출원)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 기억 장치에 관한 것이다.
종래, 불휘발성의 반도체 메모리로서 NAND 플래시 메모리가 알려져 있다. 또한, NAND 플래시 메모리에서는, 데이터의 읽어내기 방법으로서, 전류를 센스하는 방법이 알려져 있다. 이러한 기술은, 예를 들면 PCT 국내단계 출원 공개공보 제2006-500727호에 개시되어 있다.
본 방법이면, 비트선의 전위를 일정하게 유지함으로써, 비트선 사이의 노이즈의 영향을 저감하고 있다. 그러나, 비트선의 전위를 일정하게 하기 위해서, 비트선으로부터 소스선에 셀 전류를 계속해서 흘릴 필요가 있다. 또한, 전류를 센 싱(sensing)하는 방법에서는, 셀 전류가 큰 것을 전제로 하여, 동일한 데이터에 대해서 복수 회의 센싱 동작을 행하고 있다.
본 발명의 양상에 따른 반도체 기억 장치는,
전하 축적층과 제어 게이트를 포함하고, 2 이상의 데이터 레벨을 유지하도록 구성된 메모리 셀과,
상기 메모리 셀의 드레인에 전기적으로 접속된 비트선과,
상기 메모리 셀의 소스에 전기적으로 접속된 소스선과,
상기 데이터에 대한 읽어내기 동작 및 베리파이(verify) 동작 동안 상기 소스선에 흐르는 전류를 검출하는 검출 회로와,
상기 읽어내기 동작 및 베리파이 동작 동안 상기 비트선에 흐르는 전류를 센싱(sensing)함으로써 상기 데이터를 읽어내는 센스 앰프(sense amplifier)
를 포함하고,
상기 센스 앰프가 동일한 데이터를 복수 회 읽어내는지의 여부는 상기 검출 회로에서 검출된 전류량에 따라 판정된다.
[제1 실시예]
본 발명의 제1 실시예에 따른 반도체 기억 장치에 대해서, NAND 플래시 메모리를 예로 들어서 설명한다.
<NAND 플래시 메모리의 구성>
도 1은, 본 발명의 제1 실시예에 따른 NAND 플래시 메모리의 블록도이다. 도시하는 바와 같이 NAND 플래시 메모리(1)는, 메모리 셀 어레이(10), 센스 앰프(20), 로우 디코더(30), 비트선 드라이버(40), MOS 트랜지스터(50), 소스선 제어 회로(60), 검출 회로(70), 시퀀서(80), 및 코어 제어 회로(90)를 구비하고 있다.
우선, 메모리 셀 어레이(10)에 대해서 설명한다. 메모리 셀 어레이(10)는, 복수의 메모리 셀 유닛(11)을 구비하고 있다. 메모리 셀 유닛(11)의 각각은, 예를 들면 32개의 메모리 셀 트랜지스터 MT0∼MT31과, 선택 트랜지스터 ST1, ST2를 포함하고 있다. 이하, 메모리 셀 트랜지스터 MT0∼MT31을 구별하지 않는 경우에는, 일괄하여 메모리 셀 트랜지스터 MT라고 부르기로 한다. 메모리 셀 트랜지스터 MT는, 반도체 기판 위에 게이트 절연막을 개재해서 형성된 전하 축적층(예를 들면 부유 게이트)과, 전하 축적층 위에 게이트간 절연막을 개재해서 형성된 제어 게이트를 갖는 적층 게이트 구조를 구비하고 있다. 또한, 메모리 셀 트랜지스터 MT의 개수는 32개에 한정되지 않고, 8개나 16개, 64개, 128개, 256개 등이어도 되고, 그 수는 한정되는 것은 아니다. 메모리 셀 트랜지스터 MT는, 인접하는 것끼리 소스, 드레인을 공유하고 있다. 그리고, 선택 트랜지스터 ST1, ST2 사이에, 그 전류 경로가 직렬 접속되도록 해서 배치되어 있다. 직렬 접속된 메모리 셀 트랜지스터 MT의 일단 측의 드레인은 선택 트랜지스터 ST1의 소스에 접속되고, 타단 측의 소스는 선택 트랜지스터 ST2의 드레인에 접속되어 있다.
동일 행에 있는 메모리 셀 트랜지스터 MT의 제어 게이트는 워드선 WL0∼WL31중 어느 하나에 공통 접속되고, 동일 행에 있는 메모리 셀의 선택 트랜지스터 ST1, ST2의 게이트는, 각각 셀렉트 게이트선 SGD, SGS에 공통 접속되어 있다. 또한, 설 명의 간단화를 위해서, 이하에서는 워드선 WL0∼WL31을, 간단히 워드선 WL이라 부르는 경우가 있다. 또한, 메모리 셀 어레이(10)에서 동일 열에 있는 선택 트랜지스터 ST1의 드레인은, 비트선 BL0∼BLm(m은 자연수)에 공통 접속된다. 비트선 BL0∼BLm에 대해서도, 간단히 비트선 BL이라 부르는 경우가 있다. 선택 트랜지스터 ST2의 소스는 소스선 SL에 공통 접속된다. 또한, 선택 트랜지스터 ST1, ST2는 반드시 양방 필요하지 않고, 메모리 셀 유닛(11)을 선택할 수 있는 것이라면 어느 한쪽만이 설치되어 있어도 된다.
도 1에서는, 1행의 메모리 셀 유닛(11)만을 도시하고 있다. 그러나, 메모리 셀 어레이(10) 내에는 복수 행의 메모리 셀 유닛(11)이 설치되어도 된다. 이 경우, 동일 열에 있는 메모리 셀 유닛(11)은 동일한 비트선 BL에 접속된다. 또한, 동일한 워드선 WL에 접속된 복수의 메모리 셀 트랜지스터 MT에는 일괄해서 데이터가 기입되고, 이 단위를 페이지라고 부른다. 또한, 동일 행에 있는 복수의 메모리 셀 유닛(11)은 일괄해서 데이터가 소거되고, 이 단위를 메모리 블록이라 부른다.
이제, 메모리 셀 어레이(10)를 구비하는 메모리 셀 유닛(11)의 구성에 대해서, 도 2를 이용하여 설명한다. 도 2는, 메모리 셀 유닛(11)의 비트선 방향을 따른 단면도이다.
도시하는 바와 같이, p형 반도체 기판(100)의 표면 영역 내에 n형 웰 영역(101)이 형성되고, n형 웰 영역(101)의 표면 영역 내에 p형 웰 영역(102)이 형성되어 있다. p형 웰 영역(102) 위에는 게이트 절연막(103)이 형성되고, 게이트 절연막(103) 위에, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극이 형성되어 있다. 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극은, 게이트 절연막(103) 위에 형성된 다결정 실리콘층(104), 다결정 실리콘층(104) 위에 형성된 게이트간 절연막(105), 및 게이트간 절연막(105) 위에 형성된 다결정 실리콘층(106)을 갖고 있다. 게이트간 절연막(105)은, 예를 들면 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막과의 적층 구조인 ON막, 아니오막, 또는 O아니오막, 또는 그들을 포함하는 적층 구조, 또는 TiO2, HfO2, Al2O3, HfAlOx, HfAlSi막과 실리콘 산화막 또는 실리콘 질화막과의 적층 구조로 형성된다. 또한, 게이트 절연막(103)은 터널 절연막으로서 기능하는 것이다.
메모리 셀 트랜지스터 MT에서는, 다결정 실리콘층(104)은 부유 게이트(FG)로서 기능한다. 한편, 다결정 실리콘층(106)은, 비트선에 직교하는 방향에서 인접 하는 것끼리 공통 접속되어 있고, 제어 게이트(워드선 WL)로서 기능한다. 선택 트랜지스터 ST1, ST2에서는, 다결정 실리콘층(104, 106)은 워드선 방향에서 인접하는 것끼리 공통 접속되어 있다. 그리고, 다결정 실리콘층(104, 106)이, 셀렉트 게이트선 SGS, SGD로서 기능한다. 또한, 다결정 실리콘층(104)만이 셀렉트 게이트 선으로서 기능해도 된다. 이 경우, 선택 트랜지스터 ST1, ST2의 다결정 실리콘층(106)의 전위는, 일정한 전위, 또는 플로팅의 상태로 된다. 게이트 전극 사이에 위치하는 반도체 기판(100) 표면 내에는, n+형 불순물 확산층(107)이 형성되어 있다. 불순물 확산층(107)은 인접하는 트랜지스터끼리 공용되어 있고, 소스(S) 또는 드레인(D)으로서 기능한다. 또한, 인접하는 소스와 드레인 사이의 영역은, 전자의 이동 영역으로 되는 채널 영역으로서 기능한다. 이들 게이트 전극, 불순물 확산층(107), 및 채널 영역에 의해, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2로 되는 MOS 트랜지스터가 형성되어 있다.
반도체 기판(100) 위에는, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2를 피복하도록 하여, 층간 절연막(108)이 형성되어 있다. 층간 절연막(108) 내에는, 소스측의 선택 트랜지스터 ST2의 불순물 확산층(소스)(107)에 달하는 컨택트 플러그 CP1이 형성되어 있다. 그리고 층간 절연막(108) 위에는, 컨택트 플러그 CP1에 접속되는 금속 배선층(109)이 형성되어 있다. 금속 배선층(109)은 소스선 SL의 일부로서 기능한다. 또한, 층간 절연막(108) 내에는, 드레인측의 선택 트랜지스터 ST1의 불순물 확산층(드레인)(107)에 달하는 컨택트 플러그 CP2가 형성되어 있다. 그리고 층간 절연막(108) 위에, 컨택트 플러그 CP2에 접속되는 금속 배선층(110)이 형성되어 있다.
층간 절연막(108) 위에는, 금속 배선층(109, 110)을 피복하도록 하여, 층간 절연막(111)이 형성되어 있다. 그리고 층간 절연막(111) 내에, 금속 배선층(110)에 달하는 컨택트 플러그 CP3이 형성되어 있다. 그리고, 층간 절연막(111) 위에는, 복수의 컨택트 플러그 CP3에 공통으로 접속된 금속 배선층(112)이 형성되어 있다. 금속 배선층(112)은 비트선 BL로서 기능한다.
이제, 메모리 셀 트랜지스터 MT의 임계값 분포에 대해서 도 3을 이용하여 설명한다. 도 3은, 횡축에 임계값 전압 Vth를 취하고, 종축에 메모리 셀 트랜지스터 MT의 존재 확률을 나타낸 그래프이다.
도시하는 바와 같이, 각각의 메모리 셀 트랜지스터 MT는 8치(8levels)의 데이터(3비트 데이터)를 유지할 수 있다. 즉, 메모리 셀 트랜지스터 MT는, 임계값 전압 Vth가 낮은 순서대로 "0", "1", "2", "3", … "7"의 8종의 데이터를 유지할 수 있다. 메모리 셀 트랜지스터 MT에서의 "0" 데이터의 임계값 전압 Vth0은, Vth0<V01이다. "1" 데이터의 임계값 전압 Vth1은, V01<Vth1<V12이다. "2" 데이터의 임계값 전압 Vth2는, V12<Vth2<V23이다. "3" 데이터의 임계값 전압 Vth3은, V23<Vth3<V34이다. "4" 데이터의 임계값 전압 Vth4는, V34<Vth4<V45이다. "5" 데이터의 임계값 전압 Vth5는, V45<Vth5<V56이다. "6" 데이터의 임계값 전압 Vth6은, V56<Vth6<V67이다. 그리고, "7" 데이터의 임계값 전압 Vth7은, V67<Vth7이다.
예를 들면 전압 V12가 0V이다. 즉, "0" 데이터 및 "1" 데이터의 임계값 전압 Vth0, Vth1은 마이너스의 값이며, "2"∼"7" 데이터의 임계값 전압 Vth2∼Vth7은 플러스의 값이다. 이하에서는, "i" 데이터(i는 1∼7 중 어느 하나)에 대한 전압 V(i-1)i를, 각각 "i" 데이터에 대한 "읽어내기 레벨"이라고 부르기로 한다. 즉, 전압 V01은 "1" 데이터에 대한 읽어내기 레벨이며, 전압 V12는 "2" 데이터에 대한 읽어내기 레벨이다. 그리고 "1"∼"7" 데이터 중, "1" 데이터의 읽어내기 레벨이 마이너스의 값이며, "2" 데이터에 대한 읽어내기 레벨은 제로이며, "2" 데이터 이상에 대한 읽어내기 레벨은 플러스의 값이다. 그리고 데이터의 읽어내기 시에는, 읽어내기 레벨에 상당하는 전압이, 메모리 셀 트랜지스터 MT의 게이트·소스간에 인가된다.
또한, 0V로 되는 읽어내기 레벨은 V12에 한정되는 것이 아니라, 전압 V23이 나 또는 V34이어도 되고, 적어도 1개의 읽어내기 레벨이 마이너스의 값이면 된다. 또한, 메모리 셀 트랜지스터 MT가 유지 가능한 데이터는 8치에 한하지 않는다. 예를 들면 2치(1비트 데이터), 4치(2비트 데이터), 또는 16치(4비트 데이터)등이어도 된다.
도 1로 되돌아가서 설명을 계속한다. 로우 디코더(30)는, 데이터의 기입 동작 시, 읽어내기 동작 시, 및 소거 시에서, 셀렉트 게이트선 SGD, SGS, 및 워드선 WL에 전압을 인가한다.
로우 디코더(30)는, 데이터의 기입 시에는 셀렉트 게이트선 SGD에 전압을 인가하고, 선택 트랜지스터 ST1을 온시킨다. 또한, 셀렉트 게이트선 SGS에 0V를 인가하고, 선택 트랜지스터 ST2를 오프시킨다. 또한, 어느 하나의 워드선 WL을 선택하고, 선택 워드선에 대하여 프로그램 전압 VPGM을 인가하고, 비선택 워드선에 대하여 전압 VPASS를 인가한다. 프로그램 전압 VPGM은, 전하 축적층에 전자를 주입하기 위한 고전압(예를 들면 20V)이며, 전압 VPASS는, 유지하는 데이터에 상관없이 메모리 셀 트랜지스터 MT를 온 상태로 하는 전압이다.
데이터의 소거 시에는, 전체 워드선 WL에 0V를 인가하고, 메모리 셀 트랜지스터 MT가 형성되는 p형 웰 영역(102)에 정전압(예를 들면 20V)을 인가한다. 이에 의해, 전하 축적층(104) 내의 전자가 웰 영역(102)에 뽑아 내어지고, 데이터가 소거된다. 데이터의 읽어내기에 대해서는, 뒤에 상세하게 설명한다.
MOS 트랜지스터(50)의 각각은, 비트선 BL과 센스 앰프(20)를 접속한다. 즉, 각각의 MOS 트랜지스터(50)는, 전류 경로의 일단이 대응하는 비트선 BL에 접속되 고, 전류 경로의 타단이 대응하는 센스 앰프(20)에 접속된다. 또한, 게이트에는 전압 BLCLAMP가 공급된다. 그리고, MOS 트랜지스터(50)가 온 상태로 됨으로써, 비트선 BL과 센스 앰프(20)가 전기적으로 접속된다.
비트선 드라이버(40)는, MOS 트랜지스터(50)의 게이트에 전압 BLCLAMP를 공급한다. 비트선 드라이버(40)가 전압 BLCLAMP를 공급함으로써, MOS 트랜지스터(50)는 온 상태로 된다. 도 1에 도시하는 바와 같이, 비트선 드라이버(40)는, 전류원 회로(41), n채널 MOS 트랜지스터(42), 및 가변 저항 소자(43)를 구비하고 있다. 전류원 회로(41)의 출력 노드는, MOS 트랜지스터(42)의 전류 경로의 일단에 접속된다. MOS 트랜지스터(42)는, 전류 경로의 일단과 게이트가 공통으로 접속되어 있다. 즉, MOS 트랜지스터(42)는, 다이오드 소자로서 기능한다. 저항 소자(43)의 일단은, MOS 트랜지스터(42)의 전류 경로의 타단에 접속되고, 타단은 소스선 SL에 접속되어 있다. 그리고, 전류원 회로(41)와 MOS 트랜지스터(42)와의 접속 노드에서의 전위가, 신호 BLCLAMP로서 MOS 트랜지스터(50)의 게이트에 공급된다.
이제, 센스 앰프(20)에 대해서 설명한다. 센스 앰프(20)의 각각은, 데이터의 읽어내기 시에는, 메모리 셀 트랜지스터 MT로부터 비트선 BL에 읽어내어진 데이터를 센스해서 증폭한다. 또한, 데이터의 기입 시에는, 대응하는 비트선 BL에 기입 데이터를 전송한다. 센스 앰프(20)의 구성에 대해서, 도 4를 이용하여 설명한다. 도 4는 센스 앰프(20)의 회로도이다.
도시하는 바와 같이, 센스 앰프(20)는, 스위치 소자(120∼123), n채널 MOS 트랜지스터(124, 126), p채널 MOS 트랜지스터(127), 캐패시터 소자(128), 및 래치 회로(129)를 구비하고 있다. MOS 트랜지스터(124)의 전류 경로의 일단은, 스위치 소자(120)를 통해서 노드 N_VDD에 접속되고, 타단은 노드 N1에 접속되고, 게이트에는 신호 S1이 입력된다. 노드 N1은, MOS 트랜지스터(50)의 전류 경로를 통해서 비트선 BL에 접속된다. MOS 트랜지스터(126)의 전류 경로의 일단은 노드 N1에 접속되고, 타단은 노드 N2에 접속되고, 게이트에는 신호 S2가 공급된다. 노드 N2는, 스위치 소자(121)을 통해서 노드 N_VDD에 접속된다. 캐패시터 소자(128)의 한 쪽 전극은 노드 N2에 접속되고, 다른 쪽 전극은 노드 N_VSS에 접속된다. MOS 트랜지스터(127)의 전류 경로의 일단은, 스위치 소자(122)를 통해서 노드 N_VDD에 접속되고, 타단은 래치 회로(129)에 접속되고, 게이트는 노드 N2에 접속된다. 스위치 소자(123)는, 래치 회로(129)가 유지하는 데이터에 따라서, 비트선 BL을 노드 N_VSS에 접속한다.
또한, 노드 N_VDD는 센스 앰프(20)의 전원 전압 노드로서 기능하고, 예를 들면 (VDD+VREF_SRC)의 전압이 공급되고 있다. 전압 VDD는 플래시 메모리(1)의 내부 전원(예를 들면 1.5V)이며, 전압 VREF_SRC는 후술하는 소스선 제어 회로(60)가 소스선 SL에 공급하는 전압이다. 또한, 노드 N_VSS는, 센스 앰프(20)의 접지 노드로서 기능하고, 예를 들면 (VSS+VREF_SRC)의 전압이 공급되고 있다. 전압 VSS는 접지 전위(0V)이다.
계속해서 도 1로 되돌아가서 설명을 계속한다. 소스선 제어 회로(60)는, 소스선 SL의 전위를 제어한다. 도 1에 도시하는 바와 같이, 소스선 제어 회로(60) 는, 대략적으로는 전압 비교부(61) 및 전압 제어부(62)를 구비하고 있다.
전압 비교부(61)는, 소스선 SL의 전위를 기준 전위 VREF_SRC와 비교함과 함께, 소스선 SL에 전위를 부여한다. 도시하는 바와 같이, 전압 비교부(61)는, p채널 MOS 트랜지스터(63) 및 비교기(64)를 구비하고 있다.
MOS 트랜지스터(63)는, 게이트에 프리차지 신호 PRECH가 입력되고, 전류 경로의 일단에 외부로부터 전압 VEXT가 공급되고, 전류 경로의 타단이 소스선 SL에 접속되어 있다. 신호 PRECH는, 데이터의 읽어내기 동작 시에서의 비트선의 프리차지 시에 "L" 레벨로 됨으로써, MOS 트랜지스터(63)를 온 상태로 한다. 그 결과, 소스선 SL의 전위가 상승한다.
비교기(64)는, 정회전 입력 단자(+)가 소스선 SL에 접속되고, 반전 입력 단자(-)에 전압 VREF_SRC가 입력된다. 즉, 비교기(64)는, 소스선 SL의 전위와 전압 VREF_SRC를 비교하여, 소스선 SL의 전위가 전압 VREF_SRC를 초과했을 때에 "H" 레벨을 출력한다. 전압 VREF_SRC는, 가장 임계값 전압이 낮은 "0" 데이터에 대한 읽어내기 레벨 VO1의 절대값과 동일하거나, 그보다도 큰 값으로 된다.
다음에 전압 제어부(62)에 대해서 설명한다. 전압 제어부(62)는, 비교기(64)에서의 비교 결과에 기초하여, 소스선 SL의 전위를 제어한다. 도시하는 바와 같이, 전압 제어부(62)는, n채널 MOS 트랜지스터(65) 및 p채널 MOS 트랜지스터(66)를 구비하고 있다.
MOS 트랜지스터(65)는, 드레인이 소스선 SL에 접속되고, 소스가 접지되고, 게이트에 비교기(64)의 비교 결과가 주어진다. 이하, MOS 트랜지스터(65)의 게이 트, 즉 비교기(64)의 출력 노드를, 노드 G_Source라고 부른다. 또한, MOS 트랜지스터(65)의 게이트 폭을, 이하 게이트 폭 W1이라 부른다.
MOS 트랜지스터(66)는, 게이트에 신호 PLOAD가 입력되고, 소스가 전원 전위 VDD에 접속되고, 드레인이 소스선 SL에 접속되어 있다. 신호 PLOAD는, 데이터의 읽어내기 동작 시에서, 소스선 SL의 전위가 MOS 트랜지스터(63)에 의해 상승된 후, "L" 레벨로 됨으로써, MOS 트랜지스터(66)를 온 상태로 한다. MOS 트랜지스터(66)에 의해 소스선 SL에 전압을 공급함으로써, 소스선 SL의 전위의 급격한 변동을 억제한다. 이상의 구성에 의해, 비트선의 프리차지에서의 소스선 SL의 전위는, VREF_SRC 일정하게 된다.
검출 회로(70)에 대해서 설명한다. 검출 회로(70)는, 노드 G_Source의 전위에 기초하여 소스선 SL에 흐르는 셀 전류의 총계를 검출한다. 그리고 그 총계가 기준 전류보다도 큰지 작은지를 판정하고, 판정 결과를 플래그 FLAG로서 출력한다. 도 1에 도시하는 바와 같이, 검출 회로(70)는, n채널 MOS 트랜지스터(71), p채널 MOS 트랜지스터(72), 및 인버터(73)를 구비하고 있다.
MOS 트랜지스터(71)는, 게이트가 노드 G-Source에 접속되고, 소스가 접지되어 있다. 즉, MOS 트랜지스터(71)는, MOS 트랜지스터(65)와 함께 커런트 미러 회로를 형성한다. 이하, MOS 트랜지스터(71)의 게이트 폭을, 게이트 폭 W2라고 부른다. 게이트 폭 W2는 게이트 폭 W1보다도 작게 되고, 그 비율은 예를 들면 W1:W2=10:1이다. 즉, MOS 트랜지스터(71)에 흐르는 전류는 MOS 트랜지스터(65)에 흐르는 전류(소스선 SL에 흐르는 전류)보다도 작고, 그 값은 (W2/W1)배이며, 예를 들면 1/10의 값이다.
MOS 트랜지스터(72)는, 게이트에 신호 P_GATE가 입력되고, 소스가 전원 전위 VDD에 접속되고, 드레인이 MOS 트랜지스터(71)의 드레인에 접속되어 있다. 신호 P_GATE가 게이트에 공급됨으로써, MOS 트랜지스터(72)는 전류를 공급한다.
인버터(73)는, MOS 트랜지스터(71)의 드레인과 MOS 트랜지스터(72)의 드레인과의 접속 노드에서의 전압 레벨을 반전시킨다. 그리고 반전 결과를, 플래그 FLAG로서, 시퀀서(80)에 출력한다.
시퀀서(80)는, NAND 플래시 메모리(1)에서의 데이터의 읽어내기 동작, 기입 동작, 및 소거 동작을 제어한다. 읽어내기 동작은, 예를 들면 "1" 데이터로부터 순서대로 "7" 데이터까지 순차적으로 읽어 내진다(이것을 읽어내기 시퀀스라고 부름). 또한, 기입 동작은, 데이터의 프로그램과, 프로그램 베리파이와의 반복에 의해 행해진다(이것을 기입 시퀀스라고 부름). 프로그램은, 메모리 셀 트랜지스터 MT의 제어 게이트(106)와 채널 사이에 전위차를 발생시킴으로써, 전하 축적층(104)에 전자를 주입하는 동작이다. 또한, 프로그램 베리파이는, 프로그램이 행해진 메모리 셀 트랜지스터 MT로부터 데이터를 읽어냄으로써, 메모리 셀 트랜지스터 MT의 임계값 전압이 원하는 값으로 되어 있는지의 여부를 확인하는 동작이다. 또한, 소거 동작은, 데이터의 소거 및 소거 베리파이에 의해 행해진다(이것을 소거 시퀀스라고 부름). 소거 베리파이는, 소거가 행해진 메모리 셀 트랜지스터 MT로부터 데이터를 읽어냄으로써, 메모리 셀 트랜지스터 MT의 임계값 전압이 원하는 값으로 되어서 있는지의 여부를 확인하는 동작이다. 이하에서는, 프로그램 베리파이와 소거 베리파이를 구별하지 않는 경우에는, 통합해서 베리파이라고 부르기로 한다. 시퀀서(80)는, 상기 시퀀스를 실행하도록, 코어 제어 회로(90)에 명령한다.
코어 제어 회로(90)는, 시퀀서(80)의 명령에 따라서, 필요한 시퀀스가 실행되도록, NAND 플래시 메모리(1)에서의 각 블록, 예를 들면 로우 디코더(30)나 센스 앰프(20)의 동작을 제어한다.
<데이터의 읽어내기 동작>
다음으로, 본 실시예에 따른 NAND 플래시 메모리에서의, 데이터의 읽어내기 동작에 대해서, 이하 설명한다. 또한, 하기 설명은 베리파이 시에도 마찬가지이다. 또한, 프로그램 베리파이와 소거 베리파이에서 서로 다른 점은, 워드선 WL에 인가되는 전압뿐이다.
<<각 신호선의 전압 관계>>
우선, 도 5를 이용하여, 읽어내기 동작 시에서의 각 신호선의 전압 관계에 대해서 설명한다. 도 5는, 데이터의 읽어내기 시에서의 메모리 셀 유닛(11)의 회로도이다. 이하에서는, 워드선 WL1에 접속된 메모리 셀 트랜지스터 MT에 대하여 읽어내기가 행하여지는 경우를 예로 설명한다.
우선, 도시하지 않는 센스 앰프(20)가, MOS 트랜지스터(50)의 전류 경로를 통해서 전체 비트선 BL을 프리차지한다. 또한, 소스선 제어 회로(60)는 소스선 SL에 전압 VREF_SRC를 인가한다. 또한, 로우 디코더(30)는, 웰 영역(102)에 전압 VREF_SRC를 인가한다.
또한, 로우 디코더(30)는 워드선 WL1을 선택하고, 선택 워드선 WL1에 읽어내 기 전압 VCGR을 인가한다. 또한, 로우 디코더(30)는, 비선택 워드선 WL0, WL2∼WL31에 전압 VREAD를 인가한다. 또한, 로우 디코더(30)는, 셀렉트 게이트선 SGD, SGS에 전압 (VDD+VREF_SRC)을 인가한다.
전압 VREAD는, 유지하는 데이터에 상관없이 메모리 셀 트랜지스터 MT를 온 상태로 하는 전압이다. 또한, 전압 VCGR은, 읽어내기 대상으로 되는 메모리 셀 트랜지스터에 인가되는 전압이며, 읽어내려고 하는 데이터에 따라서 변화된다. 셀렉트 게이트선 SGD, SGS에 인가되는 전압 (VDD+VREF_SRC)은, 선택 트랜지스터 ST1, ST2를 온 상태로 할 수 있는 전압이다.
이상의 결과, 비선택 워드선 WL0, WL2∼WL31에 접속된 메모리 셀 트랜지스터 MT는 온 상태로 되고, 채널이 형성된다. 또한, 선택 트랜지스터 ST1, ST2도 온 상태로 된다.
그리고, 선택 워드선 WL1에 접속된 메모리 셀 트랜지스터 MT가 온 상태로 되면, 비트선 BL과 소스선 SL이 전기적으로 도통 상태로 된다. 즉, 비트선 BL로부터 소스선 SL에 전류가 흐른다. 한편, 오프 상태이면, 비트선 BL과 소스선 SL은 전기적으로 비도통 상태로 된다. 즉, 비트선 BL로부터 소스선 SL에는 전류가 흐르지 않는다. 이상의 동작에 의해, 전체 비트선에 대해서 일괄하여 데이터가 읽어내어진다.
<<메모리 셀 트랜지스터 MT의 전압 관계>>
다음으로, 메모리 셀 트랜지스터 MT의 전압 관계에 대해서, 이하 "1" 데이터를 읽어내는 경우를 예로 들어, 도 6을 이용하여 설명한다. 도 6은, 메모리 셀 유 닛(11)의 일부 영역의 단면도이다.
도시하는 바와 같이, 소스선 SL 및 웰 영역(102)에는 전압 VREF_SRC가 인가되어 있다. 또한, 셀렉트 게이트선 SGS에는 전압 (VDD+VREF_SRC)이 인가되고, 워드선 WL0에는 전압 VREAD가 인가된다. 따라서, 선택 트랜지스터 ST2 및 메모리 셀 트랜지스터 MT0에는 채널(113)이 형성된다. 선택 트랜지스터 ST1 및 메모리 셀 트랜지스터 MT2∼MT31도 마찬가지이다. 그리고, 선택 워드선 WL1에는 전압 VCGR이 인가된다. 읽어내기 레벨이 마이너스인 경우, 전압 VCGR의 값은, 전압 VREF_SRC로부터 읽어내기 레벨의 절대값을 감산한 값이다. 즉, "1" 데이터를 읽어내는 경우, 전압 VCGR=V01'=(VREF_SRC-│V01│)이며, 바람직하게는 제로 이상의 값이다. 예를 들면 전압 VREF_SRC=│V01│이면, 전압 VCGR=V01'=0V로 된다.
따라서, 메모리 셀 트랜지스터 MT1에서는, 게이트·소스간 전압 VGS로서, 전압 V01이 인가된다. 메모리 셀 트랜지스터 MT1이 "1" 데이터를 유지하고 있으면, 메모리 셀 트랜지스터 MT1은 오프 상태로 되고, 셀 전류는 흐르지 않는다. 반대로, 메모리 셀 트랜지스터 MT1이 온 상태로 되면, 해당 트랜지스터 MT1이 유지하는 데이터는 "0" 데이터인 것을 알았다. 따라서, 상기 읽어내기 방법이면, "1" 데이터의 읽어내기는, 동시에 "0" 데이터의 읽어내기이기도 하다라고 할 수 있다.
읽어내기 레벨이 제로 또는 플러스인 경우, 전압 VCGR의 값은, 전압 VREF_SRC에 읽어내기 레벨을 가산한 값으로 된다. 즉, "2" 데이터를 읽어내는 경우, V12=0V이므로, 전압 VCGR=V12'=VREF_SRC로 된다. 또한, "3" 데이터를 읽어내는 경우에는, 전압 VCGR=V23'=(VREF_SRC+V23)으로 된다.
도 7은, 읽어내기 레벨과 전압 VCGR과의 관계를 나타내는 그래프이다. 도시하는 바와 같이, 읽어내기 레벨이 마이너스인 데이터를 읽어낼 때에는, VREF_SRC로부터 읽어내기 레벨의 절대값을 감산한 값을 VCGR로 하고, 플러스인 데이터를 읽어낼 때에는, VREF_SRC에 읽어내기 레벨을 가산한 값을 VCGR로 한다. 이에 의해, VCGR을 항시 0 이상의 값으로 하면서, 메모리 셀 트랜지스터 MT의 게이트·소스간에, 읽어내기 레벨의 전압을 인가할 수 있다.
<<센스 앰프의 동작>>
다음으로, 읽어내기 동작 시에서의 센스 앰프(20)의 동작에 대해서, 도 8 내지 도 11을 이용하여 설명한다. 도 8 내지 도 11은, 센스 앰프(20)의 회로도이다. 이하에서는, 데이터의 읽어내기 시에 메모리 셀 트랜지스터 MT가 온 상태로 되는 것을 "1" 읽어내기라고 부르고, 오프 상태인 것을 "0" 읽어내기라고 부르기로 한다. 또한, 읽어내기 동작 동안, 신호 S1, S2는 각각 (Vt+0.9V+VREF_SRC), (Vt+1.2V+VREF_SRC)로 된다. 또한, 신호 BLCLAMP는 (VTN+0.7V+VREF_SRC)로 된다. Vt는 MOS 트랜지스터(124, 126)의 임계값 전압이며, VTN은 MOS 트랜지스터(50)의 임계값 전압이다.
(CASE I)
우선, "1" 읽어내기를 행하는 경우에 대해서, CASE I로서, 이하 설명한다.
도 8에 도시하는 바와 같이, 비트선 BL의 프리차지가 행해진다. 이하에서는, 프리차지 레벨 VPRE가 0.7V인 경우를 가정한다.
도시하는 바와 같이, 스위치 소자(120)가 온 상태로 된다. 그러면, 메모리 셀 유닛(11)은 도통 상태에 있기 때문에, 스위치 소자(120), MOS 트랜지스터(124)의 전류 경로, 노드 N1, 및 MOS 트랜지스터(50)의 전류 경로를 통해서, 비트선 BL에 전류가 흐른다. 그 결과, 비트선 BL의 전류는 (0.7V+VREF_SRC) 정도로 된다. 즉, 비트선 BL로부터 소스선 SL에 전류를 흘리면서, 비트선 BL의 전위는 (0.7V+VREF_SRC)로 고정된다. 또한, 스위치 소자(121)가 온 상태로 됨으로써, 용량 소자(128)가 충전되고, 노드 N2의 전위는 (2.5V+VREF_SRC) 정도로 된다. 스위치 소자(122, 123)는 오프 상태이다.
다음, 도 9에 도시하는 바와 같이, 노드 N2의 디스차지가 행해진다. 즉, 스위치 소자(121)가 오프 상태로 된다. 그러면, 노드 N2로부터 비트선 BL에 흐르는 전류에 의해, 노드 N2가 방전되고, 그 전위는 약 (0.9V+VREF_SRC) 정도로 저하한다.
계속해서 도 10에 도시하는 바와 같이, 노드 N2의 디스차지가 행해진다. 도시하는 바와 같이, 노드 N1의 전위가 (0.9V+VREF_SRC) 이하로 저하하려고 하면, MOS 트랜지스터(124)가 전류를 공급하기 시작한다. 그 결과, 노드 N1의 전위는 (0.9V+VREF_SRC)로 유지된다.
다음, 도 11에 도시하는 바와 같이, 데이터의 센스가 행해진다. 도시하는 바와 같이, 스위치 소자(122)가 온 상태로 된다. 또한, 노드 N2의 전위가 (0.9V+VREF_SRC)이므로, MOS 트랜지스터(57)가 온 상태로 된다. 따라서, 래치 회로(129)는 전압 (VDD+VREF_SRC)를 유지한다. 래치 회로(129)가 (VDD+VREF_SRC)를 유지함으로써, 스위치 소자(120)가 오프 상태, 스위치 소자(123)가 온 상태로 된 다. 그 결과, 노드 N2의 전위는 VREF_SRC로 된다. 그 결과, 래치 회로(129)는 전압 VDD를 계속해서 유지한다. 또한, 비트선 BL로부터 스위치 소자(123)를 통해서 노드 N_VSS에 전류가 흐르고, 비트선 BL의 전위는 VREF_SRC로 된다.
즉, 데이터의 읽어내기 동작은, 비트선 BL에 흐르는 전류를 센스 앰프(4)에 의해 센스함으로써 행해진다.
또한, 본 실시예에서는, 각 데이터를 읽어낼 때, 도 8 내지 도 11에 나타낸 프리차지로부터 센스까지의 처리가 1회, 또는 복수 회(예를 들면 2회), 행해진다. 2회의 센스를 행하는 경우에는, 우선 1회째의 읽어내기에서, 셀 전류가 흐르기 쉬운 메모리 셀 트랜지스터 MT에 대해서 읽어내기를 행하고, 그 다음에 흐르기 어려운 메모리 셀 트랜지스터 MT에 대해서 읽어내기를 행한다. 이것은, 소스선 SL의 노이즈(변동)의 영향을 억제하기 위해서이며, 2회째의 읽어내기에서는, 1회째의 읽어내기에서 온 상태로 된 메모리 셀 트랜지스터 MT를 오프 상태로 하게 하면서, 읽어내기가 행하여진다. 또한, 센스의 횟수는 시퀀서(80)의 명령에 의해 결정된다. 이 점에 대해서는 후술한다.
(CASE II)
"0" 읽어내기를 행하는 경우에 대해서, CASE II로서, 이하 설명한다.
이 경우, 비트선 BL에 전류는 흐르지 않고, (0.7V+VREF_SRC) 일정하게 된다. 그리고 노드 N2의 전위는, 약 (2.5V+VREF_SRC)를 유지한다. 따라서, MOS 트랜지스터(127)는 오프 상태로 되고, 래치 회로(129)는 전압 VREF_SRC를 유지한다. 이에 의해, 스위치 소자(120)가 온 상태, 스위치 소자(123)가 오프 상태로 되고, 노드 N2의 전위는 (2.5V+VREF_SRC)를 유지하고, 래치 회로(129)는 전압 VREF_SRC를 계속해서 유지한다.
<<검출 회로(70) 및 시퀀서(80)의 동작>>
다음으로, 읽어내기 동작 시에서의 검출 회로(70) 및 시퀀서(80)의 동작에 대해서, 도 12 및 도 13을 이용하여 설명한다. 도 12는 읽어내기 동작 시에서의 검출 회로(70) 및 시퀀서(80)의 동작을 나타내는 플로차트이며, 도 13은 읽어내기 동작 시에서의 메모리 셀 어레이(10), 소스선 제어 회로(60), 검출 회로(70), 및 시퀀서(80)의 회로도이다.
우선, 소스선 SL에는, 비트선 BL로부터 각 메모리 셀 유닛(11)을 통해서 셀 전류 Icell이 유입된다(스텝 S10, 도 13 참조). 셀 전류 Icell의 총계를, 이하 전류 Icell_total이라고 부르기로 한다. 이 전류 Icell_total은, MOS 트랜지스터(65)의 전류 경로를 통해서 접지 전위에 유입된다. 그리고 비교기(64)는, 소스선 SL의 전위가 VREF_SRC를 유지하도록, 노드 G_Source의 전위를 제어한다.
또한, 검출 회로(70)에서는, MOS 트랜지스터(71)가 전류 Icell_total로부터 전류 Icmp를 생성한다(스텝 S11). 전술한 바와 같이, MOS 트랜지스터(71)는 MOS 트랜지스터(65)와 함께 커런트 미러 회로를 형성한다. 따라서, 전류 Icmp=(W2/W1)·Icell_total로 된다. 이 전류 Icmp가, MOS 트랜지스터(71)의 드레인 전류로서 흐른다(도 13 참조).
또한, MOS 트랜지스터(72)는, 게이트에 신호 P_GATE가 공급됨으로써, 기준 전류 Iref를 생성한다(도 13 참조). 즉, 기준 전류 Iref가, MOS 트랜지스터(72)의 드레인 전류로서 흐른다. 기준 전류 Iref는, 소스선 SL에 흐르는 전류 Icell_total로서 허용되는 상한값의 (W2/W1)배의 값으로 한다. 즉, 전류 Icmp가 기준 전류 Iref와 동일한 경우에는, 전류 Icell_total은 소스선 SL에 허용되는 상한값과 동일하고, 전류 Icmp가 기준 전류 Iref를 초과하는 경우에는, 전류 Icell_total이 상한값을 초과하게 된다.
전류 Icmp가 기준 전류 Iref를 초과하는 경우(스텝 S12, 예), 인버터(73)의 입력 노드는 "L" 레벨로 되고, 출력 노드는 "H" 레벨로 된다. 따라서, 검출 회로(70)는 플래그 FLAH="H"를 출력한다(스텝 S13). 그러면, 시퀀서(80)는, 해당 데이터에 대한 읽어내기(프리차지 및 센스)의 횟수를 복수 회로 하는 것을 결정하고, 코어 제어 회로(90)를 통해서 그 취지를 센스 앰프(20)에 명령한다(스텝 S14). 즉, 도 8 내지 도 11에서 설명한 동작이, 동일 데이터에 대해서 예를 들면 2회, 반복된다.
한편, 전류 Icmp가 기준 전류 Iref2를 초과하지 않는 경우(스텝 S12, 아니오), 또는 동일한 경우, 인버터의 입력 노드는 "H" 레벨로 되고, 출력 노드는 "L" 레벨로 된다. 따라서, 검출 회로(70)는 플래그 FLAH="L"을 출력한다(스텝 S15). 그러면, 시퀀서(80)는, 해당 데이터에 대한 읽어내기(프리차지 및 센스)의 횟수를 1회로 하는 것을 결정하고, 코어 제어 회로(90)를 통해서 그 취지를 센스 앰프(20)에 명령한다(스텝 S16).
그리고, 해당 데이터의 읽어내기 동작이 소거 베리파이 시이면(스텝 S17, 예), 읽어내기 동작은 종료하고, 그 이외이면(스텝 S17, 아니오), 시퀀서(80)는 다 음 데이터의 읽어내기를 행한다.
<<읽어내기 동작에서의 각 노드의 전압 변화>>
상술한 읽어내기 동작에서의 비트선 BL의 전위, 신호 BLCLAMP, 소스선 SL의 전위, 워드선 WL의 전위, 및 셀 전류의 총계 Icell_total에 대해서, Icell_total이 상한값을 초과하는 경우와, 초과하지 않는 경우로 나누어, 이하 설명한다. 또한, 웰 영역(102)의 전위는 소스선 SL과 동일 전위로 된다.
우선, 도 14를 이용하여, Icell_total이 상한값을 초과하는 경우에 대해서 설명한다. 도 14는, 읽어내기에서의 각종 신호의 변화를 나타내는 타이밍차트이다.
도시하는 바와 같이, 시각 t0에서 읽어내기 동작이 개시된다. 시각 t0에서 로우 디코더(30)는, 선택 워드선 WL에 전압 VCGR을 인가하고, 비선택 워드선 WL에 전압 VREAD를 인가한다. 전압 VCGR은, 도 7에서 설명한 어느 하나의 값이다. 소거 베리파이 시에는, 베리파이 레벨 Vrfy에 따른 전압이 인가된다.
그리고 비트선 드라이버(40)는, 신호 BLCLAMP로서 전압 (VREF_SRC+VTN)을 발생한다. 그 결과, MOS 트랜지스터(50)가 온 상태로 된다. 따라서, 비트선 BL과 노드 N1이 전기적으로 접속된다.
또한, 센스 앰프(20)는, 비트선 BL의 전위를 VREF_SRC로 한다. 또한, 소스선 제어 회로(60) 및 로우 디코더(30)는 각각, 소스선 SL 및 웰 영역(102)에 전압 VREF_SRC를 인가한다.
그 다음에 시각 t1에서, 센스 앰프(20)에 의해 프리차지가 행해진다. 그 때 문에, 신호 BLCLAMP의 전위는 (VREF_SRC+VPRE+VTN)으로 된다. 전압 VPRE는, 센스 앰프(20)에 의한 프리차지 전위이다. 그 결과, 비트선 BL의 전위는, 전압 (VREF_SRC+VPRE)로 된다. 이 때의 센스 앰프(4)의 동작은 도 8에 도시한 바와 같다.
그리고, 도 9 및 도 10에서 설명한 디스차지가 행해지고, 비트선 BL로부터 소스선 SL에 셀 전류가 흐른다. 이 때, 셀 전류의 총계 Icell_total이, 상한값 IREF를 초과한 것으로 한다. 즉, Icmp>Iref인 것으로 한다. 이 모습을, 도 14에서는 사선을 붙인 영역으로 나타내고 있다.
그러면, 시퀀서(80)는, 해당 데이터에 대해서 2회의 읽어내기를 행하는 것을 결정한다. 즉, 우선, 시각 t2에서, 도 11에서 설명한 데이터의 센스가 행해진다. 계속해서, 동일한 데이터에 대한 읽어내기가 행해진다. 즉, 다시 비트선의 프리차지 및 디스차지가 행해지고, 시각 t3에서 2회째의 센스가 행해진다. 전술한 바와 같이, 2회째의 읽어내기 시에는, 1회째의 읽어내기에서 온 상태로 된 메모리 셀 트랜지스터 MT가 접속된 비트선에 대해서는, 디스차지는 행해지지 않고, 그 전위는VREF_SRC로 고정된다.
다음으로, 도 15를 이용해서 Icell_total이 상한값 IREF를 초과하지 않는 경우에 대해서 설명한다. 도 15는, 읽어내기 시에서의 각종 신호의 변화를 나타내는 타이밍차트이다. 이하에서는, 도 14와 서로 다른 점에 대해서만 설명한다.
도시하는 바와 같이, 1회째의 읽어내기에서 흐르는 셀 전류의 총계 Icell_total이, 상한값 IREF 이하인 것으로 한다. 즉, Icmp≤Iref인 것으로 한다. 그러면, 시퀀서(80)는, 해당 데이터에 대한 읽어내기 횟수를 1회로 결정한다. 따라서, 시각 t2에서, 도 11에서 설명한 데이터의 센스가 행해지면, 해당 데이터에 대한 읽어내기는 종료한다. 즉, 소거 베리파이 시에는, 이 시점에서 검증을 종료하고, 그 이외의 경우에는 다음 데이터에 대한 읽어내기가 개시된다.
<효과>
이상과 같이, 본 발명의 제1 실시예에 따른 NAND 플래시 메모리이면, 다음의 효과가 얻어진다.
(1) NAND 플래시 메모리의 동작 속도를 향상할 수 있다.
본 실시예에 따른 NAND 플래시 메모리이면, 데이터의 읽어내기 동작 시 및 베리파이 동작 시에서 소스선 SL에 흐르는 전류를 검출하는 검출 회로(70)를 설치하고 있다. 그리고, 검출 회로(70)에서의 검출 결과에 따라서, 동일 데이터에 대해서 행하는 센스 횟수가 결정된다. 따라서, NAND 플래시 메모리의 동작 속도를 향상할 수 있다. 본 효과에 대해서, 이하 상세하게 설명한다.
전류를 센스함으로써, 전체 비트선에 대해서 일괄하여 데이터를 읽어내는 방법이 알려져 있다. 이 방식에서는 읽어내기 동안 인접하는 비트선의 노이즈의 영향을 없애기 위해서, 비트선을 일정 전위로 유지할 필요가 있다. 그 때문에, 읽어내기 동안은, 비트선에 전류를 계속해서 흘린다. 그러면, 셀 전류의 총계는 100mA 정도의 매우 큰 것으로 된다. 그리고 이 전류는 소스선에 유입되므로, 소스선의 전위도 상승한다.
따라서, 데이터의 잘못된 읽어내기를 방지하기 위해서는, 복수 회의 센스가 필요해진다. 즉, 셀 전류가 많은 메모리 셀 트랜지스터를 순서대로 제거하고, 최종적으로는 소스선의 전위의 상승이 억제된 상태에서 센스한 결과를, 래치 회로에 받아들이는 방법을 취하게 된다. 한편, 데이터 패턴에 따라서는 셀 전류 총계가 적은 경우도 있을 수 있다. 이 경우에는, 소스선의 전위가 거의 상승하지 않고, 잘못된 읽어내기는 생기기 어렵기 때문에, 복수 회의 센스는 필요 없다.
그러나, 종래의 NAND 플래시 메모리이면, 전류를 모니터하는 수단을 갖고 있지 않다. 따라서, 읽어내기 동작은 워스트 데이터 패턴을 상정해서 행할 필요가 있고, 그 결과, 데이터 패턴에 상관없이, 항상 복수 회의 센스를 행할 필요가 있다. 이 모습을 도 16에 나타낸다. 도 16은, "1" 데이터로부터 순서대로 데이터의 읽어내기를 행할 때의, 전압 VCGR, 전류 Icell_total, 및 비트선 BL의 전위의 변화를 나타내는 타이밍차트이다.
도시하는 바와 같이, 읽어내야 할 데이터의 임계값 전압이 낮을수록, 셀 전류 Icell_total은 크고, 또한 1회째의 센스 동작으로 흐르는 셀 전류 Icell_total는, 2회째보다도 크다. 따라서, 데이터의 읽어내기가 진행함에 따라서, 셀 전류 Icell_total은 작아져 간다. 즉, 가령 "1" 데이터에 대한 1회째의 센스 시에 흐르는 전류 Icell_total이 컸다고 하여도, 예를 들면 "3" 데이터 이후의 센스 시에 흐르는 전류 Icell_total은 충분히 작을지도 모르다. 이러한 경우이어도, 종래의 방법이면 전체 데이터에 대해서, 2회의 센스를 행하고 있어, 이것이 동작 속도를 저하시키는 원인으로 된다.
그러나, 본 실시예에 따른 NAND 플래시 메모리(1)이면, 검출 회로(70)가 셀 전류 Icell_total을 검출하고 있다. 그리고, 셀 전류 Icell_total에 따른 크기의 전류 Icmp와, 상한값 IREF에 따른 기준 전류 Iref와 비교한다. 또한, 전류 Icmp가 기준 전류 Iref를 초과하는 경우에는, 동일 데이터에 대해서 복수 회(예를 들면 2회, 그러나 2회에 한정되지 않음)의 센스를 행하고, 초과하지 않는 경우에는, 센스 횟수를 1회로 한다. 즉, 센스 횟수를, 셀 전류 Icell_total이 큰 경우에는 복수 회, 작은 경우에는 1회로 한다. 따라서, 센스 동작을 필요한 경우에만 복수 회 행하고, 불필요한 경우에는 1회로 끝내는 것이 가능하게 된다. 따라서, NAND 플래시 메모리에서의 데이터의 읽어내기 동작 속도를 향상할 수 있다.
이상의 구체예에 대해서, 도 17을 이용하여 설명한다. 도 17은 도 16과 마찬가지로, "1" 데이터로부터 순서대로 데이터의 읽어내기를 행할 때의, 전압 VCGR, 전류 Icell_total, 및 비트선 BL의 전위의 변화를 나타내는 타이밍차트이다.
도시하는 바와 같이, "1" 데이터를 읽어낼 때의 1회째의 센스 시에는, 셀 전류 Icell_total은 상한값 IREF를 초과하고 있다. 따라서, "1" 데이터에 대해서는 2회째의 센스를 행한다. "2" 데이터를 읽어낼 때에도 마찬가지이다. 그러나, "3" 데이터 이후의 읽어내기 시에는, 셀 전류 Icell_total은 상한값 IREF를 초과하지 않는다. 따라서, 이들 데이터의 센스는 1회만으로 종료한다. 따라서, 도 16의 경우에 비하여, 읽어내기 동작을 대폭 고속화할 수 있다.
[제2 실시예]
다음으로, 본 발명의 제2 실시예에 따른 반도체 기억 장치에 대해서 설명한다. 본 실시예는, 셀 전류 Icell_total에 따라서, 비트선 BL의 프리차지 레벨을 제어하는 것이다.
<NAND 플래시 메모리의 구성>
도 18은, 본 발명의 제2 실시예에 따른 NAND 플래시 메모리의 블록도이다. 도시하는 바와 같이, NAND 플래시 메모리(1)는, 제1 실시예에서 설명한 도 1의 구성과 마찬가지로, 메모리 셀 어레이(10), 센스 앰프(20), 로우 디코더(30), 비트선 드라이버(40), MOS 트랜지스터(50), 소스선 제어 회로(60), 검출 회로(70), 시퀀서(80), 및 코어 제어 회로(90)를 구비하고 있다.
메모리 셀 어레이(10), 센스 앰프(20), 로우 디코더(30), MOS 트랜지스터(50), 소스선 제어 회로(60), 및 코어 제어 회로(90)의 구성은 제1 실시예와 마찬가지이므로, 이들 설명은 생략한다. 이하에서는, 제1 실시예와 서로 다른 점에 대해서만 설명한다.
검출 회로(70)는, 제1 실시예에서 설명한 도 1의 구성에서, 인버터(73)를 없앤 구성을 갖고 있다. 그리고, MOS 트랜지스터 71과 72의 접속 노드에서의 전위 VA를, 비트선 드라이버(40)에 공급한다.
시퀀서(80)는, 검출 회로(70)에서의 검출 결과에 따르지 않고, 전술한 시퀀스를 제어한다. 따라서, 센스 앰프(20)는 모든 데이터에 대해서, 복수 회의 센스를 행한다.
비트선 드라이버(40)는, 제1 실시예에서 설명한 도 1의 구성에서, 또한MOS 트랜지스터(44) 및 비교기(45)를 구비하고 있다.
비교기(45)는, 정회전 입력 단자(+)에 기준 전압 VREF가 공급되고, 반전 입 력 단자(-)에 전압 VA가 공급된다. 그리고, 기준 전압 VREF와 전압 VA를 비교하여, 그 비교 결과를 신호 G_CL로서 출력한다. 또한, 기준 전압 VREF는, 셀 전류 Icell_total의 상한값 IREF에 상당하는 전압이며, Icell_total=IREF로 되었을 때의 전압 VA와 동일한 전압이다.
MOS 트랜지스터(44)는, 게이트에 신호 G_CL이 공급되고, 드레인이 MOS 트랜지스터(42)와 전류원 회로(41)의 접속 노드에 접속되고, 소스가 접지(또는 소스선 SL에 접속)되어 있다. 즉, MOS 트랜지스터(44)의 드레인에서의 전위가, 신호 BLCLAMP로 된다. 이하, 전류원 회로(41)가 공급하는 전류를 전류 Iref1이라 부르고, MOS 트랜지스터(42)의 드레인 전류를 전류 Iref1A라고 부르고, MOS 트랜지스터(44)의 드레인 전류를 전류 Iref1B라고 부르기로 한다.
<데이터 읽어내기 동작>
다음으로, 본 실시예에 따른 NAND 플래시 메모리에서의, 데이터의 읽어내기 동작에 대해서, 이하 설명한다. 또한, 하기 설명은 베리파이 시에도 마찬가지이며, 이하에서는 제1 실시예와 서로 다른 점에 대해서만 설명한다.
각 신호선의 전압이나, 메모리 셀 트랜지스터의 전압, 및 센스 앰프(20)의 동작은, 제1 실시예에서 설명한 도 5 내지 도 11과 마찬가지이다. 또한, 앞에서 설명한 바와 같이 시퀀서(80)는, 검출 회로(70)에서의 검출 결과에 따르지 않고, 전술한 시퀀스를 제어한다.
<<비트선 드라이버(40)의 동작>>
우선, 읽어내기 동작 시에서의 비트선 드라이버(40)의 동작에 대해서, 도 18 및 도 19를 이용하여 설명한다. 도 19는 읽어내기 동작 시에서의 비트선 드라이버(40)의 동작을 나타내는 플로차트이다.
스텝 S10, S11 이후, 전류 Icmp가 기준 전류 Iref를 초과하지 않는 경우(스텝 S12, 아니오), 전압 VA는 논리적으로 "H" 레벨로 된다. 즉, VA>VREF이다(스텝 S20). 따라서, 비교기(45)는 신호 G_CL="L"을 출력한다(스텝 S21). 따라서, MOS 트랜지스터(44)는 오프 상태로 되고(스텝 S22), 전류 Iref1B는 흐르지 않는다. 그 결과, BLCLAMP의 전위는, MOS 트랜지스터(42)에 흐르는 전류 Iref1A와, 저항 소자(43)의 저항값에 의해 결정된다. 즉, 통상의 설정값으로 된다(스텝 S23). 즉, 제1 실시예와 마찬가지로 BLCLAMP=VREF_SRC+VTN+VPRE로 된다. 그 결과, 비트선 BL의 프리차지 레벨은 통상의 설정값으로 된다(스텝 S24). 즉, 비트선 BL의 전위는, 제1 실시예와 마찬가지로, (VREF_SRC+VPRE)로 된다.
한편, 전류 Icmp가 기준 전류 Iref를 초과하는 경우(스텝 S12, 예), 전압 VA는 논리적으로 "L" 레벨로 된다. 즉, VA<VREF이다(스텝 S25). 따라서, 비교기(45)는 신호 G_CL="H"를 출력한다(스텝 S26). 따라서, MOS 트랜지스터(44)는 온 상태로 되고(스텝 S27), 전류 Iref1B가 흐른다. 전류 Iref1B가 흐르는 결과, BLCLAMP의 전위는, 스텝 S23의 경우에 비해서 저하한다(스텝 S28). 따라서, MOS 트랜지스터(50)의 전류 구동 능력이 저하하고, 비트선 BL의 프리차지 레벨이 저하한다(스텝 S29). 그 결과, 셀 전류 Icell_total의 증가가 억제되고, 상한값 IREF보다도 낮아진다(스텝 S30).
<<읽어내기 동작에서의 각 노드의 전압 변화>>
상술한 읽어내기 동작에서의 비트선 BL, 신호 BLCLAMP, 소스선 SL, 및 워드선 WL의 전압에 대해서, 도 20을 이용하여 설명한다. 도 20은, 데이터의 읽어내기 시에서의 각종 신호의 전압 변화를 나타내는 타이밍차트이다. 또한, 웰 영역(102)의 전위는 소스선 SL과 동일 전위로 된다.
도시하는 바와 같이, 시각 t1까지는 제1 실시예에서 설명한 도 14와 마찬가지이다. 그리고 시각 t1에서, 센스 앰프(20)에 의해 프리차지가 행해진다. 이 때, 비트선 드라이버(40)는, 셀 전류 Icell_total에 따라서 프리차지 레벨을 결정한다. 즉, 셀 전류 Icell-total이 상한값 IREF를 초과하고 있지 않으면, MOS 트랜지스터(44)를 오프 상태로 하고, BLCLAMP=(VREF_SRC+VTN+VPRE1)로 한다. 그 결과, 비트선 BL의 전류는 (VREF_SRC+VPRE1)로 된다.
한편, 셀 전류 Icell_total이 상한값 IREF를 초과하고 있으면, MOS 트랜지스터(44)는 온 상태로 되고, BLCLAMP=(VREF_SRC+VTN+VPRE2)로 한다. 단, VPRE2<VPRE1이다. 그 결과, 비트선 BL의 전위는 (VREF_SRC+VPRE2)로 된다. 이 때의 센스 앰프(20)의 동작은 도 8에 도시한 바와 같다. 그 후, 도 9 및 도 10에서 설명한 디스차지가 행해지고, 시각 t2에서, 도 11에서 설명한 데이터의 센스가 행해진다.
그 후, 동일한 데이터에 대한 읽어내기가 다시 행해진다. 즉, 다시 비트선의 프리차지 및 디스차지가 행해지고, 시각 t3에서 2회째의 센스가 행해진다. 또한, 도시하고 있지 않지만, 2회째의 읽어내기 시에서도 셀 전류 Icell_total이 상한값 IREF를 초과하는 경우에는, 비트선 BL의 전위는 (VREF_SRC+VPRE2)로 된다.
또한, 전류원 회로(41)가 공급하는 전류 Iref1은, Iref1=(Iref1A+Iref1B)로 되는 관계가 있어, 일정하다. 또한, 저항 소자(43)의 저항값을 Rv로 하면, BLCLAMP=(Iref1A·Rv+VTN+VREF_SRC)이며, VPRE=Iref1A·Rv이다. 따라서, 도 20에서의 VPRE1은, 전류 Iref1B가 흐르지 않는 경우의 VPRE로서, (Irefl·Rv+VREF_SRC)이다. 이것은 제1 실시예와 마찬가지이다. 한편, VPRE2는, 전류 Iref1B가 흐르는 경우의 VPRE로서, ((Iref1-Iref1B)·Rv+VREF_SRC)이다. 따라서, 당연히 VPRE2<VPRE1로 된다.
<효과>
상술한 바와 같이, 본 발명의 제2 실시예에 따른 반도체 기억 장치이면, 다음의 효과가 얻어진다.
(2) NAND 플래시 메모리의 동작 신뢰성을 향상할 수 있다(파트 1).
본 실시예에 따른 NAND 플래시 메모리이면, 데이터의 읽어내기 동작 시 및 베리파이 동작 시에서 소스선 SL에 흐르는 전류를 검출하는 검출 회로(70)를 설치하고 있다. 그리고, 검출 회로(70)에서의 검출 결과에 따라서, 비트선 BL의 프리차지 레벨을 결정하고 있다. 보다 구체적으로는, Icell_total이 상한값을 초과하지 않도록 프리차지 레벨을 제어하고 있다. 따라서, NAND 플래시 메모리의 신뢰성을 향상할 수 있다. 본 효과에 대해서, 이하 설명한다.
도 21은, 본 실시예와 같이 비트선 드라이버(40)를 검출 회로(70)에서의 검출 결과에 따라서 제어하지 않는 경우의, 비트선의 프리차지 레벨과 전류 Icell_total의 변화를 나타내는 그래프이며, 전류 Icell_total이 증가해 가는 경우 에 대해서 나타내고 있다.
도시하는 바와 같이, 비트선 드라이버(40)를 제어하지 않는 경우, 전류 Icell_total에 관계없이, 비트선 BL의 전위는 일정값으로 고정된다. 즉, 전류 Icell_total은 일체 제어되지 않기 때문에, 읽어내기 데이터에 따라서는, 전류 Icell_total은 상한값을 초과하는 경우가 있을 수 있다.
그러나 본 실시예이면, 비트선 BL의 전위를 제어함으로써, 소스선 SL의 전류 Icell_total의 과도한 증가를 억제하고, NAND 플래시 메모리의 신뢰성을 향상할 수 있다. 이 점에 대해서, 도 22를 이용하여 설명한다. 도 22는, 본 실시예에 따른 메모리 셀 트랜지스터 MT의 전압 관계를 도시하는 회로도이다.
도시하는 바와 같이, 전류 Icell_total이 작은 경우에는, 소스선 SL의 전위는 VREF_SRC로 되고, 비트선 BL의 전위는 (VREF_SRC+VPRE)로 된다. 이 경우, 메모리 셀 트랜지스터 MT의 게이트·소스간 전압 Vgs는, 거의 읽어내기 레벨과 동일하다.
한편, 전류 Icell_total이 상승했을 때에는, 비트선 드라이버(40)는 BLCLAMP를 저하시킨다. 즉, 비트선 BL의 전위는 (VREF_SRC+VPRE)로부터, (VREF_SRC+VPRE-α)로 저하된다. 이 저하분 α는, (Iref-Iref1B)·Rv에 상당한다. 따라서, 전류 Icell_total이 작은 경우에 비해서 Vgs 및 Vds를 충분히 취할 수 없게 된다. 그 결과, 전류 Icell_total의 증가도 억제되어, 전류 Icell_total이 상한값을 초과하는 것을 방지할 수 있다.
본 실시예에서의, 비트선의 프리차지 레벨과 전류 Icell_total과의 관계를, 도 23에 나타낸다. 도 23은 도 21과 마찬가지로, 전류 Icell_total이 증가해 가는 경우에 대해서 나타내고 있다. 도시하는 바와 같이, 본 실시예의 경우에는 전류 Icell_total이 상한값에 도달하면, 비트선 BL의 프리차지 레벨이 저하되기 때문에, 그 이상의 전류 Icell_total의 증가가 억제된다.
[제3 실시예]
다음으로, 본 발명의 제3 실시예에 따른 반도체 기억 장치에 대해서 설명한다. 본 실시예는, 제2 실시예에서, 제2 실시예와 서로 다른 방법에 의해 전압 VREF를 생성하는 것이다. 이하에서는, 제2 실시예와 서로 다른 점에 대해서만 설명한다.
도 24는, 본 실시예에 따른 NAND 플래시 메모리(1)의 블록도이다. 도시하는 바와 같이, 본 실시예에 따른 NAND 플래시 메모리(1)는, 제2 실시예에서 설명한 도 18의 구성에서, 검출 회로(70) 및 비트선 드라이버(40)에 개량을 가한 것이다.
검출 회로(70)는, 도 18에 도시하는 구성에서, MOS 트랜지스터(72)의 게이트가 MOS 트랜지스터(71)의 드레인에 접속되어 있다. 그리고, MOS 트랜지스터(72)의 드레인과 MOS 트랜지스터(71)의 드레인과의 접속 노드에서의 전위가, 전압 VA로서 비트선 드라이버(40)에 공급된다.
비트선 드라이버(40)는, 도 18에 도시하는 구성에서 또한 n채널 MOS 트랜지스터(46) 및 p채널 MOS 트랜지스터(47)를 구비하고 있다. MOS 트랜지스터(46)의 소스는 접지되고, 게이트에 신호 N_GATE가 공급된다.
MOS 트랜지스터(47)는, 게이트가 MOS 트랜지스터(72)의 게이트에 접속되고, 소스가 전원 전위 VDD에 접속되고, 드레인이 MOS 트랜지스터(46)의 드레인에 접속되어 있다. 즉, MOS 트랜지스터(47)는, MOS 트랜지스터(72)와 함께 커런트 미러 회로를 형성하고 있다. 따라서, MOS 트랜지스터(47)에 흐르는 전류 Iref2는, Iref에 따른 전류이다. 즉, MOS 트랜지스터(47, 72)가 동일한 게이트 폭을 가지고 있으면, Iref=Iref2로 되고, 서로 다르면 그 비율에 따른 값으로 된다. 그리고, MOS 트랜지스터(46)의 드레인과 MOS 트랜지스터(47)의 드레인과의 접속 노드에서의 전위가, 전압 VB로서 비교기(45)의 정회전 입력 단자(+)에 입력된다. 이 전압 VB가, 제2 실시예에서 설명한 기준 전압 VREF에 대응한다.
비교기(45)는, 전압 VA와 전압 VB를 비교한다. 즉, VB≥VA인 경우에는 신호 G_CL="H"를 출력하고, VB<VA인 경우에는 G_CL="L"을 출력한다.
이상의 구성에서, 신호 N_GATE는, Icell_total=IREF(즉 Icmp=Iref)에서의 전압 VA와 동일한 전압 VB를 설정하는 값으로 설정된다.
상술한 구성에 의해서도, Icell_total이 IREF를 초과하면, 신호 G_CL이 "H" 레벨로 되고, MOS 트랜지스터(44)가 온 상태로 된다. 반대로, Icell_total이 IREF보다 작으면, 신호 G_CL은 "L" 레벨로 되고, MOS 트랜지스터(44)가 오프 상태로 된다. 따라서, 제2 실시예에서 설명한 (2)의 효과가 얻어진다.
[제4 실시예]
다음으로, 본 발명의 제4 실시예에 따른 반도체 기억 장치에 대해서 설명한다. 본 실시예는, 제2, 제3 실시예에서, 전류 Icell_total의 크기에 관계없이, 읽어내기 레벨이 가장 낮은 데이터에 대한 1회째의 읽어내기 시, 또는 소거 베리파이 시에서, 비트선 BL의 프리차지 레벨을 낮게 하는 것이다. 이하에서는, 제2, 제3 실시예와 서로 다른 점에 대해서만 설명한다.
도 25는, 본 실시예에 따른 NAND 플래시 메모리(1)의 블록도이다. 본 실시예에 따른 NAND 플래시 메모리(1)의 구성은, 제2 실시예에서 설명한 도 18의 구성 및 제3 실시예에서 설명한 도 24의 구성에서, 검출 회로(70)를 없앰과 함께, 비트선 드라이버(40)의 구성을 변형하고, 코어 제어 회로(90)가 비트선 드라이버(40)의 동작을 제어하는 것이다.
도시하는 바와 같이, 본 실시예에 따른 비트선 드라이버(40)는, 제2, 제3 실시예에서 설명한 도 18, 도 24의 구성에서, 비교기(45)를 없앤 구성을 갖고 있다. 그리고, 신호 G_CL은, 시퀀서(80)의 명령에 기초하여 코어 제어 회로(90)에 의해 공급된다. 그 밖의 구성은 제2, 제3 실시예와 마찬가지이므로 설명은 생략한다.
<비트선 드라이버(40), 시퀀서(80), 및 코어 제어 회로(90)의 동작>
이제, 도 26을 이용하여, 본 실시예에 따른 비트선 드라이버(40), 시퀀서(80), 및 코어 제어 회로(90)의 동작에 대해서 설명한다. 도 26은, 비트선 드라이버(40), 시퀀서(80), 및 코어 제어 회로(90)의 동작을 나타내는 플로차트이며, 제2 실시예에서 설명한 도 19에서의 스텝 S11 이후의 처리에 상당한다.
도시하는 바와 같이, 읽어내기 레벨이 가장 낮거나(즉 소거 상태보다 하나 이상의 임계값 전압이 가장 낮은 데이터, 더욱 환언하면 "1" 데이터) 또는 소거 베리파이 동작 시로서(스텝 S40, 예), 또한 1회째의 읽어내기인 경우(스텝 S41, 예), 시퀀서(80)는 코어 제어 회로(90)에 대하여, 신호 G_CL을 "H" 레벨로 하도록 명령 한다. 이 명령에 응답하여, 코어 제어 회로(90)는 신호 G_CL을 "H" 레벨로 한다(스텝 S42).
그 결과, 제2 실시예에서 설명한 바와 같이, MOS 트랜지스터(44)가 온 상태로 되고, BLCLAMP=(VREF_SRC+VTN+VPRE2)로 된다(스텝 S43). 그리고, 비트선 BL의 전위는 (BREF_SRC+VPRE2)로 된다(스텝 S44).
한편, 소거 베리파이 동작 시가 아니거나, 또는 읽어내기 레벨이 가장 낮은 데이터가 아니거나(즉 "2"∼"7" 데이터, 스텝 S40, 아니오), 또는 1회째의 읽어내기가 아닌 경우(스텝 S41, 아니오), 시퀀서(80)는 코어 제어 회로(90)에 대하여, 신호 G_CL을 "L" 레벨로 하도록 명령한다. 이 명령에 응답하여, 코어 제어 회로(90)는 신호 G_CL을 "L" 레벨로 한다(스텝 S45).
그 결과, 제2 실시예에서 설명한 바와 같이, MOS 트랜지스터(44)가 오프 상태로 되고, BLCLAMP=(VREF_SRC+VTN+VPRE1)로 된다(스텝 S46). 그리고, 비트선 BL의 전위는 (VREF_SRC+VPRE1)로 된다(스텝 S47).
도 27은, 소거 베리파이 동작 시, 또는 "1" 데이터를 읽어낼 때의, 각종 신호의 전압 변화를 나타내는 타이밍차트이며, 비트선 BL, 신호 BLCLAMP, 소스선 SL, 및 워드선 WL의 전압을 나타내고 있다.
도시하는 바와 같이, 워드선 WL 및 소스선 SL의 전위 변화는, 제2 실시예에서 설명한 도 20과 마찬가지이다. 제2 실시예와 서로 다른 점은, 다음 두 가지이다. 즉, "1" 데이터에 대한 1회째의 읽어내기 시, BLCLAMP가 (VREF_SRC+VTN+VPRE2)로 고정되고, 이에 따라 비트선 전위가 (VREF_SRC+CPRE2)로 고정된다. 또한, 2회째의 읽어내기 시(및, 도시하지 않지만 "2" 데이터 이후의 읽어내기 시), BLCLAMP가 (VREF_SRC+VTN+VPRE1)로 고정되고, 이에 따라 비트선 전위가 (VREF_SRC+CPRE1)로 고정된다.
즉, 소스선 SL에 흐르는 전류 Icell_total의 크기에 관계없이, "1" 데이터에 관한 최초의 센스 시에의 비트선 BL의 전위는, 그 이후의 읽어내기 시에서의 전위보다도 낮은 값으로 된다.
<효과>
상술한 바와 같이, 본 발명의 제4 실시예에 따른 반도체 기억 장치이면, 다음의 효과가 얻어진다.
(3) 간편한 회로 구성에서, (2)의 효과가 얻어진다.
통상적으로, 셀 전류의 총계 Icell_total이 가장 커지는 읽어내기 동작은, 읽어내기 레벨이 가장 낮은 데이터, 즉 "1" 데이터에 대한 1회째의 읽어내기이다. 이 경우에, 소거 상태의 셀의 전류가 흐르기 때문에 Icell_total이 상한값을 초과할 가능성이 가장 높다. 이에 대하여, 이 레벨에 대응하는 데이터에 대한 2회째의 읽어내기, 및 이 레벨의 읽어내기 이후에 계속되어 행해지는, 이 레벨보다도 높은 임계값 전압을 갖는 데이터의 읽어내기 시에는, Icell_total의 값은 비교적 작다.
그래서 본 실시예에서는, 셀 전류의 총계 Icell_total의 값에 관계없이, "1" 데이터에 대한 최초의 읽어내기 시에서의 비트선 BL의 전위 (VREF_SRC+VPRE2)를, 그 이후의 읽어내기 시에서의 비트선 BL의 전위 (VREF_SRC+VPRE1)보다도 낮게 하고 있다. 따라서, "1" 데이터에 대한 최초의 읽어내기 시에서는, 메모리 셀 트랜지스 터의 게이트·소스간 전압 Vgs 및 드레인·소스간 전압 Vds가 억제되므로, Icell_total이 상한값을 초과하는 것을 방지할 수 있다. 그 이후의 읽어내기 시에는, Icell_total의 값은 비교적 작기 때문에, 비트선 BL의 전위를 (VREF_SRC+VPRE1)로 해도, Icell_total이 상한값을 초과하는 경우는 실용상, 거의 없다고 할 수 있다. 따라서, 제1 실시예에서 설명한 (1)과 마찬가지의 효과가 얻어진다.
또한, 본 실시예에서는 전류 Icell_total을 감시할 필요가 없고, Icell_total에 따른 BLCLAMP의 전위 제어가 불필요하다. 따라서, 비트선 드라이버(40)의 구성을 간략화하면서, 상술한 효과가 얻어진다.
또한, 상술한 바는 읽어내기 시퀀스에서의 최초의 읽어내기 대상 데이터가 "1" 데이터로 시작되는 경우인 경우를 가정하고 있다. 따라서, 예를 들면 최초의 읽어내기 대상 데이터가 "4" 데이터이면, "4" 데이터에 대한 1회째의 읽어내기 시에서, 셀 전류의 총계가 최대로 된다. 즉, 데이터의 읽어내기 동작 시에서의 최초의 읽어내기 대상 데이터에 대한 1회째의 읽어내기 시에서, 셀 전류가 최대로 된다. 이것은, 본 명세서에서의 이후의 기재에서도 마찬가지이다. 따라서, 그러한 경우에, 비트선 BL의 전위를 (VREF_SRC+VPRE2)로 하면 된다.
[제5 실시예]
다음으로, 본 발명의 제5 실시예에 따른 반도체 기억 장치에 대해서 설명한다. 본 실시예는, 제1 실시예와, 제2 또는 제3 실시예를 조합한 것이다.
도 28은, 본 발명의 제5 실시예에 따른 NAND 플래시 메모리의 블록도이다. 도시하는 바와 같이 NAND 플래시 메모리(1)는, 메모리 셀 어레이(10), 센스 앰프(20), 로우 디코더(30), 비트선 드라이버(40), MOS 트랜지스터(50), 소스선 제어 회로(60), 검출 회로(70), 시퀀서(80), 및 코어 제어 회로(90)를 구비하고 있다.
메모리 셀 어레이(10), 센스 앰프(20), 로우 디코더(30), MOS 트랜지스터(50), 소스선 제어 회로(60), 검출 회로(70), 시퀀서(80), 및 코어 제어 회로(90)의 구성 및 동작은, 제1 실시예에서 설명한 바와 같다.
한편, 비트선 드라이버(40)는, 제2 실시예에서 설명한 도 18의 구성, 또는 제3 실시예에서 설명한 도 24의 구성을 갖고 있다. 즉, 비트선 드라이버(40)는, 검출 회로(70)로부터 출력되는 전압 VA를, 기준 전압 VREF 또는 전압 VB와 비교하여, 그 결과에 따라서 BLCLAMP를 제어한다.
본 실시예에 따른 NAND 플래시 메모리(1)의 동작은, 제1 실시예에서 설명한 도 12의 플로차트와, 제2 실시예에서 설명한 도 19의 플로차트를 조합한 것으로 된다. 즉, 시퀀서(80)는, 셀 전류 Icell_total이 상한값 IREF를 초과하면, 동일 데이터에 대한 읽어내기 횟수를 복수 회로 결정한다. 동시에 비트선 드라이버(40)는, MOS 트랜지스터(44)를 온 상태로 해서 비트선 BL의 프리차지 레벨을 낮춘다.
<효과>
본 실시예에 따른 구성이면, 읽어내기 시간을 단축할 수 있음과 동시에, 셀 전류 Icell_total의 과도한 증가를 방지할 수 있다. 즉, 제1 실시예에서 설명한 (1)의 효과와, 제2 실시예에서 설명한 (2)의 효과를, 더불어서 얻을 수 있다.
[제6 실시예]
다음으로, 본 발명의 제6 실시예에 따른 반도체 기억 장치에 대해서 설명한다. 본 실시예는, 제1 실시예와 제4 실시예를 조합한 것이다. 도 29는, 본 실시예에 따른 NAND 플래시 메모리의 블록도이다.
본 실시예에 따른 NAND 플래시 메모리(1)는, 제1 실시예에서 설명한 구성에서, 비트선 드라이버(40)를 제4 실시예에서 설명한 구성으로 치환한 것이다. 즉, 도 29에서, 메모리 셀 어레이(10), 센스 앰프(20), 로우 디코더(30), MOS 트랜지스터(50), 소스 제어 회로(60), 검출 회로(70), 시퀀서(80), 및 코어 제어 회로(90)의 구성 및 동작은, 제1 실시예에서 설명한 바와 같다.
한편, 비트선 드라이버(40)는, 제4 실시예에서 설명한 도 25의 구성을 갖고 있다. 즉, 비트선 드라이버(40)는, 코어 제어 회로(90)로부터 공급되는 신호 G_CL에 따라서, BLCLAMP를 제어한다.
본 실시예에 따른 NAND 플래시 메모리(1)의 동작은, 제1 실시예에서 설명한 도 12의 플로차트와, 제4 실시예에서 설명한 도 26의 플로차트를 조합한 것으로 된다. 즉, 시퀀서(80)는, 셀 전류 Icell_total이 상한값을 초과하는지의 여부에 따라서, 동일 데이터에 대한 읽어내기 횟수를 결정한다. 그리고 비트선 드라이버(40)는, "1" 데이터 읽어내기 시 또는 소거 베리파이 시로서, 또한 1회째의 읽어내기 동작인 경우에만, MOS 트랜지스터(44)를 온 상태로 하여, 비트선 BL의 프리차지 레벨을 낮춘다.
<효과>
본 실시예에 따른 구성이면, 읽어내기 시간을 단축할 수 있음과 동시에, 간 편한 구성에 의해, 셀 전류 Icell_total의 과도한 증가를 방지할 수 있다. 즉, 제1 실시예에서 설명한 (1)의 효과와, 제4 실시예에서 설명한 (3)의 효과를, 더불어서 얻을 수 있다.
[제7 실시예]
다음으로, 본 발명의 제7 실시예에 따른 반도체 기억 장치에 대해서 설명한다. 본 실시예는, 제1 내지 제6 실시예 중 어느 하나에서, 셀 전류 Icell_total에 따라서 소스선 SL의 전위를 제어하는 것이다. 이하에서는, 제1 내지 제6 실시예와 서로 다른 점에 대해서만 설명한다.
<소스선 제어 회로(60) 및 검출 회로(70)의 구성>
도 30은, 본 실시예에 따른 소스선 제어 회로(60) 및 검출 회로(70)의 회로도이다. 도시하는 바와 같이, 검출 회로(70)는, 제1 실시예에서 설명한 도 1 의 구성에서, n채널 MOS 트랜지스터(74)를 더 구비하고 있다.
MOS 트랜지스터(74)는, 게이트가 인버터(73)의 출력 노드에 접속되고(즉 플래그 FLAG가 입력되고), 소스가 접지되고, 드레인이 노드 G_Source에 접속되어 있다.
소스선 제어 회로(60)는, 제1 실시예에서 설명한 도 1의 구성에서, MOS 트랜지스터(65)의 게이트(노드 G_Source)가, 비교기(64)에서의 비교 결과와, MOS 트랜지스터(74)의 드레인 전위에 의해 제어된다.
<소스선 제어 회로(60) 및 검출 회로(70)의 동작>
다음으로, 읽어내기 동작 시 및 베리파이 동작 시에서의 소스선 제어 회 로(60) 및 검출 회로(70)의 동작에 대해서, 도 31을 이용하여 설명한다. 도 31은, 읽어내기 동작 시 및 검증 동작 시에서의, 소스선 제어 회로(60) 및 검출 회로(70)의 동작을 나타내는 플로차트이다.
도시하는 바와 같이, 제1 실시예에서 설명한 스텝 S11 이후, 전류 Icmp가 기준 전류 Iref를 초과하는 경우(스텝 S12, 예), 인버터(73)의 출력 노드(FLAG)는 "H" 레벨로 된다. 따라서, MOS 트랜지스터(74)가 온 상태로 된다(스텝 S50). 따라서, 노드 G_Source의 전위가 저하한다. 그 결과, MOS 트랜지스터(65)의 구동력이 저하한다. 그 때문에, 전류 Icell_total이 저하하고, 소스선 SL에 허용되는 상한값으로 된다. 또한, 소스선 SL의 전위는 VREF_SRC보다 상승하고, 최종적으로 전류 Icell_total의 상한값과 균형이 잡히는 값으로 된다(스텝 S51).
한편, 전류 Icmp가 기준 전류 Iref를 초과하지 않는 경우(스텝 S12, 아니오), 인버터의 출력 노드는 "L" 레벨로 된다. 따라서, MOS 트랜지스터(74)가 오프 상태로 된다(스텝 S52). 따라서, 노드 G_Source의 전위는 비교기(64)의 출력에 의해 제어된다. 그 결과, 소스선 SL의 전위는 VREF_SRC를 유지한다(스텝 S53).
상술한 읽어내기 동작 시 및 베리파이 동작 시에서의 소스선 SL 및 워드선 WL의 전압에 대해서, 도 32를 이용하여 설명한다. 도 32는, 소스선 SL 및 워드선 WL의 전위 변화를 나타내는 타이밍차트이다. 비트선 BL, BLCLAMP, 웰 영역(32) 등의 전위 변화는, 제1 내지 제6 실시예에서 설명한 바와 같다.
도시하는 바와 같이, 시각 t0에서 읽어내기 동작이 개시된다. 시각 t0에서, 로우 디코더(30)는 선택 워드선 WL에 전압 VCGR을 인가하고, 비선택 워드선 WL에 전압 VREAD를 인가한다.
또한, 소스선 제어 회로(60)는, 소스선 SL의 전위를 제어한다. 전술한 바와 같이, 비트선 BL로부터 소스선 SL에 흐르는 전류 Icell_total이 상한값 IREF를 초과하고 있지 않으면, 소스선 SL의 전위는 VREF_SRC로 고정되고, 상한값을 초과하고 있으면, VREF_SRC보다도 높은 값으로 된다. 상한값을 초과하고 있는 경우의 소스선 SL의 전위를, 도 32에서는 사선의 영역으로서 나타내고 있다.
그 후는, 제1 내지 제6 실시예에서 설명한 바와 같이, 프리차지, 디스차지, 및 센스가 행해진다.
<효과>
상술한 바와 같이, 본 발명의 제7 실시예에 따른 반도체 기억 장치이면, 제1 내지 제6 실시예에서 설명한 (1) 내지 (3)의 효과에 부가하여, (4)의 효과가 얻어진다.
(4) NAND 플래시 메모리의 동작 신뢰성을 향상할 수 있다(파트 2).
본 실시예에 따른 NAND 플래시 메모리이면, 검출 회로(70)에서의 전류 Icell_total의 검출 결과에 따라서 소스선 SL의 전위를 변화시키고, 이에 따라 Icell_total이 상한값을 초과하지 않도록 제어하고 있다. 따라서, NAND 플래시 메모리의 신뢰성을 향상할 수 있다. 본 효과에 대해서, 이하 설명한다.
본 실시예에 따른 구성이면, 전류 Icell_total이 작은 경우에는, 메모리 셀 트랜지스터 MT의 게이트·소스간 전압 Vgs는, 거의 읽어내기 레벨과 동일하다. 한편, 전류 Icell_total이 상승했을 때에는, 검출 회로(70)에 의한 피드백 제어에 의 해, 노드 G_Source의 전위가 저하한다. 그 결과, 소스선 SL의 전위가 상승한다. 즉, 소스선 SL의 전위는 (VREF_SRC)로부터, 전류 Icell_total에 따른 αV만큼 상승한다. 따라서, 도 22의 경우와 마찬가지로, 전류 Icell_total이 작은 경우에 비해서 Vgs 및 Vds를 충분히 취할 수 없게 된다. 도 22와 서로 다른 점은, 소스선 SL에 대한 비트선 BL의 전위를 낮추는 대신, 비트선 BL에 대한 소스선 SL의 전위를 높이고 있는 점이다. 그 결과, 전류 Icell_total의 증가도 억제되고, 전류 Icell_total이 상한값을 초과하는 것을 방지할 수 있다.
도 33은, 소스선 SL의 전위 및 전류 Icell_total의 변화를 나타내는 그래프이다. 도시하는 바와 같이, 본 실시예의 경우, 전류 Icell_total이 상한값에 달하면, 노드 G_Source의 전위가 저하된다. 그 때문에, 그 이상의 전류 Icell_total의 증가가 억제된다. 그에 수반하여, 전류 Icell_total이 억제된 시점부터, 소스선 SL의 전위가 상승한다.
[제8 실시예]
다음으로, 본 발명의 제8 실시예에 따른 반도체 기억 장치에 대해서 설명한다. 본 실시예는, 제7 실시예에서, 전류 Icell_total의 크기에 관계없이, 소거 베리파이 시 또는 읽어내기 레벨이 가장 낮은 데이터에 대한 1회째의 읽어내기 시에서, 소스선 SL의 전위를 높게 하는 것이다.
도 34는, 본 실시예에 따른 소스선 제어 회로(60) 및 검출 회로(70)의 회로도이다. 도시하는 바와 같이, 소스선 제어 회로(60) 및 검출 회로(70)의 구성은 제1 실시예와 마찬가지이다. 제1 실시예와 서로 다른 점은, 소스선 제어 회로(60) 의 전압 비교부(64)의 반전 입력 단자에 입력되는 전압이, 코어 제어 회로(90)에 의해 VREF_SRC1과 VREF_SRC2 중 어느 하나에 가변으로 되어 있는 점이다. 또한, VREF_SRC1<VREF_SRC2이다. 코어 제어 회로(90)는, 시퀀서(80)의 명령에 의해, VREF_SRC1과 VREF_SRC2 중 어느 하나를 선택한다.
<소스선 제어 회로(60), 시퀀서(80), 및 코어 제어 회로(90)의 동작>
이제, 도 35를 이용하여, 본 실시예에 따른 소스선 제어 회로(60), 시퀀서(80), 및 코어 제어 회로(90)의 동작에 대해서 설명한다. 도 35는, 소스선 제어 회로(60), 시퀀서(80), 및 코어 제어 회로(90)의 동작을 나타내는 플로차트이며, 제1 실시예에서 설명한 스텝 S11 이후의 처리에 상당한다.
도시하는 바와 같이, 읽어내기 레벨이 가장 낮거나 또는 소거 베리파이 동작 시로서(스텝 S40, 예), 또한 1회째의 읽어내기인 경우(스텝 S41, 예), 시퀀서(80)는 코어 제어 회로(90)에 대하여 VREF_SRC2를 선택하도록 명령한다. 이 명령에 응답하여, 코어 제어 회로(90)는 VREF_SRC2를, 소스선 제어 회로(60)의 전압 비교부(64)에 공급한다(스텝 S60). 따라서, 소스선 SL의 전위는 VREF_SRC2로 된다(스텝 S61).
한편, 소거 베리파이 동작 시가 아니거나, 또는 읽어내기 레벨이 가장 낮은 데이터가 아니거나(스텝 S40, 아니오), 또는 1회째의 읽어내기가 아닌 경우(스텝 S41, 아니오), 시퀀서(80)는 코어 제어 회로(90)에 대하여 VREF_SRC1을 선택하도록 명령한다. 이 명령에 응답하여, 코어 제어 회로(90)는 VREF_SRC1을, 소스선 제어 회로(60)의 전압 비교부(64)에 공급한다(스텝 S62). 따라서, 소스선 SL의 전위는 VREF_SRC1로 된다(스텝 S63).
도 36은, 소거 베리파이 동작 시, 또는 "1" 데이터를 읽어낼 때의, 각종 신호의 전압 변화를 나타내는 타이밍차트이며, 비트선 BL, 신호 BLCLAMP, 소스선 SL, 및 워드선 WL의 전압을 나타내고 있다.
도시하는 바와 같이, 제7 실시예와 달리, "1" 데이터(또는 소거 베리파이)에 대한 1회째의 읽어내기 시, 소스선 SL의 전위가 VREF_SRC2로 고정된다. 즉, 소스선 SL에 흐르는 전류 Icell_total의 크기에 관계없이, 소스선 SL의 전위는, 그 이후의 읽어내기 시에서의 전위 (VREF_SRC1)보다도 높은 값 (VREF_SRC2)로 고정된다.
<효과>
상술한 바와 같이, 본 발명의 제8 실시예에 따른 반도체 기억 장치이면, 제1 내지 제6 실시예에서 설명한 (1) 내지 (3)의 효과에 부가하여, (5)의 효과가 얻어진다.
(5) 간편한 회로 구성에서, (4)의 효과가 얻어진다.
제4 실시예에서 설명한 바와 같이, 셀 전류의 총계 Icell_total이 가장 커지는 읽어내기 동작은, "1" 데이터에 대한 1회째의 읽어내기이다. 이 경우에, 소거 상태의 셀의 전류가 흐르기 때문에 Icell_total이 상한값을 초과할 가능성이 가장 높다.
그래서 본 실시예에서는, 셀 전류의 총계 Icell_total의 값에 관계없이, "1" 데이터에 관한 최초의 읽어내기 시에서의 소스선 SL의 전위 (VREF_SRC2)를, 그 이후의 읽어내기 시에서의 소스선 SL의 전위 (VREF_SRC1)보다도 높게 하고 있다. 소 거 베리파이 시도 마찬가지이다. 따라서, "1" 데이터에 대한 최초의 읽어내기 시에서는, 메모리 셀 트랜지스터의 게이트·소스간 전압 Vgs가 억제되므로, Icell_total이 상한값을 초과하는 것을 방지할 수 있다. 따라서, 제1 실시예에서 설명한 (1)과 마찬가지의 효과가 얻어진다.
또한, 본 실시예에 따르면 Icell_total에 따른 노드 G_Source의 전위 제어가 불필요하다. 따라서, 소스선 제어 회로(60)의 구성을 간략화하면서, 상술한 효과가 얻어진다.
또한, 제4 실시예에서 설명한 바와 같이, 예를 들면 최초의 읽어내기 대상 데이터가 "4" 데이터이면, "4" 데이터에 대한 1회째의 읽어내기 시에서, 셀 전류의 총계가 최대로 된다. 즉, 데이터의 읽어내기 동작 시에서의 최초의 읽어내기 대상 데이터에 대한 1회째의 읽어내기 시에서, 셀 전류가 최대로 된다. 따라서, 그러한 경우에, 소스선 SL의 전위를 VREF_SRC2로 하면 된다.
이상과 같이, 본 발명의 제1 내지 제8 실시예에 따른 반도체 기억 장치이면, 데이터의 읽어내기 동작 시 및 베리파이 동작 시에서, 소스선 SL에 흐르는 전류 Icell_total을 검출하는 검출 회로(70)를 구비하고 있다. 그리고, 검출 회로(70)에서의 검출 결과에 따라서, 센스 앰프(20) 및 비트선 드라이버(40)의 동작이 제어된다. 그 결과, NAND 플래시 메모리의 동작 성능을 향상할 수 있다.
즉, 제1 실시예에 따른 구성이면, 센스 앰프(20)는, 검출 회로(70)에서 검출된 전류량에 따라서, 동일 데이터에 대해서 행하는 센스 횟수를 결정한다. 즉, 셀 전류의 총계 Icell_total을 칩 내부에서 모니터하고, 그 결과가, 다음 센스 동작을 행할지의 여부의 판단에 피드백된다. 보다 구체적으로는, 1회의 센스 동작 동안에 흐르는 셀 전류 총계가 큰 경우에는, 한번 더 동일한 레벨로 센스 동작을 행한다. 한편, 셀 전류 총계가 작을 때에는 그 레벨에서의 센스 동작을 종료한다. 이 방법에 따르면, 읽어내기 시 및 베리파이 시에서의 센스 동작 횟수를 적게 할 수 있어, NAND 플래시 메모리를 고속화할 수 있다.
또한, 제2 내지 제4 실시예에 따른 구성이면, 비트선 드라이버(40)는, 검출 회로(70)에서 검출된 전류량에 따라서, 비트선의 프리차지 전위를 제어한다. 즉, 셀 전류의 총계 Icell_total을 칩 내부에서 모니터하고, 그 결과가, 비트선 프리차지 전위로 피드백된다. 그리고 최종적으로는, 메모리 셀 트랜지스터 MT의 Vds가 변화되고, 그 결과, 셀 전류의 총계 Icell_total이 상한값 IREF를 초과하지 않도록 제어된다. 보다 구체적으로는, 셀 전류 총계가 큰 경우에는, 비트선 프리차지 전위를 본래의 설정값으로부터 낮춤으로써 Vds가 작게 된다. 반대로, 작은 경우에는, 비트선 프리차지 전위는 본래의 설정값을 유지하게 된다. 본 제어에 의해, 칩의 동작 전류가 허용 전류 스펙을 초과하는 사태로 되는 것을 자동적으로 회피할 수 있다. 또한, 메모리 셀 트랜지스터 MT의 바이어스 조건도 자동적으로 제어된다. 그 결과, 테스트 등의 수단에 의한 최적화의 수고를 단축할 수 있다.
또한, 제7 및 제8 실시예에 따른 구성이면, 소스선 제어 회로(60)는, 검출 회로(70)에서 검출된 전류량에 따라서, 소스선의 전위를 제어한다. 즉, 셀 전류의 총계 Icell_total을 칩 내부에서 모니터하고, 그 결과가 소스선의 전위로 피드백된다. 보다 구체적으로는, 전류량이 미리 정해진 상한 임계값을 초과하는 경우에는, 셀 전류를 접지 전위에 흘리는 MOS 트랜지스터의 전류 구동력을 저하시킨다. 이에 의해, 소스선 SL의 전위를 상승시켜서 메모리 셀 트랜지스터 MT의 Vgs를 저하시키고, 소스선 SL에 흐르는 전류량이 상한 임계값을 초과하는 것을 방지하고 있다.
또한, 제5 내지 제8 실시예에 따른 구성이면, 셀 전류에 따라서 센스 횟수를 제어함과 함께, 셀 전류에 따라서 비트선 및/또는 소스선의 전위를, 상술한 바와 같이 제어하고 있다. 따라서, NAND 플래시 메모리의 고속 동작과 고신뢰성을 양립할 수 있다.
또한, 상술한 실시예에서는 데이터의 읽어내기 시에서, 읽어내기 데이터에 상관없이, 소스선 SL에 정전위 VREF_SRC가 인가되는 경우에 대해서 설명했다. 그러나, 읽어내기 레벨이 마이너스인 데이터의 읽어내기 시에만, VREF_SRC를 소스선 SL에 인가하고, 그 이외의 경우에는 소스선 SL을 0V로 해도 된다.
이를 달성하기 위해, 예를 들면 비트선 드라이버(40)에서 스위치 소자를 설치한다. 그리고 스위치 소자에 의해, 읽어내기 레벨이 마이너스인 경우에는, 저항 소자(43)의 타단을 소스선 SL에 접속하고, 그 이외의 경우에는 접지 레벨(0V) 노드에 접속하면 된다. 또한, 소스선 제어 회로(60)에서 스위치 소자를 설치한다. 그리고 스위치 소자에 의해, 읽어내기 레벨이 마이너스인 경우에는, 노드 G_Source를 비교기(64)에 접속하고, 그 이외의 경우에는 "H" 레벨에 접속해서 MOS 트랜지스터(65)를 상시 온 상태로 하면 된다.
그러나, 전체 데이터에 대해서 소스선 SL에 VREF_SRC를 인가하는 방법이면, 읽어내기 레벨에 따른 스위칭 처리가 불필요해진다. 따라서, 비트선 드라이버(40) 및 소스선 제어 회로(60)의 구성을 간략화할 수 있음과 함께, 동작을 고속화할 수 있다. 또한, 전체 데이터에 대해서 동일한 읽어내기 방법에 통일함으로써, 임계값 분포의 간격을 좁힐 수도 있다. 즉, 읽어내기 레벨이 마이너스인지의 여부에 의해 읽어내기 방법을 바꾸는 경우에는, 예를 들면 도 3의 임계값 분포인 경우, "1" 데이터의 임계값 분포와 "2" 데이터의 임계값 분포와의 간격은, 그 밖의 데이터 사이의 분포 간격보다도 넓힐 필요가 있다. 그러나, 읽어내기 방법을 통일하면, 이럴 필요는 없다.
또한, 상술한 실시예에서는, MOS 트랜지스터(71)의 게이트 폭 W2가 MOS 트랜지스터(65)의 게이트 폭 W1보다도 작은 경우를 예로 들어서 설명했다. 이에 의해, MOS 트랜지스터(71, 72)에 흘리는 전류를 작게 할 수 있어, 검출 회로(70)에서의 소비 전류를 삭감할 수 있다. 그러나, 소비 전류가 문제로 되지 않는 경우에는, W1=W2이어도 된다.
또한, 상술한 실시예에서는 소거 상태("0" 데이터) 이외의 읽어내기 레벨이 마이너스인 데이터가 1개뿐("1" 데이터)인 경우를 예로 설명했지만, 물론, 2개 이상이어도 된다. 또한, 상술한 실시예에서는 NAND 플래시 메모리를 예로 설명했지만, 예를 들면 NOR 플래시 메모리에도 적용할 수 있고, 셀 전류의 증가에 의해 소스선 전위의 상승이 문제로 되는 반도체 기억 장치 전반에 적용 가능하다.
다른 장점과 변형은 본 기술분야의 숙련자에게 쉽게 떠오를 것이다. 그러므로 넓은 양상에서의 본 발명은 본 명세서에 도시하고 기술한 구체적인 설명 및 대표적인 실시예들에 한정하지 않는다. 따라서, 첨부한 청구범위 및 그 균등물에서 정의한 일반적인 발명 개념의 사상 및 범위로부터 벗어나지 않는 다양한 변형이 이루어질 수도 있다.
도 1은, 본 발명의 제1 실시예에 따른 플래시 메모리의 블록도.
도 2는, 제1 실시예에 따른 메모리 셀 어레이의 단면도.
도 3은, 제1 실시예에 따른 메모리 셀의 임계값 분포를 나타내는 그래프.
도 4는, 제1 실시예에 따른 센스 앰프의 회로도.
도 5는, 제1 실시예에 따른 메모리 셀 유닛의 회로도.
도 6은, 제1 실시예에 따른 메모리 셀 유닛의 일부 영역의 단면도.
도 7은, 제1 실시예에 따른 플래시 메모리에서의, 읽어내기 레벨과 워드선 전압과의 관계를 나타내는 그래프.
도 8 내지 도 11은, 제1 실시예에 따른 센스 앰프의 회로도.
도 12는, 제1 실시예에 따른 플래시 메모리의 동작을 나타내는 플로차트.
도 13은, 제1 실시예에 따른 플래시 메모리의 일부 영역의 회로도.
도 14 및 도 15는, 제1 실시예에 따른 플래시 메모리에서의, 읽어내기 동작 시의 각종 전압의 타이밍차트.
도 16은, 제1 실시예에 따른 플래시 메모리에서의, 읽어내기 동작 시의 각종 전압의 타이밍차트.
도 17은, 제1 실시예에 따른 플래시 메모리에서의, 읽어내기 동작 시의 각종 전압의 타이밍차트.
도 18은, 본 발명의 제2 실시예에 따른 플래시 메모리의 블록도.
도 19는, 제2 실시예에 따른 플래시 메모리의 동작을 나타내는 플로차트.
도 20은, 제2 실시예에 따른 플래시 메모리에서의, 읽어내기 동작 시의 각종 전압의 타이밍차트.
도 21은, 프리차지 레벨과 셀 전류의 총계와의 관계를 나타내는 그래프.
도 22는, 제2 실시예에 따른 메모리 셀 트랜지스터의 회로도이며, 읽어내기 시에서의 전압 관계를 나타내는 도면.
도 23은, 제2 실시예에 따른 플래시 메모리에서의, 프리차지 레벨과 셀 전류의 총계와의 관계를 나타내는 그래프.
도 24 및 도 25는, 각각, 본 발명의 제3 및 제4 실시예에 따른 플래시 메모리의 블록도.
도 26은, 제4 실시예에 따른 플래시 메모리의 동작을 나타내는 플로차트.
도 27은, 제4 실시예에 따른 플래시 메모리에서의, 읽어내기 동작 시의 각종 전압의 타이밍차트.
도 28 및 도 29는, 각각, 본 발명의 제5 및 제6 실시예에 따른 플래시 메모리의 블록도.
도 30은, 본 발명의 제7 실시예에 따른 소스선 제어 회로 및 검출 회로의 블록도.
도 31은, 제7 실시예에 따른 플래시 메모리의 동작을 나타내는 플로차트.
도 32는, 제7 실시예에 따른 플래시 메모리에서의, 읽어내기 동작 시의 각종 전압의 타이밍차트.
도 33은, 제7 실시예에 따른 플래시 메모리에서의, 소스선의 전위와 셀 전류 의 총계와의 관계를 나타내는 그래프.
도 34는, 본 발명의 제8 실시예에 따른 소스선 제어 회로 및 검출 회로의 블록도.
도 35는, 제8 실시예에 따른 플래시 메모리의 동작을 나타내는 플로차트.
도 36은, 제8 실시예에 따른 플래시 메모리에서의, 읽어내기 동작 시의 각종 전압의 타이밍차트.
<도면의 주요부분에 대한 부호의 설명>
40: 드라이버
30: 로우 디코더
10: 셀 어레이
90: 코어 제어 회로
80: 시퀀서
61: 전압 비교부
60: 소스선 제어 회로
62: 전압 제어부
70: 검출 회로

Claims (20)

  1. 반도체 기억 장치로서,
    전하 축적층과 제어 게이트를 포함하고, 2 이상의 데이터 레벨을 유지하도록 구성된 메모리 셀과,
    상기 메모리 셀의 드레인에 전기적으로 접속된 비트선과,
    상기 메모리 셀의 소스에 전기적으로 접속된 소스선과,
    상기 데이터에 대한 읽어내기 동작 및 베리파이(verify) 동작 동안 상기 소스선에 흐르는 전류를 검출하는 검출 회로와,
    상기 읽어내기 동작 및 베리파이 동작 동안 상기 비트선에 흐르는 전류를 센싱(sensing)함으로써 상기 데이터를 읽어내는 센스 앰프(sense amplifier)
    를 포함하고,
    상기 센스 앰프가 동일한 데이터를 복수 회 읽어내는지의 여부는 상기 검출 회로에서 검출된 전류량에 따라 판정되는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 검출 회로는 상기 소스선에 흐르는 전류를 기준 전류와 비교하고,
    상기 센스 앰프가 상기 데이터 레벨들 중 하나를 읽어낼 때,
    상기 소스선에 흐르는 전류가 상기 기준 전류보다 큰 경우, 상기 센스 앰프는 상기 비트선에 흐르는 전류를 복수 회 센싱하고,
    상기 소스선에 흐르는 전류가 상기 기준 전류보다 작은 경우, 상기 센스 앰프는 상기 비트선에 흐르는 전류를 1회 센싱하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 읽어내기 동작 및 베리파이 동작 동안 상기 검출 회로에서 검출된 전류량에 따라 상기 비트선의 프리차지 전위(precharge pontential)를 제어하는 비트선 드라이버를 더 포함하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 읽어내기 동작 및 베리파이 동작 동안 상기 비트선의 프리차지 전위를 제어하는 비트선 드라이버와,
    상기 데이터 레벨들 중 가장 낮은 레벨에 관한 상기 복수 회 중 1회째 읽어내기 동안 상기 프리자치 전위를 제1 전위로 설정하고, 그 다음 읽어내기 동안 상기 프리차지 전위를 상기 제1 전위보다 높은 제2 전위로 설정하도록 상기 비트선 드라이버에 명령하는 제어 회로
    를 더 포함하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 제어 회로는 소거 베리파이 동안 상기 프리차지 전위를 상기 제1 전위로 설정하도록 상기 비트선 드라이버에 명령하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 읽어내기 동작 및 베리파이 동작 동안 상기 검출 회로에서 검출된 전류량에 따라 상기 소스선의 전위를 제어하는 소스선 제어 회로를 더 포함하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 소스선 제어 회로는, 상기 전류량이 미리 정해진 소정 값을 초과하는 경우, 상기 소스선에 흐르는 전류를 제한하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 읽어내기 동작 및 베리파이 동작 동안 상기 소스선의 전위를 제어하는 소스선 제어 회로를 더 포함하고,
    상기 소스선 제어 회로는, 상기 데이터 레벨들 중 가장 낮은 레벨에 관한 상기 복수 회 중 1회째 읽어내기 동안 상기 소스선의 전위를 제1 전위로 설정하고, 그 다음 읽어내기 동안 상기 소스선의 전위를 상기 제1 전위보다 낮은 제2 전위로 설정하도록 비트선 드라이버에 명령하는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 읽어내기 동작 및 베리파이 동작 동안 상기 소스선의 전위를 제어하는 소스선 제어 회로를 더 포함하고,
    상기 소스선 제어 회로는 전류 경로의 일단이 상기 소스선에 접속된 제1 MOS 트랜지스터를 포함하고,
    상기 검출 회로는, 상기 제1 MOS 트랜지스터의 게이트에 접속된 게이트를 구비한 제2 MOS 트랜지스터와, 사전설정된 전위가 공급되는 게이트를 구비하고, 전류 경로의 일단이 상기 제1 MOS 트랜지스터의 전류 경로의 일단에 접속된 제3 MOS 트랜지스터를 포함하고,
    상기 검출 회로는 상기 제2 MOS 트랜지스터와 상기 제3 MOS 트랜지스터 간의 접속 노드의 전위를 플래그로서 출력하는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 제2 MOS 트랜지스터의 게이트 폭은 상기 제1 MOS 트랜지스터의 게이트 폭보다 작은 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 메모리 셀은 적어도 4 데이터 레벨의 데이터를 유지하도록 구성되고,
    상기 2 이상의 데이터 레벨의 읽어내기 레벨은 마이너스인 반도체 기억 장치.
  12. 제1항에 있어서,
    상기 데이터의 레벨들 중 하나의 마이너스 읽어내기 레벨을 읽어내는 경우, 플러스 전위가 상기 소스선에 인가되는 반도체 기억 장치.
  13. 반도체 기억 장치로서,
    전하 축적층과 제어 게이트를 포함하고, 2 이상의 데이터 레벨을 유지하도록 구성된 메모리 셀과,
    상기 메모리 셀의 드레인에 전기적으로 접속된 비트선과,
    상기 메모리 셀의 소스에 전기적으로 접속된 소스선과,
    상기 데이터에 대한 읽어내기 동작 및 베리파이 동작 동안 상기 소스선에 흐르는 전류를 검출하는 검출 회로와,
    상기 읽어내기 동작 및 베리파이 동작 동안 상기 검출 회로에서 검출된 전류량에 따라 상기 비트선의 프리차지 전위를 제어하는 비트선 드라이버
    를 포함하는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 검출 회로에서 검출된 전류량이 미리 정해진 소정 값을 초과하는 경우, 상기 비트선 드라이버는 상기 프리차지 전압을 상기 전류량이 상기 소정 값을 초과하지 않는 경우보다 낮게 설정하는 반도체 기억 장치.
  15. 제13항에 있어서,
    상기 읽어내기 동작 및 베리파이 동작 동안 상기 검출 회로에서 검출된 전류량에 따라 상기 소스선의 전위를 제어하는 소스선 제어 회로를 더 포함하는 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 소스선 제어 회로는, 상기 전류량이 상기 미리 정해진 소정 값을 초과하는 경우, 상기 소스선에 흐르는 전류를 제한하는 반도체 기억 장치.
  17. 제13항에 있어서,
    상기 읽어내기 동작 및 베리파이 동작 동안 상기 비트선에 흐르는 전류를 센싱함으로써 상기 데이터를 읽어내는 센스 앰프와,
    상기 읽어내기 동작 및 베리파이 동작 동안 상기 소스선의 전위를 제어하는 소스선 제어 회로를 더 포함하고,
    상기 센스 앰프는 동일한 데이터를 복수 회 읽어내고,
    상기 소스선 제어 회로는, 상기 데이터 레벨들 중 가장 낮은 레벨에 관한 상기 복수 회 중 1회째 읽어내기 동안 상기 소스선의 전위를 제1 전위로 설정하고, 그 다음 읽어내기 동안 상기 소스선의 전위를 상기 제1 전위보다 낮은 제2 전위로 설정하는 반도체 기억 장치.
  18. 반도체 기억 장치로서,
    전하 축적층과 제어 게이트를 포함하고, 2 이상의 데이터 레벨을 유지하도록 구성된 메모리 셀과,
    상기 메모리 셀의 드레인에 전기적으로 접속된 비트선과,
    상기 메모리 셀의 소스에 전기적으로 접속된 소스선과,
    읽어내기 동작 및 베리파이 동작 동안 상기 비트선에 흐르는 전류를 센싱함으로써 상기 데이터를 읽어내는 센스 앰프 - 상기 센스 앰프는 동일한 데이터를 복수 회 읽어냄 - 와,
    상기 데이터 읽어내기 동작 및 베리파이 동작 동안 상기 비트선의 프리차지 전위를 제어하는 비트선 드라이버와,
    상기 데이터 레벨들 중 가장 낮은 레벨에 관한 상기 복수 회 중 1회째 읽어내기 동안 상기 프리차지 전위를 제1 전위로 설정하고, 그 다음 읽어내기 동안 상기 프리차지 전위를 상기 제1 전위보다 높은 제2 전위로 설정하도록 상기 비트선 드라이버에 명령하는 제어 회로
    를 포함하는 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 제어 회로는 소거 베리파이 동안 상기 프리차지 전위를 상기 제1 전위로 설정하도록 상기 비트선 드라이버에 명령하는 반도체 기억 장치.
  20. 제18항에 있어서,
    상기 읽어내기 동작 및 베리파이 동작 동안 상기 소스선의 전위를 제어하는 소스선 제어 회로를 더 포함하고,
    상기 소스선 제어 회로는, 상기 데이터의 가장 낮은 레벨에 관한 상기 복수 회 중 1회째 읽어내기 동안 상기 소스선의 전위를 제3 전위로 설정하고, 그 다음 읽어내기 동안 상기 소스선의 전위를 상기 제3 전위보다 낮은 제4 전위로 설정하는 반도체 기억 장치.
KR1020090022976A 2008-03-19 2009-03-18 전하 축적층과 제어 게이트를 포함하는 적층 게이트를 구비한 반도체 기억 장치 KR101038602B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008071580A JP4635066B2 (ja) 2008-03-19 2008-03-19 半導体記憶装置
JPJP-P-2008-071580 2008-03-19

Publications (2)

Publication Number Publication Date
KR20090100293A true KR20090100293A (ko) 2009-09-23
KR101038602B1 KR101038602B1 (ko) 2011-06-03

Family

ID=41088766

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090022976A KR101038602B1 (ko) 2008-03-19 2009-03-18 전하 축적층과 제어 게이트를 포함하는 적층 게이트를 구비한 반도체 기억 장치

Country Status (3)

Country Link
US (1) US7929344B2 (ko)
JP (1) JP4635066B2 (ko)
KR (1) KR101038602B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200050705A (ko) * 2018-11-02 2020-05-12 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295221A (ja) * 2008-06-04 2009-12-17 Toshiba Corp 半導体記憶装置
JP4774109B2 (ja) * 2009-03-13 2011-09-14 シャープ株式会社 不揮発性可変抵抗素子のフォーミング処理の制御回路、並びにフォーミング処理の制御方法
US8217615B2 (en) * 2009-05-05 2012-07-10 Texas Instruments Incorporated Current sensing in a disk-drive spindle motor
JP2011065693A (ja) * 2009-09-16 2011-03-31 Toshiba Corp 不揮発性半導体記憶装置
JP2011138569A (ja) * 2009-12-25 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
US8498141B2 (en) * 2010-03-24 2013-07-30 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2011258289A (ja) 2010-06-10 2011-12-22 Toshiba Corp メモリセルの閾値検出方法
JP5198524B2 (ja) * 2010-09-10 2013-05-15 株式会社東芝 不揮発性半導体メモリ
JP2012169002A (ja) * 2011-02-14 2012-09-06 Toshiba Corp 半導体記憶装置
US8498158B2 (en) 2010-10-18 2013-07-30 Macronix International Co., Ltd. System and method for controlling voltage ramping for an output operation in a semiconductor memory device
TWI451432B (zh) * 2010-11-18 2014-09-01 Macronix Int Co Ltd 半導體裝置中控制輸出電壓斜度之系統及方法
JP2013069356A (ja) * 2011-09-20 2013-04-18 Toshiba Corp 半導体記憶装置
KR20130072666A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP2014010875A (ja) * 2012-07-02 2014-01-20 Toshiba Corp 半導体記憶装置
JP2014142986A (ja) * 2012-12-26 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置
US9177663B2 (en) * 2013-07-18 2015-11-03 Sandisk Technologies Inc. Dynamic regulation of memory array source line
US9368224B2 (en) 2014-02-07 2016-06-14 SanDisk Technologies, Inc. Self-adjusting regulation current for memory array source line
US9257178B1 (en) * 2014-11-26 2016-02-09 Taiwan Semiconductor Manufacturing Company Limited Devices and methods for writing to a memory cell of a memory
JP6490018B2 (ja) * 2016-02-12 2019-03-27 東芝メモリ株式会社 半導体記憶装置
US9805808B2 (en) 2016-02-17 2017-10-31 Toshiba Memory Corporation Semiconductor device and method for operating the same
JP6220031B2 (ja) * 2016-10-05 2017-10-25 エスアイアイ・セミコンダクタ株式会社 不揮発性半導体記憶回路
KR102402667B1 (ko) * 2018-01-10 2022-05-26 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
JP7091130B2 (ja) 2018-05-08 2022-06-27 キオクシア株式会社 半導体記憶装置
JP2020071892A (ja) * 2018-10-31 2020-05-07 キオクシア株式会社 半導体記憶装置
JP7273599B2 (ja) * 2019-04-10 2023-05-15 ルネサスエレクトロニクス株式会社 半導体装置およびメモリの読み出し方法
JP2020205003A (ja) 2019-06-19 2020-12-24 キオクシア株式会社 メモリシステム、メモリコントローラ、及び半導体記憶装置
KR20210058568A (ko) * 2019-11-14 2021-05-24 삼성전자주식회사 비트라인 전압을 제어하는 저항성 메모리 장치
WO2023155139A1 (en) 2022-02-18 2023-08-24 Yangtze Memory Technologies Co., Ltd. Discharge circuits for a nand flash memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3859448B2 (ja) * 2001-01-22 2006-12-20 シャープ株式会社 不揮発性半導体メモリ装置およびその消去方法
US7443757B2 (en) 2002-09-24 2008-10-28 Sandisk Corporation Non-volatile memory and method with reduced bit line crosstalk errors
JP4271168B2 (ja) * 2004-08-13 2009-06-03 株式会社東芝 半導体記憶装置
US7173854B2 (en) * 2005-04-01 2007-02-06 Sandisk Corporation Non-volatile memory and method with compensation for source line bias errors
KR100729355B1 (ko) * 2005-07-04 2007-06-15 삼성전자주식회사 멀티 레벨 셀을 갖는 노어 플래시 메모리 장치 및 그것의읽기 방법
JP4928752B2 (ja) * 2005-07-14 2012-05-09 株式会社東芝 半導体記憶装置
JP4908149B2 (ja) 2006-10-18 2012-04-04 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
US7764547B2 (en) * 2007-12-20 2010-07-27 Sandisk Corporation Regulation of source potential to combat cell source IR drop
JP5127439B2 (ja) * 2007-12-28 2013-01-23 株式会社東芝 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200050705A (ko) * 2018-11-02 2020-05-12 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Also Published As

Publication number Publication date
JP4635066B2 (ja) 2011-02-16
JP2009230777A (ja) 2009-10-08
KR101038602B1 (ko) 2011-06-03
US7929344B2 (en) 2011-04-19
US20090237992A1 (en) 2009-09-24

Similar Documents

Publication Publication Date Title
KR101038602B1 (ko) 전하 축적층과 제어 게이트를 포함하는 적층 게이트를 구비한 반도체 기억 장치
JP5127439B2 (ja) 半導体記憶装置
US8270218B2 (en) Semiconductor memory device comprising memory cell having charge accumulation layer and control gate and method of erasing data thereof
US9812207B2 (en) Semiconductor memory device
US6314026B1 (en) Nonvolatile semiconductor device using local self boost technique
US20100329026A1 (en) Semiconductor memory device with charge accumulation layer
US20100232229A1 (en) Semiconductor memory device including stacked gate including charge accumulation layer and control gate
US8400837B2 (en) Semiconductor memory device with memory cells having charge accumulation layer
US11227663B2 (en) Boosting read scheme with back-gate bias
JP2009146556A (ja) 半導体記憶装置
KR20110037935A (ko) 시스템 노이즈를 제거하기 위해 조정된 소스 전압으로의 풀다운을 이용한 비휘발성 저장소에서의 감지
US20200411100A1 (en) Word line discharge skip for faster read time
JP5198365B2 (ja) 半導体記憶装置
JP2011040166A (ja) 半導体記憶装置
US11348649B2 (en) Threshold voltage setting with boosting read scheme

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150417

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160421

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170504

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180427

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 9