KR20090098285A - Vertical semiconductor device using silicon growth and method for manufacturing the same - Google Patents

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Abstract

A vertical semiconductor device and a manufacturing method thereof using silicon growth are provided to form a pillar of the vertical semiconductor device without etching the silicon substrate. A photosensitive pattern defining pillar domain frame(204) is formed on a silicon substrate(201). A metal layer is formed on the silicon substrate of pillar area exposed by the photosensitive pattern. The photosensitive pattern is removed. A pillar(205) is formed by making silicon grow in the pillar area using a metal layer as catalyst. A gate electrode material is formed on the silicon pillar surface. A surrounding gate electrode is formed by removing the gate electrode material from the upper surface of the silicon pillar.

Description

실리콘 성장을 이용한 수직형 반도체 소자 및 그 제조 방법{Vertical semiconductor device using silicon growth and method for manufacturing the same}Vertical semiconductor device using silicon growth and method for manufacturing the same

본 발명은 수직형 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 실리콘 기판을 식각하지 않고 성장시켜 수직형 반도체 소자의 활성영역인 필라(Pillar)를 형성하는 수직형 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical semiconductor device and a method of manufacturing the same. More specifically, a vertical semiconductor device and a method of manufacturing the same, which form a pillar, which is an active region of a vertical semiconductor device, by growing a silicon substrate without etching. It is about.

반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다.As the degree of integration of semiconductor devices increases, the channel length of the transistors gradually decreases. However, the reduction in the channel length of such transistors has a problem of causing short channel effects such as a drain induced barrier lowering (DIBL) phenomenon, a hot carrier effect, and a punch through.

이러한 문제를 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.In order to solve this problem, various methods have been proposed, such as a method of reducing the depth of the junction region or a method of increasing the channel length by forming a recess in the channel region of the transistor.

그러나 반도체 메모리 소자 특히 디램(DRAM)의 집적 밀도가 기가 비트에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트 대의 디램 소자의 트랜지스터는 8F2(F:minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서 게이트 전극이 반도체 기판 상에 형성되는 게이트 전극 양측에 접합 영역이 형성되는 현재의 평면 트랜지스터 구조로는 채널 길이를 스케일링한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다.However, as the integration density of semiconductor memory devices, especially DRAMs, is approaching gigabit, smaller transistor sizes are required. That is, a transistor of a DRAM device having a gigabit band requires an element area of 8F2 (F: minimum feature size) or less, and further requires an element area of about 4F2. Therefore, the current planar transistor structure in which the junction regions are formed on both sides of the gate electrode in which the gate electrode is formed on the semiconductor substrate, does not satisfy the required device area even when the channel length is scaled.

이러한 문제를 해결하기 위하여 수직형 반도체 소자가 제안되었다.In order to solve this problem, a vertical semiconductor device has been proposed.

도 1a 내지 도 1c는 종래 수직형 반도체 소자에서 활성영역으로 정의되는 필라(pillar)를 형성하는 방법을 보여주는 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of forming a pillar defined as an active region in a conventional vertical semiconductor device.

도 1a를 참조하면, 실리콘 기판(101) 상에 패드 산화막(102) 및 하드마스크 패턴(103)을 형성한 후 하드마스크 패턴(103)을 식각 마스크로 사용하여 패드 산화막(102)을 식각하고 이어서 실리콘 기판(101)을 소정 깊이 식각하여 필라 상부(101a)를 형성한다. 이러한 필라 상부(101a)는 후속 불순물 주입 공정으로 소스(또는 드레인) 영역이 될 수 있으며, 그에 따라 후속 스토리지 전극과 접속할 수 있다.Referring to FIG. 1A, after the pad oxide layer 102 and the hard mask pattern 103 are formed on the silicon substrate 101, the pad oxide layer 102 is etched using the hard mask pattern 103 as an etching mask. The silicon substrate 101 is etched to a predetermined depth to form the pillar upper portion 101a. The pillar upper portion 101a may be a source (or drain) region by a subsequent impurity implantation process, and thus may be connected to a subsequent storage electrode.

다음에, 도 1b를 참조하면, 도 1a의 결과물 전면에 산화막과 질화막을 순차적으로 형성하여 스페이서용 물질막을 형성한 후 그 물질막을 에치백하여 하드마스크 패턴(103)과 필라 상부(101a)의 측벽에 스페이서(104)를 형성한다.Next, referring to FIG. 1B, an oxide film and a nitride film are sequentially formed on the entire surface of the resultant of FIG. 1A to form a material film for spacers, and then the material film is etched back to form sidewalls of the hard mask pattern 103 and the upper portion 101a of the pillar. The spacer 104 is formed in the groove.

다음에, 스페이서(104)를 식각 마스크로 하여 실리콘 기판(101)을 다시 소정 깊이 식각하여 채널 영역이 되는 필라 하부(101b)를 형성한다.Next, the silicon substrate 101 is etched again by a predetermined depth using the spacer 104 as an etching mask to form a pillar lower portion 101b serving as a channel region.

이로써, 필라 하부(101b)와 필라 상부(101a)로 이루어지는 활성영역으로서의 필라(P)들이 형성된다. 이러한 필라(P)들은 셀 영역에서 상호 일정 간격으로 이격된 매트릭스 형태로 형성된다.As a result, the pillars P as the active region including the pillar lower portion 101b and the pillar upper portion 101a are formed. These pillars P are formed in a matrix form spaced apart from each other at regular intervals in the cell region.

다음에, 도 1c를 참조하면, 스페이서(104)를 식각 베리어로 하여 필라 하부(101b)의 측벽을 소정 폭만큼 등방성 식각한다. 이어서, 등방성 식각에 의해 노출된 실리콘 기판(101)에 게이트 산화막(절연막)(105)을 형성한다.Next, referring to FIG. 1C, the sidewalls of the pillar lower portion 101b are isotropically etched by a predetermined width using the spacer 104 as an etch barrier. Subsequently, a gate oxide film (insulation film) 105 is formed on the silicon substrate 101 exposed by isotropic etching.

다음에, 결과물 전체에 게이트 전극용 도전막(예컨대, 폴리 실리콘막)을 형성한 후 스페이서(104)를 식각 마스크로 하여 게이트 산화막(105)이 드러날 때까지 게이트 전극용 도전막을 식각함으로써 필라 하부(101b)의 외주면을 둘러싸는 서라운딩 게이트 전극(106)이 형성된다.Next, after the gate electrode conductive film (for example, a polysilicon film) is formed over the entire resultant, the conductive film for the gate electrode is etched until the gate oxide film 105 is exposed using the spacer 104 as an etching mask. The surrounding gate electrode 106 is formed surrounding the outer circumferential surface of 101b.

상술한 바와 같이, 종래의 수직형 반도체 소자에서는 필라를 형성하기 위해 하드마스크 패턴(103)을 이용하여 실리콘 기판(101)을 식각하는 방법을 사용하였다. 그런데, 이처럼 실리콘 기판(101)을 식각하여 필라를 형성하는 방법으로는 실라의 사이즈를 줄이는데 한계를 가지고 있으며, 식각시 발생하는 파티클들로 인해 소자 불량을 유발할 수 있다.As described above, in the conventional vertical semiconductor device, a method of etching the silicon substrate 101 using the hard mask pattern 103 is used to form pillars. However, the method of forming the pillar by etching the silicon substrate 101 has a limitation in reducing the size of the sealer, and may cause device defects due to particles generated during etching.

더욱이, 집적도가 증가 되어 필라의 두께가 가늘어질수록 필라 하부를 등방성 식각하게 되면 필라가 부러질 가능성이 높아지며 그러한 경우 소자 불량으로 이어져 수율을 감소시키게 된다.Moreover, as the degree of integration increases, the thinner the thickness of the pillar, the more isotropically etched the lower part of the pillar is, the more likely it is to break the pillar.

본 발명은 수직형 반도체 소자에서 필라의 형성 방법을 개선하여 소자 불량을 최소화하면서 보다 고집적화가 가능한 수직형 반도체 소자를 제조할 수 있도록 하고자 한다.An object of the present invention is to improve a method of forming pillars in a vertical semiconductor device, thereby minimizing device defects, and to manufacture a vertical semiconductor device capable of higher integration.

본 발명의 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법은The vertical semiconductor device manufacturing method using the silicon growth of the present invention

실리콘 기판 상에 필라 영역들을 정의하는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern defining pillar regions on the silicon substrate;

상기 감광막 패턴에 의해 노출된 상기 필라 영역들의 실리콘 기판 상에 금속막을 형성하는 단계;Forming a metal film on the silicon substrate of the pillar regions exposed by the photoresist pattern;

상기 감광막 패턴을 제거하는 단계; 및Removing the photoresist pattern; And

상기 금속막을 촉매로 상기 필라 영역들에 실리콘을 성장시켜 필라들을 형성하는 단계를 포함한다.Growing silicon in the pillar regions using the metal film as a catalyst to form pillars.

본 발명의 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법은The vertical semiconductor device manufacturing method using the silicon growth of the present invention

상기 실리콘 기둥 표면에 게이트 전극물질을 형성하는 단계; 및Forming a gate electrode material on the silicon pillar surface; And

상기 실리콘 기둥 상측 표면의 게이트 전극물질을 제거하여 서라운딩 게이트 전극을 형성하는 단계를 더 포함한다.And removing the gate electrode material on the upper surface of the silicon pillar to form a surrounding gate electrode.

본 발명의 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법에서 상기 실리콘 기둥 상측 표면의 게이트 전극물질은 등방성 식각 방식으로 제거되는 것을 특징으로 한다.In the method of manufacturing a vertical semiconductor device using silicon growth of the present invention, the gate electrode material on the upper surface of the silicon pillar is removed by isotropic etching.

본 발명의 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법에서 상기 게이트 전극물질은 Ti, TiN, TaN, W, Al, Cu, WSix 또는 이들이 조합 중 선택된 어느 하나로 형성되는 것을 특징으로 한다.In the method of manufacturing a vertical semiconductor device using silicon growth of the present invention, the gate electrode material is formed of any one selected from Ti, TiN, TaN, W, Al, Cu, WSix, or a combination thereof.

본 발명의 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법에서 상기 금속막은 금(Au)인 것을 특징으로 한다.In the method of manufacturing a vertical semiconductor device using silicon growth of the present invention, the metal film is characterized in that gold (Au).

본 발명의 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법에서 상기 금속막은 0.6 ㎚ ∼ 0.8 ㎚ 범위의 두께로 형성되는 것을 특징으로 한다.In the method of manufacturing a vertical semiconductor device using silicon growth of the present invention, the metal film is formed to a thickness in the range of 0.6 nm to 0.8 nm.

본 발명의 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법에서 상기 실리콘 성장 단계는 실란(silane) 가스 분위기에서 VLS(Vapor-Liquid-Solid) 공정을 수행하는 것을 특징으로 한다.In the vertical semiconductor device manufacturing method using the silicon growth of the present invention, the silicon growth step is characterized by performing a VLS (Vapor-Liquid-Solid) process in a silane gas atmosphere.

본 발명의 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법에서 상기 실란 가스의 온도는 320 ℃ ∼ 600 ℃ 범위에서 가변되는 것을 특징으로 한다.In the vertical semiconductor device manufacturing method using the silicon growth of the present invention is characterized in that the temperature of the silane gas is varied in the range of 320 ℃ to 600 ℃.

본 발명의 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법에서 상기 실란 가스의 압력은 0.01 Torr ∼ 1 Torr 범위에서 가변되는 것을 특징으로 한다.In the vertical semiconductor device manufacturing method using the silicon growth of the present invention, the pressure of the silane gas is characterized by varying in the range of 0.01 Torr to 1 Torr.

본 발명의 수직형 반도체 소자는 상술한 제조 방법을 이용하여 형성된 반도체 소자인 것을 특징으로 한다.The vertical semiconductor device of the present invention is characterized in that it is a semiconductor device formed using the above-described manufacturing method.

본 발명은 수직형 반도체 소자에서 필라를 제조시 실리콘 기판을 식각하지 않음으로써 식각에 따른 소자불량 문제를 해결할 수 있으며 수직형 반도체 소자를 보다 고집적화할 수 있다.The present invention can solve the problem of device defects due to etching by not etching the silicon substrate when manufacturing the pillar in the vertical semiconductor device, it is possible to more highly integrated vertical semiconductor device.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2 내지 도 13은 본 발명의 일실시예에 따른 수직형 반도체 소자 제조 방법을 설명하기 위한 도면들이다.2 to 13 are views for explaining a method of manufacturing a vertical semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 먼저 실리콘 기판(201) 상에 감광막을 형성한 후 활성영역이 될 필라가 형성될 위치의 실리콘 기판(201)이 노출되도록 하는 감광막 패턴(202)을 형성한다. 이때, 감광막 패턴(202)은 도 2b와 같이 제 1 방향 및 제 1 방향과 교차하는 제 2 방향으로 복수개의 필라 영역(203)들이 매트릭스 형태로 패터닝되도록 형성된다.Referring to FIG. 2A, first, a photoresist film is formed on a silicon substrate 201, and a photoresist pattern 202 is formed to expose the silicon substrate 201 at a position where a pillar to be an active region is formed. In this case, the photoresist pattern 202 is formed such that a plurality of pillar regions 203 are patterned in a matrix form in a first direction and a second direction crossing the first direction as shown in FIG. 2B.

다음에, 도 3을 참조하면, 감광막 패턴(202)에 의해 노출된 필라 영역(203)의 실리콘 기판 상에 박막의 금(Au)(204)을 증착한다. 이때, 증착되는 금(Au)의 두께는 대략 0.4 ㎚ ∼ 0.8 ㎚ 범위(바람직하게는 0.6 ㎚)가 되도록 한다.Next, referring to FIG. 3, a thin film of gold (Au) 204 is deposited on the silicon substrate of the pillar region 203 exposed by the photoresist pattern 202. At this time, the thickness of the deposited gold (Au) is to be approximately 0.4 nm to 0.8 nm (preferably 0.6 nm).

일반적으로, 금(Au)은 유기물 위에는 거의 증착되지 않는 특성이 있으므로 노출된 실리콘 기판(201) 위에만 증착하는 것이 가능하다.In general, since gold (Au) has a property of being hardly deposited on organic material, it is possible to deposit only on the exposed silicon substrate 201.

다음에, 도 4를 참조하면, 도 3의 결과물에서 감광막 패턴(202)을 제거한다. 예컨대, 도 3의 결과물 전면에 대해 마스크 없이 노광 및 현상함으로써 감광막 패턴(202)을 제거한다.Next, referring to FIG. 4, the photoresist pattern 202 is removed from the resultant product of FIG. 3. For example, the photoresist pattern 202 is removed by exposing and developing the mask entire surface without a mask.

다음에, 도 5를 참조하면, 도 4의 결과물에 대해 실란(silane) 가스 분위기의 챔버 내에서 VLS(Vapor-Liquid-Solid) 공정(reaction)을 수행함으로써 금(Au)이 증착된 필라 영역(203)에 단결정 실리콘을 성장시켜 필라(205)를 형성한다.Next, referring to FIG. 5, a pillar region in which gold (Au) is deposited by performing a VLS (Vapor-Liquid-Solid) reaction in a chamber of a silane gas atmosphere with respect to the resultant of FIG. 4. Single crystal silicon is grown on 203 to form pillars 205.

즉, 실리콘 소스 가스(Si source gas)로서 실란 가스를 사용하고 금(Au)을 촉매(mediating solvent)로 하여 VLS 공정을 수행함으로써 금(Au)이 증착된 실리콘 영역(203)에 단결정 실리콘을 성장시킨다.That is, single crystal silicon is grown in the silicon region 203 on which gold (Au) is deposited by using a silane gas as a Si source gas and performing a VLS process using gold as a mediating solvent. Let's do it.

이러한 VLS 공정시, 실란 가스는 헬륨(He)에 의해 10 % 정도로 희석된 가스가 사용된다. 그리고, 챔버로 유입되는 실란 가스의 유량(flow rate)은 대략 40 sccm이 되도록 한다. 그리고, 실란 가스의 압력 및 온도는 각각 0.01 ∼ 1 Torr 및 320 ∼ 600 ℃ 범위에서 가변되도록 한다.In this VLS process, the silane gas is a gas diluted to about 10% by helium (He). In addition, the flow rate of the silane gas introduced into the chamber is about 40 sccm. The pressure and temperature of the silane gas are varied in the range of 0.01 to 1 Torr and 320 to 600 ° C., respectively.

다음에, 도 6을 참조하면, 도 5의 결과물 상에 전체적으로 게이트 산화막(206)과 게이트 전극(207)을 순차적으로 형성한다. 이때, 게이트 전극(207)은 형성하고자 하는 서라운딩 게이트 전극의 두께와 근사한 두께로 형성되며, 다결정 실리콘을 기상 화학 증착법을 이용하여 형성할 수 있다. 또한, 서라운딩 게이트 형태의 게이트 형태의 채널은 문턱전압이 매우 낮아지므로 게이트 전극(207)으로 Ti, TiN, TaN, W, Al, Cu, WSix 또는 이들이 조합된 금속형 물질이나 P형 폴리실리콘 등이 사용될 수 있다.Next, referring to FIG. 6, the gate oxide film 206 and the gate electrode 207 are sequentially formed on the entire product of FIG. 5. In this case, the gate electrode 207 is formed to have a thickness close to the thickness of the surrounding gate electrode to be formed, and polycrystalline silicon may be formed using a vapor phase chemical vapor deposition method. In addition, the gate-type channel in the form of a surrounding gate has a very low threshold voltage, so that Ti, TiN, TaN, W, Al, Cu, WSix, or a combination of metal-type materials, P-type polysilicon, etc., as the gate electrode 207 are used. This can be used.

다음에, 도 7을 참조하면, 게이트 전극(207)을 건식 식각하여 상부와 하부의 게이트 전극을 제거함으로써 각 필라들에 증착된 게이트 전극들에 대한 소자 분리를 진행한다. 이어서, 매립 비트라인으로 사용할 전극(BBL:Buried Bit Line)(208)을 형성하기 위해 N 타입 불순물을 사용하여 필라들(205) 사이의 실리콘 기판(201) 내에 이온 주입을 수행한다. 이때 주로 Ph와 As를 이온 주입시킨다.Next, referring to FIG. 7, the gate electrode 207 is dry-etched to remove the upper and lower gate electrodes, thereby performing device isolation on the gate electrodes deposited on the pillars. Subsequently, ion implantation is performed in the silicon substrate 201 between the pillars 205 using N-type impurities to form an electrode (BBL: Buried Bit Line) 208 to be used as a buried bit line. At this time, Ph and As are mainly implanted with ions.

다음에, 도 8을 참조하면, 도 7의 결과물 상에 박막의 실리콘 질화막(209)을 증착하고 그 위에 다시 절연막(210)을 증착한다. 다음에, 질화막(209)을 식각 마스크로 사용하여 절연막(210) 및 실리콘 기판(201)을 순차적으로 식각함으로써 소자 분리를 위한 트렌치 T를 형성한다.Next, referring to FIG. 8, a thin silicon nitride film 209 is deposited on the resultant of FIG. 7, and an insulating film 210 is deposited on the thin film. Next, using the nitride film 209 as an etching mask, the insulating film 210 and the silicon substrate 201 are sequentially etched to form the trench T for device isolation.

다음에, 도 9를 참조하면, 도 8에서 식각된 트렌치 T를 다시 절연막(210)으로 매립한 후 그 결과물에 대해 건식 식각을 수행하여 절연막(210)을 식각한다. 이때, 절연막(210)은 후속 공정에서 서라운딩 게이트를 형성하고자 하는 깊이까지만 식각이 진행된다.Next, referring to FIG. 9, the trench T etched in FIG. 8 is again filled with the insulating film 210, and then dry etching is performed on the resultant to etch the insulating film 210. In this case, the insulating layer 210 is etched only to the depth to form the surrounding gate in a subsequent process.

다음에, 도 10을 참조하면, 도 9의 결과물에서 노출된 질화막(209) 및 게이트 전극(207) 즉 질화막(209) 및 게이트 전극(207)에서 절연막(210)에 의해 매립되지 않은 부분을 순차적으로 제거한다. 이때, 질화막(209) 및 게이트 전극(207)을 식각하는 방법으로는 습식 식각과 같은 등방성 식각 방식을 사용하는 것이 바람직하다.Next, referring to FIG. 10, portions of the nitride film 209 and the gate electrode 207, that is, the portions of the nitride film 209 and the gate electrode 207 that are not embedded by the insulating film 210 in the resultant of FIG. 9 are sequentially disposed. To remove it. In this case, it is preferable to use an isotropic etching method such as wet etching as a method of etching the nitride film 209 and the gate electrode 207.

이로써, 필라(205)의 하부가 소정 높이만큼 게이트 전극(207)으로 둘러싸여진 서라운딩 게이트 전극이 형성된다.As a result, a surrounding gate electrode is formed in which the lower portion of the pillar 205 is surrounded by the gate electrode 207 by a predetermined height.

다음에, 도 11을 참조하면, 노출된 게이트 산화막(206)에 질화막(211)을 증 착한 후 절연막(210)을 제거한다. 이어서, 그 결과물에 전체적으로 다시 절연막(212)을 증착한 후 이를 게이트 전극(207) 하부의 일정 높이까지 식각한다.Next, referring to FIG. 11, after the nitride film 211 is deposited on the exposed gate oxide film 206, the insulating film 210 is removed. Subsequently, the insulating film 212 is deposited on the resultant as a whole, and then it is etched to a predetermined height under the gate electrode 207.

다음에, 도 12를 참조하면, 도 11의 결과물에서 노출된 질화막(209, 211)을 제거한 후 그 결과물 상에 다마신 워드라인을 형성하기 위한 워드라인 전극물질(213)을 증착한다.Next, referring to FIG. 12, the nitride films 209 and 211 exposed from the resultant of FIG. 11 are removed, and then a wordline electrode material 213 for forming a damascene wordline is deposited on the resultant.

다음에, 도 13을 참조하면, 워드라인 전극물질(213)에 대해 건식 식각 공정을 진행하여 소정 깊이만큼 제거한다. 이때, 바람직하게는 워드라인 전극물질(213)을 서라운딩 게이트 전극(207)의 높이 만큼 식각하여 필라(205) 상부에 전극물질이 남지 않도록 한다.Next, referring to FIG. 13, a dry etching process is performed on the word line electrode material 213 to be removed to a predetermined depth. At this time, preferably, the word line electrode material 213 is etched by the height of the surrounding gate electrode 207 so that the electrode material does not remain on the pillar 205.

다음에, 그 결과물 전면에 절연막(미도시)을 형성하고 그 절연막(미도시)과 금(Au)막(204)을 제거한 후 노출된 필라의 최상면에 불순물을 주입하여 소오스/드레인 영역을 형성하고 그 위에 콘택 플러그(미도시)를 형성한다.Next, an insulating film (not shown) is formed on the entire surface of the resultant, the insulating film (not shown) and the gold (Au) film 204 are removed, and impurities are implanted into the top surface of the exposed pillar to form source / drain regions. Contact plugs (not shown) are formed thereon.

상술된 설명은 본 발명의 일실시예로서 다양한 변형이 가능하다. 즉, 본 발명은 실리콘 기판을 식각하지 않고 일정 배열로 복수의 실리콘 기둥들을 성장시킴으로써 필라를 형성하는 것을 주된 특징으로 한다. 따라서, 이처럼 성장된 필라들을 이용하여 수직형 반도체 소자를 제조 방법은 상술한 방법 이외에 어떠한 방법을 사용하여도 무방하다.The above description may be variously modified as an embodiment of the present invention. That is, the present invention is characterized in that the pillar is formed by growing a plurality of silicon pillars in a predetermined array without etching the silicon substrate. Therefore, a method of manufacturing a vertical semiconductor device using the grown pillars may be any method other than the above-described method.

도 1a 내지 도 1c는 종래 수직형 반도체 소자에서 활성영역으로 정의되는 필라(pillar)를 형성하는 방법을 보여주는 공정 단면도.1A to 1C are cross-sectional views illustrating a method of forming a pillar defined as an active region in a conventional vertical semiconductor device.

도 2 내지 도 13은 본 발명의 일실시예에 따른 수직형 반도체 소자 제조 방법을 설명하기 위한 도면들.2 to 13 are views for explaining a method of manufacturing a vertical semiconductor device according to an embodiment of the present invention.

Claims (11)

실리콘 기판 상에 필라 영역들을 정의하는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern defining pillar regions on the silicon substrate; 상기 감광막 패턴에 의해 노출된 상기 필라 영역들의 실리콘 기판 상에 금속막을 형성하는 단계;Forming a metal film on the silicon substrate of the pillar regions exposed by the photoresist pattern; 상기 감광막 패턴을 제거하는 단계; 및Removing the photoresist pattern; And 상기 금속막을 촉매로 상기 필라 영역들에 실리콘을 성장시켜 필라들을 형성하는 단계를 포함하는 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법.And forming pillars by growing silicon in the pillar regions using the metal film as a catalyst. 제 1항에 있어서,The method of claim 1, 상기 실리콘 기둥 표면에 게이트 전극물질을 형성하는 단계; 및Forming a gate electrode material on the silicon pillar surface; And 상기 실리콘 기둥 상측 표면의 게이트 전극물질을 제거하여 서라운딩 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법.And removing a gate electrode material on the upper surface of the silicon pillar to form a surrounding gate electrode. 제 2항에 있어서,The method of claim 2, 상기 게이트 전극물질은 등방성 식각 방식으로 제거되는 것을 특징으로 하는 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법.Wherein the gate electrode material is removed by an isotropic etching method. 제 2항에 있어서,The method of claim 2, 상기 게이트 전극물질은 Ti, TiN, TaN, W, Al, Cu, WSix 또는 이들이 조합 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.And the gate electrode material is formed of any one selected from Ti, TiN, TaN, W, Al, Cu, WSix, or a combination thereof. 제 2항에 있어서,The method of claim 2, 상기 게이트 전극물질 형성 단계는 기상 화학 증착법을 이용하여 다결정 실리콘을 상기 실리콘 기둥에 증착하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.The gate electrode material forming step is a method of manufacturing a vertical semiconductor device, characterized in that for depositing polycrystalline silicon on the silicon pillar by using a chemical vapor deposition method. 제 1항에 있어서,The method of claim 1, 상기 금속막은 금(Au)인 것을 특징으로 하는 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법.The metal film is a gold (Au), characterized in that the vertical semiconductor device manufacturing method using silicon growth. 제 6항에 있어서,The method of claim 6, 상기 금속막은 0.6 ㎚ ∼ 0.8 ㎚ 범위의 두께로 형성되는 것을 특징으로 하는 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법.The metal film is a vertical semiconductor device manufacturing method using a silicon growth, characterized in that formed in a thickness of 0.6 nm to 0.8 nm range. 제 1항에 있어서,The method of claim 1, 상기 실리콘 성장 단계는 실란(silane) 가스 분위기에서 VLS(Vapor-Liquid-Solid) 공정을 수행하는 것을 특징으로 하는 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법.The silicon growth step of manufacturing a vertical semiconductor device using silicon growth, characterized in that for performing a VLS (Vapor-Liquid-Solid) process in a silane gas atmosphere. 제 8항에 있어서,The method of claim 8, 상기 실란 가스의 온도는 320 ℃ ∼ 600 ℃ 범위에서 가변되는 것을 특징으로 하는 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법.Method for manufacturing a vertical semiconductor device using silicon growth, characterized in that the temperature of the silane gas is varied in the range of 320 ℃ to 600 ℃. 제 8항에 있어서,The method of claim 8, 상기 실란 가스의 압력은 0.01 Torr ∼ 1 Torr 범위에서 가변되는 것을 특징으로 하는 실리콘 성장을 이용한 수직형 반도체 소자 제조 방법.The pressure of the silane gas is a method of manufacturing a vertical semiconductor device using silicon growth, characterized in that the variable in the range of 0.01 Torr ~ 1 Torr. 상기 제 1항의 제조 방법을 이용하여 형성된 반도체 소자.A semiconductor device formed using the manufacturing method of claim 1.
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