KR20090096580A

KR20090096580A - 표시 제어 장치 및 그것을 이용한 전자 기기

Info

Publication number: KR20090096580A
Application number: KR1020087021883A
Authority: KR
Inventors: 데츠야 요시다; 아츠시 무라야마; 도시오 니시무라; 요헤이 이시마루
Original assignee: 로무 가부시키가이샤
Priority date: 2006-12-28
Filing date: 2007-12-27
Publication date: 2009-09-11
Also published as: WO2008081594A1; TWI416478B; TW200836159A; JP5091124B2; US8228354B2; CN101385067A; CN101385067B; US20100309235A1; JPWO2008081594A1

Abstract

표시 제어 장치(100)는, 프레임 레이트 컨트롤을 이용하여, 화소마다의 휘도를 나타내는 m(m은 정수) 비트의 입력 데이터 D＿IN을, n(n은 n＜m의 정수) 비트의 출력 데이터 D＿OUT로 변환하여 각 화소의 휘도를 제어한다. 제1 프레임 레이트 컨트롤부(10)는, 입력 데이터 D＿IN에 따라 복수의 제1 계조 데이터(D1)를 생성하고, 소정의 제1 타이밍마다 시분할적으로 출력한다. 제2 프레임 레이트 컨트롤부(20)는, 입력 데이터 D＿IN에 따라 복수의 제2 계조 데이터(D2)를 생성하고, 소정의 제1 타이밍마다 시분할적으로 출력한다. 입력 데이터 D＿IN에 대한 제1 계조 데이터(D1)에 의해 표현되는 휘도의 변화율과 입력 데이터 D＿IN에 대한 제2 계조 데이터(D2)에 의해 표현되는 휘도의 변화율을 상이하게 한다.

Description

표시 제어 장치 및 그것을 이용한 전자 기기{DISPLAY CONTROL DEVICE AND ELECTRONIC APPARATUS USING SAME}

본 발명은 화소마다의 휘도를 나타내는 데이터를 복수의 화소가 배열된 표시 패널에 출력하는 표시 제어 장치에 관한 것으로, 특히 프레임 레이트 컨트롤 기술에 관한 것이다.

액정 패널 등의 매트릭스형의 표시 장치는, 매트릭스형상으로 배치된 복수의 화소를 구비하여 구성되고, 각 화소를 원하는 휘도로 발광시킴으로써, 표시 장치 전체로서 화상을 표시시킨다. 여기서, 화소를 발광시키기 위해서는, 그 화소에 대해서 발광 휘도에 대응하는 전기적인 신호, 예를 들면, 전압이나 전류를 부여할 필요가 있다. 드라이버 회로는, 입력된 m비트의 다계조의 신호에 의거하여 각 화소에 계조에 따른 전기적인 신호를 부여한다.

한편, 그래픽스 프로세서나 CPU(Central Processing Unit) 등의 연산 처리 수단에 의해서 생성된 화상 데이터는, 드라이버 회로가 표현 가능한 계조수 n비트보다 큰 m비트로 표현되는 경우가 있다.

예를 들어, 노트북 컴퓨터 등에서 사용되는 전형적인 액정 드라이버는, RGB(Red, Green, Blue)의 색마다 n=6비트 계조의 휘도 신호를 받고, 이것에 의거하 여 화소를 구동한다. 이것에 대해서, 화상 데이터는, 색마다 m=8비트 계조로 표현되는 경우가 있다.

이러한 경우에, 드라이버 회로에 의해서 표현 가능한 계조수(2ⁿ)를 초과하는 계조(2^m)를 표현하기 위해서, 프레임 레이트 컨트롤(이하, FRC라고 함)이라고 하는 기술이 이용된다. FRC에서는, 휘도 데이터의 하위 (m－n)비트에 따라 상위 n비트를 수정한 복수의 데이터를 생성하고 복수의 데이터를 시분할하여 출력한다. 이것에 의해, n비트의 드라이버 회로를 이용한 경우에도, 화소의 휘도를 의사적으로 대략 m비트의 다계조로 표현할 수 있다. 예를 들어 특허 문헌 1에는 관련 기술이 개시된다.

[특허 문헌 1] 일본 공개특허 2003－302955호 공보

FRC를 이용하면, 드라이버 회로에 의해 표현 가능한 계조 2ⁿ보다도 많은 계조에 의한 표현이 가능해진다. 예를 들어, m=8비트, n=6비트인 경우에, 4프레임을 이용하여 FRC를 실행하면, 색마다 2ⁿ－3=253계조의 표현이 가능해지고, 화소로서 253³≒1620만색이 표현된다. 그러나, 화상 데이터 자체는, 색마다 8비트 256계조로 표현되고, 화소로서 256³≒1677만색으로 표현되기 때문에, 대략 60만색을 표현할 수 없다는 문제가 있다.

본 발명은 이러한 과제를 감안하여 이루어진 것으로, 그 포괄적인 목적은, FRC에 의한 계조 표현의 개선에 있다.

본 발명의 실시 형태는, 프레임 레이트 컨트롤을 이용하여, 화소마다의 휘도를 나타내는 m(m은 정수) 비트의 입력 데이터를, n(n은 n＜m의 정수) 비트의 출력 데이터로 변환하여 각 화소의 휘도를 제어하는 표시 제어 장치에 관한 것이다. 이 표시 제어 장치는, 입력 데이터의 하위 k(=m－n) 비트의 값에 따라 입력 데이터의 상위 n비트를 보정한 복수의 데이터를 생성하고, 소정의 제1 타이밍마다 시분할 적으로 출력하는 제1 프레임 레이트 컨트롤부와, 입력 데이터의 하위 k비트의 값에 따라 입력 데이터의 상위 n비트를 보정한 복수의 데이터를 생성하고, 소정의 제1 타이밍마다 시분할적으로 출력하는 제2 프레임 레이트 컨트롤부를 구비한다. 표시 제어 장치는, 입력 데이터 D＿IN에 대한 제1 프레임 레이트 컨트롤부로부터의 제1 출력 데이터 D＿OUT1에 의해 표현되는 휘도의 변화율, 즉 기울기(ΔD＿OUT1／ΔD＿IN)와, 입력 데이터 D＿IN에 대한 제2 프레임 레이트 컨트롤부로부터의 제2 출력 데이터 D＿OUT2에 의해 표현되는 휘도의 변화율(ΔD＿OUT2／ΔD＿IN)을 상이하게 하고, 제1, 제2 프레임 레이트 컨트롤부로부터의 제1, 제2 출력 데이터의 어느 하나를 선택하여 각 화소의 휘도를 제어한다.

이 양태에 의하면, 입력 데이터에 대한 출력 데이터의 변화율이 상이한 2개의 프레임 레이트 컨트롤부를 설치하고, 어느 하나를 선택하여 이용함으로써, 계조 표현을 개선할 수 있다.

일 실시 형태의 표시 제어 장치는, 입력 데이터의 값과 소정의 임계값의 대소 관계에 따라 제1, 제2 프레임 레이트 컨트롤부의 제1, 제2 출력 데이터의 어느 하나를 선택해도 된다.

이 경우, 입력 데이터의 범위에 의해서, 변화율을 설정할 수 있다.

일 실시 형태에 있어서, 제1 타이밍은, 프레임 신호에 의해 규정되어도 된다. 이 경우, 단일의 프레임 신호마다 데이터를 전환해도 되고, 복수의 프레임 신호마다 데이터를 전환해도 된다.

일 실시 형태에 있어서, 제1 프레임 레이트 컨트롤부는, 입력 데이터 D＿IN에 대한 제1 출력 데이터 D＿OUT1에 의해 표현되는 휘도의 변화율이 1이 되도록 제1 출력 데이터를 생성하고, 제2 프레임 레이트 컨트롤부는, 입력 데이터에 대한 제2 출력 데이터에 의해 표현되는 휘도의 기울기가 1보다 작아지도록 제2 출력 데이터를 생성해도 된다.

제2 프레임 레이트 컨트롤부의 출력 데이터의 변화율을 1보다 작게 함으로써, m비트의 입력 데이터를 보다 효율적으로 이용하여 다계조 표현이 가능해진다.

제1 프레임 레이트 컨트롤부는, 입력 데이터의 하위 k비트의 값에 따라 입력 데이터의 상위 n비트를 보정한 2^k개의 데이터를 생성하고, 2^k회를 1주기로 하여 시분할적으로 출력하는 제1 프레임 레이트 컨트롤 회로를 포함해도 된다. 이 경우, 제1 출력 데이터를, 입력 데이터에 대해서 1：1로 증가시킬 수 있고 변화율 1로 할 수 있다.

제2 프레임 레이트 컨트롤부는, 제1 소정값 d(d는 정수)를 표현하는, 2^k개의 n비트의 고정 데이터를 생성하고, 2^k회를 1주기로 하여 시분할적으로 출력하는 고정 데이터 생성부와, 입력 데이터에 소정의 연산을 실시한 중간 데이터의 하위 k비트의 값에 따라 중간 데이터의 상위 n비트를 보정한 2^k개의 데이터를 생성하고, 2^k회를 1주기로 하여 시분할적으로 출력하는 제2 프레임 레이트 컨트롤 회로와, 제2 프레임 레이트 컨트롤 회로로부터의 제3 출력 데이터와, 고정 데이터 생성부로부터의 고정 데이터를 받아 시분할적으로 전환하여 출력하는 셀렉터를 포함해도 된다.

이 경우, n비트의 고정값과 중간 데이터의 상위 n비트가, 시분할적으로 출력되기 때문에, 고정값과 중간 데이터의 중간의 계조를 표현할 수 있고, 나아가서는 입력 데이터에 대한 제2 출력 데이터의 기울기를 1보다 작게 설정할 수 있다.

소정의 연산은, 제2 소정값 f(f는 정수)의 가산 혹은 감산이어도 된다.

m=8, n=6, k=2이고, 제1 소정값은 d=252이며, 소정의 연산은, 제2 소정값 f=3의 감산이어도 된다.

이 경우, 제2 프레임 레이트 컨트롤부의 제2 출력 데이터는, 입력 데이터의 값(255)과 출력 데이터의 값(252)을 지나 기울기가 1보다 작은 휘도를 표현할 수 있다.

셀렉터는, 소정의 제2 타이밍마다, 제3 출력 데이터와 고정 데이터를 교대로 전환해도 된다. 이 경우, 입력 데이터에 대한 제2 출력 데이터의 변화율을 1／2로 설정할 수 있다.

제2 타이밍은, 프레임 신호에 의해 규정해도 된다.

제2 프레임 레이트 컨트롤부는, 매트릭스형상으로 배치된 복수의 화소를 복수의 영역으로 분할하고, 영역마다 제3 출력 데이터와 고정 데이터의 전환의 상을 설정해도 된다.

일 실시 형태에 있어서, 제1, 제2 프레임 레이트 컨트롤부는, 입력 데이터에 소정의 연산을 실시한 중간 데이터를 생성하는 중간 데이터 생성부와, 제1 소정값 d(d는 정수)와, 상기 중간 데이터를 시분할적으로 출력하는 셀렉터와, 셀렉터의 출력 데이터 또는 입력 데이터의 어느 한 쪽이 제3 데이터로서 입력되고, 제3 데이터의 하위 k비트의 값에 따라 제3 데이터의 상위 n비트를 보정한 복수의 데이터를 생성하여, 소정의 제1 타이밍마다 시분할적으로 출력하는, 하나의 프레임 레이트 컨트롤 회로를 공유하여 구성되어도 된다. 프레임 레이트 컨트롤 회로에 상기 입력 데이터를 입력했을 때에 제1 프레임 레이트 컨트롤부로서, 프레임 레이트 컨트롤 회로에 셀렉터의 출력 데이터를 입력했을 때에 제2 프레임 레이트 컨트롤부로서 동작시켜도 된다.

이 경우, 하나의 프레임 레이트 컨트롤 회로의 입력을 전환함으로써, 입력 데이터에 대한 변화율이 상이한 2개의 출력 데이터를, 하나의 프레임 컨트롤 회로를 이용하여 생성할 수 있다.

일 실시 형태의 표시 제어 장치는, 하나의 반도체 기판 상에 일체 집적화되어도 된다. 「일체 집적화」란, 회로의 구성 요소의 모든 것이 반도체 기판 상에 형성되는 경우나, 회로의 주요 구성 요소가 일체 집적화되는 경우가 포함되고, 회로 정수의 조절용으로 일부의 저항이나 커패시터 등이 반도체 기판의 외부에 설치되어 있어도 된다.

본 발명의 다른 실시 형태는, 전자 기기에 관한 것이다. 이 전자 기기는, 화소가 매트릭스형상으로 배치된 표시 패널과, 표시 패널을 구동하는 드라이버 회로와, 표시 패널에 표시해야 할 화상 데이터를 색마다 m비트로 생성하는 신호 처리부와, m비트의 화상 데이터를 받아 드라이버 회로에 대해서 n비트의 출력 데이터를 출력하는 상술한 어느 하나의 실시 형태에 관한 표시 제어 장치를 구비한다.

이 양태에 의하면, 표시 패널을 m비트의 데이터를 유효하게 이용하여 다계조로 구동할 수 있다.

또한, 이상의 구성 요소의 임의의 조합이나 본 발명의 구성 요소나 표현을, 장치, 시스템 등의 사이에서 서로 치환한 것도 또한, 본 발명의 양태로서 유효하다.

본 발명에 관한 표시 제어 장치에 의하면, 계조 표현이 개선된다.

도 1은 본 발명의 실시 형태에 관한 표시 제어 장치의 구성을 나타내는 블록도이다.

도 2는 도 1의 표시 제어 장치가 탑재되는 전자 기기의 구성을 나타내는 블록도이다.

도 3은 도 1의 표시 제어 장치의 제1 구성예를 나타내는 블록도이다.

도 4는 입력 데이터 D＿IN과 표시 제어 장치 내의 각 데이터의 관계를 나타내는 도면이다.

도 5a∼도 5d는, 화소 영역마다의 제2 프레임 레이트 컨트롤부의 동작을 나타내는 도면이다.

도 6은 도 1의 표시 제어 장치의 제2 구성예를 나타내는 블록도이다.

도 7은 도 4의 입출력 특성의 변형예를 나타내는 도면이다.

도 8은 변형예에 관한 제2 프레임 레이트 컨트롤부의 입출력 특성을 나타내는 테이블이다.

도 9는 변형예에 관한 제2 프레임 레이트 컨트롤부에 의한 시간적 또한 공간적 휘도 제어의 모습을 나타내는 도면이다.

도 10은 변형예에 관한 제2 프레임 레이트 컨트롤부의 구성을 나타내는 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

10 : 제1 프레임 레이트 컨트롤부

12 : 제1 프레임 레이트 컨트롤 회로

20 : 제2 프레임 레이트 컨트롤부

22 : 고정 데이터 생성부

24 : 제2 프레임 레이트 컨트롤 회로

26 : 감산기 28 : 셀렉터

30 : 셀렉터 40 : 중간 데이터 생성부

42 : 셀렉터 44 : 셀렉터

46 : 프레임 레이트 컨트롤 회로

50 : 제어부 100 : 표시 제어 장치

102 : 입력 단자 104 : 출력 단자

200 : 전자 기기 210 : DSP

220 : 드라이버 회로 230 : 표시 패널

D1 : 제1 계조 데이터 D2 : 제2 계조 데이터

이하, 본 발명을 매우 적합한 실시 형태를 기초로 도면을 참조하면서 설명한다. 각 도면에 나타나는 동일 또는 동등의 구성 요소, 부재, 처리에는, 동일한 부호를 부여하는 것으로 하고, 적당히 중복된 설명은 생략한다. 또, 실시 형태는, 발명을 한정하는 것은 아니고 예시이며, 실시 형태에 기술되는 모든 특징이나 그 조합은, 반드시 발명의 본질적인 것이라고는 할 수 없다.

도 1은, 본 발명의 실시 형태에 관한 표시 제어 장치(100)의 구성을 나타내는 블록도이다. 도 2는, 도 1의 표시 제어 장치(100)가 탑재되는 전자 기기(200)의 구성을 나타내는 블록도이다. 전자 기기(200)는, 표시 제어 장치(100), DSP(Digital Signal Processor : 210), 드라이버 회로(220), 표시 패널(230)을 구비한다. 전자 기기(200)는, 표시 패널을 구비한, 노트북 컴퓨터나, 휴대 전화 단말, PDA(Personal Digital Assistance) 등이다.

표시 패널(230)은, 매트릭스형상으로 배치된 복수의 화소를 구비하고 있고, 예를 들어 액정 패널이다. 드라이버 회로(220)는, 화소마다의 휘도를 나타내는 n비트의 휘도 데이터를 받아 표시 패널(230)을 구동한다. DSP(210)는, 표시 패널(230)에 표시해야 할 화상 데이터를, 각 화소의 RGB마다의 휘도를 m비트로 생성한다. DSP(210)는, 화상 데이터를, 표시 제어 장치(100)에 대해서 출력한다. 표시 제어 장치(100)는, RGB의 각 색에 대해 m비트의 입력 휘도 데이터(이하, 간단히 입력 데이터 D＿IN이라고 함)를 받는다. 표시 제어 장치(100)는, 프레임 레이트 컨트롤을 행하고, m비트의 입력 데이터 D＿IN을 n비트의 출력 데이터 D＿OUT로 변환한다. 표시 제어 장치(100)는, 소위 타이밍 컨트롤러 회로를 포함해도 된다. 타이밍 컨트롤 회로는, 수평 동기 신호, 수직 동기 신호를 생성하고, 이것과 동기하여 화소마다의 RGB의 출력 데이터를 드라이버 회로(220)에 대해서 출력한다.

DSP(210)와 표시 제어 장치(100) 사이의 데이터 전송에는, 차동 신호를 이용해도 된다. 동일하게, 표시 제어 장치(100)와 드라이버 회로(220) 사이의 데이터 전송에 차동 신호를 이용해도 된다.

도 1로 돌아와, 실시 형태에 관한 표시 제어 장치(100)의 구성에 대해 설명한다. 표시 제어 장치(100)는, 프레임 레이트 컨트롤(FRC)을 이용하여, 화소마다(즉 RGB마다)의 휘도를 나타내는 m(m은 정수) 비트의 입력 데이터를, n(n은 n＜m의 정수) 비트의 출력 데이터 D＿OUT로 변환하여 각 화소의 휘도를 제어한다. 또한, 본 실시 형태에 있어서, 화소란 RGB마다의 서브 픽셀을 의미한다. 이하의 설명에서는, m=8, n=6이라고 한다.

표시 제어 장치(100)는 제1 프레임 레이트 컨트롤부(10), 제2 프레임 레이트 컨트롤부(20), 셀렉터(30), 제어부(50)를 구비한다.

제1 프레임 레이트 컨트롤부(10)는, 프레임 레이트 컨트롤을 이용하여 입력 데이터 D＿IN에 따라 복수의 제1 계조 데이터(D1)를 생성하고, 소정의 제1 타이밍마다 시분할적으로 출력한다. 또, 제2 프레임 레이트 컨트롤부(20)는, 프레임 레이트 컨트롤을 이용하여, 입력 데이터 D＿IN에 따라, 복수의 제2 계조 데이터(D2)를 생성하고, 소정의 제1 타이밍마다 시분할적으로 출력한다. 소정의 제1 타이밍은, 프레임 신호에 의해 규정된다.

시분할적으로 출력되는 복수의 제1 계조 데이터(D1)는, 그 시간 평균에 의해서, 입력 데이터 D＿IN이 표현하는 휘도를 의사적으로 나타내고 있다. 제2 계조 데이터(D2)도 마찬가지이다.

본 실시 형태에 관한 표시 제어 장치(100)에서는, 입력 데이터 D＿IN에 대한 제1 계조 데이터(D1)에 의해 표현되는 휘도의 변화율 g1(=ΔD1／ΔD＿IN)과, 입력 데이터 D＿IN에 대한 제2 계조 데이터(D2)에 의해 표현되는 휘도의 변화율 g2(=ΔD2／ΔD＿IN)를 상이하게 한다.

셀렉터(30)는, 제1 프레임 레이트 컨트롤부(10), 제2 프레임 레이트 컨트롤부(20)로부터의 제1 계조 데이터(D1), 제2 계조 데이터(D2)를 받고, 어느 한 쪽을 선택하여 출력 데이터 D＿OUT로서 출력하며, 각 화소의 휘도를 제어한다. 제어부(50)에는, 입력 데이터 D＿IN이 입력되어 있고, 입력 데이터 D＿IN의 값과 소정의 임계값의 대소 관계에 따라 제1 프레임 레이트 컨트롤부(10), 제2 프레임 레이 트 컨트롤부(20)의 제1 계조 데이터(D1), 제2 계조 데이터(D2)의 어느 하나를 선택하여 출력한다.

도 4는, 입력 데이터 D＿IN과 표시 제어 장치(100a) 내의 각 데이터의 관계를 나타내는 도면이다. 도 4의 가로축(x축)은, m=8비트의 입력 데이터 D＿IN의 값을, 세로축(y축)은 n=6비트의 각 데이터 D＿OUT, D1, D2, D3이 의사적으로 나타내는 휘도를 나타내고 있다. 또 이해를 용이하게 하기 위해서, 세로축 및 가로축을 적당히 확대, 축소하여 나타내고 있다. 도 4에는, 입력 데이터 D＿IN에 대해서 상이한 변화율을 갖는 제1 계조 데이터(D1), 제2 계조 데이터(D2)가 나타난다.

종래의 회로 구성에서는, 출력 데이터 D＿OUT=제1 계조 데이터(D1)가 되기 때문에, 입력 데이터 D＿IN=252∼255의 범위에 대해서, 출력 데이터 D＿OUT는 252의 일정값이 되고, 8비트분의 데이터를 표현할 수 없었다. 이것에 대해서, 도 1의 표시 제어 장치(100)에 의하면, 249≤D＿IN≤255의 범위에서, 상이한 변화율을 갖는 제2 계조 데이터(D2)로 전환함으로써, 출력 데이터 D＿OUT의 레벨을, 입력 데이터 D＿IN에 따라 변화시킬 수 있다. 즉, 본 실시 형태에서는, 모든 전체 입력 데이터의 범위에 있어서, 출력 데이터에 의해 표현되는 휘도를 변화시킬 수 있다.

이하, 도 1의 표시 제어 장치(100)의 구체적인 구성예에 대해 설명한다.

도 3은, 도 1의 표시 제어 장치의 제1 구성예를 나타내는 블록도이다. 도 3의 표시 제어 장치(100a)에 있어서, 제1 프레임 레이트 컨트롤부(10)는, 입력 데이터 D＿IN에 대한 제1 계조 데이터(D1)에 의해 표현되는 휘도의 변화율이 1이 되도록 제1 계조 데이터(D1)를 생성한다. 한편, 제2 프레임 레이트 컨트롤부(20)는, 입력 데이터 D＿IN에 대한 제2 계조 데이터(D2)에 의해 표현되는 휘도의 변화율이 1보다 작아지도록 제2 계조 데이터(D2)를 생성한다.

제1 프레임 레이트 컨트롤부(10)는 제1 프레임 레이트 컨트롤 회로(12)를 포함한다. 제1 프레임 레이트 컨트롤 회로(12)는, 입력 데이터 D＿IN의 하위 k(=m－n=2) 비트의 값에 따라 입력 데이터 D＿IN의 상위 n비트를 보정한 2^k(=4)개의 제1 계조 데이터(D1)[0∼4]를 생성한다. 제1 프레임 레이트 컨트롤 회로(12)는, 2^k(=4)회를 1주기로 하여 시분할적으로 출력한다.

일례로서 제1 프레임 레이트 컨트롤 회로(12)는, 입력 데이터 D＿IN의 상위 n비트로 구성되는 제1 비트열 b1과 제1 비트열 b1에 1을 더한 제2 비트열 b2를 준비한다. 그리고, 입력 데이터 D＿IN의 하위 k(=2) 비트의 값을 십진수로 h(=0∼3)로 할 때, D1[0∼4] 중, h개를 제2 비트열 b2로 하고, 나머지의 (2^k－h)를 제1 비트열 b1로 한다.

구체적인 수치를 예시하면, 입력 데이터 D＿IN의 상위 n비트가 111100인 경우, 제1 비트열 b1은 111100이 되고, 제2 비트열 b2는 이것에 1을 더한 111101이 된다. 이 때, 입력 데이터 D＿IN의 하위 k(=2) 비트가 00이면, h=0이기 때문에, 제1 계조 데이터(D1)[0∼3]의 모든 것이 제1 비트열 b1=111100이 된다.

입력 데이터 D＿IN의 하위 2비트가 01이면, h=1이기 때문에, 제1 계조 데이터(D1)[0∼3]의 어느 하나가 제2 비트열 b2가 되고, 나머지 3개가 제1 비트열 b1이 된다.

입력 데이터 D＿IN의 하위 2비트가 10이면, h=2이기 때문에, 제1 계조 데이터(D1)[0∼3] 중, 두 개가 제2 비트열 b2가 되고, 나머지 2개가 제1 비트열 b1이 된다.

입력 데이터 D＿IN의 하위 2비트가 11이면, h=3이기 때문에, 제1 계조 데이터(D1)[0∼3] 중 3개가 제2 비트열 b2가 되고, 나머지 하나가 제1 비트열 b1이 된다.

또한, 상위 n비트가 111111인 경우, 여기에 1을 더할 수는 없다. 이 때문에, 하위 2비트가 00, 01, 11, 12의 모든 경우에서, D1[0]=D1[1]=D1[2]=D1[3]=111111이 된다. 즉 프레임 레이트 컨트롤을 이용한 경우, 표현할 수 있는 것은 휘도 레벨이 0에서 2⁸－4=256－4=252까지의 253 계조까지 된다. 보다 일반화하면, 프레임 레이트 컨트롤에 의해 표현할 수 있는 최대 계조수는, m, k를 이용하여 2^m－2^k＋1 계조가 된다.

제2 프레임 레이트 컨트롤부(20)는, 고정 데이터 생성부(22), 제2 프레임 레이트 컨트롤 회로(24), 감산기(26), 셀렉터(28)를 포함한다.

고정 데이터 생성부(22)는, 제1 소정값 d(d는 정수)를 표현하는, 2^k개의 n비트의 고정 데이터를 생성하고, 2^k회를 1주기로 하여 시분할적으로 출력한다. 본 실시 형태에 있어서, d=2^m－2^k=252이다. 제1 소정값 d=252를 표현하는 2^k(=4)개의 n(=6) 비트의 고정 데이터 Dfix는, 전체 비트가 1인 비트열로 구성된다. 즉, Dfix[0]=Dfix[1]=Dfix[2]=Dfix[3]=111111이 된다. 고정 데이터 생성부(22)는, 소정의 제1 타이밍마다, Dfix(=111111)를 출력한다.

감산기(26)는 입력 데이터 D＿IN에 소정의 연산을 실시하고, 중간 데이터 D＿INT를 생성한다. 본 실시 형태에 있어서, 소정의 연산은, 제2 소정값 f(f는 정수)의 가산 혹은 감산이다. 또한 구체적으로는, 제2 소정값 f=2^k－1=3의 감산이다.

제2 프레임 레이트 컨트롤 회로(24)는, 중간 데이터 D＿INT의 하위 k(=2) 비트의 값에 따라 중간 데이터 D＿INT의 상위 n비트를 보정한 2^k개의 제3 계조 데이터(D3)를 생성하고, 2^k회를 1주기로 하여 시분할적으로 출력한다. 즉, 제2 프레임 레이트 컨트롤 회로(24)는, 제1 프레임 레이트 컨트롤 회로(12)와 동등한 기능을 갖고 있다.

셀렉터(28)는, 제2 프레임 레이트 컨트롤 회로(24)로부터의 제3 계조 데이터(D3)[0∼3]와 고정 데이터 생성부(22)로부터의 고정 데이터 Dfix[0∼3]를 받아 시분할적으로 전환하여 제2 계조 데이터(D2)로서 출력한다.

셀렉터(28)는 소정의 제2 타이밍마다, 제3 계조 데이터(D3)와 고정 데이터 Dfix를 교대로 전환한다. 제2 타이밍은, 프레임 신호 FRM에 의해 규정된다. 즉, 본 실시 형태에서는, 1 프레임마다 제3 계조 데이터(D3)와 고정 데이터 Dfix가 전환된다.

도 3의 표시 제어 장치(100a)에 있어서, 제어부(50)는, 입력 데이터 D＿IN의 값을, 소정의 임계값 J=(2^m－2×2^k＋1=249)와 비교하여, D＿IN≤J일 때 제1 계조 데이터(D1)를 선택하고, D＿IN＞J일 때 제2 계조 데이터(D2)를 선택한다.

이상과 같이 구성된 도 3의 표시 제어 장치(100a)의 동작에 대해 도 4를 참조하여 설명한다.

도 3의 표시 제어 장치(100a)에 있어서, 제1 프레임 레이트 컨트롤부(10)로부터 출력되는 제1 계조 데이터(D1)는, 입력 데이터 D＿IN에 대해서 변화율 g1=1로 증가해 가고, D＿IN=252가 되면 포화한다. 입력 데이터 D＿IN=252∼255에 대해서 제1 계조 데이터(D1)는 252의 일정값을 취한다. 이 점은 이미 설명하였다. 즉, 제1 계조 데이터(D1)에 대해서,

y=x …(1)

가 성립된다.

도 3의 표시 제어 장치(100a)에 있어서, 제2 프레임 레이트 컨트롤부(20)로부터 출력되는 제2 계조 데이터(D2)는, 입력 데이터 D＿IN에 대해서 변화율 g2=0.5로 증가하고 있고, (x, y)=(255, 252)를 통과하는 직선이다. 즉, 제2 계조 데이터(D2)에 대해서,

y=0.5(x－255)＋252 …(2)

가 성립된다. 이 제2 계조 데이터(D2)는, 이하와 같이 하여 생성된다.

제2 프레임 레이트 컨트롤부(20)에 있어서, 제2 프레임 레이트 컨트롤 회로(24)는, 입력 데이터 D＿IN으로부터 3을 뺀 중간 데이터에 대해서, 프레임 레이 트 컨트롤 처리를 행한다. 따라서, 제2 프레임 레이트 컨트롤 회로(24)의 출력인 제3 계조 데이터(D3)는, 제1 계조 데이터(D1)를 x축(가로축) 방향으로, 3시프트한 변화율 1의 직선이 된다. 즉, 제3 계조 데이터(D3)에 대해서,

y=x－3 …(3)

이 성립된다.

고정 데이터 생성부(22)로부터의 고정 데이터 Dfix가 표현하는 휘도는, 전술한 바와 같이,

y=252 …(4)

이다. 셀렉터(28)는 프레임 신호에 의거하여, 제3 계조 데이터(D3)와 고정 데이터 Dfix를 교대로 전환한다. 따라서, 제2 계조 데이터(D2)의 시간 평균에 의해 표현되는 휘도는, Dfix와 D3의 평균값이 된다. 즉,

D2=(Dfix＋D3)／2 …(5)

가 성립된다. 식 (5)에, 식 (3), (4)를 대입하면, 식 (2)를 얻는다.

이와 같이, 도 3의 표시 제어 장치(100a)에 의하면, 상이한 휘도 데이터를 시분할적으로 전환함으로써, 기울기가 1보다 낮은 제2 계조 데이터(D2)를 생성하여 중간 계조를 표현할 수 있다.

또한, 도 3의 표시 제어 장치(100a)에 있어서, 제2 프레임 레이트 컨트롤부(20)는, 매트릭스형상으로 배치된 복수의 화소를 복수의 영역으로 분할하고, 영역마다 제3 계조 데이터(D3)와 고정 데이터 Dfix의 전환의 상을 시프트하여 설정해도 된다.

도 5a∼5d는, 화소 영역마다의 제2 프레임 레이트 컨트롤부(20)의 동작을 나타내는 도면이다. 도 5a∼5d는, 매트릭스 배치되는 복수의 화소의 일부를 나타내고 있고, 연속하는 4 프레임의 사이의 셀렉터(28)의 상태를 나타내고 있다.

도 5a∼5d에는, 종횡 4×8개의 화소가 나타나 있고, 복수의 화소는, 세로 2×가로 4의 영역 R1∼R4로 분할된다.

제1 영역 R1, 제4 영역 R4 내의 화소에 주목하면, 셀렉터(28)는 짝수 번째의 프레임 N, N＋2에 있어서, 고정 데이터 Dfix를 선택하고, 홀수 번째의 프레임 N＋1, N＋3에 있어서, 제3 계조 데이터(D3)를 선택한다.

한편, 제2 영역 R2, 제3 영역 R3 내의 화소에 주목하면, 셀렉터(28)는, 짝수 번째의 프레임 N, N＋2에 있어서, 제3 계조 데이터(D3)를 선택하고, 홀수 번째의 프레임 N＋1, N＋3에 있어서 고정 데이터 Dfix를 선택한다.

즉, 몇 개의 영역 R1, R4는, 인접하는 영역 R2, R3과 상이한 상(역상)으로, 제3 계조 데이터(D3)와 고정 데이터 Dfix가 전환된다. 이 수법을 이용함으로써, 인접하는 영역끼리의 휘도가 평균화됨으로써 중간 휘도를 표현할 수 있다. 또한, 이 처리를 행하는 경우, 셀렉터(28)는, 프레임 신호 FRM에 더하여 수평 동기 신호 H＿SYNC, 수직 동기 신호 V＿SYNC에 의거하여, 제3 계조 데이터(D3)와 고정 데이터 Dfix를 전환하면 된다.

도 6은, 도 1의 표시 제어 장치의 제2 구성예를 나타내는 블록도이다. 도 6의 표시 제어 장치(100b)는, 중간 데이터 생성부(40), 셀렉터(42, 44), 프레임 레이트 컨트롤 회로(46)를 구비한다.

중간 데이터 생성부(40)는, 입력 데이터 D＿IN에 소정의 연산을 실시한 중간 데이터 D＿INT를 생성한다. 소정의 연산은, 예를 들어, 제2 소정값 f의 감산이다. 전술한 바와 같이, f=3으로 설정해도 된다.

셀렉터(42)는, 제1 소정값 d(예를 들어 d=252)와 중간 데이터 D＿INT를 시분할적으로 출력한다. 셀렉터(42)는, 도 3의 셀렉터(28)와 동일하게 스위칭된다.

셀렉터(44)에는, 셀렉터(42)의 출력 데이터 Dx2 및 입력 데이터 D＿IN이 입력되고, 어느 한 쪽을 선택하여 제3 데이터 Dx3으로서 출력한다. 셀렉터(44)는, 도 3의 셀렉터(30)와 동일하게 입력 데이터 D＿IN의 값에 의거하여 제어된다. 예를 들어, 셀렉터(44)는, D＿IN≤J일 때 입력 데이터 D＿IN을 선택하고, D＿IN＞J일 때 셀렉터(42)의 출력 데이터 Dx2를 선택한다.

프레임 레이트 컨트롤 회로(46)는 제3 데이터 Dx3의 하위 k비트의 값에 따라, 제3 데이터 Dx3의 상위 n비트를 보정한 복수의 제3 계조 데이터(D3)를 생성하고, 소정의 제1 타이밍마다 시분할적으로 출력한다. 프레임 레이트 컨트롤 회로(46)는 도 1의 제1 프레임 레이트 컨트롤 회로(12), 제2 프레임 레이트 컨트롤 회로(24)에 대응한다.

도 6의 표시 제어 장치(100b)는, 도 3의 표시 제어 장치(100a)와 신호 처리의 차례를 바꿔 넣은 회로가 되어 있다. 즉, 도 3의 표시 제어 장치(100a)에서는, 프레임 레이트 컨트롤 회로에 의해서 계조 데이터를 생성하고, 계조 데이터를 셀렉터에 의해서 전환하는 구성이다. 이것에 대해서, 도 6의 표시 제어 장치(100b)에서는, 프레임 레이트 컨트롤 회로의 사전 처리에 있어서 셀렉터로 데이터를 전환하 고 있다.

도 6의 회로는, 프레임 레이트 컨트롤 회로(46)에 입력 데이터 D＿IN을 입력했을 때, 도 3의 제1 프레임 레이트 컨트롤부(10)로서 기능한다. 또, 프레임 레이트 컨트롤 회로(46)에 셀렉터(42)의 출력 데이터 Dx2를 입력했을 때에, 도 3의 제2 프레임 레이트 컨트롤부(20)로서 동작한다.

도 6의 표시 제어 장치(100b)에 의하면, 도 3의 표시 제어 장치(100a)와 동등한 기능을, 단일의 프레임 레이트 컨트롤 회로에 의해 실현할 수 있다.

도 6의 표시 제어 장치(100b)에 있어서도, 도 5에 나타내는 바와 같이, 화소를 공간적으로 분할하고, 영역마다 상을 시프트시켜도 된다. 이 경우, 또한 서로 이웃하는 복수의 화소의 평균 휘도에 의해서 중간 계조를 표현할 수 있다.

실시 형태는 예시이며, 그러한 각 구성 요소나 각 처리 프로세스의 조합에 여러 가지 변형예가 가능한 것, 또 그러한 변형예도 본 발명의 범위에 있는 것은 당업자에게 이해되는 바이다.

실시 형태에서 설명한 도 4의 입출력 특성은 예시이며, 그 외의 변형예도 본 발명의 범위에 포함된다. 도 7은, 도 4의 입출력 특성의 변형예를 나타낸다. 도 7의 입출력 특성은, 이하와 같이 하여 얻을 수 있다.

제1 소정값 d=0으로 설정한다. 0을 표현하는 고정 데이터 Dfix[0]∼[3]은 전체 비트가 0이 된다. 제2 계조 데이터(D2)는, 고정 데이터 Dfix와 제1 계조 데이터(D1)의 평균이 된다. 또, J=6으로 설정한다. 셀렉터(30)는, D＿IN＜J일 때, 제2 계조 데이터(D2)를 선택하고, D＿IN≥J일 때, 제3 계조 데이터(D3)를 선택한 다.

그 외에도, 임의의 복수의 계조 데이터를 시분할적으로 전환함으로써, 중간 계조의 표현이 가능해지고, 이러한 변형예도 본 발명의 범위에 포함된다.

시분할적 전환은 2개의 계조 데이터에 한정되지 않고, 3개 이상의 계조 데이터를 시분할적으로 전환해도 된다. 또, 실시 형태에서는, 전환 타이밍을, 프레임마다 설정하는 경우에 대해 설명했지만, 복수의 프레임마다 전환해도 된다.

또, 실시 형태에서는, 시분할의 시간 비율이 50％인 경우에 대해 설명했지만, 상이한 시간 비율을 이용해도 된다. 예를 들어, 도 3의 회로에 있어서, 셀렉터(28)는, 3 프레임의 사이, 제3 계조 데이터(D3)를 선택하고, 1 프레임의 사이, 고정 데이터 Dfix를 선택해도 된다. 이 경우, 입력 데이터에 대한, 계조 데이터에 의해 표현되는 휘도의 변화율을, 보다 세세하게 설정할 수 있다.

다음에 제2 프레임 레이트 컨트롤부의 변형예에 대해 설명한다. 제2 프레임 레이트 컨트롤부(20a)는, 제1 고정값 DfixA와 제2 고정값 DfixB의 출현 빈도를, 입력 데이터 D＿IN에 따라 변화시킴으로써 중간 계조를 표현한다. 출현 빈도는, 공간적(면적적) 및 시간적의 어느 하나 혹은 양쪽 모두의 조합이다. 제1 고정값 DfixA는 6비트 환산으로 62(8비트 환산으로 248)에 상당하고, 제2 고정값 DfixB는 6비트 환산으로 63(8비트 환산으로 252)에 상당한다.

도 8은, 변형예에 관한 제2 프레임 레이트 컨트롤부(20a)의 입출력 특성을 나타내는 테이블이다. 입력 데이터 D＿IN의 계조가 250 이상의 범위에 있어서, 제2 프레임 레이트 컨트롤부(20a)는, 설정된 6비트 환산의 휘도 62와 휘도 63의 출현 비율에 따라 화소의 휘도를 설정한다.

예를 들어 공간적 제어를 행하는 경우, 프레임 레이트 컨트롤부는, 매트릭스형상으로 배치된 복수의 화소를 복수의 영역으로 분할하고, 각 영역에 포함되는 화소마다 휘도를 설정한다. 제2 프레임 레이트 컨트롤부(20a)는, 8화소를 포함하는 영역을 단위로 하여, 제1 고정값 DfixA(=62)와 제2 고정값 DfixB(=63)의 출현 비율을 변화시킴으로써, 영역 전체의 평균 휘도를 입력 데이터 D＿IN에 대응한 계조로 설정한다.

예를 들어, 입력 데이터 D＿IN=252일 때 3：5의 비율로, 즉 8화소 중 3화소에 제1 고정값 DfixA(=62)를 출력하고, 나머지 5화소에 제2 고정값 DfixB(=63)를 출력한다.

시간적인 제어만을 행하는 경우, 각 화소의 휘도를, 연속하는 8프레임을 단위로 하여 설정한다. 예를 들어 입력 데이터 D＿IN=252일 때 3：5의 비율로, 즉 8프레임 중 3프레임에 제1 고정값 DfixA(=62)를 출력하고, 나머지 5프레임에 제2 고정값 DfixB(=63)를 출력한다.

일정 화소가 시간적으로 연속하여 동일한 휘도로 점등하는 것이 바람직하지 않은 경우, 공간적 제어에 시간적인 제어를 조합해도 된다. 즉, 휘도 62와 휘도 63의 출현 비율의 공간적 및 시간적인 평균값이, 도 8에 규정되는 값으로 설정되면 된다. 8화소, 8프레임을 단위로 하여 계조 제어를 행하는 경우, 총 8×8 화소 전체로서 휘도 62와 휘도 63의 출현 비율이 설정된다.

도 9는, 변형예에 관한 제2 프레임 레이트 컨트롤부(20a)에 의한 시간적 또 한 공간적 휘도 제어의 모습을 나타내는 도면이다. 도 9는, 입력 계조가 253인 경우, 휘도 62와 휘도 63의 출현 빈도는 2：6으로 설정된다. 휘도 62로 설정되는 화소와, 휘도 63으로 설정되는 화소의 위치는 공간적으로 고정되는 일 없이, 미리 설정된 규칙에 의거하여 의사 랜덤적으로 이동시키는 것이 바람직하다.

도 10은, 변형예에 관한 제2 프레임 레이트 컨트롤부(20a)의 구성을 나타내는 회로도이다. 제2 프레임 컨트롤부(20a)는, 셀렉터(28a), 가산기(29)를 구비한다. 셀렉터(28a)의 제1 입력 단자(P1)에는 1이, 제2 입력 단자(P2)에는 0이 입력된다. 셀렉터(28a)에는 제어 신호 CONT로서 3비트의 프레임 신호 FRM, 화소 영역 내의 픽셀의 위치를 나타내는 3비트의 어드레스 신호 ADR, 입력 데이터 D＿IN이 입력되어 있다. 어드레스 신호 ADR은, 1비트의 행 어드레스 신호 ROW와 2비트의 열 어드레스 신호 COL을 포함해도 된다. 프레임 신호의 3비트는, 8프레임을 단위로 하여 휘도를 설정하는 것을 의미하고 있다. 또, 3비트의 어드레스 신호 ADR은, 8화소를 단위로 하여 휘도를 설정하는 것을 의미하고 있다. 1비트의 행 어드레스 신호 ROW는, 화소 영역이 2행으로 이루어지고, 2비트의 열 어드레스 COL은, 화소 영역이 4열로 이루어지는 것을 의미하고 있다.

셀렉터(28a)는, 합계 14비트의 제어 신호의 값에 따라 제1 입력 단자(P1)의 1 또는 제2 입력 단자(P2)의 0 중의 어느 하나를 선택한다. 셀렉터(28a)의 선택 규칙은, 도 8에 나타내는 휘도 62와 휘도 63의 출현 빈도를 만족하도록, 미리 테이블(메모리)에 유지된다. 셀렉터(28a)는, 테이블을 이용하는 대신에, 제어 신호 CONT의 각 비트를 연산한 결과에 의거하여 선택을 행해도 된다. 선택 규칙은, 상 술한 시간적인 처리이어도 되고, 공간적인 처리이어도 되고, 이들의 조합에 따라도 된다.

가산기(29)는, 셀렉터(28a)의 출력과 소정값 62를 가산한다. 그 결과 제2 프레임 레이트 컨트롤부(20a)의 출력은, 14비트의 제어 신호 CONT의 값에 따라 휘도 62 또는 휘도 63 중의 어느 하나의 값을 취한다.

또한, 가산기(29)를 설치하는 대신에, 셀렉터(28a)의 제1 입력 단자(P1)에 휘도 62를, 제2 입력 단자(P2)에 휘도 63을 입력해도 된다.

도 5에 나타내는 바와 같이, 화소 영역을 단위로 하여 휘도를 설정하는 경우, 화소 영역마다 휘도가 상이하기 때문에, 사람에 따라서는 가로 스트라이프(stripe)나 세로 스트라이프가 보인다는 문제가 발생한다. 이것에 대해서, 변형예에 관한 제2 프레임 레이트 컨트롤부(20a)의 처리를 채용하면, 가로 스트라이프나 세로 스트라이프의 발생을 억제할 수 있다.

실시 형태에 의거하여 본 발명을 설명했지만, 실시 형태는, 본 발명의 원리, 응용을 나타내고 있음에 지나지 않고, 실시 형태에는, 청구의 범위에 규정된 본 발명의 사상을 이탈하지 않는 범위에 있어서 많은 변형예나 배치의 변경이 가능하다.

본 발명은, 매트릭스형의 표시 패널의 구동 기술에 이용할 수 있다.

Claims

프레임 레이트 컨트롤을 이용하여, 화소마다의 휘도를 나타내는 m(m은 정수) 비트의 입력 데이터를, n(n은 n＜m의 정수) 비트의 출력 데이터로 변환하여 각 화소의 휘도를 제어하는 표시 제어 장치로서,

프레임 레이트 컨트롤을 이용하여 상기 입력 데이터에 따라 복수의 제1 계조 데이터를 생성하고, 소정의 제1 타이밍마다 시분할적으로 출력하는 제1 프레임 레이트 컨트롤부와,

프레임 레이트 컨트롤을 이용하여 상기 입력 데이터에 따라 복수의 제2 계조 데이터를 생성하고, 소정의 제1 타이밍마다 시분할적으로 출력하는 제2 프레임 레이트 컨트롤부를 구비하고,

상기 입력 데이터에 대한 상기 제1 계조 데이터에 의해 표현되는 휘도의 변화율과, 상기 입력 데이터에 대한 상기 제2 계조 데이터에 의해 표현되는 휘도의 변화율을 상이하게 하고, 상기 제1, 제2 프레임 레이트 컨트롤부로부터의 제1, 제2 계조 데이터의 어느 하나를 선택하여 각 화소의 휘도를 제어하는 것을 특징으로 하는 표시 제어 장치.
청구항 1에 있어서, 상기 입력 데이터의 값과 소정의 임계값의 대소 관계에 따라, 상기 제1, 제2 프레임 레이트 컨트롤부의 제1, 제2 계조 데이터의 어느 하나를 선택하는 것을 특징으로 하는 표시 제어 장치.
청구항 1 또는 청구항 2에 있어서, 상기 제1 타이밍은, 프레임 신호에 의해 규정되는 것을 특징으로 하는 표시 제어 장치.
청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 제1 프레임 레이트 컨트롤부는, 상기 입력 데이터에 대한 상기 제1 계조 데이터에 의해 표현되는 휘도의 변화율이 1이 되도록 상기 제1 계조 데이터를 생성하고,

상기 제2 프레임 레이트 컨트롤부는, 상기 입력 데이터에 대한 상기 제2 계조 데이터에 의해 표현되는 휘도의 변화율이 1보다 작아지도록 상기 제2 계조 데이터를 생성하는 것을 특징으로 하는 표시 제어 장치.
청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 제1 프레임 레이트 컨트롤부는,

상기 입력 데이터의 하위 k비트의 값에 따라 상기 입력 데이터의 상위 n비트를 보정한 2^k개의 제1 계조 데이터를 생성하고, 2^k회를 1주기로 하여 시분할적으로 출력하는 제1 프레임 레이트 컨트롤 회로를 포함하는 것을 특징으로 하는 표시 제어 장치.
청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 제2 프레임 레이트 컨트롤부는,

제1 소정값 d(d는 정수)를 표현하는, 2^k개의 n비트의 고정 데이터를 생성하고, 2^k회를 1주기로 하여 시분할적으로 출력하는 고정 데이터 생성부와,

상기 입력 데이터에 소정의 연산을 실시한 중간 데이터의 하위 k비트의 값에 따라 상기 중간 데이터의 상위 n비트를 보정한 2^k개의 제3 계조 데이터를 생성하고, 2^k회를 1주기로 하여 시분할적으로 출력하는 제2 프레임 레이트 컨트롤 회로와,

상기 제2 프레임 레이트 컨트롤 회로로부터의 제3 계조 데이터와, 상기 고정 데이터 생성부로부터의 고정 데이터를 받아 시분할적으로 전환하여 상기 제2 계조 데이터로서 출력하는 셀렉터를 포함하는 것을 특징으로 하는 표시 제어 장치.
청구항 6에 있어서, 상기 소정의 연산은, 제2 소정값 f(f는 정수)의 가산 혹은 감산인 것을 특징으로 하는 표시 제어 장치.
청구항 7에 있어서, 상기 제2 소정값은, f=2^k－1인 것을 특징으로 하는 표시 제어 장치.
청구항 6에 있어서, 상기 제1 소정값 d는, d=2^m－2^k이며, 2^k개의 n비트의 고 정 데이터는, 전체 비트가 1인 것을 특징으로 하는 표시 제어 장치.
청구항 6에 있어서, m=8, n=6, k=2이고, 상기 제1 소정값은 d=252이며, 상기 소정의 연산은, 상기 제2 소정값 f=3의 감산인 것을 특징으로 하는 표시 제어 장치.
청구항 6에 있어서, 상기 셀렉터는, 소정의 제2 타이밍마다 상기 제3 계조 데이터와 상기 고정 데이터를 교대로 전환하는 것을 특징으로 하는 표시 제어 장치.
청구항 11에 있어서, 상기 제2 타이밍은, 프레임 신호에 의해 규정되는 것을 특징으로 하는 표시 제어 장치.
청구항 6에 있어서, 상기 제2 프레임 레이트 컨트롤부는, 매트릭스형상으로 배치된 복수의 화소를 복수의 영역으로 분할하고, 영역마다 상기 제3 계조 데이터와 상기 고정 데이터의 전환의 상을 설정하는 것을 특징으로 하는 표시 제어 장치.
청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 제1, 제2 프레임 레이트 컨트롤부는,

상기 입력 데이터에 소정의 연산을 실시한 중간 데이터를 생성하는 중간 데 이터 생성부와,

제1 소정값 d(d는 정수)와 상기 중간 데이터를 시분할적으로 출력하는 셀렉터와,

상기 셀렉터의 출력 데이터 또는 상기 입력 데이터의 어느 한 쪽이 제3 데이터로서 입력되고, 상기 제3 데이터의 하위 k비트의 값에 따라 상기 제3 데이터의 상위 n비트를 보정한 복수의 제3 계조 데이터를 생성하고, 소정의 제1 타이밍마다 시분할적으로 출력하는, 하나의 프레임 레이트 컨트롤 회로를 공유하여 구성되고,

상기 프레임 레이트 컨트롤 회로에 상기 입력 데이터를 입력했을 때에 상기 제1 프레임 레이트 컨트롤부로서, 상기 프레임 레이트 컨트롤 회로에 상기 셀렉터의 출력 데이터를 입력했을 때에 상기 제2 프레임 레이트 컨트롤부로서 동작하는 것을 특징으로 하는 표시 제어 장치.
청구항 14에 있어서, 상기 소정의 연산은, 제2 소정값 f(f는 정수)의 가산 혹은 감산인 것을 특징으로 하는 표시 제어 장치.
청구항 15에 있어서, 상기 제2 소정값은, f=2^k－1인 것을 특징으로 하는 표시 제어 장치.
청구항 14에 있어서, 상기 제1 소정값 d는, d=2^m－2^k인 것을 특징으로 하는 표시 제어 장치.
청구항 14에 있어서, m=8, n=6, k=2이고, 상기 제1 소정값은 d=252이며, 상기 소정의 연산은, 상기 제2 소정값 f=3의 감산인 것을 특징으로 하는 표시 제어 장치.
청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 하나의 반도체 기판 상에 일체 집적화된 것을 특징으로 하는 표시 제어 장치.
표시 패널과,

상기 표시 패널을 구동하는 드라이버 회로와,

상기 표시 패널에 표시해야 할 화상 데이터를 색마다 m비트로 생성하는 신호 처리부와,

상기 m비트의 화상 데이터를 받아 상기 드라이버 회로에 대해서, n비트의 출력 데이터를 출력하는 청구항 1 내지 청구항 3 중 어느 한 항에 기재된 표시 제어 장치를 구비하는 것을 특징으로 하는 전자 기기.