KR20090088789A - Board on chip package and process for making same - Google Patents

Board on chip package and process for making same Download PDF

Info

Publication number
KR20090088789A
KR20090088789A KR1020087032244A KR20087032244A KR20090088789A KR 20090088789 A KR20090088789 A KR 20090088789A KR 1020087032244 A KR1020087032244 A KR 1020087032244A KR 20087032244 A KR20087032244 A KR 20087032244A KR 20090088789 A KR20090088789 A KR 20090088789A
Authority
KR
South Korea
Prior art keywords
substrate
die
adhesive
opening
encapsulant
Prior art date
Application number
KR1020087032244A
Other languages
Korean (ko)
Inventor
켄지 쿠리야마
폴 워츄스쥬스키
Original Assignee
헨켈 아게 운트 코. 카게아아
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 헨켈 아게 운트 코. 카게아아 filed Critical 헨켈 아게 운트 코. 카게아아
Publication of KR20090088789A publication Critical patent/KR20090088789A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

A board-on-chip (BOC) type semiconductor package comprises a substrate with an opening and a semiconductor die with a conductive area on its active surface. The die is mounted onto the substrate with the active surface facing the upper surface of the substrate and completely covering the opening in the substrate, The conductive area of the active surface of the die is exposed to the opening in the substrate. The die is joined to the substrate using an adhesive and is electrically connected to the substrate with wire bonds through the opening of the substrate. The wire bonds are protected with an encapsulant, which fills the opening in the substrate. Solder balls are implanted on the lower surface of the substrate at an area outside of the encapsulant. The package is characterized by the absence of encapsulant for the inactive side of the die and the absence of an encapsulant for the sides of the die. ® KIPO & WIPO 2009

Description

보드 온 칩 패키지 및 그의 제조 방법 {BOARD ON CHIP PACKAGE AND PROCESS FOR MAKING SAME}Board-on-Chip Package and Method of Manufacturing The Same {BOARD ON CHIP PACKAGE AND PROCESS FOR MAKING SAME}

본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.

DRAM(동적 랜덤 억세스 메모리) 메모리 소자를 위한 반도체 패키징 기술에서의 최근의 발달은 보드-온-칩(board-on-chip), 즉 BOD 패키지이다. 이러한 패키지는 윈도우형 반도체 패키지로도 지칭되는 것으로, 관통하는 개구부를 구비하도록 형성된 기판을 포함하며, 기판의 상면 상에 상기 개구부 위에 반도체 칩 또는 다이가 페이스-다운(face-down) 방식으로 접착제에 의해 실장됨으로써 칩의 활성 표면이 기판에 대면하고 부분적으로 상기 개구부에 노출되어 있다. 복수 개의 본딩 와이어가 다이의 활성 표면을 개구부를 통해 기판의 하면에 전기적으로 접속시킨다. 제1 캡슐화제(encapsulant)가 개구부를 채우고 본딩 와이어를 캡술화하도록 기판의 하면 상에 형성되고, 제2 캡슐화제가 칩의 이면 및/또는 측면을 캡슐화하도록 기판의 상면에 형성된다. 복수 개의 솔더 볼이 기판의 하면에 부착되어 제1 캡슐화제 바깥쪽에 위치한다.Recent developments in semiconductor packaging technology for DRAM (Dynamic Random Access Memory) memory devices are board-on-chip, or BOD packages. Such a package, also referred to as a windowed semiconductor package, includes a substrate formed to have a penetrating opening, wherein a semiconductor chip or die on the top surface of the substrate is attached to the adhesive in a face-down manner. By mounting, the active surface of the chip faces the substrate and is partially exposed to the opening. A plurality of bonding wires electrically connect the active surface of the die to the bottom surface of the substrate through the openings. A first encapsulant is formed on the lower surface of the substrate to fill the opening and encapsulate the bonding wire, and a second encapsulant is formed on the upper surface of the substrate to encapsulate the back and / or side of the chip. A plurality of solder balls are attached to the lower surface of the substrate and positioned outside the first encapsulant.

실제로, BOC 패키지는 적어도 두 가지 상이한 방법을 이용하여 제조될 수 있다. 그중 하나의 방법에서, 인쇄가능한 접착제 페이스트가 기판에 도포되고 B-스 테이지 가공되어 다이 부착되기 전에 비점착성 상태로 된다. 전형적으로, 하나의 기판 상에 여러 개의 다이가 실장되어 하나의 보드로부터 여러 개의 패키지가 제조될 수 있다. 몰딩 및 솔더 볼 부착 후, 패키지는 서로 분리되어 단일 패키지를 생성한다. 도 1은 이 방법의 전형적 실시예에서의 패키지의 평면도를 나타내고 도 2는 단면도를 나타내는데, 접착제(12)는 다이(11)가 기판(10)의 개구부(100) 위에 장착될 수 있도록 하는 패턴으로 기판(10)의 상면(101) 상에 인쇄된다. 다이(11)가 접착제(12) 위에 부착된 후, 와이어 본드(13)가 다이(11)의 활성측(111) 상에 있는 와이어 본드 패드(112)로부터 기판(10)의 저면측(102)까지 개구부(100)를 통해 형성된다.Indeed, BOC packages can be manufactured using at least two different methods. In one method, the printable adhesive paste is applied to the substrate and B-staged to become non-tacky before die attach. Typically, multiple dies can be mounted on one substrate to fabricate several packages from one board. After molding and solder ball attachment, the packages are separated from each other to create a single package. 1 shows a plan view of a package in an exemplary embodiment of this method and FIG. 2 shows a cross sectional view wherein the adhesive 12 is in a pattern that allows the die 11 to be mounted over the opening 100 of the substrate 10. It is printed on the upper surface 101 of the substrate 10. After the die 11 is attached onto the adhesive 12, the bottom side 102 of the substrate 10 from the wire bond pad 112 on which the wire bond 13 is on the active side 111 of the die 11. Is formed through the opening 100.

다음으로, 몰딩 공정에서 캡슐화제(15)가 와이어 본드(13), 다이(11)의 비활성측(inactive side)(110), 및 다이(11)의 측면(side)(113) 위에 도포된다. 몰딩 후, 기판(10)의 저면측(102)에 솔더 볼(14)이 적용되고, 패키지는 절단 공정(sawing operation)에서 서로 분리된다. 도 3은 이 방법의 또 다른 전형적 실시예를 나타내는 패키지의 단면으로서, 다이(11)의 비활성측(110)은 캡슐화되어 있지 않지만, 다이(11)의 측면(113)은 캡슐화되어 있다.Next, in the molding process, an encapsulant 15 is applied over the wire bond 13, the inactive side 110 of the die 11, and the side 113 of the die 11. After molding, the solder balls 14 are applied to the bottom side 102 of the substrate 10 and the packages are separated from each other in a sawing operation. 3 is a cross section of a package representing another exemplary embodiment of the method, wherein the inactive side 110 of the die 11 is not encapsulated, while the side 113 of the die 11 is encapsulated.

이러한 종래의 방법은 여러 가지 단점을 가진다. 도 1 및 2에 도시된 바와 같이, 접착제(12)는 개구부(100)의 둘레 전체를 따라 인쇄되지 않고, 다이(11)의 활성 표면911)과 기판(10)의 상면(101) 사이에 갭(G)을 남긴다. 접착제(12)에서의 이러한 갭(G)은 와이어 본드(13)의 캡슐화시, 캡슐화제(15)가 기판(10)과 다이(11) 사이로 유동하게 되어 측면(113) 및/또는 다이(11)의 비활성 측면(110)을 따라 유 출되기 때문에 다이의 비활성측 및/또는 측면 상에 캡슐화제(15)를 사용하지 않을 수 없게 한다. 또한, 다이(11)의 비활성측(110) 및/또는 측면(113)은 몰딩 컴파운드 내에 캡슐화되고, 대면적의 몰딩이 몰딩 공정에서 고유한 열 응력으로 인한 기판 왜곡(warpage)을 초래할 수 있다. 이에 따라 몰딩 공정중에 기판의 응력을 이완시킬 수 있는 구조로 다이가 배열되는 것이 필요해진다.This conventional method has several disadvantages. As shown in FIGS. 1 and 2, the adhesive 12 is not printed along the entire circumference of the opening 100, but there is a gap between the active surface 911 of the die 11 and the top surface 101 of the substrate 10. Leave (G). This gap G in the adhesive 12 causes the encapsulant 15 to flow between the substrate 10 and the die 11 upon encapsulation of the wire bond 13 such that the side 113 and / or die 11 Flows along the inactive side 110 of < RTI ID = 0.0 >), < / RTI > In addition, the inactive side 110 and / or side 113 of the die 11 is encapsulated within the molding compound, and large area molding may result in substrate warpage due to thermal stress inherent in the molding process. This requires that the die be arranged in a structure that can relax the stress of the substrate during the molding process.

도 4A는 단일 기판(10)으로부터 다중 패키지를 제조할 수 있는 전형적인 구조를 나타낸다. 이 구조에서, 접착제(12)는 기판(10)의 개구부(100) 주위의 영역에 인쇄됨으로써, 다이는 추후에 개구부(100)를 커버하는 위치에 접착제(12) 상에 장착될 수 있다. 이 구조에서, 몰딩된 패키지의 블록들 사이의 영역에 기판(10)의 슬릿(104)을 포함하여, 몰딩되는 패키지의 블록들 사이에 몰딩되지 않은 기판 영역을 도입함으로써 응력이 이완된다. 도 4B는 이 구조의 확대도로서, 슬릿(104)에 의해 제공되는 응력 이완 영역(stress release area)이, 메모리 패키지 자체에 요구되는 것보다 훨씬 더 많은 기판 영역의 사용을 필요로 한다는 것을 나타낸다. 기판(10)은 메모리 패키지에서 사용되는 재료 중 고가인 것 중 하나이므로, 이러한 낭비는 매우 바람직하지 않다. 마지막으로, 몰딩 공정에서의 고유한 온도 및 압력은 반도체 다이에 대해 열 응력을 부여하며, 소자 수율의 저하를 초래할 수 있다.4A shows a typical structure in which multiple packages can be fabricated from a single substrate 10. In this structure, the adhesive 12 is printed in the area around the opening 100 of the substrate 10 so that the die can later be mounted on the adhesive 12 in a position covering the opening 100. In this structure, the stress is relaxed by introducing an unmolded substrate region between the blocks of the molded package, including the slit 104 of the substrate 10 in the region between the blocks of the molded package. 4B is an enlarged view of this structure, showing that the stress release area provided by the slit 104 requires the use of much more substrate area than is required for the memory package itself. Since the substrate 10 is one of the expensive materials used in the memory package, this waste is very undesirable. Finally, the inherent temperature and pressure in the molding process impart thermal stress on the semiconductor die and can lead to lower device yields.

도 5는 제2 방법을 이용하여 제조된 BOC 패키지의 평면도를 나타내고, 도 6은 단면도를 나타낸다. 이 방법에서, 기판의 개구부(100)에 대해 대응하는 위치에 개구를 가진 테이프 접착제(17)는 접착제 테이프의 개구가 기판의 개구부와 정렬되는 상태로 기판(10)의 상면(101)의 테이프 부착 영역(105) 위에 적용된다. 이렇게 해서 접착제 테이프(17)는 다이(11)와 기판(10) 사이에 전혀 갭을 형성하지 않고 다이(11)의 활성 표면(111)과 기판의 상면(101) 사이에 삽입된다. 다이(11)가 테이프 접착제(17) 위에 부착된 후, 와이어 본드(13)가 개구부(100)를 통해, 다이(11)의 활성측(111) 상의 와이어 본드 패드(112)로부터 기판(10)의 저면측(102)까지 형성된다. 다음으로, 몰딩 공정에서 캡슐화제(15)가 단일 단계로 와이어 본드(13) 위에 도포되고, 제2 캡슐화제(16)가 다이(11)의 측면(113) 위에 도포된다. 몰딩 후, 솔더 볼(14)이 기판(10)의 저면측(102)에 적용되고, 패키지는 절단 공정에서 서로 분리된다. 5 shows a top view of a BOC package manufactured using the second method, and FIG. 6 shows a cross sectional view. In this method, the tape adhesive 17 having an opening at a corresponding position relative to the opening 100 of the substrate is attached to the tape of the top surface 101 of the substrate 10 with the opening of the adhesive tape aligned with the opening of the substrate. Applied over area 105. The adhesive tape 17 is thus inserted between the active surface 111 of the die 11 and the top surface 101 of the substrate without forming a gap at all between the die 11 and the substrate 10. After the die 11 is attached onto the tape adhesive 17, the wire bond 13 passes through the opening 100 from the wire bond pad 112 on the active side 111 of the die 11 to the substrate 10. Is formed up to the bottom side 102 of the. Next, in the molding process, the encapsulant 15 is applied over the wire bond 13 in a single step, and the second encapsulant 16 is applied over the side 113 of the die 11. After molding, solder balls 14 are applied to the bottom side 102 of the substrate 10 and the packages are separated from each other in the cutting process.

또 다른 실시예에서, 캡슐화제는 다이의 비활성측뿐 아니라 다이의 측면에 적용된다. 이 방법은, 접착제에 의해 커버되지 않은 기판의 개구부에 인접한 영역으로 인해 다이의 활성 표면과 기판의 상면 사이에 갭 문제를 제거하지만, 중요한 단점을 가진다. 첫째로, 테이프 접착제는 인쇄 가능형 페이스트와 같은 유동성 접착제보다 훨씬 고가이다. 둘째로, 다이는 테이프 위에 완벽한 정렬 상태로 설치되지 않을 수 있으며, 그에 따라 다이 하부에 약간의 갭을 발생시킬 수 있다. 마지막으로, 이 방법은 몰딩 공정에서 다이의 측면 및/또는 이면측의 캡슐화를 필요로 한다. 따라서, 전술한 방법에서와 같이, 상당한 기판의 낭비 및 다이에 대한 열 응력이 있다.In another embodiment, the encapsulant is applied to the side of the die as well as the inactive side of the die. This method eliminates the gap problem between the active surface of the die and the top surface of the substrate due to the area adjacent to the opening of the substrate not covered by the adhesive, but has significant drawbacks. First, tape adhesives are much more expensive than flowable adhesives such as printable pastes. Secondly, the die may not be installed in perfect alignment on the tape, resulting in some gaps under the die. Finally, this method requires encapsulation of the side and / or back side of the die in the molding process. Thus, as in the method described above, there is considerable substrate waste and thermal stress on the die.

다이 부착용 유동가능한 페이스트의 사용을 가능하게 하고, 다이의 활성 표면과 기판의 상면 사이의 갭을 배제하며, 기판의 낭비를 줄이고, 다이의 이면 및/또는 측면을 캡슐화하는 데 사용되는 몰딩 공정시 다이에 부하되는 열 응력을 배제 함으로써, 이러한 방법들의 단점을 극복하는 반도체 패키지 및 그러한 패키지의 제조 방법을 가지는 것이 매우 바람직할 것이다.The die in the molding process used to enable the use of a flowable paste for die attachment, to eliminate gaps between the active surface of the die and the top surface of the substrate, to reduce substrate waste, and to encapsulate the back and / or sides of the die It would be highly desirable to have a semiconductor package and a method of manufacturing such a package that overcomes the disadvantages of these methods by excluding thermal stresses that are loaded on it.

본 발명은, a) 상면, 상기 상면 반대 쪽의 하면, 상기 상면과 상기 하면을 관통하는 개구부, 및 상기 하면 상에 위치하고 와이어 본드 패드를 가지는 기판; b) 하나 이상의 도전성 영역을 구비한 활성측 및 상기 활성측 반대 쪽의 비활성측을 가지며, 상기 활성측이 상기 기판의 상면과 상기 하면을 관통하는 개구부 위에 설치되어 상기 개구부를 완전히 커버하도록 상기 기판 상에 장착되는 반도체 다이; c) 상기 도전성 영역을 제외하고 상기 다이의 활성측을 완전히 커버하도록 상기 기판의 상면과 상기 다이의 활성측 사이에 위치하여 이들을 결합시키는 접착제; d) 상기 기판의 개구부를 통해, 상기 다이의 활성측 상의 상기 도전성 영역을 상기 기판의 하면 상의 상기 와이어 본드 패드에 접속시키는 복수 개의 전기 전도성 본딩 와이어; e) 상기 기판의 하면 상에 적용되어 상기 본딩 와이어를 캡슐화하고 상기 기판의 개구부를 채우는 캡슐화제; 및 f) 상기 캡슐화제의 외부 영역에서 상기 기판의 하면 상에 임플랜팅(implanting)되는 복수 개의 솔더 볼을 포함하고, 상기 다이의 비활성측 상에 캡슐화제가 존재하지 않고, 상기 다이의 측면 상에 캡슐화제가 존재하지 않는 것을 특징으로 하는, 반도체 패키지이다.The present invention provides a display device comprising: a) a substrate having an upper surface, a lower surface opposite the upper surface, an opening penetrating through the upper surface and the lower surface, and a wire bond pad positioned on the lower surface; b) an active side having at least one conductive region and an inactive side opposite the active side, wherein the active side is provided over an opening penetrating the upper and lower surfaces of the substrate to completely cover the opening; A semiconductor die mounted to the; c) an adhesive positioned between and bonded to the top of the substrate and the active side of the die to completely cover the active side of the die except for the conductive region; d) a plurality of electrically conductive bonding wires connecting the conductive regions on the active side of the die to the wire bond pads on the bottom surface of the substrate through openings in the substrate; e) an encapsulant applied on the bottom surface of the substrate to encapsulate the bonding wire and fill the opening of the substrate; And f) a plurality of solder balls implanted onto the bottom surface of the substrate in the outer region of the encapsulant, wherein no encapsulant is present on the inactive side of the die and on the side of the die. A semiconductor package, characterized in that no encapsulating agent is present.

또 다른 실시예에서, 본 발명은, a) 상면, 상기 상면 반대 쪽의 하면, 상기 상면과 상기 하면을 관통하는 개구부, 및 상기 하면 상의 와이어 본드 패드를 가지는 기판을 준비하는 단계; b) 하나 이상의 도전성 영역을 구비한 활성측 및 상기 활성측 반대 쪽의 비활성측을 가지는 하나 이상의 반도체 다이를 준비하는 단계; c) 상기 다이가 상기 기판에 부착된 후, 접착제가 상기 개구부를 둘러싸고, 상기 개부부를 포함하여, 크기가 상기 다이의 점유 면적 이상이 되도록, 상기 기판의 상면 상에 접착제 패턴으로 유동가능한 접착제를 적용하는 단계; d) 선택적으로, 상기 유동가능한 접착제를 경화시켜 비점착성 상태로 만드는 단계; e) 상기 활성측이 상기 기판의 상면 및 하면을 관통하는 상기 개구부 위에 설치되어 상기 개구부를 완전히 커버하는 상태로, 상기 기판 상에 상기 다이를 장착함으로써, 상기 다이의 활성 표면 상의 도전성 영역이 상기 기판의 개구부에 노출되고, 상기 다이의 활성 표면은 상기 도전성 영역을 제외하고 상기 접착제에 의해 완전히 커버되도록 하는 단계; f) 선택적으로 상기 접착제를 경화시키는 단계; g) 상기 기판의 개구부를 통해 상기 다이의 활성측 상의 상기 도전성 영역을 상기 기판의 하면 상의 상기 와이어 본드 패드에 접속시키는 복수 개의 전기 전도성 본딩 와이어를 부착시키는 단계; h) 상기 기판의 하면 상에 캡슐화제를 적용하여, 상기 본딩 와이어를 캡슐화하고 상기 기판의 개구부를 채우는 단계; i) 상기 캡슐화제를 경화시키는 단계; 및 j) 상기 캡슐화제의 외부 영역에 상기 기판의 하면 상에 복수 개의 솔더 볼을 임플랜팅하는 단계를 포함하고, 상기 다이의 비활성측에 대해서 캡슐화 단계가 포함되지 않고, 또한 상기 다이의 측면에 대해서 캡슐화 단계가 포함되지 않는 것을 특징으로 하는, 반도체 패키지의 제조 방법이다.In still another embodiment, the present invention provides a method for manufacturing a substrate comprising: a) preparing a substrate having an upper surface, a lower surface opposite the upper surface, an opening penetrating through the upper surface and the lower surface, and a wire bond pad on the lower surface; b) preparing at least one semiconductor die having an active side having at least one conductive region and an inactive side opposite the active side; c) after the die is attached to the substrate, an adhesive surrounds the opening and includes an opening, the adhesive being flowable in an adhesive pattern on the top surface of the substrate such that the size is greater than or equal to the area occupied by the die. Applying; d) optionally, curing the flowable adhesive to make it non-tacky; e) mounting the die on the substrate with the active side installed over the opening penetrating the upper and lower surfaces of the substrate to completely cover the opening, whereby a conductive region on the active surface of the die is formed on the substrate. Exposed to an opening of the die, such that the active surface of the die is completely covered by the adhesive except for the conductive region; f) optionally curing the adhesive; g) attaching a plurality of electrically conductive bonding wires through the opening in the substrate to connect the conductive region on the active side of the die to the wire bond pads on the bottom surface of the substrate; h) applying an encapsulant on the bottom surface of the substrate to encapsulate the bonding wire and fill the opening in the substrate; i) curing the encapsulating agent; And j) implanting a plurality of solder balls on a lower surface of the substrate in an outer region of the encapsulant, wherein encapsulation is not included for the inactive side of the die and is further provided on the side of the die. Method for manufacturing a semiconductor package, characterized in that the encapsulation step is not included.

제3 실시예에서, 본 발명은, a) 상면, 상기 상면의 반대 쪽의 하면, 상기 상면과 상기 하면을 관통하는 개구부, 및 상기 하면 상에 와이어 본드 패드를 가지는 기판을 준비하는 단계; b) 하나 이상의 도전성 영역을 구비한 활성측 및 상기 활성측 반대 쪽의 비활성측을 가지는 하나 이상의 반도체 다이를 준비하는 단계; c) 상기 다이가 상기 기판에 부착된 후, 접착제가 상기 개구부를 둘러싸고, 상기 개부부를 포함하여, 상기 다이의 점유 면적 이상의 면적이 되도록, 상기 다이의 활성측 상에 접착제 패턴으로 유동가능한 접착제를 적용하는 단계; d) 선택적으로, 상기 유동가능한 접착제를 경화시켜 비점착성 상태로 만드는 단계; e) 상기 활성측이 상기 기판의 상면 및 하면을 관통하는 상기 개구부 위에 설치되어 상기 개구부를 완전히 커버하는 상태로, 상기 기판 상에 상기 다이를 장착함으로써, 상기 다이의 활성 표면 상의 도전성 영역이 상기 기판의 개구부에 노출되고, 상기 다이의 활성 표면은 상기 도전성 영역을 제외하고 상기 접착제에 의해 완전히 커버되도록 하는 단계; f) 선택적으로 상기 접착제를 경화시키는 단계; g) 상기 기판의 개구부를 통해 상기 다이의 활성측 상의 상기 도전성 영역을 상기 기판의 하면 상의 상기 와이어 본드 패드에 접속시키는 복수 개의 전기 전도성 본딩 와이어를 부착시키는 단계; h) 상기 기판의 하면 상에 캡슐화제를 적용하여, 상기 본딩 와이어를 캡슐화하고 상기 기판의 개구부를 채우는 단계; i) 상기 캡슐화제를 경화시키는 단계; 및 j) 상기 캡슐화제의 외부 영역에 상기 기판의 하면 상에 복수 개의 솔더 볼을 임플랜팅하는 단계를 포함하고, 상기 다이의 비활성측에 대해서 캡슐화 단계가 포함되지 않고, 또한 상기 다이의 측면에 대해서 캡슐화 단계가 포함되지 않는 것을 특징으로 하는, 반도체 패키지의 제조 방법이다.In a third embodiment, the present invention provides a method for manufacturing a substrate comprising: a) preparing a substrate having an upper surface, a lower surface opposite to the upper surface, an opening penetrating through the upper surface and the lower surface, and a wire bond pad on the lower surface; b) preparing at least one semiconductor die having an active side having at least one conductive region and an inactive side opposite the active side; c) after the die is attached to the substrate, an adhesive is flowable in an adhesive pattern on the active side of the die such that an adhesive surrounds the opening and includes the opening to have an area equal to or greater than the area occupied by the die. Applying; d) optionally, curing the flowable adhesive to make it non-tacky; e) mounting the die on the substrate with the active side installed over the opening penetrating the upper and lower surfaces of the substrate to completely cover the opening, whereby a conductive region on the active surface of the die is formed on the substrate. Exposed to an opening of the die, such that the active surface of the die is completely covered by the adhesive except for the conductive region; f) optionally curing the adhesive; g) attaching a plurality of electrically conductive bonding wires through the opening in the substrate to connect the conductive region on the active side of the die to the wire bond pads on the bottom surface of the substrate; h) applying an encapsulant on the bottom surface of the substrate to encapsulate the bonding wire and fill the opening in the substrate; i) curing the encapsulating agent; And j) implanting a plurality of solder balls on a lower surface of the substrate in an outer region of the encapsulant, wherein encapsulation is not included for the inactive side of the die and is further provided on the side of the die. Method for manufacturing a semiconductor package, characterized in that the encapsulation step is not included.

제4 실시예에서, 본 발명은 보드-온-칩 반도체 패키지의 제조용 기판으로서, 상면, 상기 상면의 반대 쪽의 저면, 및 상기 상면과 상기 저면을 관통하는 개구부를 포함하고, 몰드 응력 이완 영역을 포함하지 않는 것을 특징으로 하는 기판이다.In a fourth embodiment, the present invention provides a substrate for manufacturing a board-on-chip semiconductor package, comprising: a top surface, a bottom surface opposite the top surface, and an opening penetrating the top surface and the bottom surface, wherein the mold stress relaxation region is formed; It is a board | substrate characterized by not including.

첨부된 도면을 참조하여, 이하의 상세한 설명을 통해 본 발명을 보다 완전히 이해할 수 있을 것이다.With reference to the accompanying drawings, the following detailed description will be able to more fully understand the present invention.

도 1(종래 기술)은 종래의 반도체 패키지의 평면도이다.1 (Prior Art) is a plan view of a conventional semiconductor package.

도 2(종래 기술)은 종래의 반도체 패키지의 단면도이다.2 (Prior Art) is a sectional view of a conventional semiconductor package.

도 3(종래 기술)은 종래의 반도체 패키지의 또 다른 실시예의 단면도이다.3 (Prior Art) is a sectional view of yet another embodiment of a conventional semiconductor package.

도 4A(종래 기술)는 기판 상의 BOC 형태의 패키지용 종래의 인쇄 패턴을 나타내는 평면도이다.4A (Prior Art) is a plan view showing a conventional printing pattern for a BOC type package on a substrate.

도 4B(종래 기술)는 기판 상의 BOC 형태의 패키지용 종래의 인쇄 패턴을 나타내는 확대된 평면도이다.4B (Prior Art) is an enlarged plan view showing a conventional printing pattern for a BOC type package on a substrate.

도 5(종래 기술)는 종래의 반도체 패키지의 또 다른 실시예의 평면도이다.5 (Prior Art) is a plan view of another embodiment of a conventional semiconductor package.

도 6(종래 기술)은 종래의 반도체 패키지의 또 다른 실시예의 단면도이다.6 (Prior Art) is a sectional view of yet another embodiment of a conventional semiconductor package.

도 7은 본 발명의 반도체 패키지의 평면도이다.7 is a plan view of a semiconductor package of the present invention.

도 8A는 본 발명의 반도체 패키지의 일 실시예의 단면도이다.8A is a cross-sectional view of one embodiment of a semiconductor package of the present invention.

도 8B는 본 발명의 반도체 패키지의 또 다른 실시예의 단면도이다.8B is a cross-sectional view of yet another embodiment of a semiconductor package of the present invention.

도 9A 내지 9E는 본 발명의 방법에 따라 조립된 기판의 평면도이다.9A-9E are plan views of substrates assembled according to the method of the present invention.

도 10A 및 10B는 본 발명의 또 다른 실시예용 웨이퍼 상의 인쇄 패턴을 나타내는 도면이다.10A and 10B show a printing pattern on a wafer for still another embodiment of the present invention.

도 11은 몰드 응력 이완 영역이 포함되지 않은 것을 특징으로 하는 BOC 패키지용 기판의 평면도이다.11 is a plan view of a substrate for a BOC package, characterized in that the mold stress relaxation region is not included.

도 12A 및 12B는 본 발명의 두 가지 추가 실시예를 나타내는 접착제 인쇄 패턴을 구비한 기판의 평면도이다.12A and 12B are plan views of substrates with adhesive printed patterns illustrating two further embodiments of the present invention.

도 13은 본 발명의 또 다른 실시예를 나타내는 접착제 인쇄 패턴을 구비한 기판의 평면도이다.Fig. 13 is a plan view of a substrate having an adhesive printing pattern showing still another embodiment of the present invention.

정의Justice

본 명세서에서 사용하는 "알킬"이라는 용어는, 탄소 원자가 1∼24개인 분지형, 또는 비분지형 포화 탄화수소기, 예를 들면 메틸("Me"), 에틸("Et"), n-프로필, 이소프로필, n-부틸, 이소부틸, t-부틸, 옥틸, 데실, 등을 의미한다. 여기에서, 바람직한 알킬기는 1∼12개의 탄소 원자를 함유한다.The term "alkyl" as used herein refers to a branched or unbranched saturated hydrocarbon group having 1 to 24 carbon atoms, for example methyl ("Me"), ethyl ("Et"), n-propyl, iso Propyl, n-butyl, isobutyl, t-butyl, octyl, decyl, and the like. Preferred alkyl groups here contain 1 to 12 carbon atoms.

본 명세서에서 사용하는, 화합물, 생성물 또는 조성물의 "유효량"이라는 용어는 원하는 결과를 제공하기에 충분한 화합물, 생성물 또는 조성물의 양을 의미한다. 이하에서 언급하는 바와 같이, 요구되는 정확한 양은 사용되는 특정 화합물, 생성물 또는 조성물, 그의 적용 방식 등에 따라 패키지마다 달라질 것이다. 따라서, 정확한 양을 특정하는 것이 항상 가능하지는 않지만, 유효량은 오로지 통상적인 실험을 이용해서 당업자가 결정할 수 있다.As used herein, the term "effective amount" of a compound, product, or composition means an amount of the compound, product, or composition sufficient to provide the desired result. As noted below, the exact amount required will vary from package to package depending on the particular compound, product or composition used, the mode of application thereof, and the like. Thus, although it is not always possible to specify the exact amount, the effective amount can only be determined by one skilled in the art using routine experimentation.

본 명세서에서 사용하는 "적합한"이라는 용어는 기재된 목적을 위해 본 명세서에 제공되는 화합물, 생성물 또는 조성물과 상용성이 있는 모이어티(moiety)를 의미한다. 기재된 목적에 대한 적합성은 오로지 통상적인 실험을 이용해서 당업자가 결정할 수 있다.As used herein, the term “suitable” means a moiety that is compatible with the compounds, products, or compositions provided herein for the purposes described. Suitability for the described purposes can only be determined by one skilled in the art using routine experimentation.

본 명세서에서 사용하는 "치환된"이라는 용어는, 일반적으로, 제거되어 추가적 모이어티로 교체된 수소 원자 또는 다른 원자를 가진 탄소 또는 적합한 이종 원자를 의미하는 것으로 사용된다. 또한, "치환된"이라는 용어는 본 발명에서 사용되는 기반 화합물, 생성물 또는 조성물의 기본적이고 새로운 활용성을 변화시키지 않는 치환을 의미하는 것으로 사용된다.As used herein, the term "substituted" is generally used to mean a carbon having a hydrogen atom or other atom that has been removed and replaced with an additional moiety or a suitable hetero atom. The term "substituted" is also used to mean a substitution that does not change the basic and novel utility of the base compound, product or composition used in the present invention.

본 명세서에서 사용하는 "B-스테이지 가공"(및 그의 변형)라는 용어는, 열이나 방사선에 의해 물질을 처리함으로써 상기 물질이 용매 중에 용해되거나 분산되어 있을 경우, 상기 물질의 부분적 경화를 수반하거나 경화시키지 않고 용매를 증발시키는 것, 또는 상기 물질이 용매를 포함하지 않은 상태인 경우에는, 상기 물질을 부분적으로 경화시켜 점착성인 상태 또는 더 단단한 상태로 만드는 것을 의미하는 것으로 사용된다. 물질이 유동가능한 접착제인 경우에, B-스테이지 가공은 완전히 경화시키지 않고 매우 낮은 유동성을 제공함으로써, 접착제를 사용하여 하나의 물체를 다른 물체에 결합시킨 후에 추가적 경화를 실행할 수 있다. 유동성의 감소는 용매의 증발, 수지나 폴리머의 부분적인 증진(advancement) 또는 경화, 또는 그 두 가지 모두에 의해 달성될 수 있다.As used herein, the term "B-stage processing" (and variations thereof) refers to the partial curing or curing of a material when the material is dissolved or dispersed in a solvent by treating the material by heat or radiation. Without evaporating the solvent, or when the material does not contain a solvent, it is meant to partially cure the material to make it sticky or harder. If the material is a flowable adhesive, the B-stage processing provides very low flowability without fully curing, thereby enabling further curing after bonding one object to the other using the adhesive. Reduction in fluidity can be achieved by evaporation of the solvent, partial enhancement or curing of the resin or polymer, or both.

본 명세서에서 사용하는 "인쇄가능한 페이스트"라는 용어는 기판, 다이 또는 웨이퍼와 같은 표면 상에 인쇄될 수 있는 임의의 액상 접착제이다.The term "printable paste" as used herein is any liquid adhesive that can be printed on a surface such as a substrate, die or wafer.

발명의 상세한 설명Detailed description of the invention

도 7은 본 발명에 따른 반도체 패키지의 일 실시예를 예시하는 평면도이고, 도 8A는 단면도이다. 기판(20)은 상면(201) 및 상기 상면 반대 쪽의 하면(202)을 가지며, 하나 이상의 개구부(200)가 기판(20)의 상면(201)과 하면(202)을 관통하도록 형성되어 있다. 본 발명에서 사용되는 기판은 제한되지는 않지만, BT 수지, 에폭시 수지 및 FR-4를 포함하는 종래의 수지 물질로 주로 만들어진 경성(rigid) 또는 반경성(semi-rigid)(가요성 테이프가 아닌)인 것이다. 기판은 임의의 치수를 가질 수 있지만, 전형적으로는 20mm×100mm 내지 100mm×250mm이고, 두께는 0.1∼0.6mm이다.7 is a plan view illustrating one embodiment of a semiconductor package according to the present invention, and FIG. 8A is a cross-sectional view. The substrate 20 has an upper surface 201 and a lower surface 202 opposite to the upper surface, and one or more openings 200 are formed to penetrate the upper surface 201 and the lower surface 202 of the substrate 20. The substrate used in the present invention is not limited, but rigid or semi-rigid (not flexible tape) mainly made of conventional resin materials including BT resin, epoxy resin and FR-4. It is The substrate may have any dimension, but is typically 20 mm x 100 mm to 100 mm x 250 mm, with a thickness of 0.1 to 0.6 mm.

일 실시예에서, 접착제 적용 영역(206)은 기판(20)의 상면(201) 상에 개구부 주위의 둘레로 한정되며, 상기 영역(206)은 개구부를 포함하여 다이의 점유 면적(footprint)보다 큰 면적을 가진다.In one embodiment, the adhesive application area 206 is defined around the opening on the top surface 201 of the substrate 20, the area 206 including the opening that is larger than the footprint of the die. Has an area.

일 실시예에서, 기판은 몰딩에 있어서 응력 이완 영역을 갖지 않도록 설계되어 있다. 도 11은 기판이 구성될 수 있는 방법의 일례를 나타내는 평면도로서, 기판(20)은 상면(201) 및 상면 반대 쪽의 저면을 가지며, 상면(201)과 저면(202)을 관통하는 개구부(200)를 포함하고, 이 개구부를 통해 와이어 본드가 형성될 수 있다. 이러한 기판 설계는 몰드 응력 이완 영역을 포함하지 않는 것을 특징으로 한다. 당업자는 기판 영역을 보존하는 동일한 이점을 가지는 여러 가지 변형 및 유사한 배열을 생각할 수 있으며, 이것은 다이의 이면 및/또는 측면을 캡슐화하기 위한 패키지의 몰딩이 반드시 본 발명에 기재된 패키지 및 공정에 따르지 않아도 된다는 사실에 의해 가능하다.In one embodiment, the substrate is designed to have no stress relaxation regions in the molding. FIG. 11 is a plan view illustrating an example of a method in which a substrate may be configured, wherein the substrate 20 has an upper surface 201 and a bottom surface opposite the upper surface, and an opening 200 penetrating through the upper surface 201 and the lower surface 202. ), Through which the wire bond can be formed. This substrate design is characterized by not including mold stress relaxation regions. Those skilled in the art can contemplate various variations and similar arrangements that have the same advantages of preserving the substrate area, which means that the molding of the package to encapsulate the back and / or sides of the die does not necessarily follow the packages and processes described herein. It is possible by fact.

반도체 다이(21) 또는 칩은 다이(21)의 활성측(211)이 유동가능한 접착제(22) 위에 장착되도록, 접착제(22)가 다이(21)의 활성 표면(211)과 기판의 상면(201) 사이에 삽입되도록, 기판(20) 상에 장착된다. 활성 표면(211)은 개구부(200)보다 크고 개구부(200)를 완전히 커버함으로써, 다이(21)의 활성 표면(211) 상의 도전성 영역(들)이 기판(20)의 개구부(200)에 노출될 수 있다. 다이(21)의 활성 표면(211)은 도전성 영역(들)을 포함하여, 다이와 기판 사이에 갭이 형성되지 않도록 유동가능한 접착제(22)에 의해 완전히 커버된다.The semiconductor die 21 or chip may have the adhesive 22 adhere to the active surface 211 of the die 21 and the top surface 201 of the substrate such that the active side 211 of the die 21 is mounted over the flowable adhesive 22. Is mounted on the substrate 20 so as to be inserted therebetween. The active surface 211 is larger than the opening 200 and completely covers the opening 200 so that the conductive region (s) on the active surface 211 of the die 21 can be exposed to the opening 200 of the substrate 20. Can be. The active surface 211 of the die 21 includes conductive region (s), so that it is completely covered by the flowable adhesive 22 such that no gap is formed between the die and the substrate.

반도체 칩 또는 다이(21)는 임의의 크기와 두께를 가질 수 있으며, 예를 들면, 두께가 0.05∼0.4mm 범위인, DRAM과 같은 실리콘 집적 회로 부품이다. 다른 실시예에서, 다이(21)는 실리콘 디지털 신호 처리기일 수 있고, 또는 비소화갈륨, 인화인듐 또는 그밖에 임의의 반도체 물질로 만들어질 수 있다. 반도체 다이(21)는 전자 소자 및 회로가 형성되어 있는 활성 표면(211)(상면 또는 전면으로도 알려져 있음), 및 활성 표면(211) 반대 쪽의 비활성 표면(210)(저면 또는 이면으로도 알려져 있음)을 구비하여 제조된다. 활성 표면(211)은 하나 이상의 도전성 영역 상에 형성된 복수 개의 와이어 본드 패드(212)를 가지며, 이러한 패드는 기판(20)의 하면(202) 상의 와이어 본드 패드(203)에 칩의 활성 표면(211)을 와이어 본딩하여 그 둘 사이에 전기적 접속을 형성하는 데 사용된다.The semiconductor chip or die 21 may have any size and thickness, for example a silicon integrated circuit component, such as a DRAM, having a thickness in the range of 0.05 to 0.4 mm. In another embodiment, the die 21 may be a silicon digital signal processor or may be made of gallium arsenide, indium phosphide or any other semiconductor material. The semiconductor die 21 has an active surface 211 (also known as a top or front side) on which electronic devices and circuits are formed, and an inactive surface 210 (also known as a bottom or back side) opposite the active surface 211. It is manufactured with). The active surface 211 has a plurality of wire bond pads 212 formed on one or more conductive regions, which pads are placed on the wire bond pads 203 on the bottom surface 202 of the substrate 20. ) Is used to wire bond to form an electrical connection between the two.

일 실시예에서, 반도체 다이는 복수 개의 위치, 예를 들면 다이의 중앙 및 에지 모두에 본딩 패드를 가진다. 이 실시예에서, 기판은 각각의 이들 본딩 패드 위치에 대응하여 여러 개의 개구부를 포함한다.In one embodiment, the semiconductor die has bonding pads in a plurality of locations, for example both at the center and the edge of the die. In this embodiment, the substrate includes several openings corresponding to each of these bonding pad positions.

접착제(22)는 기판(20)의 상면(201)을 다이(21)의 활성측(211)에 결합시킨다. 다이(21)는, 와이어 본드 패드(212)를 수용하는 다이(21) 상의 도전성 영역이 기판(20)의 개구부(200)위에 완전히 커버하는 위치에 설치된다. 이와 같은 방식으로, 다이(21)는 다이(21)와 기판(20) 사이에 접착제 피복 갭을 전혀 형성하지 않으면서도, 도전성 영역이 노출되도록 기판(20)에 부착됨으로써 와이어 본드(23)는 그 위에 수용되어 있는 본드 패드(212) 상에 형성될 수 있다.The adhesive 22 couples the top surface 201 of the substrate 20 to the active side 211 of the die 21. The die 21 is provided at a position where the conductive region on the die 21 containing the wire bond pad 212 completely covers the opening 200 of the substrate 20. In this manner, the die 21 is attached to the substrate 20 so that the conductive region is exposed without forming any adhesive coating gap between the die 21 and the substrate 20 so that the wire bond 23 can be removed. It may be formed on the bond pad 212 accommodated above.

일 실시예에서, 접착제(22)는 기판(20)의 상면(201)에 적용된다. 또 다른 실시예에서, 접착제(22)는 웨이퍼로부터 싱귤레이션(singulation)되기 전에 다이(21)의 활성측(211)에 적용된다. 또 다른 실시예에서, 접착제(22)는 웨이퍼로부터 싱귤레이션된 후 다이(21)의 활성측(211)에 적용된다.In one embodiment, the adhesive 22 is applied to the top surface 201 of the substrate 20. In another embodiment, the adhesive 22 is applied to the active side 211 of the die 21 before singulation from the wafer. In another embodiment, the adhesive 22 is applied to the active side 211 of the die 21 after being singulated from the wafer.

접착제(22)는, 제한되지는 않지만, 스텐실 인쇄, 스크린 인쇄, 잉크젯 인쇄, 또는 그밖의 유사한 인쇄, 스프레딩, 디스펜싱, 또는 분무법을 포함하는, 유동가능한 접착제가 활용되는 임의의 방법을 이용하여 다이(21) 또는 기판(20)에 적용될 수 있다. 접착제(22)는 다이(21)가 기판(20)에 부착된 후, 접착제(22)가 도전성 영역을 제외하고 다이(21)의 활성 표면(211)을 완전히 커버하는 패턴으로 적용된다. 도전성 영역은 기판(20)의 개구부(200)와 정렬될 수 있고 도전성 영역에 수용된 본드 패드(212)에 대한 와이어 본딩이 가능하도록 접착제(22)가 없는 상태로 남겨진다. 접착제의 양 및 다이를 커버하는 데 필요한 특정한 인쇄 패턴은 접착제 유동, 본딩 압력 및 그밖의 유사한 파라미터에 의존하며, 과도한 실험을 거치지 않고도 당업자가 결정할 수 있다. 접착제의 두께는 습윤 상태일 때 전형적으로 10∼ 250㎛이다.The adhesive 22 can be used using any method that utilizes a flowable adhesive, including but not limited to stencil printing, screen printing, inkjet printing, or other similar printing, spreading, dispensing, or spraying methods. It may be applied to die 21 or substrate 20. The adhesive 22 is applied in a pattern in which after the die 21 is attached to the substrate 20, the adhesive 22 completely covers the active surface 211 of the die 21 except for the conductive region. The conductive region may be aligned with the opening 200 of the substrate 20 and left without adhesive 22 to enable wire bonding to the bond pads 212 received in the conductive region. The amount of adhesive and the particular printing pattern required to cover the die depends on the adhesive flow, the bonding pressure and other similar parameters, and can be determined by one skilled in the art without undue experimentation. The thickness of the adhesive is typically 10 to 250 μm when wet.

도 12A는 본 발명의 일 실시예에 대한 기판(20) 상의 인쇄 패턴을 나타내는 것으로, 여기서 접착제(22)는 기판(20)의 개구부(200)를 완전히 둘러싸고 다이의 점유 면적 이상의 면적을 가지되, 기판(20)의 상면(201)을 완전히 커버하지는 않도록 기판(20)의 상면(201)에 적용된다. 이 실시예는 접착제 사용량을 최소화하도록 활용될 수 있다. 이러한 형태의 인쇄 패턴은 도 8A의 단면도에 나타낸 바와 같은 패키지를 생성하며, 여기서 접착제(22)는 다이(21)의 외측 에지까지, 또는 에지를 약간 벗어나도록 연장된다.12A illustrates a printing pattern on a substrate 20 for one embodiment of the present invention, wherein the adhesive 22 completely surrounds the opening 200 of the substrate 20 and has an area greater than the area occupied by the die, It is applied to the upper surface 201 of the substrate 20 so as not to completely cover the upper surface 201 of the substrate 20. This embodiment can be utilized to minimize adhesive usage. This type of printing pattern produces a package as shown in the cross-sectional view of FIG. 8A, where the adhesive 22 extends to the outer edge of the die 21, or slightly off the edge.

도 12B는 본 발명의 일 실시예에 대한 기판(20)의 인쇄 패턴을 나타내는 것으로, 여기서 접착제(22)는 개구부(200)를 제외하고 기판(20) 전체의 상면(201)에 적용된다. 이 실시예는 도 12A에 도시된 패턴의 경우보다 적은 분리된 인쇄 엘리먼트(printing elements)가 필요하므로, 인쇄 공정을 단순화하는 데 이용될 수 있다. 도 12B에 도시된 인쇄 패턴은 도 8B의 단면도에 나타낸 패키지를 형성하게 되며, 여기서 접착제(22)는 다이(21)의 외측 에지를 훨씬 벗어나도록 연장된다.12B shows a printing pattern of a substrate 20 for one embodiment of the present invention, wherein the adhesive 22 is applied to the top surface 201 of the entire substrate 20 except for the opening 200. This embodiment can be used to simplify the printing process since fewer separate printing elements are needed than in the case of the pattern shown in FIG. 12A. The printed pattern shown in FIG. 12B forms the package shown in the cross-sectional view of FIG. 8B, where the adhesive 22 extends far beyond the outer edge of the die 21.

도 10은 본 발명의 또 다른 실시예에 대한 인쇄 패턴을 나타내는 것으로, 여기서 접착제(22)는, 접착제(V)가 없는 도전성 영역을 제외하고 기판의 개구부 위에 정렬하도록 노출된 다이 상의 도전성 영역을 남기고 웨이퍼를 커버하는 패턴으로(따라서 웨이퍼가 싱귤레이션된 후 다이 전부) 웨이퍼(26)의 활성 표면(211)에 적용되어 있다.FIG. 10 shows a printing pattern for another embodiment of the present invention wherein the adhesive 22 leaves conductive areas on the exposed die to align over the openings of the substrate except for conductive areas without adhesive V. FIG. It is applied to the active surface 211 of the wafer 26 in a pattern covering the wafer (and thus all of the die after the wafer is singulated).

다이를 부착하는 데 사용되는 접착제는 스텐실 인쇄, 스크린 인쇄, 잉크젯 인쇄 또는 기타 유사한 인쇄, 스프레딩, 디스펜싱, 또는 분무법을 통해 적용될 수 있도록, 기판 또는 웨이퍼에 적용될 때 유동가능해야 한다. 접착제는 기판 상에 적층되거나 펀칭되는 예비 성형체(pre-form)로서 적용될 수 있는 예비-제조 필름이나 테이프가 아니다. 웨이퍼나 다이에 적용된 후, 접착제는 위에 열거된 적용 방법에 적합한 유동성을 갖지 않도록 응고되거나, B-스테이지 가공되거나, 경화될 수 있다.The adhesive used to attach the die must be flowable when applied to the substrate or wafer so that it can be applied via stencil printing, screen printing, inkjet printing or other similar printing, spreading, dispensing, or spraying methods. The adhesive is not a pre-made film or tape that can be applied as a pre-form laminated or punched onto a substrate. After being applied to the wafer or die, the adhesive can be solidified, B-stage processed, or cured to have no fluidity suitable for the application methods listed above.

일 실시예에서, 접착제는 인쇄가능한 페이스트이다.In one embodiment, the adhesive is a printable paste.

적합한 접착제의 선택은 다이의 형태와 크기, 기판의 형태, 패키지 형상, 및 리플로우 온도와 요구되는 신뢰성과 같은 하류(downstream) 제조 변수에 의존한다. 접착제는 전형적으로 일종의 폴리머 또는 경화가능한 수지를 함유하며, 여기에는 열가소성 수지, 열경화성 수지, 엘라스토머, 열경화성 고무, 또는 이들의 조합을 포함할 수 있다. 접착제는 용매를 함유할 수도 있고 함유하지 않을 수도 있다. 폴리머 또는 경화성 수지는 존재하는 모든 충전재를 제외하고 일반적으로 주성분이 된다. 접착제 조성물에 전형적으로 사용되는 다른 성분들은 실시자의 선택에 따라 첨가될 수 있으며, 그러한 다른 성분들로는, 제한되지는 않지만, 경화제, 플럭싱제, 습윤제, 유동 조절제, 접착 촉진제, 및 공기 방출제가 포함된다. 경화제는 접착제의 경화를 개시하거나, 전파하거나, 가속화하는 임의의 물질 또는 물질들의 조합이며, 가속화제, 촉매, 개시제 및 하드너(hardener)를 포함한다. 접착제 조성물은 또한 충전재를 함유할 수 있고, 그 경우에 충전재는 조성물 총량의 95% 이하의 양으로 존재한다.The choice of suitable adhesive depends on downstream manufacturing parameters such as die shape and size, substrate shape, package shape, and reflow temperature and required reliability. The adhesive typically contains a kind of polymer or curable resin, which may include thermoplastics, thermosets, elastomers, thermosets, or combinations thereof. The adhesive may or may not contain a solvent. Polymers or curable resins are generally the main component except for any filler present. Other components typically used in the adhesive composition may be added at the choice of the practitioner, including, but not limited to, curing agents, fluxing agents, wetting agents, flow control agents, adhesion promoters, and air release agents. A curing agent is any material or combination of materials that initiates, propagates, or accelerates curing of an adhesive, and includes an accelerator, a catalyst, an initiator, and a hardener. The adhesive composition may also contain a filler, in which case the filler is present in an amount up to 95% of the total amount of the composition.

접착제에 사용되는 수지 및 폴리머는 고체, 액체, 또는 그 둘의 조합일 수 있다. 적합한 수지로는, 에폭시, 아크릴레이트 또는 메타크릴레이트, 말레이미드, 비닐 에테르, 폴리에스테르, 폴리(부타디엔), 폴리이미드, 벤조시클로부텐, 실리콘화 올레핀, 실리콘 수지, 스티렌 수지, 시아네이트 에스테르 수지, 또는 폴리올레핀, 또는 실록산이 포함된다.The resins and polymers used in the adhesive can be solid, liquid, or a combination of the two. Suitable resins include epoxy, acrylate or methacrylate, maleimide, vinyl ether, polyester, poly (butadiene), polyimide, benzocyclobutene, siliconized olefins, silicone resins, styrene resins, cyanate ester resins, Or polyolefins, or siloxanes.

일 실시예에서, 고체 방향족 비스말레이미드(BMI) 수지 분말이 접착제에 포함된다. 적합한 고체 BMI 수지는 하기 구조를 가지는 것들이다:In one embodiment, a solid aromatic bismaleimide (BMI) resin powder is included in the adhesive. Suitable solid BMI resins are those having the following structure:

Figure 112008091054630-PCT00001
Figure 112008091054630-PCT00001

상기 식에서, X는 방향족 기이고; 예를 들면 하기를 포함하는 방향족 기이다:Wherein X is an aromatic group; For example, aromatic groups include:

Figure 112008091054630-PCT00002
Figure 112008091054630-PCT00002

Figure 112008091054630-PCT00003
Figure 112008091054630-PCT00003

이러한 가교형 기(bridging group)인 X를 가지는 비스말레이미드 수지는 상업적으로 입수 가능하며, 예를 들면 Sartomer(미국) 또는 HOS-Technic GmbH(오스트리아)로부터 구할 수 있다.Bismaleimide resins having X as such bridging group are commercially available and can be obtained, for example, from Sartomer (USA) or HOS-Technic GmbH (Austria).

또 다른 실시예에서, 상기 접착제 조성물에 사용되는 말레이미드 수지는 일반 구조식

Figure 112008091054630-PCT00004
(여기서, n은 1∼3이고, X1은 지방족 또는 방향족 기임)을 가지는 것들을 포함한다. X1에 해당하는 예로는, 폴리(부타디엔), 폴리(카보네이트), 폴리(우레탄), 폴리(에테르), 폴리(에스테르), 단순 탄화수소, 및 카르보닐, 카르 복실, 아미드, 카바메이트, 우레아 또는 에테르와 같은 작용기를 함유하는 단순 탄화수소가 포함된다. 이러한 형태의 수지는 상업적으로 입수 가능하며, 예를 들면, National Starch and Chemical Company 및 Dainippon Ink and Chemical, Inc.로부터 구할 수 있다.In another embodiment, the maleimide resin used in the adhesive composition has a general structural formula
Figure 112008091054630-PCT00004
Wherein n is 1-3 and X 1 is an aliphatic or aromatic group. Examples corresponding to X 1 include poly (butadiene), poly (carbonate), poly (urethane), poly (ether), poly (ester), simple hydrocarbons, and carbonyl, carboxyl, amide, carbamate, urea or Simple hydrocarbons containing functional groups such as ethers are included. Resin of this type is commercially available and can be obtained, for example, from National Starch and Chemical Company and Dainippon Ink and Chemical, Inc.

또 다른 실시예에서, 말레이미드 수지는 하기로 이루어지는 군으로부터 선택된다:In another embodiment, the maleimide resin is selected from the group consisting of:

Figure 112008091054630-PCT00005
Figure 112008091054630-PCT00005

(여기서, C36은 탄소 원자가 36개인 직쇄형 또는 분지형 사슬(환형 모이어티 포함 또는 불포함)을 나타냄);Wherein C 36 represents a straight or branched chain having 36 carbon atoms (with or without cyclic moiety);

Figure 112008091054630-PCT00006
Figure 112008091054630-PCT00006

적합한 아크릴레이트 수지로는 하기 일반 구조식을 가지는 것이 포함된다:Suitable acrylate resins include those having the following general structural formula:

Figure 112008091054630-PCT00007
Figure 112008091054630-PCT00007

(여기서, n은 1∼6이고, R1은 -H 또는 -CH3이고, X2는 방향족 또는 지방족 기임). X2에 해당하는 예로는, 폴리(부타디엔), 폴리(카보네이트), 폴리(우레탄), 폴리(에테르), 폴리(에스테르), 단순 탄화수소, 및 카르보닐, 카르복실, 아미드, 카바메이트, 우레아 또는 에테르와 같은 작용기를 함유하는 단순 탄화수소가 포함된다. 상업적으로 입수가능한 물질로는, Kyoeisha Chemical Co., Ltd.로부터 입수가능한 부틸 (메타)아크릴레이트, 이소부틸 (메타)아크릴레이트, 2-에틸헥실 (메타)아크릴레이트, 이소데실 (메타)아크릴레이트, n-라우릴 (메타)아크릴레이트, 알킬 (메타)아크릴레이트, 트리데실 (메타)아크릴레이트, n-스테아릴 (메타)아크릴레이트, 시클로헥실 (메타)아크릴레이트, 테트라하이드로푸르푸릴 (메타)아크릴레이트, 2-페녹시에틸 (메타)아크릴레이트, 이소보르닐 (메타)아크릴레이트, 1,4-부탄디올 디(메타)아크릴레이트, 1,6-헥산디올 디(메타)아크릴레이트, 1,9-노난디올 디(메타)아크릴레이트, 퍼플루오로옥틸에틸 (메타)아크릴레이트, 1,10-데칸디올 디(메타)아크릴레이트, 노닐페놀폴리프로폭실레이트 (메타)아크릴레이트, 및 폴리펜톡실레이트 테트라하이드로푸르푸릴 아크릴레이트; Sartomer Company, Inc.로부터 입수가능한 폴리부타디엔 우레탄 디메타크릴레이트(CN302, NTX6513) 및 폴리부타디엔 디메타크릴레이트(CN301, NTX6039, PRO6270); Negami Chemical Industries Co., Ltd.로부터 입수 가능한 폴리카보네이트 우레탄 디아크릴레이트(ArtResin UN9200A); Radcure Specialities, Ind.로부터 입수 가능한 아크릴화 지방족 우레탄 올리고머(Ebecryl 230, 264, 265, 270, 284, 4830, 4833, 4834, 4835, 4866, 4881, 4883, 8402, 8800-20R, 8803, 8804); Radcure Specialities, Ind.로부터 입수 가능한 폴리에스테르 아크릴레이트 올리고머(Ebecryl 657, 770, 810, 830, 1657, 1810, 1830); 및 Sartomer Company, Inc.로부터 입수 가능한 에폭시 아크릴레이트 수지(CN104, 111, 112, 115, 116, 117, 118, 119, 120, 124, 136)를 포함한다. 일 실시예에서, 상기 아크릴레이트 수지는 이소보르닐 아크릴레이트, 이소보르닐 메타크릴레이트, 라우릴 아크릴레이트, 라우릴 메타크릴레이트, 아크릴레이트 작용성을 가진 폴리(부타디엔) 및 메타크릴레이트 작용성을 가진 폴리(부타디엔)으로 이루어지는 군으로부터 선택된다. Wherein n is 1 to 6, R 1 is —H or —CH 3 , and X 2 is an aromatic or aliphatic group. Examples corresponding to X 2 include poly (butadiene), poly (carbonate), poly (urethane), poly (ether), poly (ester), simple hydrocarbons, and carbonyl, carboxyl, amide, carbamate, urea or Simple hydrocarbons containing functional groups such as ethers are included. Commercially available materials include butyl (meth) acrylate, isobutyl (meth) acrylate, 2-ethylhexyl (meth) acrylate, isodecyl (meth) acrylate, available from Kyoeisha Chemical Co., Ltd. , n-lauryl (meth) acrylate, alkyl (meth) acrylate, tridecyl (meth) acrylate, n-stearyl (meth) acrylate, cyclohexyl (meth) acrylate, tetrahydrofurfuryl (meth ) Acrylate, 2-phenoxyethyl (meth) acrylate, isobornyl (meth) acrylate, 1,4-butanediol di (meth) acrylate, 1,6-hexanediol di (meth) acrylate, 1 , 9-nonanediol di (meth) acrylate, perfluorooctylethyl (meth) acrylate, 1,10-decanediol di (meth) acrylate, nonylphenolpolypropoxylate (meth) acrylate, and poly Pentoxylate tetrahydrofurfuryl arc RELATED; Polybutadiene urethane dimethacrylate (CN302, NTX6513) and polybutadiene dimethacrylate (CN301, NTX6039, PRO6270) available from Sartomer Company, Inc .; Polycarbonate urethane diacrylate (ArtResin UN9200A) available from Negami Chemical Industries Co., Ltd .; Acrylated aliphatic urethane oligomers available from Radcure Specialities, Ind. (Ebecryl 230, 264, 265, 270, 284, 4830, 4833, 4834, 4835, 4866, 4881, 4883, 8402, 8800-20R, 8803, 8804); Polyester acrylate oligomers (Ebecryl 657, 770, 810, 830, 1657, 1810, 1830) available from Radcure Specialities, Ind .; And epoxy acrylate resins (CN104, 111, 112, 115, 116, 117, 118, 119, 120, 124, 136) available from Sartomer Company, Inc. In one embodiment, the acrylate resin is isobornyl acrylate, isobornyl methacrylate, lauryl acrylate, lauryl methacrylate, poly (butadiene) and methacrylate functional with acrylate functionality It is selected from the group consisting of poly (butadiene) with a.

적합한 비닐 에테르 수지는 하기 일반 구조식을 가진 것을 포함한다:Suitable vinyl ether resins include those having the following general structural formula:

Figure 112008091054630-PCT00008
Figure 112008091054630-PCT00008

상기 식에서, n은 1∼6이고 X3는 방향족 또는 지방족 기이다.Wherein n is 1 to 6 and X 3 is an aromatic or aliphatic group.

X3에 해당하는 예로는, 폴리(부타디엔), 폴리(카보네이트), 폴리(우레탄), 폴리(에테르), 폴리(에스테르), 단순 탄화수소, 및 카르보닐, 카르복실, 아미드, 카바메이트, 우레아 또는 에테르와 같은 작용기를 함유하는 단순 탄화수소가 포함된다. 상업적으로 입수가능한 수지로는, International Speciality Products(ISP)로부터 입수 가능한 시클로헤난디메탄올 디비닐에테르, 도데실비닐에테르, 시클로헥실 비닐에테르, 2-에틸헥실 비닐에테르, 디프로필렌글리콜 디비닐에테르, 헥산디올 디비닐에테르, 옥타데실비닐에테르, 및 부탄디올 디비닐에테르; Sigma-Aldrich, Inc.로부터 입수 가능한 Vectomer 4010, 4020, 4030, 4040, 4051, 4210, 4220, 4230, 4060, 5015 등을 포함한다. Examples corresponding to X 3 include poly (butadiene), poly (carbonate), poly (urethane), poly (ether), poly (ester), simple hydrocarbons, and carbonyl, carboxyl, amide, carbamate, urea or Simple hydrocarbons containing functional groups such as ethers are included. Commercially available resins include cyclohenandimethanol divinyl ether, dodecyl vinyl ether, cyclohexyl vinyl ether, 2-ethylhexyl vinyl ether, dipropylene glycol divinyl ether, hexane available from International Specialty Products (ISP). Diol divinyl ether, octadecyl vinyl ether, and butanediol divinyl ether; Vectomer 4010, 4020, 4030, 4040, 4051, 4210, 4220, 4230, 4060, 5015, and the like, available from Sigma-Aldrich, Inc.

적합한 폴리(부타디엔) 수지의 예는, 폴리(부타디엔), 에폭시화 폴리(부타디엔), 말레산 폴리(부타디엔), 아크릴화 폴리(부타디엔), 부타디엔-스티렌 코폴리머, 및 부타디엔-아크릴로니트릴 코폴리머를 포함한다. 상업적으로 입수 가능한 물질로는, Sartomer Company Inc.로부터 입수 가능한 호모폴리머 부타디엔(Ricon 130, 131, 134, 142, 150, 152, 153, 154, 156, 157, P30D); Sartomer Company Inc.로부터 입수 가능한 부타디엔 및 스티렌의 랜덤 코폴리머(Ricon 100, 181, 184); Sartomer Company Inc.로부터 입수 가능한 말레인화 폴리(부타디엔)(Ricon 130MA8, 130MA13, 130MA20, 131MA5, 131MA10, 131MA17, 131MA20, 156MA17); Sartomer Company Inc.로부터 입수 가능한 아크릴레이트화 폴리(부타디엔)(CN302, NTX6513, CN301, NTX6039, PRO6270, Ricacryl 3100, Ricacryl 3500); Sartomer Company Inc.로부터 입수 가능한 에폭시드화 폴리(부타디엔)(Polybd 600, 605) 및 Daicel Chemical Industries Ltd.로부터 입수 가능한 Epolead PB3600; 및 Hanse Chemical로부터 입수 가능한 아크릴로니트릴 및 부타디엔 코폴리머(Hycar CTBN 시리즈, ATBN 시리즈, VTBN 시리즈 및 ETBN 시리즈)를 포함한다. Examples of suitable poly (butadiene) resins include poly (butadiene), epoxidized poly (butadiene), maleic poly (butadiene), acrylated poly (butadiene), butadiene-styrene copolymers, and butadiene-acrylonitrile copolymers. Include. Commercially available materials include homopolymer butadiene (Ricon 130, 131, 134, 142, 150, 152, 153, 154, 156, 157, P30D) available from Sartomer Company Inc .; Random copolymers of butadiene and styrene available from Sartomer Company Inc. (Ricon 100, 181, 184); Maleated poly (butadiene) available from Sartomer Company Inc. (Ricon 130MA8, 130MA13, 130MA20, 131MA5, 131MA10, 131MA17, 131MA20, 156MA17); Acrylated poly (butadiene) available from Sartomer Company Inc. (CN302, NTX6513, CN301, NTX6039, PRO6270, Ricacryl 3100, Ricacryl 3500); Epoxidized poly (butadiene) (Polybd 600, 605) available from Sartomer Company Inc. and Epolead PB3600 available from Daicel Chemical Industries Ltd .; And acrylonitrile and butadiene copolymers (Hycar CTBN series, ATBN series, VTBN series and ETBN series) available from Hanse Chemical.

적합한 에폭시 수지는 비스페놀, 나프탈렌, 및 지방족 형태의 에폭시를 포함한다. 상업적으로 입수가능한 물질로는, Dainippon Ink & Chemicals, Inc.로부터 입수가능한 비스페놀 형태의 에폭시 수지(Epiclon 830LVP, 830CRP, 835LV, 850CRP); Dainippon Ink & Chemicals, Inc.로부터 입수가능한 나프탈렌 형태의 에 폭시(Epiclon HP4032); Ciba Specialty Chemicals로부터 입수가능한 지방족 에폭시 수지(Araldite CY179, 184, 192, 175, 179); Union Carbide Corporation으로부터 입수가능한 (Epoxy 1234, 249, 206) 및 Daicel Chemical Industries, Ltd.로부터 입수가능한 (EHPE-3150)이 포함된다. 그밖의 적합한 에폭시 수지로는, 지환족 에폭시 수지, 비스페놀-A형 에폭시 수지, 비스페놀-F형 에폭시 수지, 에폭시 노볼락 수지, 비페닐형 에폭시 수지, 나프탈렌형 에폭시 수지, 디시클로펜타디엔-페놀형 에폭시 수지, 반응성 에폭시 희석제 및 이들의 혼합물이 포함된다.Suitable epoxy resins include bisphenols, naphthalenes, and aliphatic forms of epoxy. Commercially available materials include epoxy resins in bisphenol form (Epiclon 830LVP, 830CRP, 835LV, 850CRP) available from Dainippon Ink & Chemicals, Inc .; Epoxy (Npiclon HP4032) in naphthalene form available from Dainippon Ink & Chemicals, Inc .; Aliphatic epoxy resins (Araldite CY179, 184, 192, 175, 179) available from Ciba Specialty Chemicals; (Epoxy 1234, 249, 206) available from Union Carbide Corporation and (EHPE-3150) available from Daicel Chemical Industries, Ltd. Other suitable epoxy resins include cycloaliphatic epoxy resins, bisphenol-A type epoxy resins, bisphenol-F type epoxy resins, epoxy novolac resins, biphenyl type epoxy resins, naphthalene type epoxy resins, and dicyclopentadiene-phenol types. Epoxy resins, reactive epoxy diluents and mixtures thereof.

적합한 실리콘화 올레핀 수지는 실리콘과 디비닐 물질의 선택적 하이드로실릴화 반응에 의해 얻어지며, 하기 일반 구조를 가지는 것이다:Suitable siliconized olefin resins are obtained by selective hydrosilylation reactions of silicone and divinyl materials and have the following general structure:

Figure 112008091054630-PCT00009
Figure 112008091054630-PCT00009

여기서, n1은 2 이상이고, n2는 1 이상이고, n1＞n2이다. 이들 물질은 상업적으로 입수가능하며, 예를 들면 National Starch and Chemical Company로부터 구할 수 있다.N 1 is 2 or more, n 2 is 1 or more, and n 1 > n 2 . These materials are commercially available and can be obtained, for example, from the National Starch and Chemical Company.

적합한 실리콘 수지는 하기 일반 구조를 가지는 반응성 실리콘 수지를 포함한다:Suitable silicone resins include reactive silicone resins having the following general structure:

Figure 112008091054630-PCT00010
Figure 112008091054630-PCT00010

여기서, n은 0 또는 임의의 정수이고, X4 및 X5는 수소, 메틸, 아민, 에폭시, 카르복실, 하이드록시, 아크릴레이트, 메타크릴레이트, 메르캅토, 페놀, 또는 비닐 작용기이고, R2 및 R3는 -H, -CH3, 비닐, 페닐 또는 탄소수가 2보다 많은 임의의 탄화수소 구조일 수 있다. 상업적으로 입수가능한 물질로는, Shin-Etsu Silicone International Trading (Shanghai) Co., Ltd.로부터 입수가능한 KF8012, KF8002, KF8003, KF-1001, X-22-3710, KF6001, X-22-164C, KF2001, X-22-170DX, X-22-173DX, X-22-174DX, X-22-176DX, KF-857, KF862, KF8001, X-22-3367, 및 X-22-3939A가 포함된다.Wherein n is 0 or any integer, X 4 and X 5 are hydrogen, methyl, amine, epoxy, carboxyl, hydroxy, acrylate, methacrylate, mercapto, phenol, or vinyl functional group, R 2 And R 3 may be —H, —CH 3 , vinyl, phenyl or any hydrocarbon structure with more than two carbon atoms. Commercially available materials include KF8012, KF8002, KF8003, KF-1001, X-22-3710, KF6001, X-22-164C, KF2001 available from Shin-Etsu Silicone International Trading (Shanghai) Co., Ltd. , X-22-170DX, X-22-173DX, X-22-174DX, X-22-176DX, KF-857, KF862, KF8001, X-22-3367, and X-22-3939A.

적합한 스티렌 수지는 하기 일반 구조를 가지는 수지를 포함한다:Suitable styrene resins include resins having the following general structure:

Figure 112008091054630-PCT00011
Figure 112008091054630-PCT00011

여기서, n은 1 이상이고, R4는 -H 또는 -CH3이고, X6은 지방족 기이다. X3에 해당하는 예로는, 폴리(부타디엔), 폴리(카보네이트), 폴리(우레탄), 폴리(에테르), 폴리(에스테르), 단순 탄화수소, 및 카르보닐, 카르복실, 아미드, 카바메이트, 우레아 또는 에테르와 같은 작용기를 함유하는 단순 탄화수소가 포함된다. 이러한 수지는 상업적으로 입수가능하며, 예를 들면, National Starch and Chemical Company 또는 Sigma-Aldrich Co.로부터 구할 수 있다.Wherein n is at least 1, R 4 is —H or —CH 3 , and X 6 is an aliphatic group. Examples corresponding to X 3 include poly (butadiene), poly (carbonate), poly (urethane), poly (ether), poly (ester), simple hydrocarbons, and carbonyl, carboxyl, amide, carbamate, urea or Simple hydrocarbons containing functional groups such as ethers are included. Such resins are commercially available and can be obtained, for example, from National Starch and Chemical Company or Sigma-Aldrich Co.

적합한 시아네이트 에스테르 수지는 하기 일반 구조를 가지는 것을 포함한다:Suitable cyanate ester resins include those having the following general structure:

Figure 112008091054630-PCT00012
Figure 112008091054630-PCT00012

여기서, n은 1 이상이고, X7은 탄화수소 기이다. X7에 해당하는 예로는, 비스페놀, 페놀 또는 크레졸 노볼락, 디시클로펜타디엔, 폴리부타디엔, 폴리카보네이트, 폴리우레탄, 폴리에테르, 또는 폴리에스테르가 포함된다. 상업적으로 입수가능한 물질로는; Huntsman LLC로부터 입수가능한 AroCy L-10, AroCy XU366, AroCy XU371, AroCy XU378, XU71787.02L, 및 XU71787.07L; Lonza Group Limited로부터 입수가능한 Primaset PT30, Primaset PT30 S75, Primaset PT60, Primaset PT60S, Primaset BADCY, Primaset DA230S, Primaset MethylCy, 및 Primaset LECY; Oakwood Products, Inc.로부터 입수가능한 2-알릴페놀 시아네이트 에스테르, 4-메톡시페놀 시아네이트 에스테르, 2,2-비스(4-시아네이토페놀)-1,1,1,3,3,3-헥사플루오로프로판, 비스페놀 A 시아네이트 에스테르, 디알릴비스페놀 A 시아네이트 에스테르, 4-페닐페놀 시아네이트 에스테르, 1,1,1-트리스(4-시아네이토페닐)에탄, 4-큐밀페놀 시아네이트 에스테르, 1,1-비스(4-시아네이토페닐)에탄, 2,2,3,4,4,5,5,6,6,7,7-도데카플루오로옥탄디올 디시아네이트 에스테르, 및 4,4'-비스페놀 시아네이트 에스테르가 포함된다.Wherein n is at least 1 and X 7 is a hydrocarbon group. Examples corresponding to X 7 include bisphenol, phenol or cresol novolac, dicyclopentadiene, polybutadiene, polycarbonate, polyurethane, polyether, or polyester. Commercially available materials include; AroCy L-10, AroCy XU366, AroCy XU371, AroCy XU378, XU71787.02L, and XU71787.07L available from Huntsman LLC; Primaset PT30, Primaset PT30 S75, Primaset PT60, Primaset PT60S, Primaset BADCY, Primaset DA230S, Primaset MethylCy, and Primaset LECY available from Lonza Group Limited; 2-allylphenol cyanate ester, 4-methoxyphenol cyanate ester, 2,2-bis (4-cyanatophenol) -1,1,1,3,3,3 available from Oakwood Products, Inc. Hexafluoropropane, bisphenol A cyanate ester, diallyl bisphenol A cyanate ester, 4-phenylphenol cyanate ester, 1,1,1-tris (4-cyanatophenyl) ethane, 4-cumylphenol cya Nate ester, 1,1-bis (4-cyanatophenyl) ethane, 2,2,3,4,4,5,5,6,6,7,7-dodecafluorooctanediol dicyanate ester , And 4,4'-bisphenol cyanate esters.

접착제 조성물용으로 적합한 폴리머는 추가적으로, 폴리아미드, 페녹시, 폴리벤족사진, 아크릴레이트, 시아네이트 에스테르, 비스말레이미드, 폴리에테르 술폰, 폴리이미드, 벤족사진, 비닐 에테르, 실리콘화 올레핀, 폴리올레핀, 폴리벤족시졸, 폴리에스테르, 폴리스티렌, 폴리카보네이트, 폴리프로필렌, 폴리(비닐클로라이드), 폴리이소부틸렌, 폴리아크릴로니트릴, 폴리(메틸메타크릴레이트), 폴리(비닐아세테이트), 폴리(2-비닐피리딘), 시스-1,4-폴리이소프렌, 3,4-폴리클로로프렌, 비닐 코폴리머, 폴리(에틸렌옥사이드), 폴리(에틸렌글리콜), 폴리포름알데히드, 폴리아세트알데히드, 폴리(b-프로피올아세톤), 폴리(10-데카노에이트), 폴리(에틸렌테레프탈레이트), 폴리카프로락탐, 폴리(11-운데카노아미드), 폴리(m-페닐렌-테레프탈아미드), 폴리(테트라메틸렌-m-벤젠술폰아미드), 폴리에스테르 폴리아릴레이트, 폴리(페닐렌옥사이드), 폴리(페닐렌설파이드), 폴리설폰, 폴리이미드, 폴리에테르에테르케톤, 폴리에테르이미드, 플루오르화 폴리이미드, 폴리이미드 실록산, 폴리-이오신돌로-퀴나졸린디온, 폴리티오에테르이미드, 폴리-페닐-퀴녹살린, 폴리퀴닉살론, 이미드-아릴에테르 페닐퀴녹살린 코폴리머, 폴리퀴녹살린, 폴리벤즈이미다졸, 폴리벤족사졸, 폴리노르보르넨, 폴리(아릴렌에테르), 폴리실란, 패릴렌, 벤조시클로부텐, 하이드록시(벤족사졸) 코폴리머, 폴리(실아릴렌실록산) 및 폴리벤즈이미다졸을 포함한다.Suitable polymers for adhesive compositions are additionally polyamides, phenoxys, polybenzoxazines, acrylates, cyanate esters, bismaleimides, polyether sulfones, polyimides, benzoxazines, vinyl ethers, siliconized olefins, polyolefins, polys Benzoxazole, polyester, polystyrene, polycarbonate, polypropylene, poly (vinylchloride), polyisobutylene, polyacrylonitrile, poly (methyl methacrylate), poly (vinylacetate), poly (2-vinyl Pyridine), cis-1,4-polyisoprene, 3,4-polychloroprene, vinyl copolymer, poly (ethylene oxide), poly (ethylene glycol), polyformaldehyde, polyacetaldehyde, poly (b-propioacetone ), Poly (10-decanoate), poly (ethylene terephthalate), polycaprolactam, poly (11-undecanoamide), poly (m-phenylene-terephthalamide), poly (tetrameth) Ethylene-m-benzenesulfonamide), polyester polyarylate, poly (phenylene oxide), poly (phenylene sulfide), polysulfone, polyimide, polyetheretherketone, polyetherimide, fluorinated polyimide, polyimide Mid siloxane, poly-iosindolo-quinazolindione, polythioetherimide, poly-phenyl-quinoxaline, polyquinicsalon, imide-arylether phenylquinoxaline copolymer, polyquinoxaline, polybenzimidazole, poly Benzoxazoles, polynorbornene, poly (arylene ether), polysilane, parylene, benzocyclobutene, hydroxy (benzoxazole) copolymers, poly (silarylenesiloxanes) and polybenzimidazoles.

접착제 조성물에 포함하기에 적합한 다른 물질로는, 모노비닐 방향족 탄화수소와 공액 디엔의 블록 코폴리머와 같은 고무 폴리머가 포함되고, 그 예를 들면 스티렌-부타디엔, 스티렌-부타디엔-스티렌(SBS), 스티렌-이소프렌-스티렌(SIS), 스티 렌-에틸렌-부틸렌-스티렌(SEBS), 및 스티렌-에틸렌-프로필렌-스티렌(SEPS) 등이다.Other materials suitable for inclusion in the adhesive composition include rubber polymers such as block copolymers of monovinyl aromatic hydrocarbons and conjugated dienes, for example styrene-butadiene, styrene-butadiene-styrene (SBS), styrene- Isoprene-styrene (SIS), styrene-ethylene-butylene-styrene (SEBS), styrene-ethylene-propylene-styrene (SEPS), and the like.

접착제 조성물에 포함하기에 적합한 다른 물질로는, 에틸렌-비닐아세테이트 폴리머, 다른 에틸렌 에스테르 및 코폴리머, 예컨대 에틸렌 메타크릴레이트, 에틸렌 n-부틸아크릴레이트 및 에틸렌 아크릴산; 폴리에틸렌 및 폴리프로필렌과 같은 폴리올레핀; 폴리비닐아세테이트 및 그것의 랜덤 코폴리머; 폴리아크릴레이트; 폴리아미드; 폴리에스테르; 및 폴리비닐알코올 및 그것의 코폴리머가 포함된다.Other materials suitable for inclusion in the adhesive composition include ethylene-vinylacetate polymers, other ethylene esters and copolymers such as ethylene methacrylate, ethylene n-butylacrylate and ethylene acrylic acid; Polyolefins such as polyethylene and polypropylene; Polyvinylacetate and its random copolymers; Polyacrylates; Polyamides; Polyester; And polyvinyl alcohol and copolymers thereof.

접착제 조성물에 포함하기에 적합한 열가소성 고무로는, 카르복시 말단의 부타디엔-니트릴(CTBN)/에폭시 부가생성물, 아크릴레이트 고무, 비닐-말단의 부타디엔 고무, 및 니트릴 부타디엔 고무(NBR)가 포함된다. 일 실시예에서, CTBN 에폭시 부가생성물은 약 20∼80 중량%의 CTBN과 약 20∼80 중량%의 디글리시딜에테르 비스페놀 A: 비스페놀 A 에폭시(DGEBA)로 구성된다. 다양한 CTBN 물질이 Noveon Inc.로부터 입수가능하고, 다양한 비스페놀 A 에폭시 물질이 Dainippon Ink and Chemicals, Inc. 및 Shell Chemicals로부터 입수가능하다. NBR 고무는 Zeon Corporation으로부터 상업적으로 입수가능하다.Suitable thermoplastic rubbers for inclusion in the adhesive composition include carboxy-terminated butadiene-nitrile (CTBN) / epoxy adducts, acrylate rubbers, vinyl-terminated butadiene rubbers, and nitrile butadiene rubbers (NBR). In one embodiment, the CTBN epoxy adduct consists of about 20-80 wt% CTBN and about 20-80 wt% diglycidylether bisphenol A: bisphenol A epoxy (DGEBA). Various CTBN materials are available from Noveon Inc., and various bisphenol A epoxy materials are available from Dainippon Ink and Chemicals, Inc. And Shell Chemicals. NBR rubber is commercially available from Zeon Corporation.

접착제 포뮬레이션에 포함하기에 적합한 실록산은, 투과성을 부여하는 하나 이상의 실록산 모이어티, 및 새로운 공유 결합을 형성하도록 반응할 수 있는 하나 이상의 반응성 모이어티를 가진, 골격 및 골격으로부터의 펜던트를 포함하는 엘라스토머계 폴리머를 포함한다. 적합한 실록산의 예로는, 3-(트리스(트리메틸실릴옥시)실릴)-프로필 메타크릴레이트, n-부틸 아크릴레이트, 글리시딜 메타크릴레이트, 아크릴로니트릴, 및 시아노에틸 아크릴레이트; 3-(트리스(트리메틸실릴옥시)실릴)- 프로필 메타크릴레이트, n-부틸 아크릴레이트, 글리시딜 메타크릴레이트, 및 아크릴로니트릴; 및 3-(트리스(트리메틸실릴옥시)실릴)-프로필 메타크릴레이트, n-부틸 아크릴레이트, 글리시딜 메타크릴레이트, 및 시아노에틸 아크릴레이트로부터 제조된 엘라스토머계 폴리머가 포함된다.Suitable siloxanes for inclusion in adhesive formulations include elastomers, including backbones and pendants from backbones, having one or more siloxane moieties that impart permeability and one or more reactive moieties that can react to form new covalent bonds. It includes a system polymer. Examples of suitable siloxanes include 3- (tris (trimethylsilyloxy) silyl) -propyl methacrylate, n-butyl acrylate, glycidyl methacrylate, acrylonitrile, and cyanoethyl acrylate; 3- (tris (trimethylsilyloxy) silyl) -propyl methacrylate, n-butyl acrylate, glycidyl methacrylate, and acrylonitrile; And elastomeric polymers prepared from 3- (tris (trimethylsilyloxy) silyl) -propyl methacrylate, n-butyl acrylate, glycidyl methacrylate, and cyanoethyl acrylate.

접착제 조성물용으로 경화제가 필요할 경우, 경화제의 선택은 사용되는 폴리머의 화학적 성질 및 사용하는 처리 조건에 의존한다. 경화제로서, 상기 조성물에는 방향족 아민, 지환족 아민, 지방족 아민, 3차 포스핀, 트리아진, 금속염, 방향족 하이드록실 화합물, 또는 이것들의 조합을 사용할 수 있다. 그러한 촉매의 예로는, 이미다졸류, 예를 들면 2-메틸이미디졸, 2-운데실이미다졸, 2-헵타데실이미다졸, 2-페닐이미다졸, 2-에틸-4-메틸이미다졸, 1-벤질-2-메틸이미다졸, 1-프로필-2-메틸이미다졸, 1-시아노에틸-2-메틸이미다졸, 1-시아노에틸-2-에틸-4-메틸이미다졸, 1-시아노에틸-2-운데실이미다졸, 1-시아노에틸-2-페닐이미다졸, 1-구안아미노에틸-2-메틸이미다졸, 및 이미다졸과 트리멜리트산의 부가 생성물; 3차 아민류, 예를 들면 N,N-디메틸벤질아민, N,N-디메틸아닐린, N,N-디메틸톨루이딘, N,N-디메틸-p-아니시딘, p-할로게노-N,N-디메틸아닐린, 2-N-에틸아닐리노 에탄올, 트리-n-부틸아민, 피리딘, 퀴놀린, N-메틸모르폴린, 트리에탄올아민, 트리에틸렌디아민, N,N,N',N'-테트라메틸부탄디아민, N-메틸피페리딘; 페놀류, 예를 들면 페놀, 크레졸, 크실레놀, 레조르신, 및 플로로글루신; 유기 금속염, 예를 들면 나프텐산 납, 스테아르산 납, 나프텐산 아연, 옥톨산 아연, 올레산 주석, 말레산 디부틸 주석, 나프텐산 망간, 나프텐산 코발트, 및 아세틸 아세톤 철; 및 무기 금속염, 예를 들 면 염화주석, 염화아연 및 염화알루미늄; 과산화물, 예를 들면, 벤조일 퍼옥사이드, 라우로일 퍼옥사이드, 옥타노일 퍼옥사이드, 아세틸 퍼옥사이드, 파라-클로로벤조일 퍼옥사이드 및 디-t-부틸 디퍼프탈레이트; 산 무수물, 예를 들면, 카르복시산 무수물, 말레산 무수물, 프탈산 무수물, 라우르산 무수물, 피로멜리트산 무수물, 트리멜리트산 무수물, 헥사하이드로프탈산 무수물, 헥사하이드로피로멜리트산 무수물 및 헥사하이드로트리멜리트산 무수물; 아조 화합물, 예를 들면, 아조이소부틸로니트릴, 2,2'-아조비스프로판, m,m'-아족시스티렌, 하이드로존, 및 이들의 혼합물이 포함된다.If a curing agent is required for the adhesive composition, the choice of curing agent depends on the chemical nature of the polymer used and the processing conditions used. As the curing agent, aromatic amines, cycloaliphatic amines, aliphatic amines, tertiary phosphines, triazines, metal salts, aromatic hydroxyl compounds, or combinations thereof can be used in the composition. Examples of such catalysts include imidazoles such as 2-methylimidazole, 2-undecylimidazole, 2-heptadecylimidazole, 2-phenylimidazole, 2-ethyl-4-methyl Imidazole, 1-benzyl-2-methylimidazole, 1-propyl-2-methylimidazole, 1-cyanoethyl-2-methylimidazole, 1-cyanoethyl-2-ethyl-4 -Methylimidazole, 1-cyanoethyl-2-undecylimidazole, 1-cyanoethyl-2-phenylimidazole, 1-guanaminoethyl-2-methylimidazole, and imidazole Addition products of trimellitic acid; Tertiary amines such as N, N-dimethylbenzylamine, N, N-dimethylaniline, N, N-dimethyltoluidine, N, N-dimethyl-p-anisidine, p-halogeno-N, N-dimethyl Aniline, 2-N-ethylanilino ethanol, tri-n-butylamine, pyridine, quinoline, N-methylmorpholine, triethanolamine, triethylenediamine, N, N, N ', N'-tetramethylbutanediamine, N-methylpiperidine; Phenols such as phenol, cresol, xylenol, resorcin, and phloroglucin; Organometallic salts such as lead naphthenate, lead stearate, zinc naphthenate, zinc octolate, tin oleate, dibutyl tin maleate, naphthenate manganese, cobalt naphthenate, and acetyl acetone iron; And inorganic metal salts such as tin chloride, zinc chloride and aluminum chloride; Peroxides such as benzoyl peroxide, lauroyl peroxide, octanoyl peroxide, acetyl peroxide, para-chlorobenzoyl peroxide and di-t-butyl diperphthalate; Acid anhydrides such as carboxylic anhydride, maleic anhydride, phthalic anhydride, lauric anhydride, pyromellitic anhydride, trimellitic anhydride, hexahydrophthalic anhydride, hexahydropyromellitic anhydride and hexahydrotrimellitic anhydride ; Azo compounds such as azoisobutylonitrile, 2,2'-azobispropane, m, m'-azocystyrene, hydrozones, and mixtures thereof.

또 다른 실시예에서, 경화 가속화제는 트리페닐포스핀, 알킬-치환 이미다졸, 이미다졸륨염, 오늄염, 4차 포스포늄 화합물, 오늄 보레이트, 금속 킬레이트, 1,8-디아자시클로[5.4.0]운덱스-7-엔 또는 이것들의 혼합물로 이루어지는 군으로부터 선택될 수 있다. In another embodiment, the cure accelerator is triphenylphosphine, alkyl-substituted imidazole, imidazolium salt, onium salt, quaternary phosphonium compound, onium borate, metal chelate, 1,8-diazacyclo [5.4. 0] undex-7-ene or a mixture thereof.

또 다른 실시예에서, 경화제는 라디칼 경화 수지 또는 이온성 경화 수지 중 어느 것이 선택되는가에 따라 자유 라디칼 개시제이거나 양이온 개시제 중 어느 하나일 수 있다. 자유 라디칼 개시제가 사용되는 경우, 자유 라디칼 개시제는 유효량으로 존재할 것이다. 유효량은 전형적으로, 유기 화합물(있을 수 있는 모든 충전재 제외)의 0.1∼10 중량%이다. 자유 라디칼 개시제로는, 부틸 퍼옥토에이트 및 디큐밀 퍼옥사이드와 같은 과산화물, 및 2,2'-아조비스(2-메틸-프로핀니트릴) 및 2,2'-아조비스(2-메틸-부탄니트릴)과 같은 아조 화합물이 포함된다.In yet another embodiment, the curing agent may be either a free radical initiator or a cationic initiator, depending on which of the radical curable resin or the ionic curable resin is selected. If a free radical initiator is used, the free radical initiator will be present in an effective amount. The effective amount is typically 0.1-10% by weight of organic compound (excluding any fillers that may be present). Free radical initiators include peroxides such as butyl peroctoate and dicumyl peroxide, and 2,2'-azobis (2-methyl-propynnitrile) and 2,2'-azobis (2-methyl-butane Azo compounds such as nitrile).

양이온 개시제가 사용되는 경우, 양이온 개시제는 유효량으로 존재할 것이 다. 유효량은 전형적으로, 유기 화합물(있을 수 있는 모든 충전재 제외)의 0.1∼10 중량%이다. 적합한 양이온 경화제로는, 디시안디아미드, 페놀 노볼락, 아디픽 디히드라자이드, 디알릴 멜라민, 디아미노 말코니트릴, BF3-아민 착화합물, 아민염 및 변형된 이미다졸 화합물이 포함된다.If a cationic initiator is used, the cationic initiator will be present in an effective amount. The effective amount is typically 0.1-10% by weight of organic compound (excluding any fillers that may be present). Suitable cationic curing agents include dicyandiamide, phenol novolac, adipic dihydrazide, diallyl melamine, diamino malonitrile, BF3-amine complexes, amine salts and modified imidazole compounds.

금속 화합물도 시아네이트 에스테르 시스템용 경화 가속화제로서 사용될 수 있으며, 제한되지는 않지만, 금속 나프테네이트, 금속 아세틸아세토네이트(킬레이트), 금속 옥토에이트, 금속 아세테이트, 금속 할라이드, 금속 이미다졸 착화합물, 및 금속 아민 착화합물이 포함된다.Metal compounds may also be used as cure accelerators for cyanate ester systems, including but not limited to metal naphthenates, metal acetylacetonates (chelates), metal octoates, metal acetates, metal halides, metal imidazole complexes, and Metal amine complexes.

접착제 포뮬레이션에 포함될 수 있는 다른 경화 가속화제로는, 트리페닐포스핀, 알킬-치환 이미다졸, 이미다졸륨염, 및 오늄 보레이트가 포함된다.Other cure accelerators that may be included in the adhesive formulations include triphenylphosphine, alkyl-substituted imidazoles, imidazolium salts, and onium borate.

몇몇 경우에, 하나 이상 형태의 경과제를 접착제 조성물에 사용하는 것이 바람직할 수 있다. 예를 들면, 양이온 개시제와 자유 라디칼 개시제 모두가 바람직하고, 그 경우, 자유 라디칼 경화 수지 및 이온성 경화 수지 모두가 조성물에 사용될 수 있다. 이러한 조성물은 각 형태의 수지에 대해 유효량의 개시제를 함유한다. 그러한 조성물은, 예를 들면, 경화 공정이 UV 조사를 이용한 양이온성 개시에 의해 시작되고, 추후의 처리 단계에서 열을 가했을 때 자유 라디칼 개시에 의해 완결될 수 있게 한다.In some cases, it may be desirable to use more than one type of transition agent in an adhesive composition. For example, both cationic initiators and free radical initiators are preferred, in which case both free radical curable resins and ionic curable resins can be used in the composition. Such compositions contain an effective amount of initiator for each type of resin. Such compositions allow, for example, the curing process to be initiated by cationic initiation with UV irradiation and completed by free radical initiation when heat is applied in a later treatment step.

1종 이상의 충전재를 접착제 조성물에 포함시킬 수 있는데, 이것들은 보통 유동성의 향상 및 응력 감소를 위해 첨가된다. 접착제는 다이의 활성측에 접촉하게 되므로, 충전재는 전기적으로 비도전성이다. 적합한 비도전성 충전재의 예로 는, 알루미나, 수산화알루미늄, 실리카, 버미큘라이트, 마이카, 울라스토나이트, 탄산칼슘, 티타니아, 모래, 유리, 황산바륨, 지르코늄, 카본 블랙, 유기 충전재, 및 할로겐화 에틸렌 폴리머, 예를 들면, 테트라플루오로에틸렌, 트리플루오로에틸렌, 비닐리덴 플루오라이드, 비닐 플루오라이드, 비닐리덴 클로라이드, 및 비닐 클로라이드가 포함된다. 충전재 입자는 나노 크기로부터 수 mm 범위에서 임의의 적절한 크기를 가질 수 있다. 임의의 특정한 패키지 구성을 위한 그러한 크기의 선택은 당업자의 전문 지식에 포함된다. 충전재는 조성물 총량의 0∼95 중량%의 양으로 존재할 수 있다.One or more fillers may be included in the adhesive composition, which is usually added to improve flowability and reduce stress. Since the adhesive comes into contact with the active side of the die, the filler is electrically nonconductive. Examples of suitable nonconductive fillers include alumina, aluminum hydroxide, silica, vermiculite, mica, ulastonite, calcium carbonate, titania, sand, glass, barium sulfate, zirconium, carbon black, organic fillers, and halogenated ethylene polymers, for example Examples include tetrafluoroethylene, trifluoroethylene, vinylidene fluoride, vinyl fluoride, vinylidene chloride, and vinyl chloride. The filler particles may have any suitable size in the range from nano size to several mm. The selection of such size for any particular package configuration is included in the expert's knowledge. The filler may be present in an amount from 0 to 95% by weight of the total amount of the composition.

일 실시예에서, 접착제 포뮬레이션은 본드라인을 소정의 두께로 제어하기 위해 첨가되는 입자인 스페이서를 포함한다. 적절한 스페이서의 선택은 패키지 구성 및 접착제 포뮬레이션에 의존하며, 과도한 실험을 거치지 않고도 당업자에 의해 이루어질 수 있다. 적합한 스페이서는, 제한되지는 않지만, 테플론, 폴리머계 또는 엘라스토머계 물질을 포함한다. 스페이서는 25∼150㎛의 크기를 가질 수 있고, 요유량으로 사용된다.In one embodiment, the adhesive formulation includes a spacer, which is particles added to control the bondline to a predetermined thickness. The selection of a suitable spacer depends on the package configuration and adhesive formulation and can be made by one skilled in the art without undue experimentation. Suitable spacers include, but are not limited to, teflon, polymeric or elastomeric materials. The spacer may have a size of 25 to 150 μm and is used in urine flow rate.

또 다른 실시예에서, 접착제 조성물에 커플링제를 첨가할 수 있다. 전형적으로, 커플링제는 실란이며, 예를 들면, 에폭시형 실란 커플링제, 아민형 실란 커플링제, 또는 메르캅토형 실란 커플링제 등이다. 사용될 경우, 커플링제는 유효량으로 사용된다. 전형적인 유효량은 5 중량% 이하이다.In another embodiment, a coupling agent can be added to the adhesive composition. Typically, the coupling agent is a silane, for example, an epoxy silane coupling agent, an amine silane coupling agent, or a mercapto type silane coupling agent. If used, the coupling agent is used in an effective amount. Typical effective amounts are up to 5% by weight.

또 다른 실시예에서, 접착제 조성물에 계면활성제를 첨가할 수 있다. 적합한 계면활성제로는, 실리콘, 폴리에틸렌 글리콜, 폴리옥시에틸렌/폴리옥시프로필렌 블록 코폴리머, 에틸렌 디아민계 폴리옥시에틸렌/폴리옥시프로필렌 블록 코폴리머, 폴리올계 폴리옥시알킬렌, 지방산 알코올계 폴리옥시알킬렌, 및 지방산 알코올계 폴리옥시알킬렌 알킬 에테르가 포함된다. 사용될 경우, 계면활성제는 유효량으로 사용되며, 전형적인 유효량은 5 중량% 이하이다. In another embodiment, a surfactant may be added to the adhesive composition. Suitable surfactants include silicones, polyethylene glycols, polyoxyethylene / polyoxypropylene block copolymers, ethylene diamine based polyoxyethylene / polyoxypropylene block copolymers, polyol based polyoxyalkylenes, fatty acid alcohol based polyoxyalkylenes And fatty alcohol-based polyoxyalkylene alkyl ethers. If used, surfactants are used in effective amounts, with typical effective amounts of up to 5% by weight.

또 다른 실시예에서, 접착제 조성물에 습윤제를 포함시킬 수 있다. 습윤제의 선택은 응용 요건 및 사용되는 수지의 화학적 성질에 의존한다. 사용될 경우, 습윤제는 유효량으로 사용되며; 전형적인 유효량은 5 중량% 이하이다. 적합한 습윤제의 예로는, 3M사로부터 입수가능한 Fluorad FC-4430 플루오로계면활성제, Rhom and Haas로부터 입수가능한 Clariant Fluowet OTN, BYK W-990, Surfynol 104 계면활성제, Crompton Silwet L-7280, Triton X100, 바람직한 Mw가 240보다 큰 프로필렌 글리콜, 감마-부티로락톤, 피마자유, 글리세린 또는 그밖의 지방산 및 실란이 포함된다. In another embodiment, wetting agents may be included in the adhesive composition. The choice of wetting agent depends on the application requirements and the chemical nature of the resin used. If used, wetting agents are used in effective amounts; Typical effective amounts are up to 5% by weight. Examples of suitable wetting agents include Fluorad FC-4430 fluorosurfactant available from 3M, Clariant Fluowet OTN available from Rhom and Haas, BYK W-990, Surfynol 104 surfactant, Crompton Silwet L-7280, Triton X100, preferred Propylene glycol, gamma-butyrolactone, castor oil, glycerin or other fatty acids and silanes having an Mw greater than 240.

또 다른 실시예에서, 접착제 조성물에 유동 조절제를 포함시킬 수 있다. 유동 조절제의 선택은 응용 요건 및 사용되는 수지의 화학적 성질에 의존한다. 사용될 경우, 유동 조절제는 유효량으로 사용되며; 전형적인 유효량은 5 중량% 이하이다. 적합한 유동 조절제의 예로는, Cabot사로부터 입수가능한 Cab-O-Sil TS720, Degussa사로부터 입수가능한 Aerosil R202 또는 R972, 흄드 실리카, 흄드 알루미나, 또는 흄드 금속 산화물이 포함된다. In another embodiment, a flow control agent may be included in the adhesive composition. The choice of flow regulator depends on the application requirements and the chemical nature of the resin used. If used, flow regulators are used in effective amounts; Typical effective amounts are up to 5% by weight. Examples of suitable flow regulators include Cab-O-Sil TS720, available from Cabot, Aerosil R202 or R972, available from Degussa, fumed silica, fumed alumina, or fumed metal oxides.

또 다른 실시예에서, 접착제 조성물에는 접착 촉진제를 포함시킬 수 있다. 접착 촉진제의 선택은 응용 요건 및 사용되는 수지의 화학적 성질에 의존한다. 사 용될 경우, 접착 촉진제는 유효량으로 사용되며; 전형적인 유효량은 5 중량% 이하이다. 적합한 접착 촉진제의 예로는, Dow Corning사로부터 입수가능한 Z6040 에폭시 실란 또는 Z6020 아민 실란과 같은 실란 커플링제; OSI Silquest사로부터 입수가능한 A186 실란, A187 실란, A174 실란 또는 A1289; Degussa사로부터 입수가능한 오르가노실란 Sl264; Johoku Chemical사로부터 입수가능한 Johoku Chemical CBT-1 카르보벤조트리아졸; 트리아졸; 티타네이트; 및 지르코네이트가 포함된다.In another embodiment, the adhesive composition may include an adhesion promoter. The choice of adhesion promoter depends on the application requirements and the chemical nature of the resin used. When used, adhesion promoters are used in effective amounts; Typical effective amounts are up to 5% by weight. Examples of suitable adhesion promoters include silane coupling agents such as Z6040 epoxy silane or Z6020 amine silane available from Dow Corning; A186 silane, A187 silane, A174 silane or A1289 available from OSI Silquest; Organosilane Sl264 available from Degussa; Johoku Chemical CBT-1 carbobenzotriazole available from Johoku Chemical; Triazoles; Titanate; And zirconates.

또 다른 실시예에서, 접착제 조성물에는 공기 방출제(소포제)가 첨가될 수 있다. 공기 방출제의 선택은 응용 요건 및 사용되는 수지의 화학적 성질에 의존한다. 사용될 경우, 공기 방출제는 유효량으로 사용되며; 전형적인 유효량은 5 중량% 이하이다. 적합한 공기 방출제의 예로는, Dow Corning사로부터 입수가능한 Antifoam 1400, DuPont Modoflow, 및 BYK A-510이 포함된다.In another embodiment, an air release agent (antifoam) may be added to the adhesive composition. The choice of air release agent depends on the application requirements and the chemistry of the resin used. If used, an air release agent is used in an effective amount; Typical effective amounts are up to 5% by weight. Examples of suitable air release agents include Antifoam 1400, DuPont Modoflow, and BYK A-510 available from Dow Corning.

몇몇 실시예에서, 이러한 조성물은 접착성을 향상시키고 점착성을 도입하기 위해 점착성 수지와 함께 조제되며; 점착성 수지의 예로는, 자연 산물인 수지 및 변형된 자연 산물 수지; 폴리테르펜 수지; 페놀계 변형된 테르펜 수지; 쿠마론-인덴 수지; 지방족 및 방향족 페트롤륨 탄화수소 수지; 프탈레이트 에스테르; 수소첨가 탄화수소, 수소첨가 로진 및 수소첨가 로진 에스테르가 포함된다.In some embodiments, such compositions are formulated with a tacky resin to enhance adhesion and introduce tack; Examples of the tacky resin include resins that are natural products and modified natural product resins; Polyterpene resins; Phenolic modified terpene resins; Coumarone-indene resin; Aliphatic and aromatic petroleum hydrocarbon resins; Phthalate esters; Hydrogenated hydrocarbons, hydrogenated rosin and hydrogenated rosin esters.

몇몇 실시예에서, 접착제 조성물에는 다른 성분들이 포함될 수 있는데, 예를 들면, 액체 폴리부텐이나 폴리프로필렌과 같은 희석제; 파라핀 및 미세 결정질 왁스와 같은 페트롤륨 왁스, 폴리에틸렌 그리스, 수소첨가된 동물성, 어류 및 식물성 지방, 미네랄 오일과 합성 왁스, 나프텐계 또는 파라핀계 미네랄 오일 등이다.In some embodiments, the adhesive composition may include other components, such as diluents such as liquid polybutene or polypropylene; Petroleum waxes such as paraffin and microcrystalline wax, polyethylene grease, hydrogenated animal, fish and vegetable fats, mineral oils and synthetic waxes, naphthenic or paraffinic mineral oils and the like.

안정화제, 항산화제, 충격 개질제, 및 착색제와 같은 다른 첨가제도 해당 기술분야에 알려져 있는 형태와 양으로 접착제 조성물에 첨가될 수 있다.Other additives such as stabilizers, antioxidants, impact modifiers, and colorants may also be added to the adhesive composition in the form and amount known in the art.

접착제 조성물에는 25℃ 내지 230℃ 범위의 적절한 비등점을 가진 공통 용매가 사용될 수 있다. 사용할 수 있는 용매의 예로는, 케톤, 에스테르, 알코올, 에테르, 및 그밖에 조성물에서 안정하고 수지를 용해시키는 공통 용매가 포함된다. 적합한 용매는 γ-부티로락톤, 프로필렌 글리콜 메틸 에틸 아세테이트(PGMEA), 및 4-메틸-2-펜타논을 포함한다.Common solvents having a suitable boiling point in the range of 25 ° C. to 230 ° C. may be used in the adhesive composition. Examples of solvents that can be used include ketones, esters, alcohols, ethers, and other common solvents that are stable in the composition and dissolve the resin. Suitable solvents include γ-butyrolactone, propylene glycol methyl ethyl acetate (PGMEA), and 4-methyl-2-pentanone.

기판 또는 다이에 적용된 후, 접착제는 선택적 처리 단계에서 건조 및/또는 B-스테이지 가공될 수 있다. 본 발명의 일 실시예에서, 접착제는 비점착성 상태로 경화되어, 기판, 웨이퍼 또는 다이가 저장될 수 있고/있거나 반도체 다이를 부착하기 전에 별도의 위치에 보내어질 수 있다. 전형적으로는, 접착제는 접착제-코팅된 기판, 다이 또는 웨이퍼가 서로 중첩되어 적층되고 간지(interleaf)를 사용하지 않고 저장될 수 있도록 충분히 경화된다. 접착제의 경화는 사용되는 접착제 포뮬레이션에 따라 여러 가지 방식으로 달성될 수 있다.After being applied to the substrate or die, the adhesive may be dried and / or B-stage processed in an optional processing step. In one embodiment of the present invention, the adhesive may be cured in a non-tacky state such that the substrate, wafer or die may be stored and / or sent to a separate location prior to attaching the semiconductor die. Typically, the adhesive is sufficiently cured so that the adhesive-coated substrates, dies or wafers can be stacked on top of one another and stored without the use of interleafs. Curing of the adhesive can be accomplished in a number of ways depending on the adhesive formulation used.

일 실시예에서, 접착제는 유동가능한 상태가 되도록 융점보다 높은 온도에서 적용되는 열가소성 물질이다. 이 경우, 접착제는 접착제의 융점 및/또는 연화점 미만의 온도로 냉각됨으로써 경화된다.In one embodiment, the adhesive is a thermoplastic applied at a temperature above the melting point to be flowable. In this case, the adhesive is cured by cooling to a temperature below the melting and / or softening point of the adhesive.

또 다른 실시예에서, 접착제는 1종 이상의 열경화성 수지 및 용매를 함유한다. 이 실시예에서, 접착제는 용매를 증발시키고 열경화성 수지(들)을 부분 경화시킬 수 있도록 접착제와 기판을 충분히 가열함으로써 비점착성이거나 유동성이 매 우 낮은 상태로 경화된다. In another embodiment, the adhesive contains at least one thermosetting resin and a solvent. In this embodiment, the adhesive is cured to a non-tacky or very low flow rate by heating the adhesive and substrate sufficiently to evaporate the solvent and partially cure the thermosetting resin (s).

또 다른 실시예에서, 접착제는 용매 중에 용해된 고체 열경화성 수지를 함유한다. 기판에 적용된 후, 접착제는 용매가 증발되어 기판 상에 비점착성 열경화성 수지 코팅이 잔류하도록 접착제와 기판을 충분히 가열함으로써 비점착성이거나 유동성이 매우 낮은 상태로 경화된다. In another embodiment, the adhesive contains a solid thermosetting resin dissolved in a solvent. After being applied to the substrate, the adhesive is cured to a non-tacky or very low fluidity state by sufficiently heating the adhesive and the substrate such that the solvent evaporates to leave a non-tacky thermosetting resin coating on the substrate.

또 다른 실시예에서, 접착제는 1종 이상의 액체 열경화성 수지를 함유한다. 기판에 적용된 후, 상기 접착제는 열경화성 수지를 비점착성이거나 유동성이 매우 낮은 상태로 부분적으로 변화시키도록 접착제와 기판을 충분히 가열함으로써 비점착성이거나 유동성이 매우 낮은 상태로 경화된다. In another embodiment, the adhesive contains at least one liquid thermosetting resin. After being applied to the substrate, the adhesive is cured to a non-adhesive or very low fluidity state by heating the adhesive and the substrate sufficiently to partially change the thermosetting resin into a non-adhesive or very low fluidity state.

당업자는, 메커니즘의 조합에 의해 건조되고, B-스테이지 가공되며 경화될 수 있는 수지의 조합을 또한 함유할 수 있음을 알 것이다. 예를 들어, 포뮬레이션은 자외선 조사를 이용하여 B-스테이지 가공될 수 잇으며, 다이 부착 후에 하류 제조 단계에서 열에 의해 경화될 수 있다. 포뮬레이션은 또한 2개의 분리된 경화 온도를 가진 수지의 조합을 함유함으로써, 제1 온도(상대적으로 낮은 온도)에서 기판을 가열하여 경화시킬 수 있고, 그에 따라 제1 수지가 경화되고 전체 접착제 포뮬레이션이 비점착성 상태로 경화될 수 있다. 이 경우, 제2 경화 온도(상대적으로 높은 온도)를 가진 제2 수지는 다이가 부착된 후 후속 처리 단계에서 경화된다.Those skilled in the art will appreciate that they may also contain a combination of resins that can be dried, B-staged and cured by a combination of mechanisms. For example, the formulation can be B-stage processed using ultraviolet radiation and can be cured by heat in a downstream manufacturing step after die attach. The formulation also contains a combination of resins with two separate curing temperatures, whereby the substrate can be cured by heating the substrate at a first temperature (relatively low temperature), whereby the first resin is cured and the entire adhesive formulation It can be cured to a non-tacky state. In this case, the second resin with the second curing temperature (relatively high temperature) is cured in a subsequent processing step after the die is attached.

접착제는 경화될 필요가 있거나 그렇지 않을 수 있다. 접착제가 경화될 필요가 있는 경우, 경화는 개별적인 공정 단계에서 달성되거나 또는 솔더 리플로우나 와이어 본딩과 같은 또 다른 처리 공정과 함께 달성될 수 있다. The adhesive may or may not need to be cured. If the adhesive needs to be cured, curing can be accomplished at an individual process step or with another processing process such as solder reflow or wire bonding.

B-스테이지 가공 단계가 사용될 경우, B-스테이지 가공 온도는 일반적으로 80℃ 내지 200℃ 범위 내이며, B-스테이지 가공은 선택되는 특정한 접착제 포뮬레이션에 따라 1분 내지 2시간 범위의 시간 내에 이루어진다. 각 접착제 조성물에 대한 B-스테이지 가공 프로파일의 시간과 온도는 여러 가지이며, 특정한 산업적 제조 공정에 적합한 B-스테이지 가공 프로파일을 제공하도록 상이한 조성을 설계할 수 있다. When the B-stage processing step is used, the B-stage processing temperature is generally in the range of 80 ° C. to 200 ° C., and the B-stage processing takes place in a time ranging from 1 minute to 2 hours depending on the particular adhesive formulation chosen. The time and temperature of the B-stage processing profile for each adhesive composition can vary, and different compositions can be designed to provide a B-stage processing profile suitable for a particular industrial manufacturing process.

다른 실시예에서, 접착제는 다이를 부착하기 전에 경화시키지 않는다. 이 경우, 다이는 접착제가 아직 유동가능한 상태에 있는 동안 기판 상에 장착된다. 이렇게 함으로써 다이를 접착제 내로 압착될 때 다이 주위에 필렛이 형성될 수 있다. 접착제의 유동 및 다이를 장착하기 위해 사용되는 압력은 각각의 특정한 패키지 설계에 대해 원하는 양의 필렛을 제공하도록 조절될 수 있다. 이 실시예에서, 주의해야 할 점은 접착제가 기판의 개구부로 유입되지 않도록 하는 것이며, 그러한 유입은 와이어 본딩을 방해할 것이기 때문이다.In another embodiment, the adhesive does not cure prior to attaching the die. In this case, the die is mounted on the substrate while the adhesive is still in the flowable state. This allows fillets to be formed around the die when the die is pressed into the adhesive. The flow of adhesive and the pressure used to mount the die can be adjusted to provide the desired amount of fillet for each particular package design. In this embodiment, care should be taken to prevent the adhesive from entering the opening of the substrate, as such ingress will interfere with wire bonding.

도 13은 본 발명의 또 다른 실시예에 대한 예시적 인쇄 패턴을 나타내는 것으로, 여기서 접착제(22)는 기판 개구부(200) 주위에 접착제(22)가 코팅되지 않은 작은 비어있는 유동 영역(vacant flow area)(F)이 잔존하도록 기판(20)의 상면(201)에 적용된다. 다이가 부착되면, 접착제는 유동하여 다이의 외측 주위에 필렛이 형성될 수 있다. 접착제의 유동은 또한 개구부(200) 주위에 비어있는 유동 영역(F) 내부로 접착제(22)가 유입되도록 함으로써, 접착제(22)는 도전성 영역(와이어 본드 패드)을 제외하고, 즉 기판(20)의 개구부(200)로 유입되지 않고, 다이의 활성 표면을 완전히 커버하게 된다.FIG. 13 shows an exemplary printing pattern for another embodiment of the present invention wherein the adhesive 22 is a small vacant flow area without the adhesive 22 coated around the substrate opening 200. (F) is applied to the upper surface 201 of the substrate 20 so as to remain. Once the die is attached, the adhesive can flow to form fillets around the outside of the die. The flow of adhesive also causes the adhesive 22 to flow into the empty flow region F around the opening 200, such that the adhesive 22 excludes the conductive region (wire bond pad), ie the substrate 20. Does not flow into the opening 200 of the die and completely covers the active surface of the die.

다이 부착 접착제용으로 경화 단계가 사용되는 경우, 경화 단계는 와이어 본딩 이전, 와이어 본딩 도중, 또는 와이어 본딩 및 캡슐화 이후에 실행될 수 있다. 다이 부착 접착제의 경화는 별도의 공정 단계일 수도 있고, 또는 캡슐화제를 위한 경화 공정과 동시에 실행할 수도 있다. If a curing step is used for the die attach adhesive, the curing step may be performed before wire bonding, during wire bonding, or after wire bonding and encapsulation. Curing of the die attach adhesive may be a separate process step or may be carried out concurrently with the curing process for the encapsulant.

다이 부착 접착제에 있어서 경화 온도는 일반적으로 80℃ 내지 250℃ 범위 내이고, 특정한 수지의 화학적 성질 및 선택되는 경화제에 따라, 수초 내지 120분 범위의 시간에 경화가 이루어진다. 각 접착제 조성물에 대한 경화 프로파일의 시간과 온도는 여러 가지이며, 특정한 산업적 제조 공정에 적합한 경화 프로파일을 제공하도록 상이한 조성을 설계할 수 있다. In die attach adhesives, the curing temperature is generally in the range from 80 ° C. to 250 ° C., depending on the chemical nature of the particular resin and the curing agent selected. The time and temperature of the curing profile for each adhesive composition can vary and different compositions can be designed to provide a curing profile suitable for a particular industrial manufacturing process.

접착제가 경화가능형인 경우, 접착제는 열에 대한 노출, 자외선(UV) 조사, 또는 이들의 조합에 의해 경화될 수 있다. 각 접착제 조성물에 대한 경화 조건은 여러 가지이며, 특정한 산업적 제조 공정에 적합한 경화 프로파일을 제공하도록 상이한 조성을 설계할 수 있다. If the adhesive is curable, the adhesive can be cured by exposure to heat, ultraviolet (UV) radiation, or a combination thereof. The curing conditions for each adhesive composition vary, and different compositions can be designed to provide a curing profile suitable for a particular industrial manufacturing process.

일 실시예에서, 접착제는 B-스테이지 가공된 후 2개월 이상의 작업 수명을 가진다. 이렇게 긴 작업 수명은, 제한되지는 않지만, 접착제 포뮬레이션에 (i) 하나 이상의 경화제, (ii) 고농도 열가소성 수지, 및 (iii) 고분자량 수지 중 하나 이상을 사용하는 것을 포함하여, 건조되거나 부분적으로 증진된 접착제의 작업 수명을 연장하기 위해 전형적으로 사용되는 임의의 수단에 의해 얻어질 수 있다. 작업 수명은 접착제를 주변 조건에 보존한 후, 정상적 다이 부착 조건에서 접착제의 유동성을 체크함으로써 테스트할 수 있다. 접착제가 정상적 다이 부착 조건에서 다이 표면을 습윤시킬 수 있다면, 접착제는 아직 작업수명 범위 내에 있는 것이다. 그러나, 접착제가 다이를 습윤시키기에 부적합한 유동성을 가지고 있다면, 그 접착제는 다이 부착에 사용될 수 없고 작업수명 범위를 벗어난 것으로 간주된다.In one embodiment, the adhesive has a working life of at least two months after being B-stage processed. This long working life is dried or partially, including, but not limited to, using one or more of (i) one or more curing agents, (ii) high concentration thermoplastics, and (iii) high molecular weight resins in adhesive formulations. It can be obtained by any means typically used to extend the working life of the enhanced adhesive. The working life can be tested by keeping the adhesive in ambient conditions and then checking the fluidity of the adhesive under normal die attach conditions. If the adhesive can wet the die surface under normal die attach conditions, the adhesive is still within the service life range. However, if the adhesive has unsuitable fluidity to wet the die, the adhesive cannot be used for die attach and is considered out of service life.

복수 개의 와이어 본드(23)는 와이어 본딩 공정에서 기판(20)의 개구부(200)를 통해 형성된다. 본딩 와이어(23)는 다이(21)의 도전성 영역 상에 노출된 와이어 본드 패드(212)에 접합되고, 대응하는 기판(20)의 개구부(200)를 통해 기판(20)의 하면(202) 상의 와이어 본드 패드(203)에 접합된다. 이러한 방식으로 다이(21)의 활성 표면(211)은 기판(20)의 하면(202)에 전기적으로 접속될 수 있다. 본딩 와이어(23)는 전기적 신호를 전도할 수 있는, 금과 같은 임의의 금속으로 구성된다..The plurality of wire bonds 23 are formed through the openings 200 of the substrate 20 in a wire bonding process. The bonding wires 23 are bonded to the wire bond pads 212 exposed on the conductive region of the die 21, and on the bottom surface 202 of the substrate 20 through the openings 200 of the corresponding substrates 20. It is bonded to the wire bond pad 203. In this manner, the active surface 211 of the die 21 may be electrically connected to the bottom surface 202 of the substrate 20. Bonding wire 23 is made of any metal, such as gold, capable of conducting electrical signals.

캡슐화제(25)는 기판(20)의 하면(202) 상의 와이어 본드(23) 위에 형성되어 본딩 와이어(23)를 둘러싸고(즉, 캡슐화하고), 기판(20)의 개구부(200)를 채운다. 캡슐화제(25)는 디스펜싱, 폿팅(potting), 프린팅, 몰딩, 기타 이와 유사한 방법을 통해 적용될 수 있다. 캡슐화제(25)는 후속되는 제조 공정 단계 및 패키지 사용중에 본딩 와이어(23)를 보호할 수 있는 임의의 물질일 수 있고, 제한되지는 않지만, 에폭시 및 실리콘이 포함된다. 캡슐화제(25)는 선택되는 캡슐화제 조성물에 맞추어진 조건에서 경화된다. 각 캡슐화제 조성물에 대한 경화 프로파일의 시간과 온도는 여러 가지이며, 특정한 산업적 제조 공정에 적합한 경화 프로파일을 제공하도록 상이한 조성을 설계할 수 있다. An encapsulant 25 is formed over the wire bond 23 on the bottom surface 202 of the substrate 20 to surround (ie, encapsulate) the bonding wire 23 and fill the opening 200 of the substrate 20. Encapsulating agent 25 may be applied through dispensing, potting, printing, molding, or other similar methods. Encapsulant 25 may be any material that can protect bonding wire 23 during subsequent manufacturing process steps and package use, including but not limited to epoxy and silicone. Encapsulant 25 is cured under conditions tailored to the encapsulant composition selected. The time and temperature of the cure profile for each encapsulant composition can vary and different compositions can be designed to provide a cure profile suitable for a particular industrial manufacturing process.

솔더 볼(24)은 기판(20)의 하면(202) 상에 캡슐화제(25)의 바깥쪽에 임플랜팅된다. 솔더 볼(24)은 패키지와, 예를 들어 회로 기판 사이에 전기적 접속을 형성하는 데 전형적으로 사용되는 임의의 도전성 금속으로 구성된다.Solder balls 24 are implanted out of the encapsulant 25 on the bottom surface 202 of the substrate 20. Solder ball 24 is composed of any conductive metal typically used to form electrical connections between a package and a circuit board, for example.

이 패키지는 특이 다이의 후면 및/또는 측면 상에 캡슐화제가 존재하지 않는 것을 특징으로 한다. 따라서, 패키지의 몰딩은 필요하지 않다.This package is characterized in that no encapsulant is present on the back and / or side of the specific die. Thus, molding of the package is not necessary.

도 9A 내지 9E는 본 발명을 더욱 예시하기 위한 것으로, 본 발명의 일 실시예의 방법에 따라 제조된, 여러 가지 단계에서의 기판의 평면도를 나타낸다. 도 9A는 베어(bare) 기판(20)의 상면(201)을 나타낸다. 도 9B는 접착제(22)가 적층된 후의 기판(20)의 상면(201)을 나타낸다. 도 9C는 다이(21)가 부착된 후, 접착제(22)를 표면에 가진 기판(20)의 상면(201)을 나타낸다. 도 9D는 개구부(200)를 통해 와이어 본드(23)가 형성된 후의 기판(20)의 저면(202)을 나타낸다. 도 9E는 와이어 본드(23) 위에 캡슐화제(25)가 적용된 후의 기판(20)의 저면(202)을 나타낸다. 9A-9E illustrate a top view of a substrate at various stages, prepared according to the method of one embodiment of the present invention, to further illustrate the present invention. 9A shows a top surface 201 of a bare substrate 20. 9B shows the top surface 201 of the substrate 20 after the adhesive 22 is laminated. 9C shows the top surface 201 of the substrate 20 with the adhesive 22 on the surface after the die 21 is attached. 9D shows the bottom surface 202 of the substrate 20 after the wire bond 23 is formed through the opening 200. 9E shows the bottom 202 of the substrate 20 after the encapsulant 25 has been applied over the wire bond 23.

당업자에게 명백한 바와 같이, 본 발명의 많은 변형 및 변경이 본 발명의 사상과 범위를 벗어나지 않고 이루어질 수 있다. 본 명세서에 기재된 특정한 실시예들은 단지 예로서 제공된 것이며, 본 발명은 첨부하는 청구의 범위와 아울러 그러한 청구항의 자격이 부여되는 모든 범위의 등가물에 의해서만 제한된다고 할 것이다. As will be apparent to those skilled in the art, many modifications and variations of the present invention can be made without departing from the spirit and scope of the invention. The specific embodiments described herein are provided by way of example only, and the invention is to be limited only by the appended claims, along with the full range of equivalents to which such claims are entitled.

Claims (16)

a) 상면, 상기 상면의 반대 쪽의 하면, 상기 상면과 상기 하면을 관통하는 개구부(opening), 및 상기 하면 상에 와이어 본드 패드를 가지는 기판;a) a substrate having an upper surface, a lower surface opposite the upper surface, an opening penetrating through the upper surface and the lower surface, and a wire bond pad on the lower surface; b) 하나 이상의 도전성 영역을 구비한 활성측(active side) 및 상기 활성측 반대 쪽의 비활성측을 가지며, 상기 활성측이 상기 기판의 상면과 상기 하면을 관통하는 개구부 위에 설치되어 상기 개구부를 완전히 커버하도록 상기 기판 상에 장착되는 반도체 다이;b) an active side with at least one conductive region and an inactive side opposite the active side, the active side being installed over an opening through the top and bottom surfaces of the substrate to completely cover the opening A semiconductor die mounted on the substrate so as to be mounted on the substrate; c) 상기 도전성 영역을 제외하고 상기 다이의 활성측을 완전히 커버하도록 상기 기판의 상면과 상기 다이의 활성측 사이에 위치하여 이들을 결합시키는 접착제;c) an adhesive positioned between and bonded to the top of the substrate and the active side of the die to completely cover the active side of the die except for the conductive region; d) 상기 기판의 개구부를 통해, 상기 다이의 활성측 상의 상기 도전성 영역을 상기 기판의 하면 상의 상기 와이어 본드 패드에 접속시키는 복수 개의 전기 전도성 본딩 와이어;d) a plurality of electrically conductive bonding wires connecting the conductive regions on the active side of the die to the wire bond pads on the bottom surface of the substrate through openings in the substrate; e) 상기 기판의 하면 상에 적용되어 상기 본딩 와이어를 캡슐화하고 상기 기판의 개구부를 채우는 캡슐화제(encapsulant); 및e) an encapsulant applied on the bottom surface of the substrate to encapsulate the bonding wire and fill the opening of the substrate; And f) 상기 기판의 하면 상에 상기 캡슐화제의 외부 영역에 임플랜팅(implanting)되는 복수 개의 솔더 볼f) a plurality of solder balls implanted in the outer region of the encapsulant on the bottom surface of the substrate 을 포함하고,Including, 상기 다이의 비활성측 상에 캡슐화제가 포함되지 않고, 또한 상기 다이의 측 면 상에 캡슐화제가 포함되지 않는 것을 특징으로 하는, 반도체 패키지.A semiconductor package, characterized in that no encapsulant is included on the inactive side of the die and no encapsulant is included on the side of the die. 제1항에 있어서,The method of claim 1, 상기 기판이 BT 및 FR-4로 이루어지는 군으로부터 선택되는, 반도체 패키지.And the substrate is selected from the group consisting of BT and FR-4. 제1항에 있어서,The method of claim 1, 상기 접착제가 에폭시, 비스말레이미드, 아크릴레이트, 실록산 또는 이것들의 조합으로 이루어지는 군으로부터 선택되는, 반도체 패키지.A semiconductor package, wherein said adhesive is selected from the group consisting of epoxy, bismaleimide, acrylate, siloxane, or a combination thereof. a) 상면, 상기 상면의 반대 쪽의 하면, 상기 상면과 상기 하면을 관통하는 개구부, 및 상기 하면 상의 와이어 본드 패드를 가지는 기판을 준비하는 단계;a) preparing a substrate having an upper surface, a lower surface opposite the upper surface, an opening penetrating the upper surface and the lower surface, and a wire bond pad on the lower surface; b) 하나 이상의 도전성 영역을 구비한 활성측 및 상기 활성측 반대 쪽의 비활성측을 가지는 하나 이상의 반도체 다이를 준비하는 단계;b) preparing at least one semiconductor die having an active side having at least one conductive region and an inactive side opposite the active side; c) 상기 다이가 상기 기판에 부착된 후, 접착제가 상기 개구부를 둘러싸고, 상기 개부부를 포함하여, 상기 다이의 점유 면적 이상의 면적이 되도록, 상기 기판의 상면 상에 접착제 패턴으로 유동가능한 접착제를 적용하는 단계;c) after the die is attached to the substrate, applying an adhesive that is flowable in an adhesive pattern on the top surface of the substrate such that an adhesive surrounds the opening and includes the opening and an area equal to or greater than the area occupied by the die. Making; d) 선택적으로, 상기 유동가능한 접착제를 경화시켜 비점착성 상태로 만드는 단계;d) optionally, curing the flowable adhesive to make it non-tacky; e) 상기 활성측이 상기 기판의 상면 및 하면을 관통하는 상기 개구부 위에 설치되어 상기 개구부를 완전히 커버하는 상태로, 상기 기판 상에 상기 다이를 장 착함으로써, 상기 다이의 활성 표면 상의 도전성 영역이 상기 기판의 개구부에 노출되고, 상기 다이의 활성 표면은 상기 도전성 영역을 제외하고 상기 접착제에 의해 완전히 커버되도록 하는 단계;e) by mounting the die on the substrate with the active side installed over the opening penetrating the upper and lower surfaces of the substrate to completely cover the opening, the conductive region on the active surface of the die is Exposing to an opening in a substrate, the active surface of the die being completely covered by the adhesive except for the conductive region; f) 선택적으로 상기 접착제를 경화시키는 단계;f) optionally curing the adhesive; g) 상기 기판의 개구부를 통해 상기 다이의 활성측 상의 상기 도전성 영역을 상기 기판의 하면 상의 상기 와이어 본드 패드에 접속시키는 복수 개의 전기 전도성 본딩 와이어를 부착시키는 단계;g) attaching a plurality of electrically conductive bonding wires through the opening in the substrate to connect the conductive region on the active side of the die to the wire bond pads on the bottom surface of the substrate; h) 상기 기판의 하면 상에 캡슐화제를 적용하여, 상기 본딩 와이어를 캡슐화하고 상기 기판의 개구부를 채우는 단계;h) applying an encapsulant on the bottom surface of the substrate to encapsulate the bonding wire and fill the opening in the substrate; i) 상기 캡슐화제를 경화시키는 단계; 및i) curing the encapsulating agent; And j) 상기 캡슐화제의 외부 영역에 상기 기판의 하면 상에 복수 개의 솔더 볼을 임플랜팅하는 단계j) implanting a plurality of solder balls on a bottom surface of the substrate in an outer region of the encapsulant; 를 포함하고, Including, 상기 다이의 비활성측에 대해서 캡슐화 단계가 포함되지 않고, 또한 상기 다이의 측면에 대해서 캡슐화 단계가 포함되지 않는 것을 특징으로 하는, 반도체 패키지의 제조 방법.Wherein the encapsulation step is not included for the inactive side of the die, and the encapsulation step is not included for the side of the die. 제4항에 있어서,The method of claim 4, wherein 상기 접착제가 인쇄가능한 페이스트인, 반도체 패키지의 제조 방법.The method of manufacturing a semiconductor package, wherein the adhesive is a printable paste. 제4항에 있어서,The method of claim 4, wherein 상기 기판이 몰드 응력 이완 영역(mold stress release area)을 포함하지 않는 것을 특징으로 하는, 반도체 패키지의 제조 방법.Wherein said substrate does not comprise a mold stress release area. 제4항에 있어서,The method of claim 4, wherein 상기 접착제 패턴은, 와이어 본드 패드를 수용하는 상기 도전성 영역 주위에 작은 비어있는 영역(vacant area)을 포함하고, 상기 비어있는 영역은 다이가 부착되기 전에 접착제로 코팅되지 않으며, 다이 부착시 상기 접착제가 상기 비어있는 영역 내로 유입되어 상기 다이와 상기 기판 사이에 갭이 형성되지 않도록 하는, 반도체 패키지의 제조 방법.The adhesive pattern includes a small vacant area around the conductive area that receives the wire bond pads, wherein the vacant area is not coated with an adhesive before the die is attached, and when the die is attached And a gap formed between the die and the substrate so as to flow into the vacant region. 제4항에 있어서,The method of claim 4, wherein 상기 접착제는, 상기 다이가 상기 기판 상에 장착되기 전에 B-스테이지 가공되는, 반도체 패키지의 제조 방법.And the adhesive is B-staged before the die is mounted on the substrate. a) 상면, 상기 상면의 반대 쪽의 하면, 상기 상면과 상기 하면을 관통하는 개구부, 및 상기 하면 상에 와이어 본드 패드를 가지는 기판을 준비하는 단계;a) preparing a substrate having an upper surface, a lower surface opposite to the upper surface, an opening penetrating through the upper surface and the lower surface, and a wire bond pad on the lower surface; b) 하나 이상의 도전성 영역을 구비한 활성측 및 상기 활성측 반대 쪽의 비활성측을 가지는 하나 이상의 반도체 다이를 준비하는 단계;b) preparing at least one semiconductor die having an active side having at least one conductive region and an inactive side opposite the active side; c) 상기 다이가 상기 기판에 부착된 후, 접착제가 상기 개구부를 둘러싸고, 상기 개부부를 포함하여, 상기 다이의 점유 면적 이상의 면적이 되도록, 상기 다이의 활성측 상에 접착제 패턴으로 유동가능한 접착제를 적용하는 단계;c) after the die is attached to the substrate, an adhesive is flowable in an adhesive pattern on the active side of the die such that an adhesive surrounds the opening and includes the opening to have an area equal to or greater than the area occupied by the die. Applying; d) 선택적으로, 상기 유동가능한 접착제를 경화시켜 비점착성 상태로 만드는 단계;d) optionally, curing the flowable adhesive to make it non-tacky; e) 상기 활성측이 상기 기판의 상면 및 하면을 관통하는 상기 개구부 위에 설치되어 상기 개구부를 완전히 커버하는 상태로, 상기 기판 상에 상기 다이를 장착함으로써, 상기 다이의 활성 표면 상의 도전성 영역이 상기 기판의 개구부에 노출되고, 상기 다이의 활성 표면은 상기 도전성 영역을 제외하고 상기 접착제에 의해 완전히 커버되도록 하는 단계;e) mounting the die on the substrate with the active side installed over the opening penetrating the upper and lower surfaces of the substrate to completely cover the opening, whereby a conductive region on the active surface of the die is formed on the substrate. Exposed to an opening of the die, such that the active surface of the die is completely covered by the adhesive except for the conductive region; f) 선택적으로 상기 접착제를 경화시키는 단계;f) optionally curing the adhesive; g) 상기 기판의 개구부를 통해 상기 다이의 활성측 상의 상기 도전성 영역을 상기 기판의 하면 상의 상기 와이어 본드 패드에 접속시키는 복수 개의 전기 전도성 본딩 와이어를 부착시키는 단계;g) attaching a plurality of electrically conductive bonding wires through the opening in the substrate to connect the conductive region on the active side of the die to the wire bond pads on the bottom surface of the substrate; h) 상기 기판의 하면 상에 캡슐화제를 적용하여, 상기 본딩 와이어를 캡슐화하고 상기 기판의 개구부를 채우는 단계;h) applying an encapsulant on the bottom surface of the substrate to encapsulate the bonding wire and fill the opening in the substrate; i) 상기 캡슐화제를 경화시키는 단계; 및i) curing the encapsulating agent; And j) 상기 캡슐화제의 외부 영역에 상기 기판의 하면 상에 복수 개의 솔더 볼을 삽입하는 단계j) inserting a plurality of solder balls onto the bottom surface of the substrate in an outer region of the encapsulant; 를 포함하고, Including, 상기 다이의 비활성측에 대해서 캡슐화 단계가 포함되지 않고, 또한 상기 다 이의 측면에 대해서 캡슐화 단계가 포함되지 않는 것을 특징으로 하는, 반도체 패키지의 제조 방법.Wherein the encapsulation step is not included for the inactive side of the die and no encapsulation step is included for the side of the die. 제9항에 있어서,The method of claim 9, 상기 접착제가 인쇄가능한 페이스트인, 반도체 패키지의 제조 방법.The method of manufacturing a semiconductor package, wherein the adhesive is a printable paste. 제9항에 있어서,The method of claim 9, 상기 기판이 몰드 응력 이완 영역을 포함하지 않는 것을 특징으로 하는, 반도체 패키지의 제조 방법.And said substrate does not comprise a mold stress relaxation region. 제9항에 있어서,The method of claim 9, 상기 접착제 패턴은, 와이어 본드 패드를 수용하는 상기 도전성 영역 주위에 작은 비어있는 영역을 포함하고, 상기 비어있는 영역은 다이가 부착되기 전에 접착제로 코팅되지 않으며, 다이 부착시 상기 접착제가 상기 비어있는 영역 내로 유입되어 상기 다이와 상기 기판 사이에 갭이 형성되지 않도록 하는, 반도체 패키지의 제조 방법.The adhesive pattern includes a small void area around the conductive area receiving a wire bond pad, the void area not being coated with the adhesive before the die is attached, and wherein the adhesive is the void area when die is attached. Wherein a gap is introduced into the die and the substrate does not form a gap. 제9항에 있어서,The method of claim 9, 상기 접착제는, 상기 다이가 상기 기판 상에 장착되기 전에 B-스테이지 가공되는, 반도체 패키지의 제조 방법.And the adhesive is B-staged before the die is mounted on the substrate. 제9항에 있어서,The method of claim 9, 상기 접착제는, 상기 웨이퍼의 싱귤레이션(singulation) 이전에 상기 다이에 적용되는, 반도체 패키지의 제조 방법.And the adhesive is applied to the die prior to singulation of the wafer. 제9항에 있어서,The method of claim 9, 상기 접착제는, 상기 웨이퍼의 싱귤레이션 후에 상기 다이에 적용되는, 반도체 패키지의 제조 방법.And the adhesive is applied to the die after singulation of the wafer. 보드-온-칩(board-on-chip) 반도체 패키지의 제조용 기판으로서, A substrate for the manufacture of a board-on-chip semiconductor package, 상면, 상기 상면 반대 쪽의 저면, 및 상기 상면과 상기 저면을 관통하는 개구부를 포함하고, An upper surface, a bottom surface opposite the upper surface, and an opening penetrating the upper surface and the bottom surface, 몰드 응력 이완 영역(mold stress relief area)을 포함하지 않는 것을 특징으로 하는 기판. A substrate, characterized in that it does not include a mold stress relief area.
KR1020087032244A 2006-11-16 2006-11-16 Board on chip package and process for making same KR20090088789A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2006/044465 WO2008060280A1 (en) 2006-11-16 2006-11-16 Board on chip package and process for making same

Publications (1)

Publication Number Publication Date
KR20090088789A true KR20090088789A (en) 2009-08-20

Family

ID=39401964

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087032244A KR20090088789A (en) 2006-11-16 2006-11-16 Board on chip package and process for making same

Country Status (5)

Country Link
EP (1) EP2082423A1 (en)
JP (1) JP2010510653A (en)
KR (1) KR20090088789A (en)
CN (1) CN101589465A (en)
WO (1) WO2008060280A1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101395322B1 (en) * 2012-07-18 2014-05-16 도레이첨단소재 주식회사 Adhesive composition having improved reliability at high voltage condition and adhesive tape for semiconductor packaging using the same
US9269647B2 (en) 2014-05-29 2016-02-23 Samsung Electronics Co., Ltd. Semiconductor package having heat dissipating member

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW411537B (en) * 1998-07-31 2000-11-11 Siliconware Precision Industries Co Ltd Semiconductor package with CSP-BGA structure
TW409377B (en) * 1999-05-21 2000-10-21 Siliconware Precision Industries Co Ltd Small scale ball grid array package
US6385049B1 (en) * 2001-07-05 2002-05-07 Walsin Advanced Electronics Ltd Multi-board BGA package
US20050062152A1 (en) * 2003-09-24 2005-03-24 Chung-Che Tsai Window ball grid array semiconductor package with substrate having opening and mehtod for fabricating the same

Also Published As

Publication number Publication date
WO2008060280A1 (en) 2008-05-22
JP2010510653A (en) 2010-04-02
CN101589465A (en) 2009-11-25
EP2082423A1 (en) 2009-07-29

Similar Documents

Publication Publication Date Title
US7928245B2 (en) Alcohols containing imide moieties and reactive oligomers prepared therefrom
JP2006229199A (en) Hot-melt underfill composition and method of application of the same
KR101467416B1 (en) Highly conductive composition for wafer coating
KR20060126405A (en) Fluxing compositions
US20100007018A1 (en) Process for coating a bumped semiconductor wafer
TW200911943A (en) Adhesive composition, adhesive sheet and production process for semiconductor device
KR20120066672A (en) Adhesive composition, semiconductor device making use thereof, and production method thereof
JP5005324B2 (en) Adhesive composition, adhesive sheet and method for producing semiconductor device
KR20090101336A (en) Process for coating a bumped semiconductor wafer
US8349700B2 (en) Photosensitive adhesive, semiconductor device and method for manufacturing semiconductor device
EP1960189A1 (en) Multi-layer adhesive film for die stacking
WO2009067113A1 (en) Low-voiding die attach film, semiconductor package, and processes for making and using same
JP5237647B2 (en) Adhesive composition, adhesive sheet and method for producing semiconductor device
JP5005325B2 (en) Adhesive composition, adhesive sheet and method for producing semiconductor device
US20090246913A1 (en) Adhesive Composition, Adhesive Sheet and Production Method of Semiconductor Device
KR20090088789A (en) Board on chip package and process for making same
US20100062260A1 (en) Composition Containing Porphyrin to Improve Adhesion
JP5414256B2 (en) Adhesive composition, adhesive sheet, and method for manufacturing semiconductor device
WO2008111980A1 (en) Composition containing porphyrin to improve adhesion
KR20100014084A (en) Maleimide containing ester and sulfide functionalities
US20100311207A1 (en) Compounds Having A Diphenyl Oxide Backbone and Maleimide Functional Group
JP2004238625A (en) Paste adhesive printable at room temperature
KR20100067916A (en) High-temperature adhesive tape for semiconductor package
JP5500787B2 (en) Adhesive composition, adhesive sheet, and method for manufacturing semiconductor device
WO2009078878A1 (en) Compounds having a diphenyl oxide backbone and maleimide functional group

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid