KR20090075502A - Metal wiring of semiconductor device and method of manufacturing the same - Google Patents

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Abstract

A metal wiring of a semiconductor device and a method of manufacturing the same are provided to prevent the diffusion of a cupper layer by forming a diffusion barrier with lamination structure of VB2 film and three components types of a V-B-N film. An insulating layer(102) is formed on a semiconductor substrate(100) while having a wring region(D). A diffusion barrier(108) comprises the laminate structure of a VB2 film(104) and three component types of V-B-N-film. A metal layer is formed in order to bury a region for the insulating layer on the diffusion barrier, and the VB2 film of the diffusion barrier has crystalline phase. A ternary phase film of the V-B-N of the diffusion barrier has the amorphous phase, and the seed layer(110) interposed between the diffusion barrier and metal layer is more included.

Description

반도체 소자의 금속배선 및 그 형성방법{METAL WIRING OF SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}Metal Wiring of Semiconductor Devices and Formation Method {METAL WIRING OF SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 소자의 금속배선 및 그 형성방법에 관한 것으로, 보다 상세하게는, 확산방지막의 특성을 개선하여 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to metal wiring of semiconductor devices and methods of forming the same, and more particularly, to metal wiring of semiconductor devices and a method of forming the same, which can improve device characteristics and reliability by improving the characteristics of the diffusion barrier film.

일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다.In general, a metal element is formed in the semiconductor element to electrically connect the element and the element, or the interconnection and the interconnection, and a contact plug is formed to connect the upper metal interconnection and the lower metal interconnection.

상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다. Aluminum (Al) and tungsten (W), which have excellent electrical conductivity, have been mainly used as the material for the metallization, and in recent years, the RC signal delay in high-integrated high-speed operation devices has much higher electrical conductivity and lower resistance than the aluminum and tungsten. Research into using copper (Cu) as a next-generation metallization material that can solve the problem is being conducted.

그런데, 상기 구리의 경우 배선 형태로 건식 식각하기가 용이하지 않기 때문에, 구리로 금속배선을 형성하기 위해서는 다마신(Damascene)이라는 새로운 공정 기술이 이용된다. 다마신 금속배선 공정은 층간절연막을 식각해서 다마신 패턴을 형성하고, 상기 다마신 패턴을 구리막으로 매립하여 금속배선을 형성하는 기술이며, 싱글-다마신(Single-Damascene) 공정과 듀얼-다마신(Dual-Damascene) 공정으로 나눌 수 있다.However, in the case of copper, since it is not easy to dry-etch in the form of wiring, a new process technology called damascene is used to form metal wiring with copper. The damascene metal interconnection process is a technique of forming a damascene pattern by etching an interlayer insulating film, and forming the metal interconnection by embedding the damascene pattern with a copper film. It can be divided into dual-Damascene process.

상기 다마신 공정의 적용하는 경우에는 다층 금속배선에서 상층 금속배선, 그리고, 상기 상층 금속배선과 하층 금속배선을 콘택시키기 위한 콘택 플러그를 동시에 형성할 수 있을 뿐 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.In the case of applying the damascene process, not only the upper metal wiring and the contact plug for contacting the upper metal wiring and the lower metal wiring in the multi-layer metal wiring can be formed at the same time, but also the steps generated by the metal wiring can be eliminated. As it can be removed, there is an advantage of facilitating subsequent processes.

또한, 상기 금속배선 물질로 구리막을 적용하는 경우에는 알루미늄막을 적용하는 경우와 달리 층간절연막을 통해 기판으로의 구리막 성분이 확산된다. 상기 확산된 구리막 성분은 실리콘으로 이루어진 반도체 기판 내에서 딥 레벨(Deep Level) 불순물로서 작용하여 누설 전류를 유발하므로, 상기 구리막과 층간절연막의 접촉 계면에 확산방지막(Diffusion Barrier)을 형성해주어야 한다. 상기 확산방지막은 통상 PVD(Physical Vapor Deposition) 방식을 통해 Ta막과 TaN막의 단일막, 또는, 이중막 구조로 형성한다.In addition, when the copper film is applied as the metal wiring material, unlike the aluminum film, the copper film component is diffused to the substrate through the interlayer insulating film. Since the diffused copper film component acts as a deep level impurity in a semiconductor substrate made of silicon to cause leakage current, a diffusion barrier must be formed at the contact interface between the copper film and the interlayer insulating film. . The diffusion barrier layer is typically formed of a single layer or a double layer structure of a Ta layer and a TaN layer through PVD (Physical Vapor Deposition).

그러나, 전술한 종래 기술의 경우에는 상기 확산방지막이 결정질상으로 형성되며, 이 때문에, 상기 결정질상의 확산방지막의 결정 입계(Grain Boundary)를 통해 구리막의 성분이 절연막으로 확산된다. 또한, 반도체 소자의 미세화에 따라 상기 확산방지막의 두께 감소가 요구되고 있는 실정이며, 이로 인해, 상기 확산방지막의 특성이 저하되어, 그 결과, 소자 특성 및 신뢰성이 열화된다.However, in the above-described prior art, the diffusion barrier is formed in a crystalline phase, and therefore, a component of the copper film is diffused into the insulating layer through the grain boundary of the diffusion barrier in the crystalline phase. In addition, as the semiconductor device becomes smaller, the thickness of the diffusion barrier is required to be reduced. As a result, the characteristics of the diffusion barrier are reduced, resulting in deterioration of device characteristics and reliability.

본 발명은 확산방지막의 특성을 개선할 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공한다.The present invention provides a metal wiring of a semiconductor device and a method of forming the same that can improve the characteristics of the diffusion barrier film.

또한, 본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공한다.In addition, the present invention provides a metal wiring and a method of forming the semiconductor device that can improve device characteristics and reliability.

본 발명의 실시예에 따른 반도체 소자의 금속배선은, 반도체 기판 상에 형성되며, 배선 형성 영역을 갖는 절연막; 상기 절연막의 배선 형성 영역 표면 상에 형성되며, VB2막과 V-B-N의 삼성분계막의 적층 구조를 포함하는 확산방지막; 및 상기 확산방지막 상에 상기 절연막의 배선 형성 영역을 매립하도록 형성된 금속막;을 포함한다.A metal wiring of a semiconductor device according to an embodiment of the present invention, an insulating film formed on a semiconductor substrate, the wiring forming region; A diffusion barrier film formed on a surface of a wiring formation region of the insulating film and including a stacked structure of a VB 2 film and a ternary film of VBN; And a metal film formed on the diffusion barrier to fill the wiring forming region of the insulating film.

상기 확산방지막의 VB2막은 결정질상을 갖는다.The VB 2 film of the diffusion barrier film has a crystalline phase.

상기 확산방지막의 V-B-N의 삼성분계막은 비정질상을 갖는다.The ternary membrane of V-B-N of the diffusion barrier has an amorphous phase.

상기 확산방지막과 상기 금속막 사이에 개재된 씨드막을 더 포함한다.Further comprising a seed film interposed between the diffusion barrier film and the metal film.

상기 씨드막은 구리막, 또는, 루테늄막을 포함한다.The seed film includes a copper film or a ruthenium film.

상기 금속막은 구리막을 포함한다.The metal film includes a copper film.

본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 상에 배선 형성 영역을 갖는 절연막을 형성하는 단계; 상기 배선 형성 영역의 표면 을 포함한 절연막 상에 VB2막과 V-B-N의 삼성분계막의 적층 구조를 포함하는 확산방지막을 형성하는 단계; 및 상기 확산방지막 상에 상기 배선 형성 영역을 매립하도록 금속막을 형성하는 단계;를 포함한다.In accordance with another aspect of the present disclosure, a method of forming metal wirings of a semiconductor device may include forming an insulating film having a wiring formation region on a semiconductor substrate; Forming a diffusion barrier layer including a stacked structure of a VB 2 film and a ternary membrane of VBN on the insulating film including the surface of the wiring forming region; And forming a metal film to fill the wiring forming region on the diffusion barrier film.

상기 확산방지막을 형성하는 단계는, 상기 배선 형성 영역의 표면을 포함한 절연막 상에 VB2막을 형성하는 단계; 및 상기 VB2막의 표면을 질화시켜 V-B-N의 삼성분계막을 형성하는 단계;를 포함한다.The forming of the diffusion barrier layer may include forming a VB 2 film on an insulating film including a surface of the wiring forming region; And nitriding the surface of the VB 2 film to form a ternary membrane of VBN.

상기 VB2막은 결정질상을 갖도록 형성한다.The VB 2 film is formed to have a crystalline phase.

상기 VB2막은 CVD(Chemical Vapor Deposition) 공정으로 형성한다.The VB 2 film is formed by a chemical vapor deposition (CVD) process.

상기 CVD 공정은 V의 소오스 가스로서 VCl5, 또는, VCl4를 사용하고, B의 소오스 가스로서 B2H6, 또는, BCl3를 사용하여 수행한다.The CVD process is performed using VCl 5 , or VCl 4 as the source gas of V, and B 2 H 6 , or BCl 3 as the source gas of B.

상기 CVD 공정은 반응 가스로서 H2, 또는, HCl을 사용하여 수행한다.The CVD process is performed using H 2 , or HCl as the reaction gas.

상기 CVD 공정은 400∼600℃의 온도 조건으로 수행한다.The CVD process is carried out at a temperature of 400 ~ 600 ℃.

상기 VB2막의 질화는 질소 분위기의 열 처리 방식으로 수행한다.Nitriding of the VB 2 film is performed by a heat treatment method under a nitrogen atmosphere.

상기 질소 분위기의 열 처리는 N2, 또는, NH3를 사용하여 수행한다.The heat treatment of the nitrogen atmosphere is carried out using N 2 , or NH 3 .

상기 V-B-N의 삼성분계막은 비정질상을 갖도록 형성한다.The Samsung SDI of V-B-N is formed to have an amorphous phase.

상기 확산방지막을 형성하는 단계 후, 그리고, 상기 금속막을 형성하는 단계 전, 상기 확산방지막 상에 씨드막을 형성하는 단계;를 더 포함한다.And forming a seed film on the diffusion barrier layer after forming the diffusion barrier layer and before forming the metal layer.

상기 씨드막은 구리막, 또는, 루테늄막을 포함한다.The seed film includes a copper film or a ruthenium film.

상기 구리막은 PVD 방식으로 형성한다.The copper film is formed by PVD method.

상기 루테늄막은 ALD 방식으로 형성한다.The ruthenium film is formed by the ALD method.

상기 금속막은 구리막을 포함한다.The metal film includes a copper film.

본 발명은 구리막을 이용하는 금속배선의 형성시 VB2막과 V-B-N의 삼성분계막의 적층 구조를 포함하는 확산방지막을 형성함으로써, 상기 확산방지막의 특성을 개선할 수 있다. 이에 따라, 본 발명은 상기 확산방지막의 특성을 개선하여 구리막의 성분이 확산되는 것을 방지할 수 있으며, 이를 통해, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.The present invention can improve the characteristics of the diffusion barrier layer by forming a diffusion barrier layer comprising a laminated structure of a VB 2 layer and a VBN ternary layer layer when forming a metal wiring using a copper layer. Accordingly, the present invention can prevent the diffusion of components of the copper film by improving the properties of the diffusion barrier, thereby improving the characteristics and reliability of the semiconductor device.

본 발명은 구리막과 절연막 사이에 VB2막과 V-B-N의 삼성분계막의 적층 구조를 포함하는 확산방지막을 형성한다. 상기 V-B-N의 삼성분계막은 비정질상을 갖도록 형성한다. 이렇게 하면, 상기 확산방지막이 상기 구리막의 성분이 확산되는 주 경로인 결정립계가 없는 비정질의 막을 포함하므로, 상기 확산방지막 자체의 특성이 개선된다. 따라서, 본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있다.The present invention forms a diffusion barrier film comprising a laminated structure of a VB 2 film and a ternary membrane of VBN between a copper film and an insulating film. The ternary membrane of the VBN is formed to have an amorphous phase. In this case, since the diffusion barrier film includes an amorphous film having no grain boundary, which is a main path through which the components of the copper film are diffused, the characteristics of the diffusion barrier film itself are improved. Therefore, the present invention can improve device characteristics and reliability.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a metal wiring of a semiconductor device according to an embodiment of the present invention.

도시된 바와 같이, 소정의 하부 구조물(도시안됨)이 구비된 반도체 기판(100) 상에 배선 형성 영역(D)을 갖는 절연막(102)이 형성되어 있다. 상기 배선 형성 영역(D)은 싱글 다마신 공정 또는 듀얼 다마신 공정에 따라 트렌치 구조, 또는, 트렌치 및 상기 트렌치와 연결되는 적어도 하나 이상의 비아홀을 포함하는 트렌치 및 비아홀 구조로 형성될 수 있다.As illustrated, an insulating layer 102 having a wiring forming region D is formed on the semiconductor substrate 100 provided with a predetermined lower structure (not shown). The wiring forming region D may be formed in a trench structure or a trench and via hole structure including a trench and at least one via hole connected to the trench according to a single damascene process or a dual damascene process.

상기 절연막(102)의 배선 형성 영역(D) 표면 상에 VB2막(104)과 V-B-N의 삼성분계막(106)의 적층 구조를 포함하는 확산방지막(108)이 형성되어 있다. 상기 확산방지막(108)의 VB2막(104)은 결정질 상을 갖도록 형성되어 있고, 상기 V-B-N의 삼성분계막(106)은 비정질상을 갖도록 형성되어 있다. On the surface of the wiring forming region D of the insulating film 102, a diffusion barrier 108 including a stacked structure of the VB 2 film 104 and the VBN ternary film 106 is formed. The VB 2 film 104 of the diffusion barrier 108 is formed to have a crystalline phase, and the ternary membrane 106 of the VBN is formed to have an amorphous phase.

상기 확산방지막(108) 상에 씨드막(110)이 형성되어 있으며, 상기 씨드막(110) 상에 상기 절연막(102)의 배선 형성 영역(D)을 매립하도록 금속배선(112)이 형성되어 있다. 상기 씨드막(110)은 구리막, 또는, 루테늄막을 포함하며, 상기 금속배선(112)은 구리막을 포함한다. The seed film 110 is formed on the diffusion barrier 108, and the metal wiring 112 is formed on the seed film 110 to fill the wiring forming region D of the insulating film 102. . The seed film 110 may include a copper film or a ruthenium film, and the metal wire 112 may include a copper film.

본 발명의 금속배선(112)은 구리막과 절연막(102) 사이에 VB2막(104)과 결정 입계가 존재하지 않는 비정질상을 갖는 V-B-N의 삼성분계막(106)의 적층 구조를 포함하는 확산방지막(108)이 형성되어 있으므로, 상기 구리막의 성분이 절연막(102)으로 확산되는 것을 방지할 수 있다. 따라서, 본 발명은 상기 확산방지막(108) 자체의 특성을 개선할 수 있으며, 이에 따라, 본 발명은 반도체 소자 특성 및 신뢰성 을 향상시킬 수 있다.The metallization 112 of the present invention includes a diffusion barrier layer including a laminated structure of a VBN ternary membrane 106 having an amorphous phase in which the VB 2 film 104 and the grain boundary do not exist between the copper film and the insulating film 102. Since the 108 is formed, it is possible to prevent the components of the copper film from diffusing into the insulating film 102. Therefore, the present invention can improve the characteristics of the diffusion barrier 108 itself, and accordingly, the present invention can improve semiconductor device characteristics and reliability.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다. 2A through 2E are cross-sectional views illustrating processes of forming metal wirings of a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(100) 상에 상기 하부 구조물을 덮도록 절연막(102)을 형성한다. 상기 절연막을 식각하여 배선 형성 영역(D)을 형성한다. 상기 배선 형성 영역(D)은 싱글 다마신 공정 또는 듀얼 다마신 공정에 따라 트렌치 구조, 또는, 트렌치 및 상기 트렌치와 연결되는 적어도 하나 이상의 비아홀을 포함하는 트렌치 및 비아홀 구조로 형성할 수 있다.Referring to FIG. 2A, an insulating film 102 is formed to cover the lower structure on the semiconductor substrate 100 on which a predetermined lower structure (not shown) is formed. The insulating layer is etched to form a wiring forming region D. The wiring forming region D may be formed in a trench structure or a trench and via hole structure including a trench and at least one via hole connected to the trench according to a single damascene process or a dual damascene process.

도 2b를 참조하면, 상기 배선 형성 영역(D)의 표면을 포함한 절연막(102) 상에 결정질상을 갖도록 VB2막(104)을 형성한다. 상기 VB2막(104)은 헥사고날(Hexagonal) 구조를 가지며, 매우 안정적인 화합물이다. 여기서, 상기 VB2막(104)은, 바람직하게, CVD(Chemical Vapor Deposition) 공정으로 형성하며, 상기 CVD 공정은, 예컨대, V의 소오스 가스로서 VCl5, 또는, VCl4를 사용하고, B의 소오스 가스로서 B2H6, 또는, BCl3를 사용하며, 반응 가스로서 H2, 또는, HCl을 사용하여 수행한다. 또한, 상기 CVD 공정은 400∼600℃의 온도 조건으로 수행한다.Referring to FIG. 2B, a VB 2 film 104 is formed on the insulating film 102 including the surface of the wiring forming region D to have a crystalline phase. The VB 2 film 104 has a hexagonal structure and is a very stable compound. Here, the VB 2 film 104 is preferably formed by a chemical vapor deposition (CVD) process, wherein the CVD process uses, for example, VCl 5 or VCl 4 as a source gas of V, It is carried out using B 2 H 6 , or BCl 3 as the source gas, and H 2 , or HCl as the reaction gas. In addition, the CVD process is carried out under a temperature condition of 400 ~ 600 ℃.

도 2c를 참조하면, 상기 VB2막(104)의 표면을 질화시켜 상기 VB2막(104) 상에 V-B-N의 삼성분계막(106)을 형성한다. 상기 VB2막(104)의 질화는 VB2막(104)이 형성된 반도체 기판(100)을 질소 분위기, 예컨대, N2, 또는, NH3 분위기에서 열처리하여 수행한다. 상기 질소 분위기의 열처리를 통해 VB2막(104)의 결정화도가 깨지고 VB2막(104) 내로 질소가 침투하여 비정질의 V-B-N의 삼성분계막(106)이 형성되며, 그 결과, 상기 배선 형성 영역(D)의 표면을 포함한 절연막(102) 상에 VB2막(104)과 비정질의 V-B-N의 삼성분계막(106)의 적층 구조를 포함하는 확산방지막(108)이 형성된다. Referring to Figure 2c, by nitriding the surface of the VB 2 film 104 to form a ternary film 106 of the VBN on the VB 2 film 104. Nitrification of the VB 2 film 104 is carried out by heat-treating a semiconductor substrate 100 formed in the VB 2 film 104 in a nitrogen atmosphere, for example, N 2, or, NH 3 atmosphere. The nitrogen broken and the crystallinity of the VB 2 film 104 through heat treatment in the atmosphere of nitrogen to penetrate into the VB 2 film 104 is ternary film 106 of an amorphous VBN is formed, and as a result, the wiring forming region ( On the insulating film 102 including the surface of D), a diffusion barrier film 108 including a stacked structure of a VB 2 film 104 and an amorphous VBN ternary film 106 is formed.

도 2d를 참조하면, 상기 확산방지막(108) 상에 씨드막(110)을 형성한다. 상기 씨드막(110)은 PVD(Physical Vapor Deposition) 방식을 통해 구리막으로 형성하거나, 또는, ALD(Atomic Layer Deposition) 방식을 통해 루테늄막으로 형성한다.Referring to FIG. 2D, the seed film 110 is formed on the diffusion barrier 108. The seed layer 110 may be formed of a copper film through PVD (Physical Vapor Deposition) method, or may be formed of a ruthenium film through ALD (Atomic Layer Deposition) method.

도 2e를 참조하면, 상기 씨드막(110) 상에 상기 배선 형성 영역(D)을 매립하도록 금속막(112a)을 형성한다. 상기 금속막(112a)은, 바람직하게, 구리막으로 형성하며, 상기 구리막은, 예컨대, 전기도금(Electroplating) 방식으로 형성한다.Referring to FIG. 2E, a metal film 112a is formed on the seed film 110 to fill the wiring formation region D. Referring to FIG. The metal film 112a is preferably formed of a copper film, and the copper film is formed by, for example, an electroplating method.

도 2f를 참조하면, 상기 금속막, 씨드막(110) 및 확산방지막(108)을 상기 절연막(102)이 노출되도록 CMP(Chemical Mechanical Polishing)하여 상기 배선 형성 영역(D)을 매립하는 금속배선(112)을 형성한다. Referring to FIG. 2F, a metal wiring for filling the wiring forming region D by CMP (Chemical Mechanical Polishing) of the metal film, the seed film 110, and the diffusion barrier film 108 to expose the insulating film 102 ( 112).

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 금속배선을 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the metallization of the semiconductor device according to the embodiment of the present invention.

이와 같이, 본 발명은 금속배선의 확산방지막으로서 VB2막과 V-B-N의 삼성분 계막을 형성하며, 특히, 상기 V-B-N의 삼성분계막은 결정 입계가 존재하지 않는 비정질상을 갖도록 형성함으로써, 상기 확산방지막의 두께를 종래 보다 증가시키지 않고도 상기 확산방지막의 특성을 개선할 수 있다.As described above, the present invention forms a VB 2 film and a ternary membrane of VBN as the diffusion barrier of the metal wiring, and in particular, the ternary membrane of the VBN is formed to have an amorphous phase in which no grain boundary exists. It is possible to improve the characteristics of the diffusion barrier film without increasing the conventional.

따라서, 본 발명은 상기 특성이 개선된 확산방지막을 통해 구리막의 성분이 절연막으로 확산되는 것을 방지할 수 있으며, 이를 통해, 본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있다.Therefore, the present invention can prevent the components of the copper film from being diffused into the insulating film through the diffusion preventing film having improved properties, and through this, the present invention can improve device characteristics and reliability.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a metal wiring of a semiconductor device according to an embodiment of the present invention.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.2A through 2F are cross-sectional views illustrating processes for forming metal wirings of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 절연막100 semiconductor substrate 102 insulating film

D : 배선 형성 영역 104 : VB2막D: wiring formation region 104: VB 2 film

106 : V-B-N의 삼성분계막 108 : 확산방지막106: Samsung Demarcation Membrane of V-B-N 108: Diffusion Barrier

110 : 씨드막 112a : 금속막110: seed film 112a: metal film

112 : 금속배선112: metal wiring

Claims (21)

반도체 기판 상에 형성되며, 배선 형성 영역을 갖는 절연막;An insulating film formed on the semiconductor substrate and having wiring formation regions; 상기 절연막의 배선 형성 영역 표면 상에 형성되며, VB2막과 V-B-N의 삼성분계막의 적층 구조를 포함하는 확산방지막; 및A diffusion barrier film formed on a surface of a wiring formation region of the insulating film and including a stacked structure of a VB 2 film and a ternary film of VBN; And 상기 확산방지막 상에 상기 절연막의 배선 형성 영역을 매립하도록 형성된 금속막;A metal film formed on the diffusion barrier to fill a wiring formation region of the insulating film; 을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.Metal wiring of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 확산방지막의 VB2막은 결정질상을 갖는 것을 특징으로 하는 반도체 소자의 금속배선.And the VB 2 film of the diffusion barrier film has a crystalline phase. 제 1 항에 있어서, The method of claim 1, 상기 확산방지막의 V-B-N의 삼성분계막은 비정질상을 갖는 것을 특징으로 하는 반도체 소자의 금속배선.The V-B-N ternary membrane of the diffusion barrier has a metal phase of the semiconductor device, characterized in that the amorphous phase. 제 1 항에 있어서, The method of claim 1, 상기 확산방지막과 상기 금속막 사이에 개재된 씨드막을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.And a seed film interposed between the diffusion barrier film and the metal film. 제 4 항에 있어서, The method of claim 4, wherein 상기 씨드막은 구리막, 또는, 루테늄막을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.The seed film may include a copper film or a ruthenium film. 제 1 항에 있어서, The method of claim 1, 상기 금속막은 구리막을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.The metal layer of the semiconductor device, characterized in that the copper film comprises a copper film. 반도체 기판 상에 배선 형성 영역을 갖는 절연막을 형성하는 단계;Forming an insulating film having a wiring formation region on the semiconductor substrate; 상기 배선 형성 영역의 표면을 포함한 절연막 상에 VB2막과 V-B-N의 삼성분계막의 적층 구조를 포함하는 확산방지막을 형성하는 단계; 및Forming a diffusion barrier layer including a stacked structure of a VB 2 film and a ternary membrane of VBN on the insulating film including the surface of the wiring forming region; And 상기 확산방지막 상에 상기 배선 형성 영역을 매립하도록 금속막을 형성하는 단계;Forming a metal film to fill the wiring forming region on the diffusion barrier film; 를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 확산방지막을 형성하는 단계는, Forming the diffusion barrier film, 상기 배선 형성 영역의 표면을 포함한 절연막 상에 VB2막을 형성하는 단계; 및Forming a VB 2 film on an insulating film including a surface of the wiring forming region; And 상기 VB2막의 표면을 질화시켜 V-B-N의 삼성분계막을 형성하는 단계;Nitriding the surface of the VB 2 film to form a ternary membrane of VBN; 를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제 8 항에 있어서,The method of claim 8, 상기 VB2막은 결정질상을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And the VB 2 film is formed to have a crystalline phase. 제 8 항에 있어서,The method of claim 8, 상기 VB2막은 CVD(Chemical Vapor Deposition) 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Wherein the VB 2 film is formed by a chemical vapor deposition (CVD) process. 제 10 항에 있어서,The method of claim 10, 상기 CVD 공정은 V의 소오스 가스로서 VCl5, 또는, VCl4를 사용하고, B의 소오스 가스로서 B2H6, 또는, BCl3를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The CVD process is performed by using VCl 5 , or VCl 4 as a source gas of V, and using B 2 H 6 , or BCl 3 as a source gas of B. . 제 10 항에 있어서,The method of claim 10, 상기 CVD 공정은 반응 가스로서 H2, 또는, HCl을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The CVD process is a metal wiring forming method of a semiconductor device, characterized in that performed using H 2 , or HCl as the reaction gas. 제 10 항에 있어서,The method of claim 10, 상기 CVD 공정은 400∼600℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The CVD process is a metal wiring forming method of a semiconductor device, characterized in that carried out under a temperature condition of 400 ~ 600 ℃. 제 8 항에 있어서,The method of claim 8, 상기 VB2막의 질화는 질소 분위기의 열 처리 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The nitriding of the VB 2 film is performed by heat treatment in a nitrogen atmosphere. 제 14 항에 있어서,The method of claim 14, 상기 질소 분위기의 열 처리는 N2, 또는, NH3를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The heat treatment of the nitrogen atmosphere is N 2 , or method of forming a metal wiring in the semiconductor device, characterized in that carried out using NH 3 . 제 8 항에 있어서,The method of claim 8, 상기 V-B-N의 삼성분계막은 비정질상을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of forming a metal wiring of the semiconductor device, characterized in that the V-B-N ternary membrane is formed to have an amorphous phase. 제 7 항에 있어서,The method of claim 7, wherein 상기 확산방지막을 형성하는 단계 후, 그리고, 상기 금속막을 형성하는 단계 전, After the forming of the diffusion barrier film, and before the forming of the metal film, 상기 확산방지막 상에 씨드막을 형성하는 단계;Forming a seed film on the diffusion barrier film; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Forming a metal wiring of the semiconductor device further comprising. 제 17 항에 있어서, The method of claim 17, 상기 씨드막은 구리막, 또는, 루테늄막을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And the seed film comprises a copper film or a ruthenium film. 제 18 항에 있어서, The method of claim 18, 상기 구리막은 PVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The copper film is a metal wire forming method of a semiconductor device, characterized in that formed by the PVD method. 제 18 항에 있어서, The method of claim 18, 상기 루테늄막은 ALD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The ruthenium film is a metal wiring forming method of the semiconductor device, characterized in that formed by ALD method. 제 7 항에 있어서, The method of claim 7, wherein 상기 금속막은 구리막을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And the metal film comprises a copper film.
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