KR20090074081A - 위상 동기 루프를 위한 선형 위상 주파수 검출기 및 차지 펌프 - Google Patents

위상 동기 루프를 위한 선형 위상 주파수 검출기 및 차지 펌프 Download PDF

Info

Publication number
KR20090074081A
KR20090074081A KR1020097010190A KR20097010190A KR20090074081A KR 20090074081 A KR20090074081 A KR 20090074081A KR 1020097010190 A KR1020097010190 A KR 1020097010190A KR 20097010190 A KR20097010190 A KR 20097010190A KR 20090074081 A KR20090074081 A KR 20090074081A
Authority
KR
South Korea
Prior art keywords
signal
clock
reset
generate
charge pump
Prior art date
Application number
KR1020097010190A
Other languages
English (en)
Other versions
KR101141084B1 (ko
Inventor
강 장
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20090074081A publication Critical patent/KR20090074081A/ko
Application granted granted Critical
Publication of KR101141084B1 publication Critical patent/KR101141084B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Electronic Switches (AREA)

Abstract

위상 동기 루프 (PLL) 내의 위상 주파수 검출기 및 차지 펌프에 대한 선형 동작을 달성하기 위한 기술이 기재되어 있다. 위상 주파수 검출기는 레퍼런스 신호 및 클럭 신호를 수신하고, 레퍼런스 신호 및 클럭 신호에 기초하여 제 1 신호 및 제 2 신호를 발생시키며, 제 1 신호에만 기초하여 제 1 신호 및 제 2 신호를 리셋한다. 제 1 신호 및 제 2 신호는 각각 업 신호 및 다운 신호일 수도 있고, 또는 각각 다운 신호 및 업 신호일 수도 있다. 위상 주파수 검출기는 제 1 신호를 미리 정해진 양만큼 지연시키고, 지연된 제 1 신호 및 제 2 신호에 기초하여 리셋 신호를 발생시키며, 리셋 신호로 제 1 신호 및 제 2 신호를 리셋한다. 차지 펌프는 제 1 신호 및 제 2 신호를 수신하여 레퍼런스 신호와 클럭 신호 간의 위상 오차를 지시하는 출력 신호를 발생시킨다.
Figure P1020097010190
동기, 위상 동기 루프, PLL, 차지 펌프, 위상 오차, 지연

Description

위상 동기 루프를 위한 선형 위상 주파수 검출기 및 차지 펌프{LINEAR PHASE FREQUENCY DETECTOR AND CHARGE PUMP FOR PHASE-LOCKED LOOP}
배 경
Ⅰ. 분야
본 개시내용은 일반적으로 회로와 관련되며, 보다 상세하게는, 위상 동기 루프 (phase-locked loop, PLL) 와 관련된다.
Ⅱ. 배경
PLL은 많은 전자 회로에 통상적으로 사용되고 있으며, 통신 회로에 있어서 특히 중요하다. 예를 들어, 디지털 시스템은, 예를 들어, 플립-플롭 (flip-flop) 과 같은 동기화된 회로를 트리거하기 위해 클럭 신호를 사용한다. 송신기 및 수신기 시스템은 각각 주파수 상향 변환 (upconversion) 및 하향 변환 (downconversion) 을 위해 로컬 오실레이터 (LO) 신호를 사용한다. 무선 통신 시스템에서 무선 디바이스 (예를 들어, 휴대폰) 는 대체로 디지털 회로의 경우에는 클럭 신호를 사용하고 송신기 및 수신기 회로의 경우에는 LO 신호를 사용한다. 클럭 신호 및 LO 신호는 주로 PLL 내부에서 동작하는 전압 제어 오실레이터 (voltage-controlled oscillator, VCO) 를 사용하여 생성된다.
PLL은 대체로 위상 주파수 검출기 (phase frequency detector), 차지 펌프 (charge pump), 루프 필터 및 VCO를 포함한다. 위상 주파수 검출기, 차지 펌 프, 루프 필터는 총괄해서, VCO로부터 얻어지는 레퍼런스 신호와 클럭 신호 간의 위상 오차를 검출하여 VCO에 대해 컨트롤 신호를 발생시킨다. 컨트롤 신호는 클럭 신호가 레퍼런스 신호에 동기되도록 VCO의 주파수를 조정한다.
위상 주파수 검출기는 대체로 업 신호 및 다운 신호로 지칭되는 한 쌍의 신호들을 발생시킨다. 일 신호는 레퍼런스 신호에 비하여 클럭 신호가 앞서거나 뒤지는지 여부에 따라서 각 클럭 사이클에서 대체로 더 길게 턴 온 (turn on) 상태로 있다. 업 신호 및 다운 신호는 차지 펌프 내부의 전류원을 출력에 연결하기 위해 사용된다. 이상적으로, 위상 주파수 검출기 및 차지 펌프는 위상 오차에 대한 출력 차지의 선형 전달 함수를 가져야 한다. 그러나, 차지 펌프에 사용되는 회로의 부정합 때문에, 이러한 선형 전달 함수는 대체로 달성되지 않는다. 그 결과, 동일 크기이지만 상반된 극성을 가지는 위상 오차 때문에 업 신호로부터의 출력 차지는 다운 신호로부터의 출력 차지와 종종 일치되지 않는다. 이러한 차지 오차는 트랜지스터 디바이스 부정합 및 기타 요인들로부터 기인할 수도 있는, 차지 펌프 내의 업/다운 전류 부정합에 기인한다. 전류 부정합에 따른 차지 펌프의 비선형성은 성능 저하를 가져올 수도 있는 추가적인 위상 잡음을 야기할 수도 있다.
따라서, 관련 기술 분야에서는, PLL에 양질의 성능을 제공할 수 있는, 위상 주파수 검출기 및 차지 펌프에 대한 기술의 필요성이 존재한다.
요 약
본 출원에는 PLL 내의 위상 주파수 검출기 및 차지 펌프에 대한 선형 연산을 달성하기 위한 기술이 기재되어 있다. 일 양태에서, 위상 주파수 검출기는 우선적으로 차지 펌프 내의 업/다운 전류 부정합이 비선형 왜곡에 기여하지 않도록 하기 위해서 새로운 타이밍/클럭 방식을 사용하여 업 신호 및 다운 신호를 발생시킨다. 새로운 타이밍 방식은 위상 주파수 검출기 내부의 플립-플롭들을 리셋하기 위해서 업 신호만을 사용하거나 다운 신호만을 사용한다. 새로운 타이밍 방식을 사용하면, 차지 펌프 내의 업/다운 전류 부정합이 차지 펌프의 출력에서 나타나지 않는다. 따라서, 트랜지스터 디바이스 부정합이 존재하여도 양질의 성능이 달성될 수도 있다.
일 디자인에서, PLL은 위상 주파수 검출기 및 차지 펌프를 포함한다. 위상 주파수 검출기는 레퍼런스 신호 및 클럭 신호를 수신하고, 레퍼런스 신호 및 클럭 신호에 기초하여 제 1 신호 및 제 2 신호를 발생시키며, 제 1 신호에만 기초하여 제 1 신호 및 제 2 신호를 리셋한다. 제 1 신호 및 제 2 신호는 각각 업 신호 및 다운 신호일 수도 있다. 다른 방법으로, 제 1 신호 및 제 2 신호는 각각 다운 신호 및 업 신호일 수도 있다. 위상 주파수 검출기는 제 1 신호를 미리 정해진 양만큼 지연시키고, 지연된 제 1 신호 및 제 2 신호에 기초하여 리셋 신호를 발생시키며, 리셋 신호로 제 1 신호 및 제 2 신호를 리셋할 수도 있다. 차지 펌프는 제 1 신호 및 제 2 신호를 수신하여 레퍼런스 신호와 클럭 신호 간의 위상 오차를 지시하는 출력 신호를 발생시킨다. 위상 주파수 검출기 및 차지 펌프는 아래에 기재된 대로 구현될 수도 있다.
본 개시내용의 다양한 양태들과 특징들이 이하에서 보다 상세하게 기술된다.
도면의 간단한 설명
도 1은 분수-N (fractional-N) PLL의 블록도를 도시한다.
도 2는 PLL에 대한 위상 주파수 검출기 및 차지 펌프를 도시한다.
도 3은 도 2의 위상 주파수 검출기에 대한 타이밍도를 도시한다.
도 4a는 도 2의 차지 펌프에 대한 차지 전달 함수를 도시한다.
도 4b는 도 2의 차지 펌프에 대한 이득 함수를 도시한다.
도 5a는 선형 위상 주파수 검출기 및 차지 펌프를 도시한다.
도 5b는 또 다른 선형 위상 주파수 검출기 및 차지 펌프를 도시한다.
도 6은 도 5a의 위상 주파수 검출기에 대한 타이밍도를 도시한다.
도 7은 PLL을 작동하는 프로세스를 도시한다.
도 8은 무선 통신 디바이스의 블록도를 도시한다.
상세한 설명
본 출원에 기재된 기술은 정수-N PLL, 분수-N PLL, 멀티-모듈러스 디바이더 (MMD), 시그마-델타 주파수 합성기 등과 같은 다양한 종류의 회로에 사용될 수도 있다. 정수-N PLL은 VCO로부터의 오실레이터 신호의 주파수를 정수 디바이더 비율 N으로 분할하며, 이때 N≥1 이다. 분수-N PLL은 오실레이터 신호의 주파수를 정수가 아닌 디바이더 비율 R, 예를 들어, 어떤 경우에는 N으로, 다른 어떤 경우에는 N+1로 분할하며, 이때 N < R < N+1 이다. 시그마-델타 주파수 합성기는 분수-N PLL에 대해 정수가 아닌 디바이더 비율 R을 발생시키기 위해 시그마-델타 변조기를 이용한다.
도 1은 분수-N PLL (110) 및 시그마-델타 변조기 (170) 를 구비하는 시그마-델타 주파수 합성기 (100) 의 디자인에 대한 블록도를 도시한다. PLL (110) 은 위상 주파수 검출기 (120), 차지 펌프 (130), 루프 필터 (140), VCO (150) 및 디바이더 (160) 를 포함한다.
위상 주파수 검출기 (120) 는 레퍼런스 오실레이터 (도 1에는 도시되지 않음) 로부터 레퍼런스 신호를 수신하고 디바이더 (160) 로부터 클럭 신호를 수신하여, 두 신호의 위상을 비교하고, 레퍼런스 신호와 클럭 신호간의 위상 오차/차이를 지시하는 업 신호 및 다운 신호를 제공한다. 또한, 클럭 신호는 분할된 클럭 신호, 피드백 신호 등으로 지칭될 수도 있다. 또한, 업 신호 및 다운 신호는 통상적으로 앞선 신호 및 뒤진 신호, 전진 신호 및 지연 신호 등으로 지칭된다. 차지 펌프 (130) 는 업 신호 및 다운 신호를 수신하여 출력 신호를 발생시키며, 출력 신호는 검출된 위상 오차를 지시하는 전류 ICP 이다.
루프 필터 (140) 는 차지 펌프 (130) 로부터의 출력 신호를 필터링하여 VCO (150) 에 대해 컨트롤 신호 VCTRL 을 발생시킨다. 루프 필터 (140) 는 클럭 신호의 위상 또는 주파수가 레퍼런스 신호의 위상 또는 주파수에 대하여 동기화되도록 컨트롤 신호를 조정한다. 루프 필터 (140) 는 PLL (110) 에 대해 바람직한 폐루프 (closed-loop) 응답을 달성하기 위해 전형적으로 선택된 주파수 응답을 가진다. 예를 들어, 루프 필터 (140) 의 주파수 응답은 획득 및 트래킹 성능과 PLL 잡음 성능 간의 트레이드오프 (tradeoff) 에 기초하여 선택될 수도 있다.
VCO (150) 는 루프 필터 (140) 로부터의 컨트롤 신호에 의해서 결정되는 주파수를 가지는 오실레이터 신호를 발생시킨다. 디바이더 (160) 는 오실레이터 신호를 정수 인수 N 및 N+1로 주파수를 분할하여 클럭 신호에 공급한다. 일반적으로, N은 임의의 양의 정수 값일 수도 있다. 시그마-델타 변조기 (170) 는 디바이더 비율 R을 수신하는데, 이는 다음과 같이 표현될 수 있으며,
Figure 112009029798491-PCT00001
이 때
Figure 112009029798491-PCT00002
는 VCO (150) 에 대한 바람직한 주파수이고,
Figure 112009029798491-PCT00003
는 레퍼런스 신호의 주파수이다.
시그마-델타 변조기 (170) 는 디바이더 비율 R을 달성하기 위해 디바이더 (160) 에 대해 디바이더 컨트롤을 발생시킨다. 이 디바이더 컨트롤은 디바이더 (160) 에게 N 또는 N+1에 의한 분할을 명령하는 1 비트의 컨트롤일 수도 있다. 예를 들어, 디바이더 컨트롤에 대한 로직 로우 (logic low, '0') 는 N에 의한 분할에 대응하고, 디바이더 컨트롤에 대한 로직 하이 (logic high, '1') 는 N+1에 의한 분할에 대응할 수도 있다. 디바이더 컨트롤에 대한 0과 1의 비율은 디바이더 비율 R 에 의해서 결정된다. 그러나, 양자화 잡음이 고주파수로 시프트되고 VCO (150) 로부터의 오실레이터 신호에 대해서 양질의 위상 잡음 특성이 달성될 수 있는 방법으로 디바이더 컨트롤에 대해 0 이 분배된다.
도 1은 PLL과 주파수 합성기의 예시적인 디자인을 도시한다. 일반적으로, PLL과 주파수 합성기는 도 1에 도시된 것보다 더 적고/적거나, 추가적이고/추가적이거나, 상이한 회로 블록들로 구현될 수도 있다. 예를 들어, VCO (150) 는 전류 디지털-아날로그 컨버터 (iDAC) 및 전류 제어 오실레이터 (ICO) 로 대체될 수도 있다. 디바이더 (160) 는 고정된 정수-N 디바이더일 수도 있다. 루프 필터 (140) 는 다양한 루프 응답을 가지는 적응 루프 필터일 수도 있으며, PLL 루프 대역폭 및/또는 감쇠 (damping) 를 변화시키는데 사용될 수도 있다. 또한, 기타 필요한 주파수의 클럭 신호를 추가적으로 하나 이상 발생시키기 위해 하나 이상의 추가적인 디바이더를 사용하여 오실레이터 신호를 분할할 수도 있다.
도 2는 위상 주파수 검출기 (120a) 및 차지 펌프 (130a) 의 일 디자인을 도시하는 것으로, 각각 도 1의 위상 주파수 검출기 (120) 및 차지 펌프 (130) 에 사용될 수도 있다.
위상 주파수 검출기 (120a) 내부에서, 레퍼런스 신호 및 클럭 신호는 각각 D 플립-플롭들 (220a 및 220b) 의 클럭 입력에 제공된다. 플립-플롭들 (220a 및 220b) 의 데이터 (D) 입력들은 전원에 연결되어 있으며 로직 하이를 수신한다. 플립-플롭들 (220a 및 220b) 의 데이터 (Q) 출력들은 각각 업 신호 및 다운 신호를 제공한다. 업 신호는 클럭 신호에 비하여 앞선 레퍼런스 신호를 지시한다. 다운 신호는 클럭 신호에 비하여 뒤진 레퍼런스 신호를 지시한다. AND 게이트 (222) 는 업 신호 및 다운 신호를 수신하여 두 신호에 대해 논리 AND를 수행한다. 지연 장치 (224) 는 AND 게이트 (222) 의 출력을 미리 정해진 양의 시간 TON만큼 지연시키고 플립-플롭들 (220a 및 220b) 의 리셋 (R) 입력에 리셋 신호를 제공한다.
차지 펌프 (130a) 내부에서, 전류원들 (230a 및 230b) 및 스위치들 (232a 및 232b) 은 전원과 회로 접지 사이에 직렬로 연결된다. 전류원 (230a) 은 전류 IUP를 공급하고, 전류원 (230b) 는 전류 IDOWN을 공급한다. 스위치 (232a) 는 업 신호를 수신하고, 업 신호의 로직 하이에 의해서 턴 온되어 전류원 (230a) 을 차지 펌프 (130a) 의 출력에 연결한다. 스위치 (232b) 는 다운 신호를 수신하고, 다운 신호의 로직 하이에 의해서 턴 온되어 전류원 (230b) 을 차지 펌프 (130a) 의 출력에 연결한다.
지연 장치 (224) 에 의한 TON 지연은 차지 펌프의 데드 존 (dead zone) 을 처리하기 위해 사용된다. 전류원들 (230a 및 230b) 은 켜고 꺼지는데 있어서 일정한 양의 시간을 필요로 한다. 이러한 과도 시간은 데드 존으로 지칭되는데, 이는 과도 시간 중에 업 신호 및 다운 신호의 위상 정보가 손실되기 때문이다. TON 지연은 이러한 데드 존을 처리한다.
도 3은 도 2의 위상 주파수 검출기 (120a) 의 동작을 도시하는 타이밍도를 나타낸다. 최초에 업 신호 및 다운 신호는 로직 로우 상태에 있다. 시점 T11에서, 레퍼런스 신호가 로직 로우에서 로직 하이로 전이 (transition) 되고, 플 립-플롭 (220a) 이 트리거되며, 업 신호가 로직 하이로 전이된다. 시점 T12에서, 클럭 신호가 로직 로우에서 로직 하이로 전이되고, 플립-플롭 (220b) 이 트리거되며, 다운 신호가 로직 하이로 전이된다. 업 신호 및 다운 신호가 둘 다 로직 하이인 상태가 되면, AND 게이트 (222) 의 출력이 로직 하이로 전이된다. T12보다 약 TON만큼 늦은 시점 T13에서, 리셋 신호가 로직 하이로 전이되고, 플립-플롭들 (220a 및 220b) 이 둘 다 리셋되며, 업 신호 및 다운 신호가 로직 로우로 전이된다.
시점 T14에서, 클럭 신호가 로직 로우에서 로직 하이로 전이되고, 플립-플롭 (220b) 이 트리거되며, 다운 신호가 로직 하이로 전이된다. 시점 T15에서, 레퍼런스 신호가 로직 로우에서 로직 하이로 전이되고, 플립-플롭 (220a) 이 트리거되며, 업 신호가 로직 하이로 전이된다. 업 신호 및 다운 신호가 둘 다 로직 하이가 되면, AND 게이트 (222) 의 출력이 로직 하이로 전이된다. T15보다 약 TON만큼 늦은 시점 T16에서, 리셋 신호가 로직 하이로 전이되고, 플립-플롭들 (220a 및 220b) 이 둘 다 리셋되며, 업 신호 및 다운 신호가 로직 로우로 전이된다.
도 3에서 도시된 것과 같이, 2 개의 펄스가 각 클럭 사이클에서 업 신호 및 다운 신호 상에 발생한다. 레퍼런스 신호가 클럭 신호에 비해서 앞선 경우에, 업 신호는 다운 신호보다 앞서고 더 긴 펄스를 가진다. 반대의 경우, 레퍼런스 신호가 클럭 신호에 비해서 뒤진 경우에, 다운 신호가 업 신호보다 앞서고 더 긴 펄스를 가진다. 각 클럭 사이클에서, 보다 앞선 상승 엣지 (rising edge) 를 가지는 신호는 자신의 플립-플롭을 먼저 세팅하고, 보다 뒤진 상승 엣지를 가지는 신호는 양 쪽 플립-플롭을 리셋한다. 따라서, 레퍼런스 신호가 클럭 신호보다 뒤진 경우 레퍼런스 신호가 양 쪽 플립-플롭을 리셋하고, 클럭 신호가 레퍼런스 신호보다 뒤진 경우에는 클럭 신호가 양 쪽 플립-플롭을 리셋한다.
또한, 도 3은 도 2의 차지 펌프 (130a) 의 동작을 도시한다. 업 신호가 다운 신호보다 앞서는 경우, 전류원 (230a) 은 시점 T11에서 시점 T13까지 소싱 (sourcing) 전류 IUP을 제공하고, 전류원 (230b) 은 시점 T12에서 시점 T13까지 싱킹 (sinking) 전류 IDOWN을 제공한다. 순 출력 전류는 시점 T11에서 시점 T13까지 소싱 전류와 싱킹 전류 간의 차이이다.
다운 신호가 업 신호를 앞서는 경우, 전류원 (230b) 은 시점 T14에서 시점 T16까지 싱킹 전류 IDOWN을 제공하고, 전류원 (230a) 은 시점 T15에서 시점 T16까지 소싱 전류 IUP을 제공한다. 순 출력 전류는 시점 T14에서 시점 T16까지 소싱 전류와 싱킹 전류 간의 차이이다.
이상적으로, 전류원들 (230a 및 230b) 은 동일한 양의 전류를 공급해야하므로 IUP = IDOWN이다. 그러나, 트랜지스터 디바이스 부정합 및 기타 요인들에 의해서 IUP은 대체로 IDOWN과 동일하지 않다. IUP과 IDOWN간의 부정합은 IDOWN = I 및 IUP = I+ΔI 로 모델링될 수도 있으며, 이때 I는 공칭 (nominal) 전류이며 ΔI는 전류 부정합의 양이다.
업 신호가 다운 신호보다 앞서는 경우, 예를 들어, 시점 T11에서 시점 T13까지, 차지 펌프 (130a) 로부터의 순 출력 차지는 다음과 같이 표현될 수도 있으며,
Figure 112009029798491-PCT00004
이때 dt는 레퍼런스 신호의 상승 엣지와 클럭 신호의 상승 엣지간의 시간 차이이고, Q(dt)는 다운 신호보다 앞서는 업 신호를 갖는 순출력 차지이다.
다운 신호가 업 신호보다 앞서는 경우, 예를 들어, 시점 T14에서 시점 T16까지, 차지 펌프 (130a) 로부터의 순 출력 차지는 다음과 같이 표현될 수도 있으며,
Figure 112009029798491-PCT00005
이때 -dt는 레퍼런스 신호의 상승 엣지와 클럭 신호의 상승 엣지간의 시간 차이이고, Q(-dt)는 업 신호보다 앞서는 다운 신호를 갖는 순 출력 차지이다.
수학식 2 및 수학식 3에서, "I*dt" 및 "-I*dt" 항은 필요한 성분에 대응하고, "ΔI*dt" 항은 비선형 왜곡 성분에 대응하며, ΔI*TON 항은 직류 전류 (DC) 오프셋에 대응한다. DC 오프셋은 레퍼런스 신호와 클럭 신호 간의 정적 위상 오프셋으로 되며, 일반적으로 성능에 영향을 미치지 않는다. 그러나, 비선형 성분은 위상 잡음의 질을 떨어뜨리고 기타 유해한 효과들을 야기할 수도 있다.
도 4a는 위상 오차 dθ에 대한 차지 펌프 (130a) 로부터의 출력 차지 Q 의 전달 함수를 도시한다. 위상 오차와 시간차는 관련되어 있으며, dθ=2π*dt/TREF 와 같이 주어지는데, 이때 TREF는 레퍼런스 신호의 한 사이클의 지속 시간이다. 이상적으로, 전달 함수는 전류 I에 의해서 결정되는 기울기를 가지는 직선이어야 한다. 그러나, 전류 부정합 ΔI 때문에, 전달 함수는 음의 위상 오차에 대한 하나의 직선과 양의 위상 오차에 대한 또 하나의 직선으로 구성된다. 도 3 및 도 4a에서 나타나듯이, IUP > IDOWN 이면 양의 위상 오차에 대한 직선이 더 큰 기울기를 가진다.
도 4b는 위상 오차 dθ에 대한 차지 펌프 (130a) 의 이득 함수를 도시한다. 차지 펌프 이득 G는 G=dQ/dθ 와 같이 주어진다. 이상적으로 차지 펌프 이득은 모든 위상 오차에 대해서 상수이어야 한다. 그러나, 전류 부정합 ΔI 때문에, 차지 펌프 이득은 음의 위상 오차에 대해서 하나의 값이고 양의 위상 오차에 대해서 또 다른 값이다. 도 3 및 도 4b에서 나타나듯이, IUP > IDOWN 이면 양의 위상 오차에 대한 차지 펌프 이득이 더 크다.
전류 부정합 ΔI는 전류원들 (230a 및 230b) 을 구현하는데 사용되는 트랜지스터 디바이스들의 부정합, 차지 펌프에 대한 전원 전압의 변화 및 기타 요인들로부터 기인할 수도 있다. 디바이스 부정합은 디바이스 크기를 키우고 양질의 설계 가이드라인을 따름으로써 감소시킬 수도 있다. 그러나, 디바이스 크기를 키우는 것은 더 많은 회로 면적을 차지하게 되므로 바람직하지 않다. 더욱이, 디바이스 크기를 키우는 것으로도 디바이스 부정합이 완전히 제거되지는 않는다. 그러므로, 차지 펌프는 약간의 전류 부정합을 가진다고 예상할 수 있다.
일 양태에서, 위상 주파수 검출기는 우선적으로 차지 펌프 내의 업/다운 전류 부정합이 비선형 왜곡에 기여하지 않도록 업 신호 및 다운 신호를 발생시키기 위해 새로운 타이밍/클럭킹 방식을 사용한다. 새로운 타이밍 방식은 위상 주파수 검출기 내부의 플립-플롭들을 리셋하기 위해서 업 신호만을 사용하거나 다운 신호만을 사용한다. 이것은 업 신호 및 다운 신호가 둘 다 플립-플롭들을 리셋할 수 있는 도 2에 도시된 타이밍 방식과는 다르다. 이 새로운 타이밍 방식을 사용하면, 차지 펌프 내의 업/다운 전류 부정합은 차지 펌프의 출력에서 나타나지 않는다. 그러므로, 차지 펌프 내에 트랜지스터 디바이스 부정합이 존재하여도 양질의 성능이 달성될 수도 있을 것이다.
도 5a는 위상 주파수 검출기 (120b) 및 차지 펌프 (130b) 의 일 디자인을 도시하는 것으로, 각각 도 1의 위상 주파수 검출기 (120) 및 차지 펌프 (130) 에 사용될 수도 있다. 위상 주파수 검출기 (120b) 는 업 신호에만 기초하여 자신의 플립-플롭들을 리셋한다.
위상 주파수 검출기 (120b) 내부에서, 레퍼런스 신호 및 클럭 신호는 각각 D 플립-플롭들 (520a 및 520b) 의 클럭 입력에 제공된다. 플립-플롭들 (520a 및 520b) 의 D 입력은 전원에 연결되어 있다. 플립-플롭들 (520a 및 520b) 의 Q 출력은 각각 업 신호 및 다운 신호를 제공한다. 지연 장치 (522) 는 업 신호를 미리 정해진 양의 시간 TD만큼 지연시킨다. AND 게이트 (524) 는 지연된 업 신호 및 다운 신호를 수신하여, 두 신호에 대해 논리 AND를 수행하고, 플립-플롭들 (520a 및 520b) 의 R 입력에 리셋 신호를 제공한다.
차지 펌프 (130b) 는 전원과 회로 접지 사이에 직렬로 연결되는 전류원들 (530a 및 530b) 및 스위치들 (532a 및 532b) 을 포함한다. 스위치 (532a) 는 업 신호를 수신하여 전류원 (530a) 을 차지 펌프 출력에 연결한다. 스위치 (532b) 는 다운 신호를 수신하여 전류원 (530b) 을 차지 펌프 출력에 연결한다.
도 5b는 위상 주파수 검출기 (120c) 의 일 디자인을 도시하는 것으로, 이 위상 주파수 검출기 (120c) 는 도 1의 위상 주파수 검출기 (120) 에 사용될 수도 있다. 위상 주파수 검출기 (120c) 는 오직 다운 신호에만 기초하여 자신의 플립-플롭들을 리셋한다. 위상 주파수 검출기 (120c) 는 플립-플롭들 (520a 및 520b), 지연 장치 (522) 및 AND 게이트 (524) 를 포함한다. 그러나, 도 5a와 다르게, 지연 장치 (522) 가 다운 신호를 미리 정해진 양의 시간 TD 만큼 지연시킨다. AND 게이트 (524) 는 지연된 다운 신호 및 업 신호를 수신하여 플립-플롭들 (520a 및 520b) 에 리셋 신호를 제공한다.
도 5a 및 도 5b에 도시된 것과 같이, 위상 주파수 검출기에 대한 새로운 타이밍 방식은 약간의 회로 설계만으로 구현될 수도 있다. 또한, 업 신호에만 또는 다운 신호에만 기초하여 플립-플롭들을 리셋하기 위하여 기타의 회로들이 디자인될 수도 있다.
도 6은 도 5a의 위상 주파수 검출기 (120b) 의 동작을 도시하는 타이밍도를 나타낸다. 최초에 업 신호 및 다운 신호는 로직 로우 상태에 있다. 시점 T21에서, 레퍼런스 신호가 로직 하이로 전이되고, 플립-플롭 (520a) 이 트리거되며, 업 신호가 로직 하이로 전이된다. 시점 T22에서, 클럭 신호가 로직 하이로 전이되고, 플립-플롭 (520b) 이 트리거되며, 다운 신호가 로직 하이로 전이된다. T21보다 약 TD만큼 늦은 시점 T23에서, AND 게이트 (522) 의 입력들에서 지연된 업 신호 및 다운 신호가 둘 다 로직 하이 상태이며, AND 게이트 (522) 는 리셋 신호에 대해 로직 하이를 제공한다. 그러고 나서, 플립-플롭들 (520a 및 520b) 은 둘 다 리셋되며, 업 신호 및 다운 신호가 로직 로우로 전이된다.
시점 T24에서, 클럭 신호가 로직 하이로 전이되고, 플립-플롭 (520b) 이 트리거되며, 다운 신호가 로직 하이로 전이된다. 시점 T25에서, 레퍼런스 신호는 로직 하이로 전이되고, 플립-플롭 (520a) 이 트리거되며, 업 신호가 로직 하이로 전이된다. T25보다 약 TD만큼 늦은 시점 T26에서, AND 게이트 (522) 의 입력들에서 지연된 업 신호 및 다운 신호가 둘 다 로직 하이 상태이며, AND 게이트 (522) 는 리셋 신호에 대해 로직 하이를 제공한다. 그러고 나서, 플립-플롭들 (520a 및 520b) 은 둘 다 리셋되며, 업 신호 및 다운 신호가 로직 로우로 전이된다.
도 6에서 도시된 것과 같이, 레퍼런스 신호가 앞서는지 클럭 신호가 앞서는지에 상관없이 오직 업 신호만이 플립-플롭들을 리셋한다. 각 클럭 사이클에 서, 보다 앞선 상승 엣지를 가지는 신호가 자신의 플립-플롭을 먼저 세팅하고 업 신호가 양 쪽 플립-플롭들을 리셋한다.
또한, 도 6은 도 5a의 차지 펌프 (130b) 의 동작을 도시한다. 업 신호가 다운 신호보다 앞서는 경우, 예를 들어, 시점 T21에서 시점 T23까지, 차지 펌프 (130b) 로부터의 출력 차지는 다음과 같이 표현될 수도 있다.
Figure 112009029798491-PCT00006
다운 신호가 업 신호보다 앞서는 경우, 예를 들어, 시점 T24에서 시점 T26까지, 차지 펌프 (130b) 로부터의 출력 차지는 다음과 같이 표현될 수도 있다.
Figure 112009029798491-PCT00007
수학식 2 및 수학식 3 에서, "I*dt" 항과 "-I*dt" 항은 필요한 성분에 대응하며, "ΔI*TD" 항은 DC 오프셋에 대응한다. 전류원들 (530a 및 530b) 내의 업/다운 전류 부정합은 차지 펌프 (130b) 의 출력에서 나타나지 않는다. 비선형 성분은 업 신호의 상승 엣지 이후에 고정된 지연 TD를 도입함으로써 상쇄된다. 비선형 성분의 상쇄로 (a) 위상 오차 dθ에 대한 출력 차지 Q의 전달함수는 도 4a에서 도시한 이상적인 전달 함수에 근접하게 되고, (b) 차지 펌프 이득은 도 4b에 서 도시한 이상적인 이득 함수에 근접하게 된다.
고정된 지연 TD는 다음과 같이 선택될 수도 있으며,
Figure 112009029798491-PCT00008
이때, TON은 차지 펌프의 데드 존을 수용하기 위해 사용되는 온 (on) 시간이며, dtMAX는 PLL이 동기화되는 경우 레퍼런스 신호와 클럭 신호의 상승 엣지 간의 예상 최대 시간차이다.
위상 주파수 검출기 및 차지 펌프에 의한 선형 동작은 대체로 PLL이 동기화되는 경우에만 필요하다. 위상 잡음, 불요 신호 (spurious signal) 레벨 및 기타 사양들은 보통 동기화된 PLL에 적용이 가능하다. PLL이 동기화되는 경우, 위상 주파수 검출기 입력에서 레퍼런스 신호와 클럭 신호 간에 일정 범위의 시간/위상 차이가 존재한다. 이러한 일정 범위의 시간/위상 차이는, 예를 들어, 디바이더 (160) 에 사용되는 인수 N 및 N+1, (델타-시그마 변조기의 토폴로지 (topology) 또는 디자인에 의해서 좌우될 수도 있는) 델타-시그마 변조기 (170) 로부터의 디바이더 컨트롤 등과 같은 다양한 요인에 의해서 달라질 수도 있다. 이 일정 범위의 시간/위상 차이는 컴퓨터 시뮬레이션, 경험적 측정 등을 통해서 결정될 수도 있다. 예를 들어, 특정 PLL 및 델타-시그마 변조기 디자인에 대한 주파수 동기 동안에 다수의 클럭 사이클에 대해서 시간/위상 차이의 히스토그램을 구할 수도 있다. 그러고 나서, dtMAX는 히스토그램에 기초하여 선택될 수도 있는데, 예를 들어, 클럭 사이클의 목표 백분율 (예를 들어, 99%) 을 포함하는 시간/위상 차이와 동일하게 세팅될 수도 있다.
예를 들어, 수학식 6에서 나타낸 것과 같이, 충분히 긴 고정 지연 TD를 선택하는 것은 차지 펌프 내부의 전류원들이 모든 입력 조건에 대해서 완전히 턴 온되는 것을 보장한다. 또한, 이것은 플립-플롭들을 리셋하도록 설정된 신호 (예를 들어, 도 5a의 업 신호) 가 PLL이 동기화되는 경우 TD만큼의 지연 이후에 플립-플롭들을 실제로 리셋하는 것을 보장한다. 또한, 고정된 지연은 프로그램 가능한 값이 될 수도 있다.
PLL이 동기화되지 않는 경우, 시간/위상 차이 dt는 dtMAX보다 클 수도 있다. 업 신호가 다운 신호보다 앞서는 경우, TON 시간이 지난 후에 다운 신호의 상승 엣지에 의해서 플립-플롭들이 리셋된다. 다운 신호가 업 신호보다 앞서는 경우, TD 시간이 지난 후에 업 신호의 상승 엣지에 의해서 플립-플롭들이 리셋된다. 위상 주파수 검출기 및 차지 펌프는 PLL이 동기화되지 않는 경우에도 여전히 정상적으로 작동하지만 선형화되지는 않는데, 이는 보통 허용 가능한 거동이다.
일반적으로, PLL은 레퍼런스 신호 및 클럭 신호를 수신하고, 레퍼런스 신호및 클럭 신호에 기초하여 제 1 신호 및 제 2 신호를 발생시키며, 제 1 신호에만 기초하여 제 1 신호 및 제 2 신호를 리셋하는 위상 주파수 검출기를 포함할 수도 있 다. 예를 들어, 도 5a에 도시한 바와 같이, 제 1 신호 및 제 2 신호는 각각 업 신호 및 다운 신호에 대응할 수도 있으며, 각각 레퍼런스 신호 및 클럭 신호에 기초하여 발생할 수도 있다. 다른 방법으로는, 예를 들어, 도 5b에 도시한 바와 같이, 제 1 신호 및 제 2 신호는 각각 다운 신호 및 업 신호에 대응할 수도 있으며, 각각 클럭 신호 및 레퍼런스 신호에 기초하여 발생할 수도 있다. 위상 주파수 검출기는 제 1 신호를 미리 정해진 양만큼 지연시킬 수도 있고, 지연된 제 1 신호 및 제 2 신호에 기초하여 리셋 신호를 발생시킬 수도 있으며, 리셋 신호에 기초하여 제 1 신호 및 제 2 신호를 리셋할 수도 있다. 미리 정해진 양의 지연은, 예를 들어, 수학식 6에 나타낸 것과 같이 선택될 수도 있으며, 프로그램 가능할 수도 있다.
차지 펌프는 제 1 신호 및 제 2 신호를 수신하여 레퍼런스 신호와 클럭 신호 간의 위상 오차를 지시하는 출력 신호를 발생시킨다. 차지 펌프는 제 1 신호에 기초하여 출력 신호에 제 1 전류를 제공할 수도 있으며, 제 2 신호에 기초하여 출력 신호에 제 2 전류를 제공할 수도 있고, 제 1 전류 및 제 2 전류는 상반된 극성을 갖는다. 위상 주파수 검출기 및 차지 펌프는 도 5a 또는 도 5b 에 도시된 것과 같이 구현될 수도 있으며, 또는 기타 임의의 디자인으로 구현될 수도 있다.
도 7은 PLL을 작동하는 프로세스 (700) 를 도시한다. 제 1 신호 및 제 2 신호는 레퍼런스 신호 및 클럭 신호에 기초하여 발생한다 (블록 712). 제 1 신호 및 제 2 신호는 제 1 신호에만 기초하여 리셋된다 (블록 714). 레퍼런스 신호와 클럭 신호 간의 위상 오차를 지시하는 출력 신호는 제 1 신호 및 제 2 신호에 기초하여 발생한다 (블록 716). 출력 신호는 VCO에 대해 컨트롤 신호를 발생시키기 위해 루프 필터로 필터링될 수도 있다 (블록 718). VCO로부터의 오실레이터 신호는 클럭 신호를 발생시키기 위해 다수의 정수 인수들 (예를 들어, N 및 N+1) 로 분할될 수도 있다 (블록 720). 디바이더 컨트롤은 정수가 아닌 디바이더 비율을 달성하기 위해 다수의 정수 인수들을 선택하도록 (시그마-델타 변조기에 의한 잡음 성형 (noise shaping) 을 사용하여) 발생할 수도 있다 (블록 722).
본 출원에 기재된 선형 위상 주파수 검출기 및 차지 펌프는, 상기한 바와 같이, 다양한 종류의 PLL에 사용될 수도 있으며, 특히 시그마-델타 분수-N PLL에 있어서 유익하다. 시그마-델타 분수-N PLL은 양자화 잡음을 고주파수로 밀어내기 위해 시그마-델타 변조기에 의한 잡음 성형을 사용하는데, 이는 루프 필터 (140) 에 의해서 보다 쉽게 필터링될 수도 있다. 차지 펌프의 비선형성은 고주파수 잡음이 저주파수로 중첩되는 것을 야기할 수도 있으며, 성능의 저하를 가져올 수도 있다. 상기한 것과 같이 차지 펌프를 선형화하는 것은 잡음 중첩 효과를 감소시킨다. 또한, 차지 펌프를 선형화하는 것은 비선형 믹싱 및 인터-모듈레이션 (inter-modulation) 으로부터 발생하는 부분적인 스퍼 (fractional spur) 또는 외부적인 톤 (extraneous tone) 을 감소시킬 수도 있다.
본 출원에 기재된 선형 위상 주파수 검출기 및 차지 펌프는 다양한 이점을 제공할 수도 있다. 트랜지스터 디바이스들의 부정합과 차지 펌프 내의 전류원들의 유한한 출력 임피던스가 존재하여도 선형 동작이 달성될 수도 있다. 그 결과, 전류원에 대한 전류 정합 요건들이 완화될 수도 있고, 차지 펌프에 대한 전 압 컴플라이언스 (compliance) 요건들이 개선될 수도 있으며, 차지 펌프에 대해서 사용되는 트랜지스터의 크기가 더 작아질 수도 있다. 또한, 클로즈-인 (close-in) 위상 잡음이 개선될 수도 있으며, 부분적인 불요 신호 레벨이 낮아질 수도 있으며, 전체적인 PLL의 성능이 향상될 수도 있다. 트랜지스터 디바이스 부정합은 이제 오직 레퍼런스 스퍼만을 야기하며, 이는 적정한 디자인의 분수-N PLL에서 잡음 레벨 이하로 억제될 수도 있다.
본 출원에 기재된 선형 위상 주파수 검출기 및 차지 펌프는 다양한 전자 회로에 사용될 수도 있다. 무선 통신 디바이스에 대한 선형 위상 주파수 검출기 및 차지 펌프의 사용에 대해서 아래에 기술한다.
도 8은 무선 통신 시스템에서 무선 디바이스 (800) 의 일 디자인에 대한 블록도를 도시한다. 무선 디바이스 (800) 는 휴대폰, 단말기, PDA (personal digital assistant), 핸드셋, 또는 기타 임의의 다바이스일 수도 있다. 무선 통신 시스템은 코드 분할 다중 접속 (CDMA) 시스템, 시분할 다중 접속 (TDMA) 시스템, 주파수 분할 다중 접속 (FDMA) 시스템, 이동 통신 세계화 (GSM) 시스템, 직교 주파수 분할 다중 접속 (OFDMA) 시스템, 무선 근거리 통신망 (WLAN) 등일 수도 있다.
무선 디바이스 (800) 는 양방향 통신을 지원하는 디지털 프로세서 (810) 및 송수신기 (830) 를 포함한다. 디지털 프로세서 (810) 는 하나 이상의 주문형 반도체 (ASIC) 등으로 구현될 수도 있다. 송수신기 (830) 는 하나 이상의 무선 주파수 집적 회로 (RFIC) 등으로 구현될 수도 있다.
데이터 전송을 위해, 인코더 (812) 는 전송될 데이터를 처리 (예를 들어, 포맷, 인코딩 및 인터리브) 하며, 또한, 변조기 (814) 는 데이터 칩을 생성하기 위해 코딩된 데이터를 처리 (예를 들어, 변조 및 스크램블) 한다. 송수신기 (830) 내부에서, 송신 (TX) 기저대역 (baseband) 장치 (832) 는 디지털-아날로그 변환, 필터링, 증폭 등과 같은 기저대역 프로세스를 수행한다. 믹서 (834) 는 기저대역 신호를 무선 주파수 (RF) 로 상향 변환한다. TX RF 장치 (836) 는 필터링 및 파워 증폭과 같은 신호 컨디셔닝 (conditioning) 을 수행하고, 안테나 (840) 를 통해 송신되는 RF 변조 신호를 발생시킨다.
데이터 수신을 위해서, 수신 (RX) RF 장치 (842) 는 안테나 (840) 로부터 입력 RF 신호를 수신하고, 저잡음 증폭 및 필터링과 같은 신호 컨디셔닝을 수행한다. 믹서 (844) 는 컨디셔닝된 RF 신호를 RF로부터 기저대역으로 하향 변환한다. RX 기저대역 장치 (846) 는 필터링, 증폭, 아날로그-디지털 변환 등과 같은 기저대역 프로세스를 수행한다. 복조기 (Demod) (816) 는 RX 기저대역 장치 (846) 로부터의 입력 샘플들을 처리 (디스크램블 및 복조) 하여 심벌 추정 (symbol estimate) 을 제공한다. 디코더 (818) 는 심벌 추정을 처리 (디인터리브 및 디코딩) 하여, 디코딩된 데이터를 제공한다. 일반적으로, 데이터 프로세서 (810) 및 송수신기 (830) 에 의한 프로세스는 무선 시스템의 디자인에 따라 달라진다.
프로세서 (820) 는 비디오, 오디오, 그래픽 및 기타 등등의 다양한 애플리케이션들을 지원할 수도 있다. 컨트롤러/프로세서 (860) 는 무선 디바이스 (800) 내부의 다양한 처리 장치들의 동작을 지시한다. 메모리 (862) 는 무선 디바이 스 (800) 를 위한 프로그램 코드 및 데이터를 저장한다.
VCO/PLL (822) 은 디지털 프로세서 (810) 내부의 처리 장치들에 대해 클럭 신호를 발생시킨다. VCO/PLL (850) 은 주파수 상향 변환을 위해 믹서 (834) 에 의해서 사용되는 송신 LO 신호를 발생시키고, 주파수 하향 변환을 위해 믹서 (844) 에 의해서 사용되는 수신 LO 신호를 발생시킨다. VCO/PLL (822) 및 VCO/PLL (850) 은 각각 성능 향상을 위해 선형 위상 주파수 검출기 및 차지 펌프를 사용한다. 레퍼런스 오실레이터 (864) 는 VCO/PLL (822) 및/또는 VCO/PLL (850) 에 대해 레퍼런스 신호를 발생시킨다. 레퍼런스 오실레이터 (864) 는 크리스탈 오실레이터 (XO), 전압 제어 XO (VCXO), 온도 보상 XO (TCXO), 또는 기타 임의의 종류의 오실레이터가 될 수도 있다.
본 출원에 기재된 위상 주파수 검출기, 차지 펌프 및 PLL은 아날로그 IC, RFIC, ASIC, 디지털 신호 프로세서 (DSP), 디지털 신호 처리 다바이스 (DSPD), 프로그램 가능 로직 디바이스 (PLD), 현장 프로그램 가능 게이트 배열 (FPGA), 프로세서, 컨트롤러, 마이크로-컨트롤러, 마이크로프로세서 및 기타 전자 장치들 내에서 구현될 수도 있다. 위상 주파수 검출기, 차지 펌프 및 PLL은 N-MOS, P-MOS, CMOS, BJT, GaAs 및 기타 등등과 같은 다양한 IC 프로세스 기술로 제조될 수도 있다. 또한, 위상 주파수 검출기, 차지 펌프 및 PLL은 개별 컴포넌트들로 구현될 수도 있다.
앞서 설명한 본 개시내용은 당해 기술 분야에 통상의 지식을 가진 이라면 누구나 본 개시내용을 실시하거나 사용할 수 있도록 제공된다. 본 개시내용에 대 한 다양한 변형은 당해 기술 분야에 통상의 지식을 가진 이에게 별다른 어려움 없이 명백할 것이며, 본 출원에 정의된 일반적인 원리들은 본 개시내용의 요지나 범위를 일탈하지 않고도 기타 변형예들에 적용될 수도 있다. 따라서, 본 개시내용은 여기에 기재된 실시예들에 한정되도록 의도되는 것이 아니라, 본 출원에 개시된 원리들 및 신규성 있는 특징들과 일치하는 가장 넓은 범위에서 인정되어야 한다.

Claims (23)

  1. 레퍼런스 신호 및 클럭 신호를 수신하고,
    상기 레퍼런스 신호 및 상기 클럭 신호에 기초하여 제 1 신호 및 제 2 신호를 발생시키며,
    상기 제 1 신호에만 기초하여 상기 제 1 신호 및 상기 제 2 신호를 리셋하도록 구성되는 위상 주파수 검출기 (phase frequency detector); 및
    상기 제 1 신호 및 상기 제 2 신호를 수신하여,
    상기 레퍼런스 신호와 상기 클럭 신호 간의 위상 오차 (phase error) 를 지시하는 출력 신호를 발생시키도록 구성되는 차지 펌프 (charge pump) 를 포함하는, 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 신호는 상기 클럭 신호에 비해서 앞선 상기 레퍼런스 신호를 지시하는 업 신호이고,
    상기 제 2 신호는 상기 클럭 신호에 비해서 뒤진 상기 레퍼런스 신호를 지시하는 다운 신호인, 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 신호는 상기 클럭 신호에 비해서 뒤진 상기 레퍼런스 신호를 지시하는 다운 신호이고,
    상기 제 2 신호는 상기 클럭 신호에 비해서 앞선 상기 레퍼런스 신호를 지시하는 업 신호인, 디바이스.
  4. 제 1 항에 있어서,
    상기 위상 주파수 검출기는,
    상기 제 1 신호를 미리 정해진 양만큼 지연 (delay) 시키고,
    상기 지연된 제 1 신호에 기초하여 리셋 신호를 발생시키며,
    상기 리셋 신호에 기초하여 상기 제 1 신호 및 상기 제 2 신호를 리셋하도록 구성되는, 디바이스.
  5. 제 4 항에 있어서,
    상기 위상 주파수 검출기는 상기 제 2 신호에 또한 기초하여 상기 리셋 신호를 발생시키도록 구성되는, 디바이스.
  6. 제 1 항에 있어서,
    상기 위상 주파수 검출기는,
    상기 레퍼런스 신호를 수신하여 상기 제 1 신호를 제공하도록 구성되는 제 1 플립-플롭 (flip-flop);
    상기 클럭 신호를 수신하여 상기 제 2 신호를 제공하도록 구성되는 제 2 플립-플롭;
    상기 제 1 신호를 미리 정해진 양만큼 지연시키도록 구성되는 지연 장치; 및
    상기 지연된 제 1 신호 및 상기 제 2 신호에 기초하여 상기 제 1 플립-플롭 및 상기 제 2 플립-플롭에 대해 리셋 신호를 발생시키도록 구성되는 회로를 포함하는, 디바이스.
  7. 제 1 항에 있어서,
    상기 위상 주파수 검출기는,
    상기 클럭 신호를 수신하여 상기 제 1 신호를 제공하도록 구성되는 제 1 플립-플롭;
    상기 레퍼런스 신호를 수신하여 상기 제 2 신호를 제공하도록 구성되는 제 2 플립-플롭;
    상기 제 1 신호를 미리 정해진 양만큼 지연시키도록 구성되는 지연 장치; 및
    상기 지연된 제 1 신호 및 상기 제 2 신호에 기초하여 상기 제 1 플립-플롭 및 상기 제 2 플립-플롭에 대한 리셋 신호를 발생시키도록 구성되는 회로를 포함하는, 디바이스.
  8. 제 1 항에 있어서,
    상기 차지 펌프는,
    상기 출력 신호에 대해 제 1 전류를 제공하도록 구성되는 제 1 전류원;
    상기 출력 신호에 대해 제 2 전류를 제공하도록 구성되는 제 2 전류원;
    상기 제 1 신호에 의해서 이네이블 (enable) 상태로 되면, 상기 제 1 전류원을 상기 출력 신호에 연결하도록 구성되는 제 1 스위치; 및
    상기 제 2 신호에 의해서 이네이블 상태로 되면, 상기 제 2 전류원을 상기 출력 신호에 연결하도록 구성되는 제 2 스위치를 포함하고,
    상기 제 1 전류 및 상기 제 2 전류는 상반된 극성 (polarity) 을 가지는, 디바이스.
  9. 제 1 항에 있어서,
    상기 클럭 신호를 발생시키기 위해 다수의 정수 인수들로 오실레이터 (oscillator) 신호를 분할하도록 구성되는 디바이더 (divider) 를 더 포함하는, 디바이스.
  10. 제 9 항에 있어서,
    정수가 아닌 디바이더 비율을 수신하고 디바이더 컨트롤을 생성하여 상기 디바이더에 대해 상기 다수의 정수 인수들을 선택하도록 구성되는 시그마-델타 변조기를 더 포함하는, 디바이스.
  11. 제 4 항에 있어서,
    상기 미리 정해진 양의 지연은 주파수 동기가 달성된 이후의 상기 레퍼런스 신호와 상기 클럭 신호 간의 예상 최대 시간차보다 더 큰, 디바이스.
  12. 제 4 항에 있어서,
    상기 미리 정해진 양의 지연은 상기 차지 펌프의 데드 존 (dead zone) 을 수용하는 온 (on) 시간 및 주파수 동기가 달성된 이후의 상기 레퍼런스 신호와 상기 클럭 신호 간의 예상 최대 시간차의 합보다 더 큰, 디바이스.
  13. 제 4 항에 있어서,
    상기 미리 정해진 양의 지연은 프로그램 가능한, 디바이스
  14. 레퍼런스 신호 및 클럭 신호를 수신하고,
    상기 레퍼런스 신호 및 상기 클럭 신호에 기초하여 제 1 신호 및 제 2 신호를 발생시키며,
    상기 제 1 신호에만 기초하여 상기 제 1 신호 및 상기 제 2 신호를 리셋하도록 구성되는 위상 주파수 검출기; 및
    상기 제 1 신호 및 상기 제 2 신호를 수신하여,
    상기 레퍼런스 신호와 상기 클럭 신호 간의 위상 오차를 지시하는 출력 신호를 발생시키도록 구성되는 차지 펌프를 포함하는, 집적 회로.
  15. 제 14 항에 있어서,
    상기 위상 주파수 검출기는,
    상기 제 1 신호를 미리 정해진 양만큼 지연시키고,
    상기 지연된 제 1 신호에 기초하여 리셋 신호를 발생시키며,
    상기 리셋 신호에 기초하여 상기 제 1 신호 및 상기 제 2 신호를 리셋하도록 구성되는, 집적 회로.
  16. 레퍼런스 신호 및 클럭 신호에 기초하여 제 1 신호 및 제 2 신호를 발생시키는 단계;
    상기 제 1 신호에만 기초하여 상기 제 1 신호 및 상기 제 2 신호를 리셋하는 단계; 및
    상기 제 1 신호 및 상기 제 2 신호에 기초하여 출력 신호를 발생시키는 단계를 포함하고,
    상기 출력 신호는 상기 레퍼런스 신호 및 상기 클럭 신호 간의 위상 오차를 지시하는, 방법.
  17. 제 16 항에 있어서,
    상기 제 1 신호 및 상기 제 2 신호를 리셋하는 단계는,
    상기 제 1 신호를 미리 정해진 양만큼 지연시키는 단계;
    상기 지연된 제 1 신호에 기초하여 리셋 신호를 발생시키는 단계; 및
    상기 리셋 신호에 기초하여 상기 제 1 신호 및 상기 제 2 신호를 리셋하는 단계를 포함하는, 방법.
  18. 제 16 항에 있어서,
    상기 출력 신호를 발생시키는 단계는,
    상기 제 1 신호에 기초하여 상기 출력 신호에 제 1 전류를 공급하는 단계; 및
    상기 제 2 신호에 기초하여 상기 출력 신호에 제 2 전류를 공급하는 단계를 포함하고,
    상기 제 1 전류 및 상기 제 2 전류는 상반된 극성을 가지는, 방법
  19. 제 16 항에 있어서,
    상기 클럭 신호를 발생시키기 위해 다수의 정수 인수들로 오실레이터 신호를 분할하는 단계; 및
    정수가 아닌 디바이더 비율을 달성하기 위해 상기 다수의 정수 인수들을 선택하는 디바이더 컨트롤을 발생시키는 단계를 더 포함하는, 방법.
  20. 레퍼런스 신호 및 클럭 신호에 기초하여 제 1 신호 및 제 2 신호를 발생시키는 수단;
    상기 제 1 신호에만 기초하여 상기 제 1 신호 및 상기 제 2 신호를 리셋하는 수단; 및
    상기 제 1 신호 및 상기 제 2 신호에 기초하여 출력 신호를 발생시키는 수단을 포함하고,
    상기 출력 신호는 상기 레퍼런스 신호와 상기 클럭 신호 간의 위상 오차를 지시하는, 장치
  21. 제 20 항에 있어서,
    상기 제 1 신호 및 상기 제 2 신호를 리셋하는 수단은,
    상기 제 1 신호를 미리 정해진 양만큼 지연시키는 수단;
    상기 지연된 제 1 신호에 기초하여 리셋 신호를 발생시키는 수단; 및
    상기 리셋 신호에 기초하여 상기 제 1 신호 및 상기 제 2 신호를 리셋하는 수단을 포함하는, 장치.
  22. 레퍼런스 신호 및 클럭 신호를 수신하고,
    상기 레퍼런스 신호 및 상기 클럭 신호에 기초하여 제 1 신호 및 제 2 신호를 발생시키며,
    상기 제 1 신호에만 기초하여 상기 제 1 신호 및 상기 제 2 신호를 리셋하도록 구성되는 위상 주파수 검출기; 및
    상기 제 1 신호 및 상기 제 2 신호를 수신하여,
    상기 레퍼런스 신호와 상기 클럭 신호 간의 위상 오차를 지시하는 출력 신호 를 발생시키도록 구성되는 차지 펌프를 포함하는 위상 동기 루프를 포함하는, 무선 디바이스.
  23. 제 22 항에 있어서,
    상기 위상 동기 루프는,
    상기 클럭 신호를 발생시키기 위해 다수의 정수 인수들로 오실레이터 신호를 분할하도록 구성되는 디바이더; 및
    정수가 아닌 디바이더 비율을 수신하고 디바이더 컨트롤을 생성하여 상기 디바이더에 대해 상기 다수의 정수 인수들을 선택하도록 구성되는 시그마-델타 변조기를 더 포함하는, 무선 디바이스.
KR1020097010190A 2006-11-30 2007-11-27 위상 동기 루프를 위한 선형 위상 주파수 검출기 및 차지 펌프 KR101141084B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/565,062 2006-11-30
US11/565,062 US7876871B2 (en) 2006-11-30 2006-11-30 Linear phase frequency detector and charge pump for phase-locked loop
PCT/US2007/085658 WO2008067324A1 (en) 2006-11-30 2007-11-27 Linear phase frequency detector and charge pump for phase-locked loop

Publications (2)

Publication Number Publication Date
KR20090074081A true KR20090074081A (ko) 2009-07-03
KR101141084B1 KR101141084B1 (ko) 2012-07-12

Family

ID=38988311

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097010190A KR101141084B1 (ko) 2006-11-30 2007-11-27 위상 동기 루프를 위한 선형 위상 주파수 검출기 및 차지 펌프

Country Status (7)

Country Link
US (1) US7876871B2 (ko)
EP (1) EP2087593B1 (ko)
JP (2) JP5180225B2 (ko)
KR (1) KR101141084B1 (ko)
CN (1) CN101542907B (ko)
TW (1) TW200836488A (ko)
WO (1) WO2008067324A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101238440B1 (ko) * 2011-12-30 2013-02-28 주식회사 더즈텍 위상 손실 검출기
KR20170096976A (ko) * 2016-02-17 2017-08-25 한국과학기술원 위상 검출기

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE602005018114D1 (de) * 2005-03-31 2010-01-14 Freescale Semiconductor Inc Verfahren zur rauschminderung in einem phasenregelkreis und einrichtung mit rauschminderungsfähigkeiten
US8588311B2 (en) * 2006-12-08 2013-11-19 Gvbb Holdings S.A.R.L. Identification of video signals in a video system
US8108453B2 (en) * 2007-12-17 2012-01-31 Applied Micro Circuits Corporation System and method for filter response switching
US8441575B2 (en) * 2007-12-27 2013-05-14 Himax Technologies Limited Audio clock regenerator with precise parameter transformer
US8258877B2 (en) * 2009-03-18 2012-09-04 University Of Southern California Feed-back and feed-forward systems and methods to reduce oscillator phase-noise
US8169265B2 (en) * 2009-04-29 2012-05-01 Mediatek Inc. Phase lock loop circuits
CN101826869B (zh) * 2009-12-29 2012-07-18 国民技术股份有限公司 含双电流源电荷泵及双比较器复位电路的锁相环电路
CN102299710B (zh) * 2010-06-23 2013-06-19 奇岩电子股份有限公司 具有改进相位检测机制的锁相环
KR101811020B1 (ko) * 2010-10-26 2017-12-20 마벨 월드 트레이드 리미티드 Pll 듀얼 에지 로크 검출기
CN102457269B (zh) * 2010-10-27 2016-01-13 深圳艾科创新微电子有限公司 一种鉴频鉴相电路及其应用于锁相环的方法
CN102035543A (zh) * 2010-12-13 2011-04-27 成都成电硅海科技股份有限公司 锁相环电路
US8461890B1 (en) * 2011-07-20 2013-06-11 United Microelectronics Corp. Phase and/or frequency detector, phase-locked loop and operation method for the phase-locked loop
US8989332B2 (en) * 2012-04-26 2015-03-24 Skyworks Solutions, Inc. Systems and methods for controlling frequency synthesis
US9065457B2 (en) 2012-04-26 2015-06-23 Skyworks Solutions, Inc. Circuits and methods for eliminating reference spurs in fractional-N frequency synthesis
JP5793127B2 (ja) * 2012-10-11 2015-10-14 旭化成エレクトロニクス株式会社 周波数シンセサイザ
US9094025B1 (en) 2013-03-15 2015-07-28 Gsi Technology, Inc. Systems and methods of phase frequency detection involving features such as improved clock edge handling circuitry/aspects
WO2014196890A1 (en) 2013-06-06 2014-12-11 Freescale Semiconductor Inc. Phase detector and phase-locked loop
CN103490770B (zh) * 2013-09-05 2016-01-20 浙江大学 一种基于c波段连续波应答机的快速锁定装置
US9270288B2 (en) * 2013-11-27 2016-02-23 Silicon Laboratories Inc. Time-to-digital converter based on a voltage controlled oscillator
US9300305B1 (en) * 2014-12-02 2016-03-29 Mediatek Inc. Frequency synthesizer and related method for improving power efficiency
US10200514B2 (en) * 2016-06-29 2019-02-05 Intel IP Corporation Pre-high-efficiency (HE)-short training field preamble transmission for the HE-trigger based physical layer convergence protocol (PLCP) protocol data unit (PPDU)
CN107911112A (zh) * 2017-11-15 2018-04-13 中国科学技术大学 一种带电荷泵电流校准技术的低参考杂散电荷泵型锁相环电路
EP3573241B1 (fr) 2018-05-24 2022-08-03 The Swatch Group Research and Development Ltd Oscillateur de référence à rapport cyclique variable, synthétiseur de fréquence et récepteur de signaux avec l'oscillateur de référence
US11095295B2 (en) 2018-06-26 2021-08-17 Silicon Laboratories Inc. Spur cancellation for spur measurement
CN109274367A (zh) * 2018-09-05 2019-01-25 东南大学 一种抗电荷泵失配对锁相环拉入范围造成限制的鉴相器
US10659060B2 (en) 2018-09-27 2020-05-19 Silicon Laboratories Inc. Spur cancellation with adaptive frequency tracking
US10680622B2 (en) 2018-09-27 2020-06-09 Silicon Laboratories Inc. Spur canceller with multiplier-less correlator
US10819353B1 (en) 2019-10-04 2020-10-27 Silicon Laboratories Inc. Spur cancellation in a PLL system with an automatically updated target spur frequency
US11038521B1 (en) 2020-02-28 2021-06-15 Silicon Laboratories Inc. Spur and quantization noise cancellation for PLLS with non-linear phase detection
US11316522B2 (en) 2020-06-15 2022-04-26 Silicon Laboratories Inc. Correction for period error in a reference clock signal
CN113643733B (zh) * 2021-08-17 2023-10-13 群联电子股份有限公司 信号调制装置、存储器存储装置及信号调制方法
US11595047B1 (en) * 2022-03-03 2023-02-28 Ciena Corporation Apparatus and methods for a phase frequency detector with a wide operational range
CN117133230B (zh) * 2023-10-26 2024-01-26 成都利普芯微电子有限公司 Led显示驱动芯片及共阴led显示***、共阳led显示***

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815041A (en) * 1996-04-12 1998-09-29 Silicon Image, Inc. High-speed and high-precision phase locked loop having phase detector with dynamic logic structure
US6151296A (en) * 1997-06-19 2000-11-21 Qualcomm Incorporated Bit interleaving for orthogonal frequency division multiplexing in the transmission of digital signals
JPH11225072A (ja) * 1998-02-05 1999-08-17 Fujitsu Ltd スプリアス抑制装置、スプリアス抑制方法およびフラクショナルｎシンセサイザ
US6049233A (en) * 1998-03-17 2000-04-11 Motorola, Inc. Phase detection apparatus
KR100301043B1 (ko) * 1998-08-08 2001-09-06 윤종용 지연동기루프의위상비교기및지연동기방법
US6959063B1 (en) * 2000-02-29 2005-10-25 Telefonaktiebolaget L M Ericsson (Publ) Fractional-N phase locked loop
ATE311039T1 (de) * 2000-06-28 2005-12-15 Thomson Licensing Hochfrequenz-oszillator
WO2002031988A2 (en) 2000-10-10 2002-04-18 Xtremespectrum, Inc. Ultra wide bandwidth noise cancellation mechanism and method
US6605935B2 (en) * 2001-03-21 2003-08-12 Telefonaktiebolaget L M Ericsson (Publ) Linear fast-locking digital phase detector
US7042970B1 (en) * 2001-06-15 2006-05-09 Analog Devices, Inc. Phase frequency detector with adjustable offset
JP3548557B2 (ja) * 2001-10-02 2004-07-28 Ｎｅｃ化合物デバイス株式会社 フラクショナルｎ周波数シンセサイザ
US7092475B1 (en) * 2002-09-25 2006-08-15 National Semiconductor Corporation Phase-frequency detector with linear phase error gain near and during phase-lock in delta sigma phase-locked loop
US6924704B2 (en) * 2003-10-20 2005-08-02 Procomm, Inc. Charge pump for phase-locked loop
KR20050122665A (ko) * 2004-06-25 2005-12-29 삼성전자주식회사 다중 셀 구조를 갖는 이동통신 시스템에서 섹터다이버시티를 제공하는 직교 주파수 분할 다중 심벌 전송방법 및 송수신 장치
US7203475B2 (en) * 2004-09-14 2007-04-10 Broadcom Corporation Multiple rate local oscillation generator and applications thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101238440B1 (ko) * 2011-12-30 2013-02-28 주식회사 더즈텍 위상 손실 검출기
KR20170096976A (ko) * 2016-02-17 2017-08-25 한국과학기술원 위상 검출기

Also Published As

Publication number Publication date
KR101141084B1 (ko) 2012-07-12
EP2087593A1 (en) 2009-08-12
TW200836488A (en) 2008-09-01
CN101542907A (zh) 2009-09-23
JP5547259B2 (ja) 2014-07-09
JP2010512063A (ja) 2010-04-15
JP2013059058A (ja) 2013-03-28
US20080129352A1 (en) 2008-06-05
CN101542907B (zh) 2012-07-04
WO2008067324A1 (en) 2008-06-05
EP2087593B1 (en) 2013-07-17
JP5180225B2 (ja) 2013-04-10
US7876871B2 (en) 2011-01-25

Similar Documents

Publication Publication Date Title
KR101141084B1 (ko) 위상 동기 루프를 위한 선형 위상 주파수 검출기 및 차지 펌프
KR101228394B1 (ko) 게이팅된 시간-디지털 변환기를 갖는 디지털 위상-록 루프
US6002273A (en) Linear low noise phase-frequency detector
Staszewski et al. All-digital frequency synthesizer in deep-submicron CMOS
CN102210102B (zh) 用于使因锁相环路电路中电荷泵泄漏而造成的控制电压纹波最小化的技术
US9154143B2 (en) Semiconductor device
JP2012525795A (ja) アキュムレータおよび位相デジタル変換器を使用する２ポイント変調のデジタル位相同期ループ
CA2735676A1 (en) Divide-by-three quadrature frequency divider
WO2011133699A1 (en) Pll charge pump with reduced coupling to bias nodes
US6605935B2 (en) Linear fast-locking digital phase detector
US20220190833A1 (en) Phase interpolation-based fractional-n sampling phase-locked loop
Chien et al. A 4GHz fractional-N synthesizer for IEEE 802.11 a
WO2019060124A1 (en) PHASE LOCKING POST-DIVIDEUR PHASE CONTINUITY
EP1297619B1 (en) Linear dead-band-free digital phase detection
US20070252620A1 (en) Phase offset control phase-frequency detector
US9520887B1 (en) Glitch free bandwidth-switching scheme for an analog phase-locked loop (PLL)
Saadat et al. Simulation and improvement of two digital adaptive frequency calibration techniques for fast locking wide-band frequency synthesizers
Wang et al. 1.5 GHz sigma-delta fractional-N ring-based PLL realized using 40 nm CMOS technology for SoC applications
Zarkeshvari DLL-based fractional-N frequency synthesizers
Shin et al. A 65nm 3.4 Gbps HDMI TX PHY with supply-regulated dual-tuning PLL and blending multiplexer
CN118074710A (zh) 用于频率合成的数字锁相环和相关的合并占空比校准方案
Easwaran et al. Specification driven design of Phase locked loops
Bourdi et al. Multimode Δ-Σ-Based Fractional-N Frequency Synthesizer
Hung et al. A 0.06-ps RMS SSC-induced jitter, ΔΣ-dithering-free, 6-GHz spread-spectrum clock generator for serial-ATA generation
Leenaerts et al. Frequency Synthesizers

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160330

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180329

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190327

Year of fee payment: 8