CN101542907A - 用于锁相环路的线性相位频率检测器及电荷泵 - Google Patents

Abstract

本发明描述用于实现锁相环路(PLL)中的相位频率检测器及电荷泵的线性运算的技术。所述相位频率检测器接收参考信号及时钟信号、基于所述参考及时钟信号产生第一及第二信号且仅基于所述第一信号重置所述第一及第二信号。所述第一及第二信号可分别为上行及下行信号，或可分别为下行及上行信号。所述相位频率检测器可延迟所述第一信号达预定量、基于所述经延迟的第一信号及所述第二信号产生重置信号且用所述重置信号重置所述第一及第二信号。所述电荷泵接收所述第一及第二信号，且产生指示所述参考信号与时钟信号之间的相位误差的输出信号。

Description

用于锁相环路的线性相位频率检测器及电荷泵

技术领域

本发明大体上涉及电路，且更明确地说涉及锁相环路。

背景技术

锁相环路(PLL)通常用于许多电子电路中且在通信电路中尤其重要。举例来说，数字***使用时钟信号以触发同步电路(例如，触发器)。发射器***及接收器***分别将本机振荡器(LO)信号用于频率上转换及频率下转换。无线通信***中的无线装置(例如，蜂窝式电话)通常将时钟信号用于数字电路且将LO信号用于发射器电路及接收器电路。时钟信号及LO信号经常用在PLL内操作的电压控制振荡器(VCO)产生。

PLL通常包括相位频率检测器、电荷泵、环路滤波器及VCO。相位频率检测器、电荷泵、环路滤波器共同检测在参考信号与得自VCO的时钟信号之间的相位误差且产生用于VCO的控制信号。控制信号调整VCO的频率，使得时钟信号被锁定到参考信号。

相位频率检测器通常产生通常被称为上行信号及下行信号的一对信号。一个信号通常视时钟信号相对于参考信号为早或晚而在每一时钟循环中被接通较长。上行信号及下行信号用于将电荷泵内的电流源耦合到输出。理想地，相位频率检测器及电荷泵应具有输出电荷对相位误差的线性转移函数。然而，归因于用于电荷泵的电路的失配，通常无法实现此线性转移函数。因此，来自上行信号的输出电荷经常由于相同量值但相反极性的相位误差而不等于来自下行信号的输出电荷。此电荷误差归因于电荷泵中的上行/下行电流失配，此情况可由晶体管装置失配及其它因素引起。归因于电流失配的电荷泵的非线性可引起额外相位噪声，所述噪声可能使性能降级。

因此，在此项技术中需要可为PLL提供良好性能的相位频率检测器及电荷泵。

发明内容

本文中描述用于实现PLL中的相位频率检测器及电荷泵的线性运算的技术。在一方面中，相位频率检测器使用新时序/定时方案以产生上行信号及下行信号，使得电荷泵中的上行/下行电流失配不会导致一阶的非线性失真。新时序方案仅使用上行信号或仅使用下行信号以重置相位频率检测器内的触发器。在新时序方案的情况下，电荷泵中的上行/下行电流失配不在电荷泵的输出中显现。因此，即使在存在晶体管装置失配的情况下也可实现良好性能。

在一个设计中，PLL包括相位频率检测器及电荷泵。相位频率检测器接收参考信号及时钟信号，基于参考信号及时钟信号产生第一信号及第二信号，且仅基于第一信号重置第一信号及第二信号。第一信号及第二信号可分别为上行信号及下行信号。或者，第一信号及第二信号可分别为下行信号及上行信号。相位频率检测器可延迟第一信号达预定量，基于所延迟的第一信号及第二信号产生重置信号，且以重置信号重置第一信号及第二信号。电荷泵接收第一信号及第二信号，且产生指示参考信号与时钟信号之间的相位误差的输出信号。相位频率检测器及电荷泵可如下所述被实施。

以下更详细描述本发明的各种方面及特征。

附图说明

图1展示分数-N型PLL的框图。

图2展示用于PLL的相位频率检测器及电荷泵。

图3展示图2中的相位频率检测器的时序图。

图4A展示用于图2中的电荷泵的电荷转移函数。

图4B展示用于图2中的电荷泵的增益函数。

图5A展示线性相位频率检测器及电荷泵。

图5B展示另一线性相位频率检测器及电荷泵。

图6展示用于图5A中的相位频率检测器的时序图。

图7展示用于操作PLL的过程。

图8展示无线通信装置的框图。

具体实施方式

本文中所述的技术可用于例如整数-N型PLL、分数-N型PLL、多模数除法器(MMD)、∑-Δ(sigma-delta)频率合成器等的各种类型的电路。整数-N型PLL使来自VCO的振荡器信号的频率除以整数除法器比N，其中N≥1。分数-N型PLL使振荡器信号的频率除以非整数除法器比R(例如，有时除以N且其它时间除以N+1)，其中N＜R＜N+1。∑-Δ频率合成器利用∑-Δ调制器以产生用于分数-N型PLL的非整数除法器比R。

图1展示具有分数-N型PLL 110及∑-Δ调制器170的∑-Δ频率合成器100的设计的框图。PLL 110包括相位频率检测器120、电荷泵130、环路滤波器140、电压控制振荡器(VCO)150及除法器160。

相位频率检测器120从参考振荡器(图1中未图示)接收参考信号且从除法器160接收时钟信号，将两个信号的相位进行比较且提供指示参考信号与时钟信号之间的相位误差/差的上行信号及下行信号。时钟信号还可被称为分割时钟信号、反馈信号等。上行信号及下行信号还通常称为早信号及晚信号、提前信号及推迟信号等。电荷泵130接收上行信号及下行信号且产生输出信号，其为指示所检测的相位误差的电流I_CP。

环路滤波器140滤波来自电荷泵130的输出信号且产生用于VCO 150的控制信号V_CTRL。环路滤波器140调整控制信号，使得时钟信号的相位或频率被锁定到参考信号的相位或频率。环路滤波器140具有通常经选择以实现用于PLL 110的所要闭合环路响应的频率响应。举例来说，环路滤波器140的频率响应可基于获取及追踪性能与PLL噪声性能之间的折衷来选择。

VCO 150产生具有由来自环路滤波器140的控制信号所确定的频率的振荡器信号。除法器160使振荡器信号的频率除以N及N+1的整数因子且提供时钟信号。大体来说，N可为任何正整数值。∑-Δ调制器170接收除法器比R，其可表示为：

$R=\frac{f_{\mathrm{vco}}}{f_{\mathrm{ref}}},$ 方程式(1)

其中f_vco为用于VCO 150的所要频率，且

f_ref为参考信号的频率。

∑-Δ调制器170产生用于除法器160的除法器控制以实现除法器比R。此除法器控制可为指示除法器160用N或N+1除的1位控制。举例来说，除法器控制上的逻辑低(′0′)可对应于除以N，且除法器控制上的逻辑高(′1′)可对应于除以N+1。除法器控制上的零及一的百分比由除法器比R来确定。然而，零以量化噪声移位到较高频率且良好相位噪声特征可经实现以用于来自VCO 150的振荡器信号的方式分布于除法器控制上。

图1展示PLL及频率合成器的实例设计。大体来说，PLL及频率合成器可用比图1中所示更少、额外及/或不同的电路块来实施。举例来说，VCO 150可用电流数字到模拟转换器(iDAC)及电流控制振荡器(ICO)来替换。除法器160可为固定整数-N除法器。环路滤波器140可为具有可变环路响应的自适应环路滤波器，其可用于改变PLL环路带宽及/或阻尼。一个或一个以上额外除法器也可用于除振荡器信号以产生在所关注的其它频率下的一个或一个以上额外时钟信号。

图2展示相位频率检测器120a及电荷泵130a的设计，其可分别用于图1中的相位频率检测器120及电荷泵130。

在相位频率检测器120a内，参考信号及时钟信号被分别提供到D触发器220a及220b的时钟输入。触发器220a及220b的数据(D)输入耦合到电源且接收逻辑高。触发器220a及220b的数据(Q)输出分别提供上行信号及下行信号。上行信号指示相对于时钟信号为早的参考信号。下行信号指示相对于时钟信号为晚的参考信号。AND(与)门222接收上行信号及下行信号，且对两个信号执行逻辑AND。延迟单元224延迟AND门222的输出达预定时间量T_ON且将重置信号提供到触发器220a及220b的重置(R)输入。

在电荷泵130a内，电流源230a及230b与开关232a及232b串联耦合且在电源与电路接地之间。电流源230a提供I_UP的电流，且电流源230b提供I_DOWN的电流。开关232a接收上行信号，且当由上行信号上的逻辑高接通时将电流源230a耦合到电荷泵130a的输出。开关232b接收下行信号，且当由下行信号上的逻辑高接通时将电流源230b耦合到电荷泵130a的输出。

由单元224进行的T_ON延迟用于对抗电荷泵中的死区。电流源230a及230b需要某时间量以接通和切断。由于在此转变时间期间上行信号及下行信号中的相位信息丢失，因此转变时间被称为死区。T_ON延迟对抗死区。

图3展示说明图2中的相位频率检测器120a的操作的时序图。最初，上行信号及下行信号处于逻辑低。在时间T₁₁，参考信号从逻辑低转变到逻辑高，触发器220a被触发，且上行信号转变到逻辑高。在时间T₁₂，时钟信号从逻辑低转变到逻辑高，触发器220b被触发，且下行信号转变到逻辑高。当上行信号与下行信号两者均处于逻辑高时，AND门222的输出转变到逻辑高。在时间T₁₃(其比T₁₂迟约T_ON)，重置信号转变到逻辑高，触发器220a与220b均被重置，且上行信号及下行信号转变到逻辑低。

在时间T₁₄，时钟信号从逻辑低转变到逻辑高，触发器220b被触发，且下行信号转变到逻辑高。在时间T₁₅，参考信号从逻辑低转变到逻辑高，触发器220a被触发，且上行信号转变到逻辑高。当上行信号与下行信号两者均处于逻辑高时，AND门222的输出转变到逻辑高。在时间T₁₆(其比T₁₅迟约T_ON)，重置信号转变到逻辑高，触发器220a与220b均被重置，且上行信号及下行信号转变到逻辑低。

如图3中所示，在每一时钟循环中于上行信号及下行信号上产生两个脉冲。在参考信号相对于时钟信号为早时上行信号引导下行信号且具有较长脉冲。相反地，在参考信号相对于时钟信号为晚时下行信号引导上行信号且具有较长脉冲。在每一时钟循环中，具有较早上升沿的信号首先设置其触发器，且具有较晚上升沿的信号重置两个触发器。因此，参考信号在其比时钟信号晚时重置两个触发器，且时钟信号在其比参考信号晚时重置两个触发器。

图3还说明图2中的电荷泵130a的操作。当上行信号引导下行信号时，电流源230a从时间T₁₁到时间T₁₃提供I_UP的供应电流(sourcing current)，且电流源230b从时间T₁₂到时间T₁₃提供I_DOWN的吸入电流(sinking current)。净输出电流为从时间T₁₁到时间T₁₃在供应电流与吸入电流之间的差。

当下行信号引导上行信号时，电流源230b从时间T₁₄到时间T₁₆提供I_DOWN的吸入电流，且电流源230a从时间T₁₅到时间T₁₆提供I_UP的供应电流。净输出电流为从时间T₁₄到时间T₁₆在供应电流与吸入电流之间的差。

理想地，电流源230a及230b应提供相同量的电流，使得I_UP＝I_DOWN。然而，归因于晶体管装置失配及其它因素，I_UP通常不等于I_DOWN。I_UP与I_DOWN之间的失配可被模拟为I_DOWN＝I及I_UP＝I+ΔI，其中I为标称电流且ΔI为电流失配的量。

当上行信号引导下行信号(例如，从时间T₁₁到时间T₁₃)时，来自电荷泵130a的净输出电荷可被表示为：

Q(dt)＝I*dt+ΔI*dt+ΔI*T_ON，    方程式(2)

其中dt为参考信号的上升沿与时钟信号的上升沿之间的时间差，且

Q(dt)为在上行信号引导下行信号的情况下的输出电荷。

当下行信号引导上行信号(例如，从时间T₁₄到时间T₁₆)时，来自电荷泵130a的净输出电荷可被表示为：

Q(-dt)＝-I*dt+ΔI*T_ON，    方程式(3)

其中-dt为参考信号的上升沿与时钟信号的上升沿之间的时间差，且

Q(-dt)为在下行信号引导上行信号的情况下的净电荷。

在方程式(2)及(3)中，项“I*dt”及“-I*dt”对应于所要分量，项“ΔI*dt”对应于非线性失真分量，且项ΔI*T_ON对应于直流(DC)偏移。DC偏移导致参考信号与时钟信号之间的静态相位偏移且大体不影响性能。然而，非线性分量可能使相位噪声降级且引起其它有害效应。

图4A展示来自电荷泵130a的输出电荷Q对相位误差dθ的转移函数。相位误差与时间差有关且可被给定为：dθ＝2π*dt/T_REF，其中T_REF为参考信号的一个循环的持续时间。理想地，转移函数应为具有由电流I所确定的斜率的直线。然而，归因于电流失配ΔI，转移函数由负相位误差的一条直线及正相位误差的另一条直线构成。如果I_UP＞I_DOWN，则正相位误差的直线具有较高斜率，如图3及图4A中所示。

图4B展示电荷泵130a对相位误差dθ的增益函数。电荷泵增益G可被给定为G＝dQ/dθ。理想地，电荷泵增益对于所有相位误差应为恒定的。然而，归因于电流失配ΔI，电荷泵增益对于负相位误差为一个值而对于正相位误差为另一个值。如果I_UP＞I_DOWN，则正相位误差的电荷泵增益较高，如图3及图4B中所示。

电流失配ΔI可由用于实施电流源230a及230b的晶体管装置中的失配、电荷泵的电源电压的改变及其它因素引起。装置失配可通过使用大装置尺寸且遵循良好设计准则来减小。然而，大装置尺寸占用较多电路面积，此情况为不合需要的。此外，即使在大装置尺寸的情况下也无法完全消除装置失配。因此，可预期电荷泵具有一些电流失配。

在一方面中，相位频率检测器使用新时序/定时方案以产生上行信号及下行信号，使得电荷泵中的上行/下行电流失配不会导致一阶的非线性失真。新时序方案仅使用上行信号或仅使用下行信号来重置相位频率检测器内的触发器。此不同于图2中所示的时序方案，其中上行信号与下行信号两者均可重置触发器。在新时序方案的情况下，电荷泵中的上行/下行电流失配不在电荷泵的输出中显现。因此，即使在电荷泵中存在晶体管装置失配的情况下，也可实现良好性能。

图5A展示可分别用于图1中的相位频率检测器120及电荷泵130的相位频率检测器120b及电荷泵130b的设计。相位频率检测器120b仅基于上行信号而重置其触发器。

在相位频率检测器120b内，参考信号及时钟信号被分别提供到D触发器520a及520b的时钟输入。触发器520a及520b的D输入耦合到电源。触发器520a及520b的Q输出分别提供上行信号及下行信号。延迟单元522延迟上行信号达预定时间量T_D。AND门524接收所延迟的上行信号及下行信号，对两个信号执行逻辑AND，且将重置信号提供到触发器520a及520b的R输入。

电荷泵130b包括电流源530a及530b与开关532a及532b，其串联耦合且在电源与电路接地之间。开关532a接收上行信号且将电流源530a耦合到电荷泵输出。开关532b接收下行信号且将电流源530b耦合到电荷泵输出。

图5B展示相位频率检测器120c的设计，其还可用于图1中的相位频率检测器120。相位频率检测器120c仅基于下行信号而重置其触发器。相位频率检测器120c包括触发器520a及520b、延迟单元522及AND门524。然而，不同于图5A，延迟单元522延迟下行信号达预定时间量T_D。AND门524接收所延迟的下行信号及上行信号，且将重置信号提供到触发器520a及520b。

如图5A及图5B中所示，相位频率检测器的新时序方案可用较少电路来实施。其它电路也可经设计以仅基于上行信号或仅基于下行信号来重置触发器。

图6展示说明图5A中的相位频率检测器120b的操作的时序图。最初，上行信号及下行信号处于逻辑低。在时间T₂₁，参考信号转变到逻辑高，触发器520a被触发，且上行信号转变到逻辑高。在时间T₂₂，时钟信号转变到逻辑高，触发器520b被触发，且下行信号转变到逻辑高。在时间T₂₃(其比T₂₁迟约T_D)，在AND门522的输入处的延迟上行信号与下行信号两者均处于逻辑高，且AND门522将逻辑高提供于重置信号上。触发器520a与520b接着均被重置，且上行信号及下行信号转变到逻辑低。

在时间T₂₄，时钟信号转变到逻辑高，触发器520b被触发，且下行信号转变到逻辑高。在时间T₂₅，参考信号转变到逻辑高，触发器520a被触发，且上行信号转变到逻辑高。在时间T₂₆(其比T₂₅迟约T_D)，在AND门522的输入处的延迟上行信号与下行信号两者均处于逻辑高，且AND门522将逻辑高提供于重置信号上。触发器520a与520b接着均被重置，且上行信号及下行信号转变到逻辑低。

如图6中所示，仅上行信号重置触发器而不管参考信号还是时钟信号较早。在每一时钟循环中，具有较早上升沿的信号首先设置其触发器，且上行信号重置两个触发器。

图6还说明图5A中的电荷泵130b的操作。当上行信号引导下行信号(例如，从时间T₂₁到时间T₂₃)时，来自电荷泵130b的输出电荷可被表示为：

Q(dt)＝I*dt+ΔI*dt+ΔI*(T_D-dt)    方程式(4)

＝I*dt+ΔI*T_D。

当下行信号引导上行信号(例如，从时间T₂₄到时间T₂₆)时，来自电荷泵130b的输出电荷可被表示为：

Q(-dt)＝-I*dt+ΔI*T_D。    方程式(5)

在方程式(2)及(3)中，项“I*dt”及“-I*dt”对应于所要分量，且项“ΔI*T_D”对应于DC偏移。电流源530a及530b中的上行/下行电流失配不在电荷泵130b的输出中显现。非线性分量通过在上行信号的上升沿之后引入固定延迟T_D来消除。非线性分量的消除导致(a)输出电荷Q对相位误差dθ的转移函数类似于图4A中所示的理想转移函数，及(b)电荷泵增益类似于图4B中所示的理想增益函数。

固定延迟T_D可如下选定为：

T_D＞T_ON+dt_MAX，    方程式(6)

其中T_ON为用于计及电荷泵的死区的接通时间，且

dt_MAX为当锁定PLL时参考信号的上升沿与时钟信号的上升沿之间的预期最大时间差。

通常仅在锁定PLL时需要由相位频率检测器及电荷泵进行的线性操作。相位噪声、寄生信号电平及其它规范正常适用于锁定的PLL。当锁定PLL时，在相位频率检测器的输入处的参考信号与时钟信号之间存在时间/相位差的一范围。时间/相位差的此范围可视例如用于除法器160的因子N及N+1、来自Δ-∑调制器170的除法器控制(其可视Δ-∑调制器的拓扑或设计而定)等的各种因素而定。时间/相位差的范围可经由电脑模拟、经验测量等来确定。举例来说，可获得在特定PLL及Δ-∑调制器设计的频率锁定期间许多时钟循环的时间/相位差的直方图。dt_MAX接着可基于直方图来选择(例如，设置等于覆盖时钟循环的目标百分比(例如，99％)的时间/相位差)。

选择足够长的固定延迟T_D(例如，如方程式(6)中所示)确保电荷泵内的电流源将对于所有输入条件完全被接通。此又确保经指定以重置触发器的信号(例如，图5A中的上行信号)在锁定PLL时实际上将在T_D延迟之后重置触发器。固定延迟还可为可编程值。

当未锁定PLL时，时间/相位差dt可能大于dt_MAX。当上行信号引导下行信号时，下行信号的上升沿在T_ON之后重置触发器。当下行信号引导上行信号时，上行信号的上升沿在T_D之后重置触发器。当未锁定PLL时相位频率检测器及电荷泵仍适当运行但未线性化，此情况为正常可接受行为。

大体来说，PLL可包括相位频率检测器，所述相位频率检测器接收参考信号及时钟信号，基于参考信号及时钟信号产生第一信号及第二信号，且仅基于第一信号而重置第一信号及第二信号。第一信号及第二信号可分别对应于上行信号及下行信号，且可分别基于参考信号及时钟信号而产生，(例如)如图5A中所示。或者，第一信号及第二信号可分别对应于下行信号及上行信号，且可分别基于时钟信号及参考信号而产生，(例如)如图5B中所示。相位频率检测器可延迟第一信号达预定量，基于所延迟的第一信号及第二信号产生重置信号，且基于重置信号而重置第一信号及第二信号。预定延迟量可(例如)如方程式(6)中所示而选择，或可为可编程的。

电荷泵接收第一信号及第二信号，且产生指示参考信号与时钟信号之间的相位误差的输出信号。电荷泵可基于第一信号将第一电流提供到输出信号，且可基于第二信号将第二电流提供到输出信号，其中第一电流及第二电流具有相反极性。相位频率检测器及电荷泵可如图5A或图5B中所示或以某一其它设计来实施。

图7展示用于操作PLL的过程700。第一信号及第二信号基于参考信号及时钟信号而产生(框712)。第一信号及第二信号仅基于第一信号而重置(框714)。指示参考信号与时钟信号之间的相位误差的输出信号基于第一信号及第二信号而产生(框716)。输出信号可用环路滤波器来滤波以产生用于VCO的控制信号(框718)。来自VCO的振荡器信号可除以多个整数因子(例如，N及N+1)以产生时钟信号(框720)。除法器控制可经产生(例如，通过∑-Δ调制器用噪声成形来产生)以选择多个整数因子来实现非整数除法器比(框722)。

本文中所述的线性相位频率检测器及电荷泵可用于如上所提及的各种类型的PLL，且对于∑-Δ分数-N型PLL尤其有利。∑-Δ分数-N型PLL通过∑-Δ调制器使用噪声成形以将量化噪声推向较高频率，其可更容易地由环路滤波器140滤波。电荷泵中的非线性可引起较高频率噪声折叠回到较低频率且使性能降级。如上所述，使电荷泵线性化减小噪声折叠效应。使电荷泵线性化还可减小从非线性混合及相互调制所产生的分数杂波(spur)或外来音调。

本文中所述的线性相位频率检测器及电荷泵可提供各种优点。即使在存在晶体管装置中的失配及电荷泵中的电流源的有限输出阻抗的情况下也可实现线性操作。因此，可放宽对电流源的电流匹配要求，可改进对电荷泵的电压顺应性要求，且可对电荷泵使用较小晶体管尺寸。此外，可改进近载波(close-in)相位噪声，可降低分数寄生信号电平，且可改进整体PLL性能。晶体管装置失配现仅可引起参考杂波，其在经适当设计的分数-N型PLL中可被抑制在噪声电平之下。

本文中所述的线性相位频率检测器及电荷泵可用于各种电子电路。以下描述用于无线通信装置的线性相位频率检测器及电荷泵的使用。

图8展示无线通信***中的无线装置800的设计的框图。无线装置800可为蜂窝式电话、终端、个人数字助理(PDA)、手持机或某一其它装置。无线通信***可为码分多址(CDMA)***、时分多址(TDMA)***、频分多址(FDMA)***、全球移动通信(GSM)***、正交FDMA(OFDMA)***、无线局域网络(WLAN)等。

无线装置800包括支持双向通信的数字处理器810及收发器830。数字处理器810可用一个或一个以上专用集成电路(ASIC)等实施。收发器830可用一个或一个以上RF集成电路(RFIC)等实施。

对于数据传输，编码器812处理(例如，格式化、编码及交错)待传输的数据，且调制器814进一步处理(例如，调制及加扰)经编码数据以产生数据码片。在收发器830内，发射(TX)基带单元832执行例如数字到模拟转换、滤波、放大等基带处理。混频器834将基带信号上转换到射频(RF)。TX RF单元836执行例如滤波及功率放大等信号调节且产生RF调制信号，所述RF调制信号经由天线840发射。

对于数据接收，接收(RX)RF单元842从天线840接收输入RF信号且执行例如低噪声放大及滤波等信号调节。混频器844将所调节的RF信号从RF下转换到基带。RX基带单元846执行例如滤波、放大、模拟到数字转换等基带处理。解调制器(Demod)816处理(例如，解加扰及解调制)来自单元846的输入样本且提供符号估计。解码器818处理(例如，解交错及解码)符号估计且提供经解码的数据。大体来说，由数据处理器810及收发器830进行的处理视无线***的设计而定。

处理器820可支持例如视频、音频、图形等等的各种应用。控制器/处理器860指导无线装置800内的各处理单元的操作。存储器862存储用于无线装置800的程序码及数据。

VCO/PLL 822产生用于数字处理器810内的处理单元的时钟信号。VCO/PLL 850产生由混频器834用于频率上转换的发射LO信号及由混频器844用于频率下转换的接收LO信号。VCO/PLL 822及VCO/PLL 850可各使用线性相位频率检测器及电荷泵以改进性能。参考振荡器864产生用于VCO/PLL 822及/或VCO/PLL 850的参考信号。参考振荡器864可为晶体振荡器(XO)、电压控制XO(VCXO)、温度补偿XO(TCXO)或某一其它类型的振荡器。

本文中所述的相位频率检测器、电荷泵及PLL可在模拟IC、RFIC、ASIC、数字信号处理器(DSP)、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器及其它电子单元中实施。相位频率检测器、电荷泵及PLL可用例如N-MOS、P-MOS、CMOS、BJT、GaAs等等的各种IC工艺技术来制造。相位频率检测器、电荷泵及PLL还可用离散组件来实施。

提供本发明的先前描述以使得任何所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将容易明了对本发明的各种修改，且本文中所界定的一般原理在不脱离本发明的精神或范围的情况下可应用于其它变化形式。因此，不期望本发明限于本文中所述的实例，而是赋予其与本文中所揭示的原理及新颖特征相一致的最广泛范围。

Claims (23)

1.一种装置，其包含：

相位频率检测器，其经配置以接收参考信号及时钟信号、基于所述参考信号及所述时钟信号产生第一及第二信号且仅基于所述第一信号重置所述第一信号及所述第二信号；以及

电荷泵，其经配置以接收所述第一及第二信号，且产生指示所述参考信号与时钟信号之间的相位误差的输出信号。

2.根据权利要求1所述的装置，其中所述第一信号为指示所述参考信号相对于所述时钟信号为早的上行信号，且其中所述第二信号为指示所述参考信号相对于所述时钟信号为晚的下行信号。

3.根据权利要求1所述的装置，其中所述第一信号为指示所述参考信号相对于所述时钟信号为晚的下行信号，且其中所述第二信号为指示所述参考信号相对于所述时钟信号为早的上行信号。

4.根据权利要求1所述的装置，其中所述相位频率检测器经配置以延迟所述第一信号达预定量、基于所述经延迟的第一信号产生重置信号且基于所述重置信号重置所述第一及第二信号。

5.根据权利要求4所述的装置，其中所述相位频率检测器经配置以进一步基于所述第二信号产生所述重置信号。

6.根据权利要求1所述的装置，其中所述相位频率检测器包含：

第一触发器，其经配置以接收所述参考信号且提供所述第一信号，

第二触发器，其经配置以接收所述时钟信号且提供所述第二信号，

延迟单元，其经配置以延迟所述第一信号达预定量，以及

电路，其经配置以基于所述经延迟的第一信号及所述第二信号产生用于所述第一及第二触发器的重置信号。

7.根据权利要求1所述的装置，其中所述相位频率检测器包含：

第一触发器，其经配置以接收所述时钟信号且提供所述第一信号，

第二触发器，其经配置以接收所述参考信号且提供所述第二信号，

延迟单元，其经配置以延迟所述第一信号达预定量，以及

电路，其经配置以基于所述经延迟的第一信号及所述第二信号产生用于所述第一及第二触发器的重置信号。

8.根据权利要求1所述的装置，其中所述电荷泵包含：

第一电流源，其经配置以将第一电流提供到所述输出信号，

第二电流源，其经配置以将第二电流提供到所述输出信号，所述第一与第二电流具有相反极性，

第一开关，其经配置以在由所述第一信号启用时将所述第一电流源耦合到所述输出信号，以及

第二开关，其经配置以在由所述第二信号启用时将所述第二电流源耦合到所述输出信号。

9.根据权利要求1所述的装置，其进一步包含：

除法器，其经配置以使振荡器信号除以多个整数因子以产生所述时钟信号。

10.根据权利要求9所述的装置，其进一步包含：

∑-Δ调制器，其经配置以接收非整数除法器比且产生除法器控制以选择用于所述除法器的所述多个整数因子。

11.根据权利要求4所述的装置，其中延迟的所述预定量在实现频率锁定之后大于所述参考信号与所述时钟信号之间的预期最大时间差。

12.根据权利要求4所述的装置，其中延迟的所述预定量在实现频率锁定之后大于用以计及所述电荷泵的死区的接通时间加上所述参考信号与所述时钟信号之间的预期最大时间差。

13.根据权利要求4所述的装置，其中延迟的所述预定量为可编程的。

14.一种集成电路，其包含：

相位频率检测器，其经配置以接收参考信号及时钟信号、基于所述参考及时钟信号产生第一及第二信号且仅基于所述第一信号重置所述第一及第二信号；以及

电荷泵，其经配置以接收所述第一及第二信号，且产生指示所述参考与时钟信号之间的相位误差的输出信号。

15.根据权利要求14所述的集成电路，其中所述相位频率检测器经配置以延迟所述第一信号达预定量、基于所述经延迟的第一信号产生重置信号且基于所述重置信号重置所述第一及第二信号。

16.一种方法，其包含：

基于参考信号及时钟信号产生第一及第二信号；

仅基于所述第一信号重置所述第一及第二信号；以及

基于所述第一及第二信号产生输出信号，所述输出信号指示所述参考信号与所述时钟信号之间的相位误差。

17.根据权利要求16所述的方法，其中所述重置所述第一及第二信号包含：

延迟所述第一信号达预定量，

基于所述经延迟的第一信号产生重置信号，以及

基于所述重置信号重置所述第一及第二信号。

18.根据权利要求16所述的方法，其中所述产生所述输出信号包含：

基于所述第一信号将第一电流提供到所述输出信号，以及

基于所述第二信号将第二电流提供到所述输出信号，所述第一与第二电流具有相反极性。

19.根据权利要求16所述的方法，其进一步包含：

使振荡器信号除以多个整数因子以产生所述时钟信号；以及

产生除法器控制以选择所述多个整数因子来实现非整数除法器比。

20.一种设备，其包含：

用于基于参考信号及时钟信号产生第一及第二信号的装置；

用于仅基于所述第一信号重置所述第一及第二信号的装置；以及

用于基于所述第一及第二信号产生输出信号的装置，所述输出信号指示所述参考信号与所述时钟信号之间的相位误差。

21.根据权利要求20所述的设备，其中所述用于重置所述第一及第二信号的装置包含：

用于延迟所述第一信号达预定量的装置，

用于基于所述经延迟的第一信号产生重置信号的装置，以及

用于基于所述重置信号重置所述第一及第二信号的装置。

22.一种无线装置，其包含：

锁相环路，其包括：

相位频率检测器，其经配置以接收参考信号及时钟信号、基于所述参考及时钟信号产生第一及第二信号且仅基于所述第一信号重置所述第一及第二信号，以及

电荷泵，其经配置以接收所述第一及第二信号，且产生指示所述参考与时钟信号之间的相位误差的输出信号。

23.根据权利要求22所述的无线装置，其中所述锁相环路进一步包括：

除法器，其经配置以使振荡器信号除以多个整数因子以产生所述时钟信号，以及

∑-Δ调制器，其经配置以接收非整数除法器比且产生除法器控制以选择用于所述除法器的所述多个整数因子。

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