KR20090070253A - 액정표시장치 및 그 구동 방법 - Google Patents

액정표시장치 및 그 구동 방법 Download PDF

Info

Publication number
KR20090070253A
KR20090070253A KR1020070138189A KR20070138189A KR20090070253A KR 20090070253 A KR20090070253 A KR 20090070253A KR 1020070138189 A KR1020070138189 A KR 1020070138189A KR 20070138189 A KR20070138189 A KR 20070138189A KR 20090070253 A KR20090070253 A KR 20090070253A
Authority
KR
South Korea
Prior art keywords
gate
liquid crystal
voltage
gate voltage
crystal display
Prior art date
Application number
KR1020070138189A
Other languages
English (en)
Other versions
KR101560394B1 (ko
Inventor
김기홍
신현호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020070138189A priority Critical patent/KR101560394B1/ko
Publication of KR20090070253A publication Critical patent/KR20090070253A/ko
Application granted granted Critical
Publication of KR101560394B1 publication Critical patent/KR101560394B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/15—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on an electrochromic effect
    • G02F1/163—Operation of electrochromic cells, e.g. electrodeposition cells; Circuit arrangements therefor
    • G02F2001/1635—Operation of electrochromic cells, e.g. electrodeposition cells; Circuit arrangements therefor the pixel comprises active switching elements, e.g. TFT

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 게이트라인으로 하이 레벨의 제1 게이트전압, 로우 레벨의 제3 게이트 전압 그리고 하이 레벨을 가지며 제1 게이트전압보다 낮은 제2 게이트전압을 순차적으로 공급하여 줌으로써, 킥백 전압을 최소화하여 화질을 향상시킬 수 있다.
액정표시장치, 게이트전압, 킥백전압, 레벨 시프터, 게이트 시프트 클럭

Description

액정표시장치 및 그 구동 방법{Liquid crystal display device and driving method thereof}
본 발명은 액정표시장치에 관한 것으로, 특히
정보화 사회의 발달로 인해, 정보를 표시할 수 있는 표시 장치가 활발히 개발되고 있다. 표시 장치는 액정표시장치(liquid crystal display device), 유기전계발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display panel) 및 전계 방출 표시장치(field emission display device)를 포함한다.
이 중에서, 액정표시장치는 경박 단소, 저 소비 전력 및 풀 컬러 동영상 구현과 같은 장점이 있어, 모바일 폰, 네비게이션, 모니터, 텔레비전에 널리 적용되고 있다.
액정표시장치는 액정 패널 상의 액정셀들의 광 투과율을 조절함으로써 비디오신호에 해당하는 영상을 표시한다.
도 1은 종래의 액정표시장치의 액정패널을 도시한 도면이다. 설명의 편의를 위해 도 1은 액정패널에 정의된 다수의 화소 영역들 중에서 하나의 화소 영역을 도 시하였다.
액정패널은 제1 기판, 제2 기판 및 이들 기판들 사이에 게재된 액정층을 포함한다.
제1 기판은 도 1에 도시된 바와 같이, 화소 영역은 게이트라인(GL)과 데이터라인(DL)에 의해 정의된다.
박막트랜지스터(TFT)는 상기 게이트라인(GL)과 상기 데이터라인(DL)에 전기적으로 연결된다. 도시되지 않은 화소전극은 상기 박막트랜지스터(TFT)에 전기적으로 연결된다. 상기 화소전극과 전단의 게이트라인에 의해 스토리지 캐패시턴스(Cst)가 형성된다. 액정 캐패시턴스(Clc)는 상기 화소전극과 제2 기판에 형성된 공통전극(Vcom) 사이에 게재된 액정층에 형성된다.
도 2에 도시된 바와 같이, 상기 게이트라인(GL)으로 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이 공급된다. 상기 게이트 하이 전압(VGH)에 의해 상기 박막트랜지스터(TFT)가 턴온되고, 데이터라인(DL)으로 공급된 데이터 전압(Vd)이 화소전극을 경유하여 스토리지 캐패시턴스(Cst)에 충전된다.
상기 게이트라인(GL)에는 상기 게이트 하이 전압(VGH)는 1 수평 기간(1H) 동안 공급되고, 1 수평 기판(1H) 이후에는 게이트 로우 전압(VGL)이 공급된다.
이러한 경우, 상기 게이트라인(GL)에 공급된 게이트 하이 전압(VGH)이 게이트 로우 전압(VGL)으로 전이될 때, 상기 박막트랜지스터(TFT)는 턴-오프(turn-off)되고 그 순간 상기 화소전극에 충전된 데이터 전압(Vd)은 상기 박막트랜지스터(TFT)의 게이트 전극과 소스전극 간에 발생된 기생 용량(Cgs)에 의해 킥백전압 (ㅿVp) 만큼 전압 강하된다. 이러한 킥백 전압은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이의 전위차의 크기에 영향을 많이 받는다. 따라서, 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이의 전위차의 크기를 줄이는 것이 킥백전압(ㅿVp)을 줄이기 위해 필수적이다.
종래의 액정표시장치는 이러한 킥백전압(ㅿVp)으로 인해 상기 액정패널 상에 표시되는 영상에 플리커 및 잔상이 발생되어 화질이 저하되는 문제점을 초래하게 된다.
본 발명은 제1 게이트 하이 전압보다 낮은 제2 게이트 하이 전압을 이격시켜 공급시켜 줌으로써, 킥백전압을 최소화하여 화질을 향상시킬 수 있는 액정표시장치 및 그 구동 방법을 제공하는데 그 목적이 있다.
본 발명의 제1 실시예에 따르면, 액정표시장치는, 액정패널; 상기 액정패널에 1수평 기간 단위로 하이 레벨을 갖는 제1 및 제2 게이트전압들을 이격시켜 공급하는 게이트 드라이버; 및 상기 액정패널에 데이터전압을 공급하는 데이터 드라이버를 포함하고, 상기 제2 게이트 전압은 상기 제1 게이트 전압보다 적어도 낮아질 수 있다.
본 발명의 제2 실시예에 따르면, 액정표시장치의 구동 방법은, 액정패널에 1 수평 기간 단위로 하이 레벨을 갖는 제1 및 제2 게이트전압들을 이격시켜 공급하는 단계; 및 상기 액정패널에 데이터전압을 공급하는 단계를 포함하고, 상기 제2 게이트 전압은 상기 제1 게이트 전압보다 적어도 낮아질 수 있다.
본 발명은 게이트라인으로 제1 게이트전압보다 낮은 제2 게이트전압을 이격시켜 공급하여 줌으로써, 킥백 전압을 최소화하여 화질을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 3은 본 발명에 따른 액정표시장치를 도시한 블록도이다.
도 3을 참조하면, 액정표시장치는 액정패널(50), 게이트전압 발생부(20), 게이트 드라이버(30), 데이터 드라이버(40) 및 타이밍 콘트롤러(10)를 포함한다.
상기 액정패널(50)은 제1 기판, 제2 기판 및 상기 제1 및 제2 기판 사이에 게재된 액정층을 포함한다.
상기 제1 기판은 다수의 게이트라인들(GL0 내지 GLn)과 다수의 데이터라인들(DL1 내지 DLm)이 교차하여 배치된다. 각 게이트라인(GL0 내지 GLn)과 각 데이터라인(DL1 내지 DLm)의 교차에 의해 화소 영역들이 정의될 수 있다.
상기 각 게이트라인(GL0 내지 GLn)과 상기 각 데이터라인(DL1 내지 DLm)에 연결되어 박막트랜지스터(TFT)가 배치되고, 상기 박막트랜지스터(TFT)에 연결되어 화소전극이 배치된다. 상기 박막트랜지스터(TFT)와 상기 화소전극은 각 화소 영역에 배치될 수 있다. 상기 화소전극과 이전 게이트라인과의 오버랩에 의해 스토리지 캐패시턴스(Cst)가 형성된다. 상기 화소전극과 이후에 설명될 공통전극 사이의 액정층에 의해 액정 캐패시턴스(Clc)가 형성된다.
상기 제2 기판은 상기 제1 기판의 각 화소 영역에 대응되어 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터를 포함하는 컬러필터층이 배치되고, 각 컬러필터 사이에 블랙 매트릭스가 배치되며, 상기 컬러필터와 상기 블랙 매트릭스 상에 공통전극이 배치될 수 있다.
상기 타이밍 콘트롤러(10)는 상기 게이트 드라이버(30)와 상기 데이터 드라이버(40)를 제어하기 위한 제어신호들을 생성한다. 즉, 상기 타이밍 콘트롤러(10)는 상기 게이트 드라이버(30)를 제어하기 위해 게이트 스타트 펄스(GSP), 제1 게이트 시프트 클럭(GSC1), 제2 게이트 시프트 클럭(GSC2), 게이트 아웃 이네이블(GOE), 레벨 시프터 제어신호(LSC) 등을 생성하고, 상기 데이터 드라이버(40)를 제어하기 위해 소오스 스타트 펄스(SSP), 소오스 시프트 클럭(SSC), 소오스 아웃 이네이블(SOE), POL 등을 생성한다.
본 실시예에서, 상기 게이트 드라이버(30)를 제어하기 위해 생성된 게이트 스타트 펄스(GSP), 제1 게이트 시프트 클럭(GSC1), 제2 게이트 시프트 클럭(GSC2), 게이트 아웃 이네이블(GOE) 및 레벨 시프터 제어신호(LSC)에 의해 상기 게이트 드라이버(30)는 제1 게이트 전압(VGH1)과 상기 제1 게이트 전압(VGH1)과 이격되어 공급되는 제2 게이트 전압(VGH2)을 생성하여 상기 액정패널(50)의 각 게이트라인(GL0 내지 GLn)으로 공급한다.
상기 게이트전압 발생부(20)는 제1 내지 제3 게이트 전압들(VGH1, VGH2, VGL)을 생성하여 상기 게이트 드라이버(30)로 공급한다.
상기 제1 게이트 전압(VGH1)은 하이 레벨을 갖는 전압으로서, 액정패널(50)의 각 게이트 라인(GL0 내지 GLn)을 충분히 활성화시킬 수 있는 전압이다.
상기 제2 게이트 전압(VGH2)은 상기 제1 게이트 전압(VGH1)보다 낮은 하이 레벨을 갖는 전압으로서, 액정패널(50)의 각 게이트 라인(GL0 내지 GLn)을 적어도 활성화시킬 수 있는 전압이다. 상기 제2 게이트 전압(VGH2)은 상기 제1 게이트 전압(VGH1)에 비해 40% 내지 90%의 범위로 낮아질 수 있다.
상기 제3 게이트 전압(VGL)은 로우 레벨을 갖는 전압으로서, 상기 액정패널(50)의 각 게이트라인(GL0 내지 GLn)을 비활성화시킬 수 있는 전압이다.
상기 게이트전압 발생부(20)에서 생성된 제1 내지 제3 게이트 전압들(VGH1, VGH2, VGL)은 상기 게이트 드라이버(30)로 공급되고, 상기 게이트 드라이버(30)에 의해 상기 제1 내지 제3 게이트 전압들(VGH1, VGH2, VGL)이 선택적으로 상기 액정패널(50)의 게이트라인으로 공급될 수 있다.
상기 게이트 드라이버(30)는 도 4에 도시된 바와 같이, 시프트 레지스터(32), 논리곱 연산부(34) 및 레벨 시프터(36)를 포함한다. 상기 게이트 드라이버(30)는 상기 레벨 시프터(36)의 출력을 버퍼링하는 버퍼부(미도시)를 더 포함할 수 있다.
상기 시프트 레지스터(32)는 게이트 스타트 펄스(GSP)와 제1 게이트 시프트 클럭(GSC1)에 의해 제어되어 순차적으로 출력신호(Sout)를 출력한다.
도 6에 도시된 바와 같이, 게이트 스타트 펄스(GSP)는 한 프레임 중에서 1 수평 기간(1H) 동안만 하이 레벨을 갖고, 그 이외에는 로우 레벨을 갖는다. 즉, 게이트 스타트 펄스(GSP)는 매 프레임의 시작 시점에서 1수평 기간(1H) 동안만 하이 레벨을 가질 수 있다.
상기 제1 게이트 시프트 클럭(GSC1)은 1 수평 기간(1H)을 제1 및 제2 구간으로 나누어, 제1 구간 동안 하이 레벨을 가지고 제2 구간 동안 로우 레벨을 가진다. 제1 및 제2 구간은 동일한 폭을 가질 수 있다. 상기 제1 게이트 시프트 클럭(GSC1)은 1 수평 기간(1H) 단위로 이와 같이 하이 레벨과 로우 레벨을 반복적으로 가진다.
따라서, 상기 제1 게이트 시프트 클럭(GSC1)에 의해 게이트 스타트 펄스(GSP)가 출력신호(Sout)로 출력된다.
상기 시프트 레지스터(32)는 상기 액정패널(50)의 게이트라인 수만큼 출력신호들을 출력할 수 있다.
상기 논리곱 연산부(34)는 상기 시프트 레지스터(32)로부터 출력된 출력신호(Sout), 게이트 아웃 이네이블(GOE) 및 제2 게이트 시프트 클럭(GSC2)을 논리곱 연산하여 출력신호(ORout)를 출력한다.
도 5에 도시된 바와 같이, 상기 논리곱 연산부(34)는 논리곱 게이트(38)일 수 있다.
도 6에 도시된 바와 같이, 출력신호(Sout)는 게이트 스타트 펄스(GSP)와 동일한 하이 베렐 폭을 가질 수 있다.
상기 게이트 아웃 이네이블(GOE)은 1 수평 기간(1H) 동안 거의 하이 레벨을 가지고, 1수평 기간(1H)의 끝단의 일부 구간에서 로우 레벨을 가질 수 있다. 즉, 게이트 아웃 이네이블(GOE)은 1 수평 구간(1H)들 사이의 일부 구간에 매우 좁은 폭으로 로우 레벨을 가질 수 있다.
제2 게이트 시프트 클럭(GSC2)은 1 수평 구간(1H)의 적어도 1/2 이상의 구간 동안 하이 레벨을 갖는 제1 하이 레벨 신호와, 1 수평 구간(1H)의 적어도 1/10 이하의 구간 동안 로우 레벨을 갖는 제1 로우 레벨 신호와, 제1 수평 구간(1H)의 적어도 1/4 이하의 구간 동안 하이 레벨을 갖는 제2 하이 레벨 신호와, 제1 수평 구간(1H)의 적어도 1/100 이하의 구간 동안 로우 레벨을 갖는 제2 로우 레벨 신호를 포함할 수 있다.
상기 논리곱 게이트(38)는 제2 게이트 시프트 클럭(GSC2)의 제1 하이 레벨 신호, 게이트 아웃 이네이블(GOE) 및 출력신호(Sout)에 의해 하이 레벨을 갖는 출력신호(ORout)가 출력되고, 제2 게이트 시프트 클럭(GSC2)의 제1 로우 레벨 신호, 게이트 아웃 이네이블(GOE) 및 출력신호(Sout)에 의해 로우 레벨을 갖는 출력신호(ORout)가 출력되고, 제2 게이트 시프트 클럭(GSC2)의 제2 하이 레벨 신호, 게이트 아웃 이네이블(GOE) 및 출력신호(Sout)에 의해 하이 레벨을 갖는 출력신호(ORout)가 출력되며, 제2 게이트 시프트 클럭(GSC2)의 제2 로우 레벨 신호, 게이트 아웃 이네이블(GOE) 및 출력신호(Sout)에 의해 로우 레벨을 갖는 출력신호(ORout)가 출력된다.
따라서, 상기 논리곱 게이트(38)로부터 출력된 출력신호(ORout)는 상기 제2 게이트 시프트 클럭(GSC2)과 동일한 신호이다.
상기 레벨 시프터(36)는 레벨 시프터 제어신호(LSC)에 의해 상기 논리곱 연산부(34)로부터 출력된 출력신호(ORout)에 상응하는 게이트 전압을 제1 내지 제3 게이트 전압들(VGH1, VGH2, VGL)에서 선택하여 출력한다.
상기 제1 내지 제3 게이트 전압들(VGH1, VGH2, VGL)은 상기 게이트전압 발생부(20)에서 생성되어 상기 게이트 드라이버(30)의 상기 레벨 시프터(36)로 공급된다.
상기 레벨 시프터(36)는 레벨 시프터 제어신호(LSC)를 상기 타이밍 콘트롤러(10)로부터 공급받는다. 상기 레벨 시프터 제어신호(LSC)는 상기 논리곱 연산부(34)로부터 출력된 출력신호(ORout)와 제1 내지 제2 게이트 전압들(VGH1, VGH2, VGL)을 매칭시켜 주는 제어신호일 수 있다.
상기 레벨 시프터 제어신호(LSC)는 2진 비트로 이루어질 수 있다. 따라서, 상기 레벨 시프터 제어신호(LSC)는 '00', '01', '10', '11'의 순서로 상기 레벨 시프터(36)로 공급될 수 있다.
상기 레벨 시프터 제어신호(LSC)가 '00'일 경우, 상기 논리곱 연산부(34)로부터 출력된 제1 하이 레벨 신호의 출력신호(ORout)에 상응하는 제1 게이트 전압(VGH1)이 레벨 시프터(36)로부터 출력된다.
상기 레벨 시프터 제어신호(LSC)가 '01'일 경우, 상기 논리곱 연산부(34)로부터 출력된 제1 로우 레벨 신호의 출력신호(ORout)에 상응하는 제3 게이트 전압(VGL)이 레벨 시프터(36)로부터 출력된다.
상기 레벨 시프터 제어신호(LSC)가 '10'일 경우, 상기 논리곱 연산부(34)로 부터 출력된 제2 하이 레벨 신호의 출력신호(ORout)에 상응하는 제2 게이트 전압(VGH2)이 레벨 시프터(36)로부터 출력된다.
상기 레벨 시프터 제어신호(LSC)가 '11'일 경우, 상기 논리곱 연산부(34)로부터 출력된 제2 로우 레벨 신호의 출력신호(ORout)에 상응하는 제3 게이트 전압(VGL)이 레벨 시프터로(36)부터 출력된다.
따라서, 상기 게이트 드라이버(30)는 제1 및 제2 게이트전압(VGH1, VGH2)을 상기 액정패널(50)의 각 게이트라인(GL0 내지 GLn)으로 공급한다. 상기 제1 및 제2 게이트 전압들(VGH1, VGH2) 사이에는 제3 게이트 전압(VGL)이 공급될 수 있다.
상기 데이터 드라이버(40)는 상기 타이밍 콘트롤러(10)에서 공급된 제어신호들에 따라 데이터 전압을 액정패널(50)로 공급한다.
도 7을 참조하여 본 발명의 동작을 설명하면, 1수평 기간(1H) 동안 게이트 드라이버(30)에서 제1 및 제2 게이트 전압들(VGH1, VGH2)을 생성하여 액정패널(50)의 게이트라인으로 공급한다. 상기 제1 및 제2 게이트 전압들(VGH1, VGH2) 사이에 제3 게이트 전압(VGL)이 공급될 수 있다. 상기 제1 및 제2 게이트전압들(VGH1, VGH2)은 하이 레벨을 가지고, 상기 제3 게이트 전압(VGL)은 로우 레벨을 가질 수 있다. 상기 제2 게이트 전압(VGH2)은 상기 제1 게이트전압(VGH1)의 40% 내지 90%의 범위로 낮아질 수 있다.
먼저, 제1 게이트 전압(VGH1)에 의해 상기 액정패널(50)의 게이트라인에 연결된 박막트랜지스터가 턴온된다. 이에 따라 데이터 드라이버(40)에서 데이터 전압(Vd)이 상기 액정패널(50)의 데이터라인으로 공급된다. 상기 데이터 전압(Vd)은 상기 데이터라인에 연결된 상기 박막트랜지스터를 경유하여 화소전극에 인가된다. 화소전극에는 스토리지 캐패시턴스(Cst)가 형성되어 있으므로, 상기 화소전극으로 인가된 데이터 전압은 서서히 스토리지 캐패시턴스(Cst)에 충전되게 된다.
상기 제1 게이트 전압(VGH1) 이후에 상기 제3 게이트 전압(VGL)이 상기 액정패널(50)의 게이트라인으로 공급된다. 상기 제3 게이트 전압(VGL)은 로우 레벨이므로, 상기 게이트라인에 연결된 박막트랜지스터는 턴오프된다. 이러한 경우, 상기 제1 게이트 전압(VGH1)의 하이 레벨에서 상기 제3 게이트 전압(VGL)의 로우 레벨로 전이될 때, 1차 킥백 전압이 발생될 수 있다. 상기 제3 게이트전압(VGL)의 폭은 매우 작기 때문에 킥백 전압이 크지는 않게 된다. 이러한 킥백 전압에 의해 화소전극에 충전된 전압은 감소하게 된다.
제3 게이트전압(VGL) 이후에 제2 게이트전압(VGH2)이 상기 액정패널(50)의 게이트라인으로 공급된다. 이에 따라, 상기 게이트라인에 연결된 박막트랜지스터가 하이 레벨을 갖는 상기 제2 게이트전압(VGH2)에 의해 다시 턴온된다. 이에 따라, 데이터라인으로 공급된 데이터전압(Vd)이 박막트랜지스터를 경유하여 화소전극으로 다시 인가되게 되므로, 상기 화소전극의 전압은 다시 증가되게 된다. 따라서, 상기 화소전극의 전압은 데이터전압(Vd)으로 완전하게 충전될 수 있다.
상기 제2 게이트전압(VGH2) 이후 상기 제3 게이트전압(VGL)이 상기 액정패널(50)의 게이트라인으로 공급된다. 이에 따라, 상기 게이트라인에 연결된 박막트랜지스터는 턴오프된다.
상기 제2 게이트전압(VGH2)은 상기 제1 게이트전압(VGH1)보다 상대적으로 낮 은 전압을 가지므로, 상기 제2 게이트전압(VGH2)에서 상기 제3 게이트전압(VGL)으로 전이가 발생되더라고, 킥백 전압(ΔVp)이 매우 작게 된다.
따라서, 본 실시예는 게이트라인으로 제1 게이트전압보다 낮은 제2 게이트전압을 이격시켜 공급하여 줌으로써, 킥백 전압을 최소화하여 화질을 향상시킬 수 있다.
도 1은 종래의 액정표시장치의 액정패널을 도시한 도면.
도 2는 종래의 액정표시장치에서 킥백전압의 발생을 도시한 도면.
도 3은 본 발명에 따른 액정표시장치를 도시한 블록도.
도 4는 도 3의 게이트 드라이버를 도시한 블록도.
도 5는 도 4의 논리곱 게이트를 도시한 도면.
도 6은 도 3의 액정표시장치의 신호 파형도.
도 7은 본 발명의 액정표시장치에서 킥백전압의 발생을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10: 타이밍 콘트롤러 20: 게이트전압 발생부
30: 게이트 드라이버 32: 시프트 레지스터
34: 논리곱 연산부 36: 레벨 시프터
38: 논리곱 게이트 40: 데이터 드라이버
50: 액정패널

Claims (11)

  1. 액정패널;
    상기 액정패널에 1수평 기간 단위로 하이 레벨을 갖는 제1 및 제2 게이트전압들을 이격시켜 공급하는 게이트 드라이버; 및
    상기 액정패널에 데이터전압을 공급하는 데이터 드라이버를 포함하고,
    상기 제2 게이트 전압은 상기 제1 게이트 전압보다 적어도 낮은 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서, 상기 제1 및 제2 게이트전압들 사이에 로우 레벨을 갖는 제3 게이트전압이 공급되는 것을 특징으로 하는 액정표시장치.
  3. 제1항에 있어서, 상기 제2 게이트전압은 상기 제1 게이트전압의 40% 내지 90%의 범위로 낮은 것을 특징으로 하는 액정표시장치.
  4. 제1항에 있어서, 상기 제1 게이트전압은 상기 1 수평 기간의 적어도 1/2 이상의 폭을 갖는 것을 특징으로 하는 액정표시장치.
  5. 제1항에 있어서, 상기 제2 게이트전압은 상기 1 수평 기간의 적어도 1/4 이하의 폭을 갖는 것을 특징으로 하는 액정표시장치.
  6. 제2항에 있어서, 상기 제3 게이트전압은 상기 1 수평 기간의 적어도 1/10 이하의 폭을 갖는 것을 특징으로 하는 액정표시장치.
  7. 제2항에 있어서, 상기 게이트 드라이버는,
    게이트 스타트 펄스와 제1 게이트 시프트 클럭에 의해 1 수평 기간의 출력신호를 순차적으로 출력하는 시프트 레지스터;
    상기 시프트 레지스터의 출력신호, 게이트 아웃 이네이블 및 제2 게이트 시프트 클럭을 논리곱 연산하는 논리곱 연산부; 및
    레벨 시프터 제어신호에 따라 상기 논리곱 연산부의 출력신호에 상응하는 게이트전압을 상기 제1 내지 게이트전압들 중에서 선택하여 출력하는 레벨 시프터를 포함하는 것을 특징으로 하는 액정표시장치.
  8. 제7항에 있어서, 상기 제1 게이트 시프트 클럭은 상기 1 수평 기간의 1/2 구간동안 하이 레벨을 갖는 것을 특징으로 하는 액정표시장치.
  9. 제7항에 있어서, 상기 제2 게이트 시프트 클럭은 상기 1 수평 기간으로부터 구분된 제1 내지 제3 구간들을 포함하고, 상기 제1 및 제3 구간들은 하이 레벨을 갖고 상기 제2 구간은 로우 레벨을 갖는 것을 특징으로 하는 액정표시장치.
  10. 제9항에 있어서, 상기 제1 구간은 상기 제1 게이트전압과 동일한 폭을 가지고, 상기 제2 구간은 상기 제3 게이트전압과 동일한 폭을 가지며, 상기 제3 구간은 상기 제2 게이트전압과 동일한 폭을 갖는 것을 특징으로 하는 액정표시장치.
  11. 액정패널에 1수평 기간 단위로 하이 레벨을 갖는 제1 및 제2 게이트전압들을 이격시켜 공급하는 단계; 및
    상기 액정패널에 데이터전압을 공급하는 단계를 포함하고,
    상기 제2 게이트 전압은 상기 제1 게이트 전압보다 적어도 낮은 것을 특징으로 하는 액정표시장치의 구동 방법.
KR1020070138189A 2007-12-27 2007-12-27 액정표시장치 및 그 구동 방법 KR101560394B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070138189A KR101560394B1 (ko) 2007-12-27 2007-12-27 액정표시장치 및 그 구동 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070138189A KR101560394B1 (ko) 2007-12-27 2007-12-27 액정표시장치 및 그 구동 방법

Publications (2)

Publication Number Publication Date
KR20090070253A true KR20090070253A (ko) 2009-07-01
KR101560394B1 KR101560394B1 (ko) 2015-10-15

Family

ID=41321816

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070138189A KR101560394B1 (ko) 2007-12-27 2007-12-27 액정표시장치 및 그 구동 방법

Country Status (1)

Country Link
KR (1) KR101560394B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150038949A (ko) * 2013-10-01 2015-04-09 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR20160035298A (ko) * 2014-09-23 2016-03-31 엘지디스플레이 주식회사 표시장치 구동 방법
KR20160090188A (ko) * 2015-01-21 2016-07-29 엘지디스플레이 주식회사 액정표시장치 및 이의 구동회로
KR20170035699A (ko) * 2015-09-23 2017-03-31 엘지디스플레이 주식회사 표시장치 및 이의 구동방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0402046D0 (en) * 2004-01-29 2004-03-03 Koninkl Philips Electronics Nv Active matrix display device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150038949A (ko) * 2013-10-01 2015-04-09 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR20160035298A (ko) * 2014-09-23 2016-03-31 엘지디스플레이 주식회사 표시장치 구동 방법
KR20160090188A (ko) * 2015-01-21 2016-07-29 엘지디스플레이 주식회사 액정표시장치 및 이의 구동회로
KR20170035699A (ko) * 2015-09-23 2017-03-31 엘지디스플레이 주식회사 표시장치 및 이의 구동방법

Also Published As

Publication number Publication date
KR101560394B1 (ko) 2015-10-15

Similar Documents

Publication Publication Date Title
KR101245944B1 (ko) 액정패널, 이를 구비한 액정표시장치 및 그 구동 방법
KR101450868B1 (ko) 표시장치 및 그 구동방법
KR101252854B1 (ko) 액정 패널, 데이터 드라이버, 이를 구비한 액정표시장치 및그 구동 방법
US20140320465A1 (en) Display Device For Low Speed Drive And Method For Driving The Same
KR101818247B1 (ko) 액정표시장치 및 그 구동방법
US9697785B2 (en) Display device
KR101560394B1 (ko) 액정표시장치 및 그 구동 방법
KR20100076595A (ko) 액정표시장치
KR20090127771A (ko) 액정표시장치
KR101308442B1 (ko) 액정표시장치 및 그의 구동 방법
KR101192759B1 (ko) 액정 표시장치의 구동장치 및 구동방법
KR101589751B1 (ko) 액정표시장치
KR20180014337A (ko) 액정표시장치
KR20080076578A (ko) 스토리지 온 커먼 구조 액정표시장치 및 이의 구동방법
KR101470624B1 (ko) 액정표시장치
KR20070121284A (ko) 액정표시장치 및 그의 구동 방법
KR101332050B1 (ko) 액정표시장치
KR20070014561A (ko) 액정표시장치
KR20090010832A (ko) 액정표시장치의 구동회로
KR20080097530A (ko) 액정표시장치 및 그 구동방법
KR100680057B1 (ko) 액정표시장치의 프리차징 방법 및 장치
KR20070120824A (ko) 액정표시장치 및 그의 구동 방법
KR20070030344A (ko) 액정 표시 장치 및 이의 구동방법
KR101074400B1 (ko) 액정표시장치 및 그 구동방법
KR20080002623A (ko) 액정 표시장치의 잔상 제거장치와 그의 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180917

Year of fee payment: 4