KR20070014561A - 액정표시장치 - Google Patents

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KR20070014561A
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Abstract

킥백전압(ㅿVp)을 보상하여 화질을 향상시킬 수 있는 액정표시장치가 개시된다.
본 발명에 따른 액정표시장치는 소정의 제어신호에 따라 게이트라인으로 게이트 하이 전압(VGH)과 제 1 및 제 2 게이트 로우 전압(VGL-1, VGL-2)을 공급함으로써 킥백전압(ㅿVp)을 보상하여 화질을 향상시킬 수 있다.
게이트 하이 전압(VGH), 킥백전압(ㅿVp)

Description

액정표시장치{Liquid crystal display device}
도 1은 종래의 액정표시장치를 나타낸 도면.
도 2는 도 1의 액정표시장치에 인가되는 전압을 나타낸 파형도.
도 3은 본 발명에 따른 액정표시장치를 나타낸 도면.
도 4는 도 3의 게이트 드라이버를 상세히 나타낸 도면.
도 5는 도 3의 게이트라인의 출력 파형을 나타낸 도면.
<도면의 주요부분에 대한 간단한 설명>
102:액정패널 104:게이트 드라이버
105:쉬프트 레지스터 106:데이터 드라이버1
107:논리곱 연산부 108:타이밍 컨트롤러
109:레벨 쉬프터 110:제 1 전원 공급부
111:게이트 로우 전압 선택부 112:제 2 전원 공급부
113:버퍼부
본 발명은 액정표시장치에 관한 것으로, 특히 킥백전압(ㅿVp)을 보상하여 화 질을 향상시킬 수 있는 액정표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증되고 있다. 이에 부응하여 근래에는 LCD(Liquid Crystal Display device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display) 등 여러가지 평판표시장치가 연구되어 왔고 일부는 이미 여러장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 브라운관(CRT)을 대체하면서 LCD(이하, '액정표시장치'라 함)가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 텔레비전 모니터 등으로 다양하게 개발되고 있다.
액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 화상을 표시한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자 배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛의 편광상태를 변화시켜 화상정보를 표현할 수 있다.
도 1은 종래의 액정표시장치를 나타낸 도면이다.
도 1에 도시된 바와 같이, 종래의 액정표시장치는 복수개의 게이트라인(GL0 ~ GLn)과 데이터라인(DL1 ~ DLm)이 배열되어 소정의 화상을 표시하는 액정패널(2)과, 상기 게이트라인(GL0 ~ GLn)으로 스캔신호를 공급하는 게이트 드라이버(4)와, 상기 데이터라인(DL1 ~ DLm)으로 데이터 전압을 공급하는 데이터 드라이버(6)와, 상기 게이트 드라이버(4) 및 데이터 드라이버(6)를 제어하는 제어신호를 생성하는 타이밍 컨트롤러(8)를 포함한다.
상기 액정패널(2)에는 복수의 게이트라인(GL0 ~ GLn)과 데이터라인(DL1 ~ DLm)이 배열되고 그 교차부에는 스위칭 소자인 박막트랜지스터(TFT)가 형성된다. 또한, 전단 게이트라인과 상기 박막트랜지스터(TFT)와 연결된 화소전극(미도시) 사이에는 스토리지 캐패시터(Cst)가 형성된다.
상기 스토리지 캐패시터(Cst)는 상기 데이터라인(DL1 ~ DLm)을 통해 공급된 데이터 전압을 충전하는 역할을 한다.
상기 액정표시장치는 널리 공지된 기술이므로 이에 대한 상세한 설명은 생략하기로 한다.
이와 같은 방식으로 구성되는 액정표시장치의 게이트라인(GL0 ~ GLn)에는 스캔신호 즉, 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이 공급된다. 여기서, 상기 게이트라인(GL0~ GLn)에 해당하는 수평기간(1H) 동안 게이트 하이 전압(VGH)을 공급하고, 나머지 기간에는 게이트 로우 전압(VGL)을 인가한다.
상기 게이트 하이 전압(VGH)은 상기 액정패널(2)상의 박막트랜지스터(TFT)를 턴-온(turn-on) 시키며 상기 박막트랜지스터(TFT)가 턴-온(turn-on) 되는 기간동안 상기 데이터 드라이버(6)로부터 공급된 데이터 전압(Vd)이 스토리지 캐패시터(Cst)에 충전된다.
상기 게이트라인(GL0 ~ GLn)에 공급된 게이트 하이 전압(VGH)이 게이트 로우 전압(VGL)으로 전이될때, 상기 박막트랜지스터(TFT)는 턴-오프(turn-off)되고 그순 간 상기 화소전극에 충전된 데이터 전압(Vd)은 도 2에 도시된 바와 같이, 상기 박막트랜지스터(TFT)의 게이트 전극과 소스전극 간에 발생된 기생 용량(Cgs)에 의해 킥백전압(ㅿVp) 만큼 전압강하된다.
상기 게이트라인(GL0 ~ GLn)으로 공급된 스캔신호는 라인저항 등으로 인해 신호왜곡이 발생하게 되는데, 상기 스캔신호의 왜곡현상으로 인해, 상기 킥백전압(ㅿVp)이 발생하게 된다. 상기 킥백전압(ㅿVp)으로 인해 상기 액정패널(2) 상에 표시되는 화상에는 플리커 및 잔상이 발생되어 화질이 저하되는 문제점을 초래하게 된다.
본 발명은 킥백전압(ㅿVp)을 보상하여 플리커 및 잔상을 제거할 수 있는 액정표시장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 액정표시장치는 복수의 게이트라인과 데이터라인에 의해 정의된 화소가 배열된 액정패널과, 상기 각 게이트라인으로 게이트 하이 전압과 제 1 및 제 2 게이트 로우 전압을 공급하는 게이트 드라이버 및 상기 액정패널의 데이터라인으로 소정의 데이터 전압을 공급하는 데이터 드라이버를 포함하고, 상기 제 2 게이트 로우 전압은 상기 제 1 게이트 로우 전압보다 적어도 높은 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명한다.
도 3은 본 발명에 따른 액정표시장치를 나타낸 도면이다.
도 3에 도시된 바와 같이, 상기 액정표시장치는 소정의 화상을 표시하며 복수의 게이트라인(GL0 ~ GLn)과 데이터라인(DL1 ~ DLm)이 배열된 액정패널(102)과, 상기 액정패널(102)을 구동하는 게이트 드라이버(104)와 데이터 드라이버(106)와, 상기 게이트 드라이버(104) 및 데이터 드라이버(106)를 제어하는 타이밍 컨트롤러(108)을 포함한다.
상기 액정표시장치는 상기 타이밍 컨트롤러(108)와 데이터 드라이버(106) 및 게이트 드라이버(104)를 구동시키는 구동전압과 게이트 하이 전압(VGH) 및 제 1 게이트 로우 전압(VGL-1)을 생성하는 제 1 전원 공급부(110)와 제 2 게이트 로우 전압(VGL-2)을 생성하는 제 2 전원 공급부(112)를 더 포함한다.
상기 액정패널(102)에는 복수의 게이트라인(GL0 ~ GLn)과 데이터라인(DL1 ~ DLm)이 배열되고 상기 게이트라인(GL0 ~ GLn)과 데이터라인(DL1 ~ DLm)의 교차부에 박막트랜지스터(TFT)가 형성된다.
상기 박막트랜지스터(TFT)는 상기 게이트 드라이버(104)로부터 공급된 게이트 하이 전압(VGH)으로 인해 턴-온(turn-on)되고 제 1 및 제 2 게이트 로우 전압(VGL-1, VGL-2)으로 인해 턴-오프(turn-off)된다.
상기 제 1 전원 공급부(110)는 시스템(미도시)으로부터 공급된 입력전압을 이용하여 상기 타이밍 컨트롤러(108)와 데이터 드라이버(106) 및 게이트 드라이버(104)를 구동시키는 구동전압을 생성한다. 또한, 상기 제 1 전원 공급부(110)는 게이트 하이 전압(VGH) 및 제 1 게이트 로우 전압(VGL-1)을 생성하여 상기 게이트 드라이버(104)로 공급한다.
상기 제 2 전원 공급부(112)는 상기 제 1 게이트 로우 전압(VGL-1)과 상이한 제 2 게이트 로우 전압(VGL-2)을 생성하여 상기 게이트 드라이버(104)로 공급한다. 이때, 상기 제 2 게이트 로우 전압(VGL-2)은 상기 제 1 게이트 로우 전압(VGL-1) 보다 적어도 높은 전압을 갖는다.
각 게이트라인(GL0 ~ GLn)에는 게이트 하이 전압(VGH), 제 1 게이트 로우 전압(VGL-1) 및 제 2 게이트 로우 전압(VGL-2)이 일정 간격으로 연속으로 공급된다.
즉, 게이트라인(GL0 ~ GLn)에 공급된 게이트 하이 전압(VGH)에 의해 상기 게이트라인(GL0 ~ GLn)에 연결된 박막트랜지스터(TFT)가 턴-온(turn-on)된다. 이러한 경우에 데이터라인(DL1 ~DLm)을 통해 공급된 소정의 데이터 전압(Vd)이 상기 박막트랜지스터(TFT)를 경유하여 화소전극(미도시)에 인가된다.
1 수평구간(1H) 동안 게이트라인(GL0 ~ GLn)으로 게이트 하이 전압(VGH)이 공급된다. 상기 1 수평구간(1H)이 지난 후 제 1 게이트 로우 전압(VGL-1)이 상기 게이트라인(GL0 ~ GLn)으로 공급되고, 이에 따라 상기 게이트라인(GL0 ~ GLn)에 연결된 박막트랜지스터(TFT)는 턴-오프(turn-off)된다.
그러므로, 상기 데이터라인(DL1 ~ DLm)을 통해 공급된 데이터 전압(Vd)은 상기 박막 트랜지스터(TFT)에 의해 차단되어 더 이상 화소전극(미도시)으로 인가되지 않게된다.
이때, 상기 게이트 하이 전압(VGH)에서 상기 제 1 게이트 로우 전압(VGL-1)으로 전이됨에 따라 기생용량(Cgs)에 영향을 주어 킥백전압(ㅿVp)이 유발된다. 따라서, 화소전극(미도시)에는 실제 데이터 전압(Vd)에서 상기 킥백전압(ㅿVp)만큼 강하된 전압이 충전되게 된다.
본 발명에서는 이러한 킥백전압(ㅿVp)을 보상하기 위해 제 1 게이트 로우 전압(VGL-1)에서 이 전압 보다 높은 하이 전압으로 인가하여 준다.
즉, 상기 제 1 게이트 로우 전압(VGL-1)보다 적어도 높은 전압인 제 2 게이트 로우 전압(VGL-2)이 게이트라인(GL0 ~ GLn)으로 공급된다. 이에 따라 로우 전압을 갖는 제 1 게이트 로우 전압(VGL-1)에서 하이 전압을 갖는 제 2 게이트 로우 전압(VGL-2)으로 전이됨에 따라 소정의 전압만큼 증가된다.
이에 따라, 앞서 게이트 하이 전압(VGH)에서 제 1 게이트 로우 전압(VGL-1)으로 전이됨에 따라 전압 강하된 킥백전압(ㅿVp)을 상기 증가된 전압에 의해 킥백전압(ㅿVp)의 감소폭을 최대한 줄여 줄 수 있으므로, 플리커 및 잔상이 제거될 수 있다.
상기 제 1 및 제 2 게이트 로우 전압(VGL-1, VGL-2)에 대한 상세한 설명은 다음과 같다.
상기 박막트랜지스터(TFT)는 게이트 하이 전압(VGH)이 공급되면 턴-온(turn-on)되고, 동시에 상기 데이터라인(DL1 ~ DLm)으로부터 데이터 전압(Vd)이 공급되어 화소전극(미도시) 상에 충전된다.
상기 박막트랜지스터(TFT)로 공급된 게이트 하이 전압(VGH)이 제 1 게이트 로우 전압(VGL-1)으로 바뀌는 순간 그에 영향을 받아서 화소전극(미도시) 상에 충전된 데이터 전압(Vd)이 변하게 된다. 상기 화소전극(미도시) 상에 충전된 데이터 전압(Vd)은 킥백전압(ㅿVp) 만큼의 전압강하가 발생한다.
상기 킥백전압(ㅿVp)은 상기 박막트랜지스터(TFT)로 공급된 게이트 하이 전압(VGH)이 제 1 게이트 로우 전압(VGL-1)으로 바뀌는 순간에 발생하게 된다. 따라서 상기 박막트랜지스터(TFT)로 상기 제 1 게이트 로우 전압(VGL-1)보다 큰 전압인 제 2 게이트 로우 전압(VGL-2)을 공급하여 상기 화소전극 상에 충전된 데이터 전압(Vd)에 영향을 주어 상기 킥백전압(ㅿVp)을 보상한다.
즉, 상기 킥백전압(ㅿVp)만큼의 전압강하가 발생한 상기 데이터 전압(Vd)은 상기 제 1 게이트 로우 전압(VGL-1)에서 제 2 게이트 로우 전압(VGL-2)으로 바뀌는 순간에 이에 연동하여 소정 전압이 상승되는 효과가 발생한다.
상기 타이밍 컨트롤러(108)는 도시되지 않은 시스템으로부터 공급된 수직/수평동기신호(Vsync/Hsync)와 소정의 클럭신호 및 데이터 이네이블(DE) 신호를 이용하여 소정의 제어신호를 생성한다. 상기 소정의 제어신호는 상기 게이트 드라이버(104) 및 데이터 드라이버(106)로 공급되어 상기 게이트 드라이버(104) 및 데이터 드라이버(106)를 제어한다.
상기 게이트 드라이버(104)는 상기 제 1 및 제 2 전원 공급부(110, 112)로부터 게이트 하이 전압(VGH)과, 제 1 및 제 2 게이트 로우 전압(VGL-1, VGL-2)을 공급받는다. 상기 게이트 하이 전압(VGH)과 제 1 및 제 2 게이트 로우 전압(VGL-1, VGL-2)은 상기 게이트라인(GL0 ~ GLn)으로 공급된다.
상기 게이트 드라이버(104)는 도 4에 도시된 바와 같이, 쉬프트 레지스터(105)와, 상기 쉬프트 레지스터(105)의 출력신호와 게이트 출력 이네이블(GOE) 신호를 논리연산하는 논리곱 연산부(107)와, 상기 논리곱 연산부(107)의 출력 신호에 따라 게이트 하이 전압(VGH)과 제 1 및 제 2 게이트 로우 전압(VGL-1, VGL-2)을 선택하는 레벨 쉬프터(109)와, 상기 레벨 쉬프터(109)로부터 공급된 출력전압을 상기 게이트라인(GL0 ~ GLn)으로 공급하는 버퍼부(113)를 포함한다.
상기 쉬프터 레지스터(105)는 상기 타이밍 컨트롤러(108)로부터 공급된 게이트 제어신호들 중 게이트 스타트 펄스(GSP) 신호와 게이트 쉬프트 클럭(GSC) 신호에 따라 하이(High) 또는 로우(Low) 신호를 출력한다. 상기 게이트 쉬프트 클럭(GSC) 신호는 상기 게이트 스타트 펄스(GSP) 신호의 하이(High) 구간에 동기된다.
상기 쉬프트 레지스터(105)로부터 출력된 하이(High) 또는 로우(Low) 신호는 상기 논리곱 연산부(107)로 공급된다.
상기 논리곱 연산부(107)는 상기 쉬프트 레지스터(105)로부터 출력된 신호와 상기 타이밍 컨트롤러(108)로부터 공급된 게이트 출력 이네이블(GOE) 신호를 조합하여 하이(High) 또는 로우(Low) 신호를 출력한다.
상기 쉬프트 레지스터(105)로부터 출력된 신호가 하이(High) 이고 상기 게이트 출력 이네이블(GOE) 신호가 하이(High) 인 경우, 상기 논리곱 연산부(107)는 하이(High) 신호를 출력하게 된다. 상기 논리곱 연산부(107)는 AND 게이트의 논리연산과 동일한 논리연산을 수행한다.
또한, 상기 논리곱 연산부(107)로 상기 쉬프트 레지스터(105)에서 출력된 신호와 상기 게이트 출력 이네이블(GOE) 신호 중에 적어도 하나 이상 로우(Low) 신호가 공급되면, 상기 논리곱 연산부(107)는 로우(Low) 신호를 출력하게 된다.
상기 논리곱 연산부(107)에서 출력된 하이(High) 또는 로우(Low) 신호는 상 기 레벨 쉬프터(109)로 공급된다.
상기 레벨 쉬프터(109)는 상기 논리곱 연산부(107)로부터 공급된 하이(High) 또는 로우(Low) 신호에 해당하는 전압값을 상기 버퍼부(113)로 공급하는 역할을 한다. 이때, 상기 레벨 쉬프터(109)로는 상기 제 1 및 제 2 전원 공급부(110, 112)에서 생성된 게이트 하이 전압(VGH)과 제 1 및 제 2 게이트 로우 전압(VGL-1, VGL-2)이 공급된다.
상기 레벨 쉬프터(109)는 순차적으로 상기 제 1 및 제 2 게이트 로우 전압(VGL-1, VGL-2)을 선택하여 상기 버퍼부(113)로 공급하는 게이트 로우 전압 선택부(111)를 더 포함한다.
상기 레벨 쉬프터(109)로 하이(High) 신호가 공급되면, 상기 레벨 쉬프터(109)는 상기 게이트 하이 전압(VGH)을 선택하여 상기 버퍼부(113)로 공급한다. 또한, 상기 레벨 쉬프터(109)로 로우(Low) 신호가 공급되는 순간 상기 게이트 로우 전압 선택부(111)는 상기 제 1 게이트 로우 전압(VGL-1)을 선택하여 상기 버퍼부(113)로 공급한다.
연속하여, 상기 제 1 게이트 로우 전압(VGL-1)이 선택된 후 적어도 1 수평구간(1H) 이후에 상기 게이트 로우 전압 선택부(111)는 상기 제 2 게이트 로우 전압(VGL-2)을 선택하여 상기 버퍼부(113)로 공급한다. 이때, 상기 게이트 로우 전압 선택부(111)는 상기 타이밍 컨트롤러(108)로부터 공급된 소정의 제어신호에 따라 상기 제 1 및 제 2 게이트 로우 전압(VGL-1, VGL-2)을 선택하게된다.
상기 타이밍 컨트롤러(108)로부터 공급된 제어신호가 하이(High) 일 경우 상 기 게이트 로우 전압 선택부(111)는 상기 제 1 게이트 로우 전압(VGL-1)을 선택하여 버퍼부(113)로 상기 제 1 게이트 로우 전압(VGL-1)을 공급한다.
상기 타이밍 컨트롤러(108)로부터 공급된 제어신호가 로우(Low) 일 경우 상기 게이트 로우 전압 선택부(111)는 상기 제 2 게이트 로우 전압(VGL-2)을 선택하여 상기 버퍼부(113)로 상기 제 2 게이트 로우 전압(VGL-2)을 공급한다. 이때, 상기 타이밍 컨트롤러(108)로부터 생성된 제어신호는 1 수평구간 동안 하이(High) 신호를 갖고, 상기 1 수평구간을 제외한 나머지 수평구간 동안 로우(Low) 신호를 갖는다.
이로인해, 상기 게이트 로우 전압 선택부(111)는 제 1 게이트 로우 전압(VGL-1)을 선택하여 상기 버퍼부(113)로 공급한 후 적어도 1 수평구간(1H) 이후에 제 2 게이트 로우 전압(VGL-2)을 선택하여 상기 버퍼부(113)로 공급한다.
상기 버퍼부(113)는 상기 게이트라인(GL0 ~ GLn)과 전기적으로 연결되어 있어서 상기 게이트 하이 전압(VGH)과 제 1 및 제 2 게이트 로우 전압(VGL-1, VGL-2)을 상기 게이트라인(GL0 ~ GLn)에 순차적으로 공급한다.
결국, 상기 게이트라인(GL0 ~ GLn)에는 도 5에 도시된 바와 같이, 게이트 하이 전압(VGH)이 1 수평구간(1H) 동안 공급되고 이어서, 상기 제 1 게이트 로우 전압(VGL-1)이 상기 게이트라인(GL0 ~GLn)으로 공급된다.
연속하여, 상기 제 1 게이트 로우 전압(VGL-1)이 상기 게이트라인(GL0 ~ GLn)으로 공급된 후 적어도 1 수평구간(1H) 이후에 상기 제 1 게이트 로우 전압(VGL-1)보다 큰 제 2 게이트 로우 전압(VGL-2)이 상기 게이트라인(GL0 ~ GLn)으로 공급된다.
상기 게이트라인(GL0 ~ GLn)과 연결된 박막트랜지스터(TFT)는 상기 게이트 하이 전압(VGH)이 공급되면 턴-온(turn-on)되고, 동시에 상기 데이터라인(DL1 ~ DLm)을 통해 데이터 전압이 화소전극(미도시)에 공급된다.
이어, 상기 게이트라인(GL0 ~ GLn)과 연결된 박막트랜지스터(TFT)는 상기 제 1 게이트 로우 전압(VGL-1)이 공급되면 턴-오프(turn-off)되고, 동시에 상기 화소전극(미도시)으로 공급된 데이터 전압이 킥백전압(ㅿVp) 만큼의 전압강하가 발생한다.
연속하여, 상기 게이트라인(GL0 ~ GLn)으로 제 1 게이트 로우 전압(VGL-1)이 공급된 후 적어도 1 수평구간(1H) 이후에 상기 게이트라인(GL0 ~ GLn)으로 제 2 게이트 로우 전압(VGL-2)이 공급되면, 상기 박막트랜지스터(TFT)는 턴-오프(turn-off) 상태를 유지한다.
상기 제 1 게이트 로우 전압(VGL-1) 보다 큰 제 2 게이트 로우 전압(VGL-2)이 박막트랜지스터(TFT)로 공급됨으로써, 이에 연동하여 상기 화소전극 상에 충전되어 킥백전압(ㅿVp)만큼의 전압강하가 발생한 데이터 전압은 소정 상승된다.
상기 킥백전압(ㅿVp)은 이미 상술한 바와 같이, 상기 박막트랜지스터(TFT)가 턴-온(turn-on) 상태에서 턴-오프(turn-off) 상태로 변할때 이에 연동하여 발생하게 된다. 상기 킥백전압(ㅿVp)은 그 다음 수평구간에 게이트라인(GL0 ~ GLn)으로 제 2 게이트 로우 전압(VGL-2)을 공급함으로써 보상된다.
즉, 게이트 하이 전압(VGH)에서 제 1 게이트 로우 전압(VGL-1)으로 바뀌는 순간에 킥백전압(ㅿVp)이 발생하게 되는데, 그 다음 수평구간에서 상기 제 1 게이트 로우 전압(VGL-1)보다 큰 제 2 게이트 로우 전압(VGL-2)을 공급함으로써 상기 킥백전압(ㅿVp)을 보상할 수 있다.
상기 제 1 게이트 로우 전압(VGL-1)에서 상기 제 2 게이트 로우 전압(VGL-2)으로 바뀌는 순간에 이에 연동하여 상기 스토리지 캐패시터(Cst)에 충전된 데이터 전압이 영향을 받게 된다. 이로인해 킥백전압(ㅿVp)만큼의 전압강하가 발생하였던 상기 데이터 전압은 소정전압이 상승되는 효과가 발생하게 된다.
상기 제 2 게이트 로우 전압(VGL-2)은 그 다음 프레임구간에서 게이트 하이 전압(VGH)이 공급되기 전까지 상기 게이트라인(GL0 ~ GLn)으로 계속 공급된다.
위에서 설명한 바와 같이, 본 발명에 따른 액정표시장치는 게이트라인(GL0 ~ GLn)으로 게이트 하이 전압(VGH)과 제 1 게이트 로우 전압(VGL-1)을 공급하고 그 다음 수평구간부터 상기 제 1 게이트 로우 전압(VGL-1)보다 큰 제 2 게이트 로우 전압(VGL-2)을 공급함으로써 종래의 액정표시장치에서 발생한 플리커 등을 극복하여 화질을 향상시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 액정표시장치는 제 1 게이트 로우 전압(VGL-1)이 공급된 후 일정 간격 뒤에 이보다 증가된 제 2 게이트 로우 전압(VGL-2)이 공급되어 킥백전압(ㅿVp)을 보상함으로써, 종래의 액정표시장치에서 발생한 킥백전압(ㅿVp)으로 인한 플리커 및 잔상등을 극복하여 화질을 향상시킬 수 있다.

Claims (7)

  1. 복수의 게이트라인과 데이터라인에 의해 정의된 화소가 배열된 액정패널;
    상기 각 게이트라인으로 게이트 하이 전압과 제 1 및 제 2 게이트 로우 전압을 공급하는 게이트 드라이버; 및
    상기 액정패널의 데이터라인으로 소정의 데이터 전압을 공급하는 데이터 드라이버를 포함하고,
    상기 제 2 게이트 로우 전압은 상기 제 1 게이트 로우 전압보다 적어도 높은 것을 특징으로 하는 액정표시장치.
  2. 제 1항에 있어서,
    상기 게이트 하이 전압에서 상기 제 1 게이트 로우 전압으로 전이될 때 발생된 킥백 전압은 상기 제 1 게이트 로우 전압에서 상기 제 2 게이트 로우 전압으로 전이될 때 발생된 전압에 의해 보상되는 것을 특징으로 하는 액정표시장치.
  3. 제 1항에 있어서,
    상기 제 1 게이트 로우 전압에서 상기 제 2 게이트 로우 전압으로 전이될 때 발생된 전압은 증가되는 것을 특징으로 하는 액정표시장치.
  4. 제 1항에 있어서,
    상기 박막트랜지스터는 상기 제 1 게이트 하이 전압이 공급되면 턴-온되고 상기 제 1 및 제 2 게이트 로우 전압이 공급되면 턴-오프 되는 것을 특징으로 하는 액정표시장치.
  5. 제 1항에 있어서,
    상기 게이트 드라이버는,
    소정의 제1 제어신호에 따라 순차적으로 출력 신호를 출력하는 쉬프트 레지스터;
    상기 쉬프트 레지스터로부터 출력된 출력 신호의 출력을 제어하는 논리곱 연산부;
    상기 논리곱 연산부에서 제어된 출력 신호에 따라 게이트 하이 전압과 제1 및 제2 게이트 로우 전압을 출력하는 레벨 쉬프터; 및
    상기 레벨 쉬프터로부터 공급된 전압을 상기 게이트라인으로 공급하는 버퍼부를 포함하는 것을 특징으로 하는 액정표시장치.
  6. 제 5항에 있어서,
    상기 레벨 쉬프터는 상기 제 1 및 제 2 게이트 로우 전압의 순서로 출력되도록 선택하는 선택부를 포함하는 것을 특징으로 하는 액정표시장치.
  7. 제 6항에 있어서,
    상기 게이트 로우 전압 선택부는 상기 제 1 게이트 로우 전압을 선택하여 출력한 후 적어도 1 수평구간 이후에 상기 제 2 게이트 로우 전압을 선택하여 출력하는 것을 특징으로 하는 액정표시장치.
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