KR20090069096A - 반도체 소자 형성 방법 - Google Patents

Abstract

본 발명은 DRC(Design Rule Check)를 수행할 때 라인 패턴에 대한 디자인 룰(design rule)로 라인 패턴의 쓰러짐 현상(collapse)이 발생하지 않는 최소 라인 길이를 설정하여 현재 설계된 목표 패턴의 레이아웃에서 라인 패턴의 길이가 최소 라인 길이보다 길면 중간에 탭(tab)(또는 패드(pad))을 삽입하여 메탈 층의 미세 브리지(micro bridge)에 대한 식각 공정 마진(etch process margin)을 높여 제품 수율을 향상시킬 수 있는 기술을 개시한다.

OPC, DRC, MLL(Minimum Line Length), OPC, 마스크

Description

반도체 소자 형성 방법{Method for manufacturing semiconductor device}

본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 DRC(Design Rule Check)를 수행할 때 라인 패턴에 대한 디자인 룰(design rule)로 라인 패턴의 쓰러짐 현상(collapse)이 발생하지 않는 최소 라인 길이를 설정하여 현재 설계된 목표 패턴의 레이아웃에서 라인 패턴의 길이가 최소 라인 길이보다 길면 중간에 탭(tab)(또는 패드(pad))을 삽입하여 메탈 층의 미세 브리지(micro bridge)에 대한 식각 공정 마진(etch process margin)을 높여 제품 수율을 향상시킬 수 있는 반도체 소자 형성 방법에 관한 것이다.

일반적으로 리소그라피 공정(lithography process)은 웨이퍼 상에 감광막을 도포한 후 노광 및 현상을 수행하는 공정으로서 마스크를 필요로 하는 식각 공정이나 이온 주입 공정 이전에 수행된다.

반도체 소자가 고집적화됨에 따라 회로를 구성하는 패턴의 크기 및 간격(pitch)이 점점 감소하고 있기 때문에, 가공 공정 중 사진 공정 기술은 마스크 설계를 정교하게 해줌으로써 마스크를 통해 나오는 빛의 양을 적절히 조절하고, 새 로운 감광제의 개발, 고구경(high numerical aperture) 렌즈를 사용하는 스캐너(scanner)의 개발, 변형된 마스크를 개발하는 등의 노력에 의해 반도체 소자 제조 장치가 갖고 있는 기술적인 한계를 극복하고 있다.

한편, 현재 가장 범용으로 이용되고 있는 UV 레이저는 248nm의 파장을 갖는 KrF 광원을 이용하고 있지만, 193nm의 파장을 갖는 ArF 및 157nm의 파장을 갖는 F2 레이저를 포함하여 더 짧은 파장인 EUV로 광원이 전화되고 있다.

또한, 반도체 소자가 고집적화됨에 따라 고 해상도와 정확한 초점 심도(Depth Of Focus; DOF)가 필요하기 때문에, 리소그라피 기술에서 이멀젼(immersion) 기술을 도입함에 따라 개구수(Numerical Aperture; NA)가 극단적으로 커지고 있는데, 개구수가 커지면 초점 심도가 감소하여 실질적인 해상도가 많이 증가하지 않기 때문에 해상도와 초점 심도를 증가시키기 위한 연구 및 개발이 진행되고 있다.

특히, 반도체 소자의 패턴이 반복적이지 않고 불규칙한 기하학적 형성(geometry)을 갖기 때문에, 광학 해상 한계를 극복하면서 동시에 빠른 시간 내에 매우 섬세한 광 근접 보정(Optical Proximity Correction; 이하 OPC라 함)이 필요하게 되었다. 이러한 OPC 기술을 사용하여 광학 노광 장치가 안고 있는 빛의 왜곡 현상을 보상할 수 있게 되었다.

종래의 광학 장치를 사용하여 노광 공정을 수행했을 때의 주 패턴 형성은 기술적으로 많은 어려움이 있다. 현재의 노광 공정을 통해서 후속 공정에 필요한 독립 영역 마진(isolation area margin)을 확보하기 위해서는 노광 공정을 부족 노 광(under exposure)으로 해야만 식각 후 최종적으로 만들어지는 독립 영역의 목표 선폭(target critical dimension)을 만족할 수 있다. 여기서, 부족 노광(under exposure)은 정상적인 패턴을 형성하기 위한 기준 노광에 비해 덜 노광함으로써 설계 선폭보다 라인(line) 기준으로 더 크게 확장하는 노광 방법이다. 따라서, 라인이 커지기 때문에 상대적으로 스페이스는 그만큼 더 작아지는 문제점이 있다.

이를 개선하기 위해, 새로운 고해상 노광 장치를 적용하고, 식각 편차가 적은 정밀 식각 장치를 적용하고, 설계를 변경하고, 마스크의 패턴 배치를 조절하는 OPC 등의 방법이 있다.

여기서, 새로운 고해상 노광 장치를 적용하거나 식각 편차가 적은 정밀 식각 장치를 적용하는 방법은 고비용(cost of ownership) 문제가 있고, 설계를 변경하는 방법은 시간제약(turn around time)의 문제가 있고, 마스크의 패턴 배치를 조절(OPC)하는 방법은 마스크의 패턴을 조절할 때마다 마스크를 새로 제조해야하기 때문에 마스크 제조비용 추가되고, 전문적인 광학 현상 경험, 모사 프로그램 활용능력 및 마스크 제조 정확성이 동시에 필요한 고 난이도 기술의 적용해야하는 문제가 있다.

일반적인 OPC 방법은 목표 패턴 듀티(duty) 레이아웃을 패터닝 하고, 각 피치별로 패턴들의 CD(Critical Dimension)를 측정하고, 이를 이용하여 OPC 룰(rule)을 형성하기 위한 모델링을 수행한다.

또한, 반도체 소자를 형성하는 공정에서 메탈 층의 경우 최소 라인 길이가 길어질 경우 패턴 쓰러짐 현상(collapse)이 발생한다. 특히, 감광막 두께를 낮게 설정할 경우 식각 공정의 마진이 부족하여 하드 마스크 등을 사용해야 하기 때문에 공정이 복잡해지는 문제점이 있다.

본 발명은 메탈 층의 미세 브리지(micro bridge)에 대한 식각 공정 마진(etch process margin)을 높여 제품 수율을 향상시킬 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 소자 형성 방법은

회로를 구현하는 목표 패턴의 제 1 레이아웃을 설계하는 단계;

상기 제 1 레이아웃에 대해 1차 DRC(Design Rule Check)를 수행하되, 상기 레이아웃의 목표 패턴 길이와 상기 목표 패턴의 쓰러짐 현상(collapse)이 발생하지 않는 최소 라인 길이를 비교하는 단계;

상기 목표 패턴의 길이가 상기 최소 라인 길이보다 긴 경우 상기 목표 패턴의 중앙에 탭을 삽입하여 상기 제 1 레이아웃을 보정하는 단계;

상기 제 1 레이아웃을 보정하는 단계에서 보정된 제 2 레이아웃에 대해 광 근접 보정(Optical Proximity Correction; OPC)을 수행하는 단계;

상기 광 근접 보정 수행 결과에 따라 상기 제 2 레이아웃이 정의된 마스크를 제작하는 단계; 및

상기 마스크를 이용하여 노광 및 식각 공정을 수행하는 웨이퍼 공정을 수행하는 단계를 포함한다.

또한, 상기 탭은 패드를 포함하고,

상기 제 2 레이아웃에 대해 2차 DRC를 수행하는 단계를 더 포함하고,

상기 식각 공정은 다마신(damascene) 공정을 포함하는 것을 특징으로 한다.

본 발명은 DRC(Design Rule Check)를 수행할 때 라인 패턴에 대한 디자인 룰(design rule)로 라인 패턴의 쓰러짐 현상(collapse)이 발생하지 않는 최소 라인 길이를 설정하여 현재 설계된 목표 패턴의 레이아웃에서 라인 패턴의 길이가 최소 라인 길이보다 길면 중간에 탭(tab)(또는 패드(pad))을 삽입하여 메탈 층의 미세 브리지(micro bridge)에 대한 식각 공정 마진(etch process margin)을 높여 제품 수율을 향상시킬 수 있는 효과가 있다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구 성요소를 나타낸다.

도 1은 본 발명에 따른 반도체 소자 형성 방법을 나타낸 순서도이다. 여기서는 메탈 층에 대한 식각 공정을 예를 들어 설명하지만 이에 한정되지 않는다.

먼저, 회로를 구현하기 위한 목표 패턴의 레이아웃을 설계하고(S1), DRC(Design Rule Check)를 수행한다(S2). 이때, 라인 패턴에 대한 디자인 룰(design rule)로 라인 패턴의 쓰러짐 현상(collapse)이 발생하지 않는 최소 라인 길이(Minimum Line Length; MLL)를 설정하여 현재 설계된 목표 패턴의 레이아웃에서 라인 패턴의 길이가 최소 라인 길이보다 길면 중간에 탭(tab)(또는 패드(pad))을 삽입하여 목표 패턴의 레이아웃을 변경한다(S3).

일반적으로 목표 패턴의 결함(collapse)을 검출하기 위해서는 마스크를 제작한 후 그 마스크를 이용하여 웨이퍼 공정(wafer process)을 수행하고 실제 웨이퍼 상에서 라인 패턴이 쓰러지는 현상(collapse)을 SEM(Scanning Electric Microscope) 등을 이용하여 검출하여 이를 보정하는 절차를 수행하는데, 본 발명에서는 DRC를 수행하여 라인 패턴의 쓰러짐 현상(collapse)이 예상되는 목표 패턴에 탭을 삽입하는 레이아웃 설계 단계(S1)에서 레이아웃 변경에 의해 라인 패턴이 쓰러지는 현상(collapse)을 방지할 수 있다.

한편, 일반적으로 라인 패턴이 쓰러지는 현상(collapse)은 감광막의 종횡비(aspect ratio)가 클수록 발생할 가능성이 크다. 하지만, 본 발명의 기술을 적용하는 경우 감광막의 종횡비가 4 이상이 되더라도 패턴 쓰러짐 현상(collapse)을 방지할 수 있다.

이어서, DRC 수행 결과에 대해 OPC(Optical Proximity Correction)를 수행한 후(S4) OPC 결과에 따라 마스크를 제작하고(S5), 그 마스크를 이용한 노광 및 현상 공정을 통해 감광막으로 목표 패턴을 웨이퍼 상에 형성하고, 그 감광막 목표 패턴을 식각 마스크로 이용하여 메탈 층을 식각하여 메탈 라인 패턴을 웨이퍼에 형성하는 웨이퍼 공정(wafer process)을 진행한다(S6).

도 2a 및 도 2b는 본 발명에 따른 레이아웃 보정 방법을 나타낸 평면도들이다. 여기서, 도 2a는 회로를 구현하기 위해 목표 패턴을 설계한 레이아웃을 나타낸 평면도이고, 도 2b는 라인 패턴(20a)에 탭(22)을 삽입하여 레이아웃을 보정한 평면도이다.

도 2a에 도시된 바와 같은 회로를 구현하기 위해 목표 패턴을 설계한 레이아웃에 대해 DRC(Design Rule Check)를 수행하여 라인 패턴(20)의 길이(L)가 디자인 룰(design rule)로 설정한 최소 라인 길이(Minimum Line Length; MLL)보다 긴 경우, 도 2b에 도시된 바와 같이 그 라인 패턴(20a)의 중앙 부분에 탭(또는 패드)(22)을 삽입하여 목표 패턴의 레이아웃을 변경한다. 여기서, 최소 라인 길이(MLL)는 쓰러짐 현상(collapse)이 발생하지 않는 라인 패턴(22)의 최대 길이를 말한다.

따라서, 본 발명은 높은 종횡비(high aspect ratio)를 갖는 라인 패턴의 불량(collapse)을 방지할 수 있다. 다시 말해서, 메탈 층(metal layer)의 감광막의 종횡비를 높일 수 있다. 이는 메탈 층에 대한 선택 식각 공정 시 하드 마스크를 사용하지 않더라도 Al, W 등에 대한 식각 공정이 가능해져 식각 공정을 단순화시킬 수 있다.

결과적으로 본 발명은 메탈 층의 미세 브리지(micro bridge)에 대한 식각 공정 마진(etch process margin)을 높여 제품 수율을 향상시킬 수 있다.

상기한 실시예에서는 정상적인(normal) 메탈 층 식각 공정을 예를 들어 설명하였지만, 이에 한정되지 않는다. 즉, 다마신 공정(damascene process) 등에도 적용 가능하다.

또한, 라인 패턴의 쓰러짐 현상(collapse)을 방지하는 다른 방법으로 감광막의 두께를 얇게 하여 종횡비를 낮추고, Al, W 등의 상부에 실리콘 질화막(Si3N4), 비정질 탄소 등의 하드 마스크를 사용하는 방법을 사용할 수 있다. 또 다른 방법으로는 라인 패턴에 굴곡을 주어 형성하는 방법을 사용할 수 있다.

한편, 본 발명의 레이아웃 설계 단계에서 라인 패턴의 쓰러짐 현상(collapse)에 대응하여 최소 라인 길이(MLL)에 대한 제한적인 DFM(Design for Manufacturing)을 디자인 룰(Design rule)로 활용할 수 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1은 본 발명에 따른 반도체 소자 형성 방법을 나타낸 순서도이다.

도 2a 및 도 2b는 본 발명에 따른 레이아웃 보정 방법을 나타낸 평면도들이다.

<도면의 주요 부분에 대한 부호 설명>

S1: 목표 패턴 레이아웃 설계

S2: DRC(L>MLL)

S3: 라인 패턴의 중앙에 탭을 삽입하여 레이아웃 보정

S4: OPC

S5: 마스크 제작

S6: 웨이퍼 공정

Claims (4)

1. 회로를 구현하는 목표 패턴의 제 1 레이아웃을 설계하는 단계;

   상기 제 1 레이아웃에 대해 1차 DRC(Design Rule Check)를 수행하되, 상기 레이아웃의 목표 패턴 길이와 상기 목표 패턴의 쓰러짐 현상(collapse)이 발생하지 않는 최소 라인 길이를 비교하는 단계;

   상기 목표 패턴의 길이가 상기 최소 라인 길이보다 긴 경우 상기 목표 패턴의 중앙에 탭을 삽입하여 상기 제 1 레이아웃을 보정하는 단계;

   상기 제 1 레이아웃을 보정하는 단계에서 보정된 제 2 레이아웃에 대해 광 근접 보정(Optical Proximity Correction; OPC)을 수행하는 단계;

   상기 광 근접 보정 수행 결과에 따라 상기 제 2 레이아웃이 정의된 마스크를 제작하는 단계; 및

   상기 마스크를 이용하여 노광 및 식각 공정을 수행하는 웨이퍼 공정을 수행하는 단계를 포함하는 반도체 소자 형성 방법.
2. 제 1 항에 있어서,

   상기 탭은 패드를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
3. 제 1 항에 있어서,

   상기 제 2 레이아웃에 대해 2차 DRC를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
4. 제 1 항에 있어서,

   상기 식각 공정은 다마신(damascene) 공정을 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.

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