KR20090065116A - Organic light emitting display - Google Patents

Organic light emitting display Download PDF

Info

Publication number
KR20090065116A
KR20090065116A KR1020070132565A KR20070132565A KR20090065116A KR 20090065116 A KR20090065116 A KR 20090065116A KR 1020070132565 A KR1020070132565 A KR 1020070132565A KR 20070132565 A KR20070132565 A KR 20070132565A KR 20090065116 A KR20090065116 A KR 20090065116A
Authority
KR
South Korea
Prior art keywords
metal pattern
substrate
light emitting
organic light
display device
Prior art date
Application number
KR1020070132565A
Other languages
Korean (ko)
Other versions
KR101378862B1 (en
Inventor
서창기
정영효
김관수
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020070132565A priority Critical patent/KR101378862B1/en
Publication of KR20090065116A publication Critical patent/KR20090065116A/en
Application granted granted Critical
Publication of KR101378862B1 publication Critical patent/KR101378862B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/841—Self-supporting sealing arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

An organic elestroluminescent display device is provided to minimize the fault of a sub pixel located within a display unit in an adhesive member sintering process, thereby securing the stability of an element and improving reliability. An organic elestroluminescent display device comprises a substrate(110), a display unit, a first metal pattern, a second metal pattern, a sealing substrate and an adhesive member. The display unit(DP) includes a plurality of sub pixels located on the substrate. The first metal pattern(PN1) is positioned within the edge region of the display unit in order to surround the three sides of the display unit. The second metal pattern(PN2) is connected to the first metal pattern and extended to the outside of the substrate. The sealing substrate(190) faces against the substrate. The adhesive member(S) is located to surround the edge region of the first metal pattern and to seal the substrate and the sealing substrate.

Description

유기전계발광표시장치{Organic Light Emitting Display}Organic Light Emitting Display

본 발명은 유기전계발광표시장치에 관한 것이다.The present invention relates to an organic light emitting display device.

유기전계발광표시장치에 사용되는 유기전계발광소자는 기판 상에 위치하는 두 개의 전극 사이에 발광층이 형성된 자발광소자였다.An organic light emitting display device used in an organic light emitting display device is a self-light emitting device in which a light emitting layer is formed between two electrodes positioned on a substrate.

또한, 유기전계발광소자는 빛이 방출되는 방향에 따라 전면발광(Top-Emission) 방식과 배면발광(Bottom-Emission) 방식 등이 있고, 구동방식에 따라 수동매트릭스형(Passive Matrix)과 능동매트릭스형(Active Matrix) 등으로 나누어져 있다.In addition, the organic light emitting device has a top emission type and a bottom emission type depending on the direction in which light is emitted, and a passive matrix type and an active matrix type depending on the driving method. (Active Matrix), etc.

이러한 유기전계발광표시장치는 유기 발광층을 포함하는 서브 픽셀의 상부와 하부에 위치하는 애노드와 캐소드에 전기적인 신호 등을 공급하여 원하는 영상을 표시할 수 있다.Such an organic light emitting display device can display a desired image by supplying an electrical signal or the like to the anodes and cathodes positioned above and below the subpixel including the organic light emitting layer.

유기전계발광표시장치는 수분이나 산소에 취약하므로 기판 상에 형성된 소자를 보호하기 위하여 기판 상에 접착부재를 형성하고, 기판과 밀봉 기판을 합착 밀봉하였다.Since the organic light emitting display device is vulnerable to moisture or oxygen, an adhesive member is formed on the substrate to protect an element formed on the substrate, and the substrate and the sealing substrate are bonded and sealed.

한편, 접착부재로 프릿(frit)을 사용하는 경우 프릿을 소성시 조사되는 레이 저의 열 에너지로 인하여 기판 온도가 순간적으로 수백도 이상 올라가게 된다. 이때 발생된 열 에너지에 의한 기판의 온도 상승은 기판 상에 형성된 트랜지스터, 유기 또는 무기막 등에 스트레스를 주게 되어 소자 및 막 특성에 변이를 일으키거나 물리적 충격이 발생하게 되므로 이를 해결할 수 있는 방안이 요구된다.On the other hand, when the frit is used as the adhesive member, the substrate temperature is increased by several hundred degrees instantaneously due to the thermal energy of the laser irradiated when the frit is fired. In this case, the temperature rise of the substrate due to the generated thermal energy stresses transistors, organic or inorganic layers formed on the substrate, and causes variations in device and film characteristics or physical shocks. .

상술한 배경기술의 문제점을 해결하기 위한 본 발명의 목적은, 접착부재 소성 공정시 표시부 내에 위치하는 서브 픽셀에 발생하는 문제를 최소화할 수 있는 유기전계발광표시장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide an organic light emitting display device capable of minimizing a problem occurring in a subpixel located in a display unit during an adhesive member firing process.

상술한 과제 해결 수단으로 본 발명은, 기판; 기판 상에 위치하는 복수의 서브 픽셀을 포함하는 표시부; 표시부의 외곽 영역에 위치하며 표시부의 삼면을 둘러싸는 제1금속패턴; 제1금속패턴에 접촉하며 기판의 외곽으로 연장된 복수의 제2금속패턴; 기판과 이격 대향하는 밀봉기판; 및 제1금속패턴의 외곽 영역을 둘러싸도록 위치하며 기판과 밀봉기판을 밀봉하는 접착부재를 포함하는 유기전계발광표시장치를 제공한다.The present invention as a problem solving means described above, the substrate; A display unit including a plurality of subpixels positioned on a substrate; A first metal pattern positioned in an outer region of the display unit and surrounding three surfaces of the display unit; A plurality of second metal patterns in contact with the first metal pattern and extending outwardly of the substrate; A sealing substrate spaced apart from the substrate; And an adhesive member positioned to surround the outer region of the first metal pattern and sealing the substrate and the sealing substrate.

제1금속패턴 및 제2금속패턴은, 기판에 함몰 형성된 홈의 내부에 위치할 수 있다.The first metal pattern and the second metal pattern may be located inside the groove recessed in the substrate.

제1금속패턴 및 제2금속패턴은, 기판에 함몰 형성된 홈의 내부부터 기판의 외부까지 돌출 형성될 수 있다.The first metal pattern and the second metal pattern may protrude from the inside of the groove formed in the substrate to the outside of the substrate.

제1금속패턴 및 제2금속패턴은, 서브 픽셀에 포함된 트랜지스터의 게이트, 소오스 또는 드레인 중 어느 하나 이상과 동일한 공정 및 동일한 재료로 형성될 수 있다.The first metal pattern and the second metal pattern may be formed of the same process and the same material as any one or more of a gate, a source, or a drain of the transistor included in the subpixel.

제1금속패턴 및 제2금속패턴은, 기판 상에 위치하는 버퍼층 상에 위치할 수 있다.The first metal pattern and the second metal pattern may be located on a buffer layer on the substrate.

제1금속패턴 및 제2금속패턴의 상부 표면은, 기판의 표면과 동일한 높이를 가질 수 있다.Upper surfaces of the first metal pattern and the second metal pattern may have the same height as the surface of the substrate.

제2금속패턴은, 제1금속패턴의 모서리와 인접하는 영역 및 제1금속패턴의 모서리와 모서리의 사이 영역에 위치할 수 있다.The second metal pattern may be located in an area adjacent to the edge of the first metal pattern and in an area between the edge and the edge of the first metal pattern.

접착부재는, 프릿(Frit)일 수 있다.The adhesive member may be a frit.

제1금속패턴은, 기판 상에 위치하며 외부로부터 공급된 구동신호를 표시부에 전달하는 패드부 방향을 오픈할 수 있다.The first metal pattern may open a pad part direction on the substrate and transmitting a driving signal supplied from the outside to the display unit.

서브 픽셀은, 기판 상에 위치하는 하나 이상의 트랜지스터, 커패시터 및 유기 발광다이오드를 포함할 수 있다.The subpixels can include one or more transistors, capacitors, and organic light emitting diodes positioned on the substrate.

본 발명은, 접착부재 소성 공정시 표시부 내에 위치하는 서브 픽셀에 발생하는 문제를 최소화할 수 있는 유기전계발광표시장치를 제공하여 소자의 안정성을 확보하고 신뢰성을 높이는 효과가 있다.The present invention provides an organic light emitting display device capable of minimizing a problem occurring in a subpixel positioned in a display unit during an adhesive member firing process, thereby securing stability of a device and increasing reliability.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, with reference to the accompanying drawings, the specific content for the practice of the present invention will be described.

도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 개략적인 평면도이다.1 is a schematic plan view of an organic light emitting display device according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 유기전계발광표시장치는 기판(110) 상에 다수의 서브 픽셀(P)이 위치하는 표시부(DP)를 포함할 수 있다.As illustrated in FIG. 1, the organic light emitting display device may include a display unit DP on which a plurality of sub pixels P are positioned on the substrate 110.

다수의 서브 픽셀(P)은 기판(110) 상에 위치하는 구동부(DV)에 의해 구동되어 영상을 표현할 수 있다. 구동부(DV)는 기판(110) 상에 위치하는 패드부(PD)를 통해 외부로부터 구동에 필요한 각종 신호를 공급받을 수 있다. 이에 따라, 구동부(DV)는 외부로부터 공급된 각종 신호에 대응하여 스캔 신호 및 데이터 신호 등을 생성할 수 있으며, 생성된 신호 등을 표시부(DP)에 공급할 수 있다.The plurality of sub pixels P may be driven by the driver DV positioned on the substrate 110 to represent an image. The driving unit DV may receive various signals required for driving from the outside through the pad unit PD positioned on the substrate 110. Accordingly, the driver DV may generate a scan signal and a data signal in response to various signals supplied from the outside, and may supply the generated signal to the display unit DP.

이와 같은 구동부(DV)는 다수의 서브 픽셀(P)에 스캔 신호를 공급하는 스캔 구동부와 다수의 서브 픽셀(P)에 데이터 신호를 공급하는 데이터 구동부를 포함할 수 있다. 여기서, 구동부(DV)는 스캔 구동부 및 데이터 구동부가 하나의 칩에 형성된 것을 일례로 개략적으로 도시한 것일 뿐 스캔 구동부, 데이터 구동부는 기판(110) 또는 기판(110)의 외부에 구분되어 위치할 수 있다.The driver DV may include a scan driver supplying a scan signal to the plurality of subpixels P and a data driver supplying a data signal to the plurality of subpixels P. FIG. Here, the driver DV is only schematically illustrated as an example in which the scan driver and the data driver are formed on one chip, and the scan driver and the data driver may be located separately from the substrate 110 or the outside of the substrate 110. have.

한편, 기판(110) 상에 위치하는 다수의 서브 픽셀(P)은 수분이나 산소에 취약하다. 그리하여, 밀봉기판(190)을 구비하고, 표시부(DP)의 외곽 기판(110)에 접착부재(S)를 형성하여 기판(110)과 밀봉기판(190)을 밀봉할 수 있다.Meanwhile, the plurality of sub pixels P located on the substrate 110 are vulnerable to moisture or oxygen. Thus, the sealing substrate 190 may be provided, and the adhesive member S may be formed on the outer substrate 110 of the display unit DP to seal the substrate 110 and the sealing substrate 190.

본 발명에서는 밀봉시 표시부(DP)의 외곽 영역에 표시부(DP)의 삼면을 둘러싸는 제1금속패턴(PN1)을 포함할 수 있다. 또한, 제1금속패턴(PN1)에 접촉하며 기판(110)의 외곽으로 연장된 복수의 제2금속패턴(PN2)을 포함할 수 있다. 또한, 제1금속패턴(PN1)의 외곽 영역을 둘러싸는 접착부재(S)를 포함할 수 있다.In the present invention, the sealing may include a first metal pattern PN1 surrounding three surfaces of the display portion DP in an outer region of the display portion DP. In addition, the plurality of second metal patterns PN2 may contact the first metal pattern PN1 and extend outwardly of the substrate 110. In addition, it may include an adhesive member S surrounding the outer region of the first metal pattern PN1.

여기서, 제1금속패턴(PN1) 및 제2금속패턴(PN2)은, 서브 픽셀(P)에 포함된 트랜지스터의 게이트, 소오스 또는 드레인 중 어느 하나와 동일한 공정 및 동일한 재료로 형성될 수 있다. 단, 제조 공정상에서 각각 다른 금속을 이용하여 제1금속패턴(PN1) 및 제2금속패턴(PN2)을 형성하면 중첩되는 영역이 발생할 수도 있다.Here, the first metal pattern PN1 and the second metal pattern PN2 may be formed of the same process and the same material as any one of a gate, a source, or a drain of the transistor included in the subpixel P. However, in the manufacturing process, when the first metal pattern PN1 and the second metal pattern PN2 are formed using different metals, overlapping regions may occur.

여기서, 제1금속패턴(PN1)은 기판(110) 상에 위치하며 외부로부터 공급된 구동신호를 표시부에 전달하는 패드부(PD) 방향을 오픈할 수도 있다. 이는 패드부(PD) 및 구동부(DV)가 위치하는 영역에 복수의 신호 배선들이 라우팅되어 있는 것을 고려한 것이다.Here, the first metal pattern PN1 may be positioned on the substrate 110 and open a direction of the pad part PD for transmitting a driving signal supplied from the outside to the display unit. This is in consideration of the fact that a plurality of signal wires are routed in an area where the pad part PD and the driving part DV are located.

이와 같은 밀봉 구조는, 밀봉 공정시 사용되는 접착부재(S)인 프릿(Frit)에 의한 열 에너지에 의해 표시부(DP) 내에 위치하는 서브 픽셀(P)에 포함된 트랜지스터, 유기 또는 무기막 등에 가해지는 스트레스를 최소화하고 소자 및 막 특성에 변이 또는 물리적 충격을 최소화할 수 있는데, 이에 대한 상세 설명은 이하에서 더욱 자세히 설명한다.Such a sealing structure is applied to transistors, organic or inorganic films included in the sub-pixels P located in the display portion DP by thermal energy by the frit, which is the adhesive member S used in the sealing process. Loss of stress can be minimized and variations or physical impacts on device and film properties can be minimized, details of which are described in more detail below.

이하에서는, 서브 픽셀(P)의 회로 구성 예시도를 통해 서브 픽셀의 연결관계에 대해 더욱 자세히 설명한다.Hereinafter, the connection relationship between the subpixels will be described in more detail with reference to a circuit configuration example of the subpixel P. FIG.

도 2는 도 1에 도시된 서브 픽셀의 회로 구성 예시도 이다.2 is a diagram illustrating a circuit configuration of the subpixel illustrated in FIG. 1.

도 2에 도시된 바와 같이, 서브 픽셀은 스캔 배선(SCAN)에 게이트가 연결되고 데이터 배선(DATA)에 일단이 연결되며 제1노드(A)에 타단이 연결된 스위칭 트랜지스터(S1)를 포함할 수 있다. 제1전원 배선(VDD)에 제1전극이 연결되고 제2노드(B)에 제2전극이 연결된 유기 발광다이오드(D)를 포함할 수 있다. 또한, 제1노 드(A)에 게이트가 연결되고 제2노드(B)에 일단이 연결되며 제2전원 배선(VSS)에 타단이 연결된 구동 트랜지스터(T1)를 포함할 수 있다. 또한, 제1노드(A)에 일단이 연결되고 제2전원 배선(VSS)에 타단이 연결된 커패시터(Cst)를 포함할 수 있다.As illustrated in FIG. 2, the subpixel may include a switching transistor S1 having a gate connected to the scan line SCAN, one end connected to the data line DATA, and the other end connected to the first node A. Referring to FIG. have. The organic light emitting diode D may include a first electrode connected to the first power line VDD and a second electrode connected to the second node B. In addition, the driving transistor T1 may include a gate connected to the first node A, one end connected to the second node B, and the other end connected to the second power line VSS. In addition, one end may be connected to the first node A, and the other end may include a capacitor Cst connected to the second power line VSS.

앞서 설명한 서브 픽셀의 회로 구성에서 트랜지스터들(S1, T1)은 도시된 바와 같이 N-Type 트랜지스터일 수 있으나 이에 한정되지 않을 수 있다.In the above-described circuit configuration of the subpixel, the transistors S1 and T1 may be N-type transistors as shown, but may not be limited thereto.

제1전원 배선(VDD)을 통해 공급되는 전원전압은 제2전원 배선(VSS)을 통해 공급되는 접지전압보다 높을 수 있으며, 제1전원 배선(VDD) 및 제2전원 배선(VSS)을 통해 공급되는 전압 레벨은 스위칭이 가능하다.The power supply voltage supplied through the first power supply line VDD may be higher than the ground voltage supplied through the second power supply line VSS, and supplied through the first power supply line VDD and the second power supply line VSS. The voltage level being switched is switchable.

앞서 설명한 서브 픽셀은 스캔 배선(SCAN)을 통해 스캔 신호가 공급되면 스위칭 트랜지스터(S1)가 턴온될 수 있다. 다음, 데이터 배선(DATA)을 통해 공급된 데이터 신호가 턴온된 스위칭 트랜지스터(S1)를 거쳐 제1노드(A)에 공급되면 커패시터(Cst)는 데이터 신호를 데이터 전압으로 저장할 수 있다. 다음, 스캔 신호가 차단되고 스위칭 트랜지스터(S1)가 턴오프되면 커패시터(Cst)에 저장된 데이터 전압에 대응하여 구동 트랜지스터(T1)는 구동할 수 있다. 다음, 제1전원 배선(VDD)을 통해 공급된 전원전압이 제2전원 배선(VSS)을 통해 흐르게 되어 유기 발광다이오드(D)는 발광을 할 수 있다.As described above, when the scan signal is supplied through the scan line SCAN, the switching transistor S1 may be turned on. Next, when the data signal supplied through the data line DATA is supplied to the first node A via the turned-on switching transistor S1, the capacitor Cst may store the data signal as a data voltage. Next, when the scan signal is blocked and the switching transistor S1 is turned off, the driving transistor T1 may drive in response to the data voltage stored in the capacitor Cst. Next, the power supply voltage supplied through the first power line VDD flows through the second power line VSS, so that the organic light emitting diode D may emit light.

이하에서는, 서브 픽셀(P)의 회로 구성 예시도에 의한 서브 픽셀의 단면 구조에 대해 더욱 자세히 설명한다.Hereinafter, the cross-sectional structure of the subpixel by the circuit configuration example of the subpixel P will be described in more detail.

도 3a는 도 2에 도시된 서브 픽셀의 단면 예시도 이다.3A is an exemplary cross-sectional view of the subpixel illustrated in FIG. 2.

도 3a에 도시된 바와 같이, 기판(110) 상에 버퍼층(105)이 위치할 수 있다. 버퍼층(105)은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용하여 선택적으로 형성할 수 있다.As shown in FIG. 3A, a buffer layer 105 may be positioned on the substrate 110. The buffer layer 105 is formed to protect the transistor formed in a subsequent process from impurities such as alkali ions flowing out of the substrate 110, and selectively using silicon oxide (SiO 2 ), silicon nitride (SiNx), or the like. Can be formed.

여기서, 기판(110)은 유리, 플라스틱 또는 금속 등으로 선택될 수 있다.Here, the substrate 110 may be selected from glass, plastic, or metal.

버퍼층(105) 상에 반도체층(111)이 위치할 수 있다. 상기 반도체층(111)은 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다.The semiconductor layer 111 may be positioned on the buffer layer 105. The semiconductor layer 111 may include amorphous silicon or crystallized polycrystalline silicon.

또한, 반도체층(111)은 p형 또는 n형의 불순물을 포함하는 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역 이외의 채널 영역을 포함할 수 있다.In addition, the semiconductor layer 111 may include a source region and a drain region including p-type or n-type impurities, and may include a channel region other than the source region and the drain region.

반도체층(111) 상에 게이트 절연막일 수 있는 제1절연막(115)이 위치할 수 있다. 제1절연막(115)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.The first insulating layer 115, which may be a gate insulating layer, may be disposed on the semiconductor layer 111. The first insulating film 115 may be a silicon oxide film (SiOx), a silicon nitride film (SiNx), or a multilayer thereof.

제1절연막(115)의 상에 위치하는 반도체층(111)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널 영역과 대응되는 위치에 게이트 전극(120c)이 위치할 수 있다. 그리고, 상기 게이트 전극(120c)과 동일층 상에 스캔 배선(120a) 및 커패시터 하부 전극(120b)이 위치할 수 있다.The gate electrode 120c may be positioned at a predetermined region of the semiconductor layer 111 positioned on the first insulating layer 115, that is, at a position corresponding to a channel region in which impurities are injected. The scan wiring 120a and the capacitor lower electrode 120b may be positioned on the same layer as the gate electrode 120c.

게이트 전극(120c)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.The gate electrode 120c is selected from the group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be made of any one or alloys thereof.

또한, 게이트 전극(120c)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다.In addition, the gate electrode 120c is formed of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be a multilayer formed of any one or an alloy thereof.

또한, 게이트 전극(120c)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.In addition, the gate electrode 120c may be a double layer of molybdenum / aluminum-neodymium or molybdenum / aluminum.

스캔 배선(120a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 스캔 배선(120a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 또한, 스캔 배선(120a)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.The scan wiring 120a is selected from the group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be made of any one or alloys thereof. In addition, the scan wiring 120a includes molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be a multilayer formed of any one or an alloy thereof. In addition, the scan wiring 120a may be a double layer of molybdenum / aluminum-neodymium or molybdenum / aluminum.

층간 절연막이 되는 제2절연막(125)은 스캔 배선(120a), 커패시터 하부 전극(120b) 및 게이트 전극(120c)을 포함하는 기판(110) 상에 위치할 수 있다. 제2절연막(125)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.The second insulating layer 125, which is an interlayer insulating layer, may be positioned on the substrate 110 including the scan wiring 120a, the capacitor lower electrode 120b, and the gate electrode 120c. The second insulating layer 125 may be a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), or a multilayer thereof.

제2절연막(125) 및 제1절연막(115) 내에 반도체층(111)의 일부를 노출시키는 콘택홀들(130b, 130c)이 위치할 수 있다.Contact holes 130b and 130c may be disposed in the second insulating layer 125 and the first insulating layer 115 to expose a portion of the semiconductor layer 111.

제2절연막(125) 및 제1절연막(115)을 관통하는 콘택홀들(130b, 130c)을 통하 여 반도체층(111)과 전기적으로 연결되는 드레인 전극 및 소오스 전극(140c, 140d)이 화소 영역에 위치할 수 있다.The pixel and drain electrodes 140c and 140d electrically connected to the semiconductor layer 111 through the contact holes 130b and 130c penetrating the second insulating film 125 and the first insulating film 115 are provided in the pixel region. It can be located at

드레인 전극 및 소오스 전극(140c, 140d)은 단일층 또는 다중층으로 이루어질 수 있으며, 드레인 전극 및 소오스 전극(140c, 140d)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 드레인 전극 및 소오스 전극(140c, 140d)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.The drain electrode and the source electrodes 140c and 140d may be formed of a single layer or multiple layers. When the drain electrode and the source electrodes 140c and 140d are a single layer, molybdenum (Mo), aluminum (Al), and chromium (Cr) may be used. , Gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) and copper (Cu) may be made of any one or an alloy thereof. In addition, when the drain electrode and the source electrodes 140c and 140d are multiple layers, the double layer of molybdenum / aluminum-neodymium and the triple layer of molybdenum / aluminum / molybdenum or molybdenum / aluminum-neodymium / molybdenum may be used.

그리고, 드레인 전극 및 소오스 전극(140c, 140d)과 동일층 상에 데이터 배선(140a), 커패시터 상부 전극(140b) 및 전원 배선(140e)이 위치할 수 있다.The data line 140a, the capacitor upper electrode 140b, and the power line line 140e may be positioned on the same layer as the drain electrode and the source electrodes 140c and 140d.

비화소 영역에 위치하는 데이터 배선(140a), 전원 배선(140e)은 단일층 또는 다중층으로 이루어질 수 있으며, 데이터 배선(140a) 및 전원 배선(140e)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.The data line 140a and the power line 140e positioned in the non-pixel region may be formed of a single layer or multiple layers. When the data line 140a and the power line 140e are a single layer, molybdenum (Mo) and aluminum may be used. (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) and copper (Cu) may be made of any one or an alloy thereof.

또한, 데이터 배선(140a) 및 전원 배선(140e)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.In addition, when the data line 140a and the power line line 140e are multiple layers, the double layer of molybdenum / aluminum-neodymium and the triple layer of molybdenum / aluminum / molybdenum or molybdenum / aluminum-neodymium / molybdenum may be used.

이 밖에, 데이터 배선(140a) 및 전원 배선(140e)은 몰리브덴/알루미늄-네오 디뮴/몰리브덴의 3중층으로 이루어질 수 있다.In addition, the data line 140a and the power line line 140e may be formed of a triple layer of molybdenum / aluminum-neodymium / molybdenum.

제3절연막(145)은 데이터 배선(140a), 커패시터 상부 전극(140b), 드레인 및 소오스 전극(140c, 140d)과 전원 배선(140e) 상에 위치할 수 있다. 제3절연막(145)은 하부 구조의 단차를 완화하기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물 등을 액상 형태로 코팅한 다음 경화시키는 스핀 코팅(spin coating)법으로 형성하거나 실리콘 산화물 또는 실리콘 질화물 등의 무기물을 SOG(silicate on glass)법으로 형성할 수 있다.The third insulating layer 145 may be positioned on the data line 140a, the capacitor upper electrode 140b, the drain and source electrodes 140c and 140d, and the power line 140e. The third insulating layer 145 may be a planarization layer for alleviating the step of the lower structure, and organic materials such as polyimide, benzocyclobutene series resin, and acrylate in liquid form. After coating and curing, spin coating may be formed, or inorganic materials such as silicon oxide or silicon nitride may be formed by a SOG method.

이와는 달리, 제3절연막(145)은 패시베이션막일 수 있으며, 실리콘 질화막(SiNx), 실리콘 산화막(SiOx) 또는 이들의 다중층일 수 있다.Alternatively, the third insulating layer 145 may be a passivation layer, and may be a silicon nitride layer (SiNx), a silicon oxide layer (SiOx), or a multilayer thereof.

제3절연막(145) 내에 드레인 및 소오스 전극(140c, 140d) 중 어느 하나를 노출시키는 비어홀(165)이 위치하며, 제3절연막(145) 상에 비어홀(165)을 통하여 드레인 및 소오스 전극(140c, 140d) 중 어느 하나와 전기적으로 연결되는 제1전극(160)이 위치할 수 있다.A via hole 165 is disposed in the third insulating layer 145 to expose one of the drain and source electrodes 140c and 140d. The drain and source electrode 140c is disposed on the third insulating layer 145 through the via hole 165. The first electrode 160 may be positioned to be electrically connected to any one of the first and second electrodes 140d and 140d.

제1전극(160)은 애노드일 수 있으며, 투명한 전극 또는 반사 전극일 수 있다. 여기서, 유기전계발광표시장치의 구조가 배면 또는 양면발광일 경우에 제1전극(160)은 투명한 전극일 수 있으며, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 중 어느 하나일 수 있다.The first electrode 160 may be an anode and may be a transparent electrode or a reflective electrode. Herein, when the structure of the organic light emitting display device is a backside or double-sided light emission, the first electrode 160 may be a transparent electrode, and among indium tin oxide (ITO), indium zinc oxide (IZO), or zinc oxide (ZnO) It can be either.

또한, 유기전계발광표시장치의 구조가 전면발광일 경우에 제1전극(160)은 반사 전극일 수 있으며, ITO, IZO 또는 ZnO 중 어느 하나로 이루어진 층 하부에 알루 미늄(Al), 은(Ag) 또는 니켈(Ni) 중 어느 하나로 이루어진 반사층을 더 포함할 수 있고, 이와 더불어, ITO, IZO 또는 ZnO 중 어느 하나로 이루어진 두 개의 층 사이에 반사층을 포함할 수 있다.In addition, when the structure of the organic light emitting display device is a top emission, the first electrode 160 may be a reflective electrode, and aluminum (Al) and silver (Ag) may be disposed under a layer made of any one of ITO, IZO, or ZnO. Or it may further include a reflective layer made of any one of nickel (Ni), in addition, it may include a reflective layer between two layers made of any one of ITO, IZO or ZnO.

제1전극(160) 상에 인접하는 제1전극들을 절연시키며, 제1전극(160)의 일부를 노출시키는 개구부(175)를 포함하는 제4절연막(155)이 위치할 수 있다. 개구부(175)에 의해 노출된 제1전극(160) 상에 발광층(170)이 위치할 수 있다.A fourth insulating layer 155 may be positioned on the first electrode 160 to insulate adjacent first electrodes and include an opening 175 exposing a portion of the first electrode 160. The emission layer 170 may be positioned on the first electrode 160 exposed by the opening 175.

발광층(170) 상에 제2전극(180)이 위치할 수 있다. 제2전극(180)은 캐소드 전극일 수 있으며, 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다.The second electrode 180 may be positioned on the emission layer 170. The second electrode 180 may be a cathode electrode, and may be made of magnesium (Mg), calcium (Ca), aluminum (Al), silver (Ag), or an alloy thereof having a low work function.

여기서, 제2전극(180)은 유기전계발광표시장치가 전면 또는 양면발광구조일 경우, 빛을 투과할 수 있을 정도로 얇은 두께로 형성할 수 있으며, 유기전계발광표시장치가 배면발광구조일 경우, 빛을 반사시킬 수 있을 정도로 두껍게 형성할 수 있다.Here, when the organic light emitting display device has a front or double-sided light emitting structure, the second electrode 180 may be formed to a thickness thin enough to transmit light, and when the organic light emitting display device has a rear light emitting structure, It can be formed thick enough to reflect light.

전술한 실시 예는 총 7매의 마스크 즉, 반도체층, 게이트 전극(스캔 배선 및 커패시터 하부전극 포함), 콘택홀들, 소오스 전극 및 드레인 전극(데이터 배선, 전원 배선, 커패시터 상부전극 포함), 비어홀, 제1전극 및 개구부를 형성하는 공정에 마스크가 사용된 서브 픽셀의 단면 구조를 예로 설명하였다.In the above-described embodiment, a total of seven masks, that is, a semiconductor layer, a gate electrode (including a scan wiring and a capacitor lower electrode), contact holes, a source electrode and a drain electrode (including a data wiring, a power wiring and a capacitor upper electrode), a via hole The cross-sectional structure of a subpixel in which a mask is used in the process of forming the first electrode and the opening is described as an example.

이하에서는, 총 5매의 마스크를 이용한 서브 픽셀의 단면 구조에 대해 설명한다. 단, 설명의 중복을 피하고자 앞서 설명한 내용과 중복되는 부분의 설명은 생 략한다.Hereinafter, the cross-sectional structure of a subpixel using a total of five masks will be described. However, in order to avoid duplication of explanation, descriptions of parts overlapping with the above description are omitted.

도 3b는 도 1에 도시된 서브 픽셀의 다른 단면 예시도 이다.3B is another exemplary cross-sectional view of the sub-pixel illustrated in FIG. 1.

도 3b에 도시된 바와 같이, 기판(110) 상에 버퍼층(105)이 위치하고, 버퍼층(105) 상에 반도체층(111)이 위치할 수 있다. 반도체층(111) 상에 제1절연막(115)이 위치하고, 제1절연막(115) 상에 게이트 전극(120c), 커패시터 하부전극(120b) 및 스캔 배선(120a)이 위치할 수 있다. 게이트 전극(120c) 상에 제2절연막(125)이 위치할 수 있다.As shown in FIG. 3B, the buffer layer 105 may be positioned on the substrate 110, and the semiconductor layer 111 may be positioned on the buffer layer 105. The first insulating layer 115 may be disposed on the semiconductor layer 111, and the gate electrode 120c, the capacitor lower electrode 120b, and the scan wiring 120a may be positioned on the first insulating layer 115. The second insulating layer 125 may be positioned on the gate electrode 120c.

제2절연막(125) 상에 제1전극(160)이 위치하고, 반도체층(111)을 노출시키는 콘택홀들(130b, 130c)이 위치할 수 있다. 제1전극(160)과 콘택홀들(130b, 130c)은 동시에 형성될 수 있다.The first electrode 160 may be disposed on the second insulating layer 125, and contact holes 130b and 130c may be disposed to expose the semiconductor layer 111. The first electrode 160 and the contact holes 130b and 130c may be formed at the same time.

제2절연막(125) 상에 소오스 전극(140d), 드레인 전극(140c), 데이터 배선(140a), 커패시터 상부전극(140b) 및 전원 배선(140e)이 위치할 수 있다. 여기서 드레인 전극(140c)의 일부는 제1전극(160) 상에 위치할 수 있다.The source electrode 140d, the drain electrode 140c, the data line 140a, the capacitor upper electrode 140b, and the power line 140e may be positioned on the second insulating layer 125. A portion of the drain electrode 140c may be located on the first electrode 160.

전술한 구조물이 형성된 기판(110) 상에 화소정의막 또는 뱅크층일 수 있는 제3절연막(145)이 위치하고, 제3절연막(145)에는 제1전극(160)을 노출시키는 개구부(175)가 위치할 수 있다. 개구부(175)에 의해 노출된 제1전극(160) 상에 발광층(170)이 위치하고, 그 상부에 제2전극(180)이 위치할 수 있다.The third insulating layer 145, which may be a pixel definition layer or a bank layer, is positioned on the substrate 110 on which the above-described structure is formed, and the opening 175 exposing the first electrode 160 is positioned in the third insulating layer 145. can do. The emission layer 170 may be positioned on the first electrode 160 exposed by the opening 175, and the second electrode 180 may be positioned on the emission layer 170.

위와 같이, 총 5매의 마스크 즉, 반도체층, 게이트 전극(스캔 배선 및 커패시터 하부전극 포함), 제1전극(콘택홀 포함), 소오스/드레인 전극(데이터 배선, 전원 배선, 커패시터 상부전극 포함) 및 개구부를 형성하는 공정에 마스크가 사용된 서브 픽셀의 구조는 마스크의 개수를 줄여 제조 비용을 절감하고 대량 생산의 효율성을 높일 수 있는 이점이 있다.As described above, a total of five masks, that is, a semiconductor layer, a gate electrode (including a scan wiring and a capacitor lower electrode), a first electrode (including a contact hole), and a source / drain electrode (including a data wiring, a power wiring and a capacitor upper electrode) And the structure of the sub-pixel in which the mask is used in the opening forming process has the advantage of reducing the number of masks to reduce the manufacturing cost and increase the efficiency of mass production.

이하에서는, 서브 픽셀의 구조 중 유기 발광다이오드의 계층별 구조에 대해 더욱 자세히 설명한다.Hereinafter, the hierarchical structure of the organic light emitting diode among the subpixel structures will be described in more detail.

도 4는 유기 발광다이오드의 계층 구조도 이다.4 is a hierarchical structure diagram of an organic light emitting diode.

도 4를 참조하면, 유기 발광다이오드는 제1전극(160)이 위치하고, 상기 제1전극(160) 상에 위치하는 정공주입층(171), 정공수송층(172), 발광층(170), 전자수송층(173), 전자주입층(174) 및 전자주입층(174)상에 위치하는 제2전극(180)을 포함할 수 있다.Referring to FIG. 4, the organic light emitting diode includes a hole injection layer 171, a hole transport layer 172, a light emitting layer 170, and an electron transport layer on which a first electrode 160 is positioned and located on the first electrode 160. 173, the electron injection layer 174, and the second electrode 180 positioned on the electron injection layer 174 may be included.

먼저, 제1전극(160) 상에 정공주입층(171)이 위치할 수 있다. 상기 정공주입층(171)은 상기 제1전극(160)으로부터 발광층(170)으로 정공의 주입을 원활하게 하는 역할을 할 수 있으며, CuPc(cupper phthalocyanine), PEDOT(poly(3,4)-ethylenedioxythiophene), PANI(polyaniline) 및 NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.First, the hole injection layer 171 may be located on the first electrode 160. The hole injection layer 171 may play a role of smoothly injecting holes from the first electrode 160 to the light emitting layer 170, and may include CuPc (cupper phthalocyanine) and PEDOT (poly (3,4) -ethylenedioxythiophene). ), PANI (polyaniline) and NPD (N, N-dinaphthyl-N, N'-diphenyl benzidine) may be made of any one or more selected from the group consisting of, but not limited to.

앞서 설명한, 정공주입층(171)은 증발법 또는 스핀코팅법을 이용하여 형성할 수 있다.The hole injection layer 171 described above may be formed using an evaporation method or a spin coating method.

정공수송층(172)은 정공의 수송을 원활하게 하는 역할을 하며, NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine), TPD(N,N'-bis-(3-methylphenyl)-N,N'-bis- (phenyl)-benzidine), s-TAD 및 MTDATA(4,4',4"-Tris(N-3-methylphenyl-N-phenyl-amino)-triphenylamine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.The hole transport layer 172 serves to facilitate the transport of holes, NPD (N, N-dinaphthyl-N, N'-diphenyl benzidine), TPD (N, N'-bis- (3-methylphenyl) -N , N'-bis- (phenyl) -benzidine), s-TAD and MTDATA (4,4 ', 4 "-Tris (N-3-methylphenyl-N-phenyl-amino) -triphenylamine) It may be made of one or more, but is not limited thereto.

정공수송층(172)은 증발법 또는 스핀코팅법을 이용하여 형성할 수 있다. 앞서 설명한 발광층(170)은 적색, 녹색, 청색 및 백색을 발광하는 물질로 이루어질 수 있으며, 인광 또는 형광물질을 이용하여 형성할 수 있다.The hole transport layer 172 may be formed using an evaporation method or a spin coating method. The light emitting layer 170 described above may be formed of a material emitting red, green, blue, and white light, and may be formed using phosphorescent or fluorescent materials.

발광층(170)이 적색인 경우, CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광물질로 이루어질 수 있고, 이와는 달리 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.When the light emitting layer 170 is red, it includes a host material including CBP (carbazole biphenyl) or mCP (1,3-bis (carbazol-9-yl), and PIQIr (acac) (bis (1-phenylisoquinoline) acetylacetonate Phosphorescent light containing a dopant including any one or more selected from the group consisting of iridium), PQIr (acac) (bis (1-phenylquinoline) acetylacetonate iridium), PQIr (tris (1-phenylquinoline) iridium) and PtOEP (octaethylporphyrin platinum) It may be made of a material, alternatively may be made of a fluorescent material including PBD: Eu (DBM) 3 (Phen) or perylene, but is not limited thereto.

발광층(170)이 녹색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있고, 이와는 달리, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.When the light emitting layer 170 is green, it may include a host material including CBP or mCP, and may be made of a phosphor including a dopant material including Ir (ppy) 3 (fac tris (2-phenylpyridine) iridium). Alternatively, the composition may be made of a fluorescent material including Alq3 (tris (8-hydroxyquinolino) aluminum), but is not limited thereto.

발광층(170)이 청색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하 며, (4,6-F2ppy)2Irpic을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있다. When the light emitting layer 170 is blue, the light emitting layer 170 may include a host material including CBP or mCP, and may be made of a phosphor including a dopant material including (4,6-F2ppy) 2Irpic.

이와는 달리, spiro-DPVBi, spiro-6P, 디스틸벤젠(DSB), 디스트릴아릴렌(DSA), PFO계 고분자 및 PPV계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.Alternatively, it may be made of a fluorescent material including any one selected from the group consisting of spiro-DPVBi, spiro-6P, distilbenzene (DSB), distriarylene (DSA), PFO-based polymer and PPV-based polymer, but It is not limited.

여기서, 전자수송층(173)은 전자의 수송을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 및 SAlq로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.Here, the electron transport layer 173 serves to facilitate the transport of electrons, at least one selected from the group consisting of Alq3 (tris (8-hydroxyquinolino) aluminum), PBD, TAZ, spiro-PBD, BAlq and SAlq. It may be made but not limited thereto.

전자수송층(173)은 증발법 또는 스핀코팅법을 이용하여 형성할 수 있다. 전자수송층(173)은 제1전극으로부터 주입된 정공이 발광층을 통과하여 제2전극으로 이동하는 것을 방지하는 역할도 할 수 있다. 즉, 정공저지층의 역할을 하여 발광층에서 정공과 전자의 결합을 효율적이게 하는 역할을 할 수도 있다. The electron transport layer 173 may be formed using an evaporation method or a spin coating method. The electron transport layer 173 may also prevent the holes injected from the first electrode from moving through the light emitting layer to the second electrode. In other words, it may serve as a hole blocking layer to efficiently bond holes and electrons in the emission layer.

여기서, 전자주입층(174)은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 또는 SAlq를 사용할 수 있으나 이에 한정되지 않는다.Here, the electron injection layer 174 serves to facilitate the injection of electrons, Alq3 (tris (8-hydroxyquinolino) aluminum), PBD, TAZ, spiro-PBD, BAlq or SAlq may be used, but is not limited thereto. .

전자주입층(174)은 전자주입층을 이루는 유기물과 무기물을 진공증착법으로 형성할 수 있다. The electron injection layer 174 may form an organic material and an inorganic material constituting the electron injection layer by vacuum deposition.

여기서, 정공주입층(171) 또는 전자주입층(174)은 무기물을 더 포함할 수 있으며, 상기 무기물은 금속화합물을 더 포함할 수 있다. 상기 금속화합물은 알칼리 금속 또는 알칼리 토금속을 포함할 수 있다. 알칼리 금속 또는 알칼리 토금속을 포함하는 금속화합물은 LiQ, LiF, NaF, KF, RbF, CsF, FrF, BeF2, MgF2, CaF2, SrF2, BaF2 및 RaF2로 이루어진 군에서 선택된 어느 하나 이상일 수 있으나 이에 한정되지 않는다.The hole injection layer 171 or the electron injection layer 174 may further include an inorganic material, and the inorganic material may further include a metal compound. The metal compound may include an alkali metal or an alkaline earth metal. Metal compound including an alkali metal or alkaline earth metal LiQ, LiF, NaF, KF, RbF, CsF, FrF, BeF 2, MgF 2, CaF 2, SrF 2, BaF any one selected from the group consisting of 2 and RaF 2 or more But it is not limited thereto.

즉, 전자주입층(174)내의 무기물은 제2전극(180)으로부터 발광층(170)으로 주입되는 전자의 호핑(hopping)을 용이하게 하여, 발광층내로 주입되는 정공과 전자의 밸런스를 맞추어 발광효율을 향상시킬 수 있다.In other words, the inorganic material in the electron injection layer 174 facilitates hopping of electrons injected from the second electrode 180 into the light emitting layer 170, thereby achieving a luminous efficiency by balancing the holes and electrons injected into the light emitting layer. Can be improved.

또한, 정공주입층(171) 내의 무기물은 제1전극(160)으로부터 발광층(170)으로 주입되는 정공의 이동성을 줄여줌으로써, 발광층(170)내로 주입되는 정공과 전자의 밸런스를 맞추어 발광효율을 향상시킬 수 있다.In addition, the inorganic material in the hole injection layer 171 reduces the mobility of holes injected from the first electrode 160 to the light emitting layer 170, thereby improving the light emission efficiency by balancing the holes and electrons injected into the light emitting layer 170. You can.

여기서, 본 발명은 도 4에 한정되는 것은 아니며, 전자 주입층(174), 전자 수송층(173), 정공 수송층(172), 정공 주입층(171) 중 적어도 어느 하나가 생략될 수도 있다.The present invention is not limited to FIG. 4, and at least one of the electron injection layer 174, the electron transport layer 173, the hole transport layer 172, and the hole injection layer 171 may be omitted.

이하에서는, 앞서 도 1을 참조하여 설명한 밀봉 구조에 대해 도 1의 X1-X2영역의 단면도를 참조하여 더욱 자세히 설명한다. 단, 설명의 이해를 돕기 위해 도 1을 함께 참조한다.Hereinafter, the sealing structure described with reference to FIG. 1 will be described in more detail with reference to a cross-sectional view of the region X1-X2 of FIG. 1. However, reference is also made to FIG. 1 to help understand the description.

도 5는 본 발명의 일 실시예에 따른 밀봉 구조를 설명하기 위한 도 1의 X1-X2영역의 단면도이다.5 is a cross-sectional view of the region X1-X2 of FIG. 1 for explaining the sealing structure according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 밀봉 구조는 도 5에 도시된 바와 같이, 기판(110) 상에 위치하는 복수의 서브 픽셀을 포함하는 표시부(DP)의 외곽 영역에서 표시부(DP)의 삼면을 둘러싸는 제1금속패턴(PN1)을 포함할 수 있다. 또한, 제1금속패턴(PN1)에 접촉하며 기판(110)의 외곽으로 연장된 복수의 제2금속패턴(PN2)를 포함할 수 있다. 또한, 제1금속패턴(PN1)의 외곽 영역을 둘러싸는 접착부재(S)를 포함할 수 있다. 또한, 기판(110)과 이격 대향하며 접착부재(S)에 의해 기판(110)을 밀봉하는 밀봉기판(190)을 포함할 수 있다.As shown in FIG. 5, the sealing structure according to the exemplary embodiment of the present invention surrounds three surfaces of the display unit DP in an outer region of the display unit DP including a plurality of subpixels positioned on the substrate 110. May include a first metal pattern PN1. In addition, the plurality of second metal patterns PN2 may contact the first metal pattern PN1 and extend to the outside of the substrate 110. In addition, it may include an adhesive member S surrounding the outer region of the first metal pattern PN1. In addition, the substrate 110 may include a sealing substrate 190 spaced apart from the substrate 110 to seal the substrate 110 by the adhesive member S.

여기서, 제1금속패턴(PN1)은 앞서 설명한 바와 같이 기판(110)의 구조적 측면을 고려하여 패드부(PD) 방향을 오픈할 수 있다. 또한, 제1금속패턴(PN1) 및 제2금속패턴(PN2)은, 서브 픽셀(P)에 포함된 트랜지스터의 게이트, 소오스 또는 드레인 중 어느 하나 이상과 동일한 공정 및 동일한 재료로 형성될 수 있다. 단, 본 발명의 일 실시예에서는 구분의 용이성을 주기 위해 제1금속패턴(PN1) 및 제2금속패턴(PN2)이 다른 공정 및 다른 재료로 형성된 것을 일례로 한다. 또한, 제1금속패턴(PN1) 및 제2금속패턴(PN2)의 상부 표면은 기판(110)의 표면과 동일한 높이를 가질 수 있다.As described above, the first metal pattern PN1 may open the pad portion PD in consideration of structural aspects of the substrate 110. In addition, the first metal pattern PN1 and the second metal pattern PN2 may be formed of the same process and the same material as any one or more of a gate, a source, or a drain of the transistor included in the sub-pixel P. However, in an exemplary embodiment of the present invention, the first metal pattern PN1 and the second metal pattern PN2 are formed of different processes and different materials in order to provide easy division. In addition, upper surfaces of the first metal pattern PN1 and the second metal pattern PN2 may have the same height as the surface of the substrate 110.

여기서, 제2금속패턴(PN2)의 경우, 열 방출 특성을 향상시키기 위해 도시된 바와 같이, 제1금속패턴(PN1)의 모서리 영역 및 제1금속패턴(PN1)의 모서리와 모서리의 사이 영역에 위치할 수 있으나 이에 한정되지 않는다.Here, in the case of the second metal pattern PN2, as illustrated in order to improve heat dissipation characteristics, the second metal pattern PN2 may be formed in the corner region of the first metal pattern PN1 and the region between the edge and the edge of the first metal pattern PN1. May be located, but is not limited thereto.

이상 본 발명의 일 실시예에 따른 밀봉 구조는 접착부재(S)로 프릿이 사용될 시 프릿 소성을 위해 조사된 레이저의 열 에너지에 의해 표시부(DP) 내에 위치하는 서브 픽셀의 손상을 방지하기 위해 기판(110)에 함몰 형성된 홈(H)의 내부에 제1금속패턴(PN1) 및 제2금속패턴(PN2)을 형성할 수 있다.The sealing structure according to the embodiment of the present invention is a substrate for preventing damage to the sub-pixels positioned in the display unit DP by the thermal energy of the laser irradiated for frit firing when the frit is used as the adhesive member S. The first metal pattern PN1 and the second metal pattern PN2 may be formed in the groove H formed in the recess 110.

이와 같은 구조는, 프릿으로 선택된 접착부재(S) 소성시 조사된 레이저에 의해 발생한 열이 제1금속패턴(PN1)에 연장된 제2금속패턴(PN2)을 통해 외부로 방출할 수 있다. 즉, 제1금속패턴(PN1)은 레이저에 의해 발생된 열을 흡수 및 차단하는 역할을 하고, 제2금속패턴(PN2)은 제1금속패턴(PN1) 및 제2금속패턴(PN2)에 전도된 열을 기판(110)의 외부로 방출하는 역할을 할 수 있다.In this structure, heat generated by the laser irradiated during firing of the adhesive member S selected as the frit may be emitted to the outside through the second metal pattern PN2 extending to the first metal pattern PN1. That is, the first metal pattern PN1 absorbs and blocks heat generated by the laser, and the second metal pattern PN2 conducts the first metal pattern PN1 and the second metal pattern PN2. It may serve to discharge the heat to the outside of the substrate 110.

도 6은 본 발명의 다른 실시예에 따른 밀봉 구조를 설명하기 위한 도 1의 X1-X2영역의 단면도이다.6 is a cross-sectional view of the region X1-X2 of FIG. 1 for explaining the sealing structure according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 밀봉 구조는 도 6에 도시된 바와 같이, 기판(110) 상에 위치하는 복수의 서브 픽셀을 포함하는 표시부(DP)의 외곽 영역에서 표시부의 삼면을 둘러싸는 제1금속패턴(PN1)을 포함할 수 있다. 또한, 제1금속패턴(PN1)에 접촉하며 기판(110)의 외곽으로 연장된 복수의 제2금속패턴(PN2)를 포함할 수 있다. 또한, 제1금속패턴(PN1)의 외곽 영역을 둘러싸는 접착부재(S)를 포함할 수 있다. 또한, 기판(110)과 이격 대향하며 접착부재(S)에 의해 기판(110)을 밀봉하는 밀봉기판(190)을 포함할 수 있다.As shown in FIG. 6, the encapsulation structure according to another exemplary embodiment of the present invention may include a first enclosing three surfaces of the display unit in an outer region of the display unit DP including a plurality of subpixels positioned on the substrate 110. The metal pattern PN1 may be included. In addition, the plurality of second metal patterns PN2 may contact the first metal pattern PN1 and extend to the outside of the substrate 110. In addition, it may include an adhesive member S surrounding the outer region of the first metal pattern PN1. In addition, the substrate 110 may include a sealing substrate 190 spaced apart from the substrate 110 to seal the substrate 110 by the adhesive member S.

여기서, 제1금속패턴(PN1)은 앞서 설명한 바와 같이 기판(110)의 구조적 측면을 고려하여 패드부(PD) 방향을 오픈할 수 있다. 또한, 제1금속패턴(PN1) 및 제2금속패턴(PN2)은, 서브 픽셀(P)에 포함된 트랜지스터의 게이트, 소오스 또는 드레 인 중 어느 하나 이상과 동일한 공정 및 동일한 재료로 형성될 수 있다. 단, 본 발명의 다른 실시예에서는 구분의 용이성을 주기 위해 제1금속패턴(PN1) 및 제2금속패턴(PN2)이 다른 공정 및 다른 재료로 형성된 것을 일례로 한다.As described above, the first metal pattern PN1 may open the pad portion PD in consideration of structural aspects of the substrate 110. In addition, the first metal pattern PN1 and the second metal pattern PN2 may be formed of the same process and the same material as any one or more of a gate, a source, or a drain of the transistor included in the sub-pixel P. . However, in another exemplary embodiment of the present invention, the first metal pattern PN1 and the second metal pattern PN2 may be formed of different processes and different materials in order to provide easy division.

여기서, 제2금속패턴(PN2)의 경우, 열 방출 특성을 향상시키기 위해 도시된 바와 같이, 제1금속패턴(PN1)의 모서리 영역 및 제1금속패턴(PN1)의 모서리와 모서리의 사이 영역에 위치할 수 있다.Here, in the case of the second metal pattern PN2, as illustrated in order to improve heat dissipation characteristics, the second metal pattern PN2 may be formed in the corner region of the first metal pattern PN1 and the region between the edge and the edge of the first metal pattern PN1. Can be located.

이상 본 발명의 다른 실시예에 따른 밀봉 구조는 접착부재(S)로 프릿이 사용될 시 프릿 소성을 위해 조사된 레이저의 열 에너지에 의해 표시부(DP) 내에 위치하는 서브 픽셀의 손상을 방지하기 위해 기판(110)에 함몰 형성된 홈(H)의 내부부터 기판(110)의 외부까지 돌출되도록 제1금속패턴(PN1) 및 제2금속패턴(PN2)을 형성할 수 있다.The sealing structure according to another embodiment of the present invention is a substrate to prevent damage to the sub-pixels located in the display unit DP by the thermal energy of the laser irradiated for frit firing when the frit is used as the adhesive member (S) The first metal pattern PN1 and the second metal pattern PN2 may be formed to protrude from the inside of the groove H recessed in the 110 to the outside of the substrate 110.

이와 같은 구조는, 프릿으로 선택된 접착부재(S) 소성시 조사된 레이저에 의해 발생한 열이 제1금속패턴(PN1)에 연장된 제2금속패턴(PN2)을 통해 외부로 방출할 수 있다. 즉, 제1금속패턴(PN1)은 레이저에 의해 발생된 열을 흡수 및 차단하는 역할을 하고, 제2금속패턴(PN2)은 제1금속패턴(PN1) 및 제2금속패턴(PN2)에 전도된 열을 기판(110)의 외부로 방출하는 역할을 할 수 있다.In this structure, heat generated by the laser irradiated during firing of the adhesive member S selected as the frit may be emitted to the outside through the second metal pattern PN2 extending to the first metal pattern PN1. That is, the first metal pattern PN1 absorbs and blocks heat generated by the laser, and the second metal pattern PN2 conducts the first metal pattern PN1 and the second metal pattern PN2. It may serve to discharge the heat to the outside of the substrate 110.

도 7은 본 발명의 또 다른 실시예에 따른 밀봉 구조를 설명하기 위한 도 1의 X1-X2영역의 단면도이다.7 is a cross-sectional view of an area X1-X2 of FIG. 1 for explaining a sealing structure according to still another embodiment of the present invention.

본 발명의 또 다른 실시예에 따른 밀봉 구조는 도 7에 도시된 바와 같이, 기 판(110) 상에 위치하는 복수의 서브 픽셀을 포함하는 표시부(DP)의 외곽 영역에서 표시부의 삼면을 둘러싸는 제1금속패턴(PN1)을 포함할 수 있다. 또한, 제1금속패턴(PN1)에 접촉하며 기판(110)의 외곽으로 연장된 복수의 제2금속패턴(PN2)를 포함할 수 있다. 또한, 제1금속패턴(PN1)의 외곽 영역을 둘러싸는 접착부재(S)를 포함할 수 있다. 또한, 기판(110)과 이격 대향하며 접착부재(S)에 의해 기판(110)을 밀봉하는 밀봉기판(190)을 포함할 수 있다.As shown in FIG. 7, the sealing structure according to the embodiment of the present invention surrounds three surfaces of the display unit in an outer region of the display unit DP including a plurality of subpixels positioned on the substrate 110. It may include a first metal pattern (PN1). In addition, the plurality of second metal patterns PN2 may contact the first metal pattern PN1 and extend to the outside of the substrate 110. In addition, it may include an adhesive member S surrounding the outer region of the first metal pattern PN1. In addition, the substrate 110 may include a sealing substrate 190 spaced apart from the substrate 110 to seal the substrate 110 by the adhesive member S.

여기서, 제1금속패턴(PN1)은 앞서 설명한 바와 같이 기판(110)의 구조적 측면을 고려하여 패드부(PD) 방향을 오픈할 수 있다. 또한, 제1금속패턴(PN1) 및 제2금속패턴(PN2)은, 서브 픽셀(P)에 포함된 트랜지스터의 게이트, 소오스 또는 드레인 중 어느 하나 이상과 동일한 공정 및 동일한 재료로 형성될 수 있다. 단, 본 발명의 또 다른 실시예에서는 구분의 용이성을 주기 위해 제1금속패턴(PN1) 및 제2금속패턴(PN2)이 다른 공정 및 다른 재료로 형성된 것을 일례로 한다.As described above, the first metal pattern PN1 may open the pad portion PD in consideration of structural aspects of the substrate 110. In addition, the first metal pattern PN1 and the second metal pattern PN2 may be formed of the same process and the same material as any one or more of a gate, a source, or a drain of the transistor included in the sub-pixel P. However, in another embodiment of the present invention, the first metal pattern PN1 and the second metal pattern PN2 are formed of different processes and different materials, for example, to give ease of division.

이상 본 발명의 또 다른 실시예에 따른 밀봉 구조는 접착부재(S)로 프릿이 사용될 시 프릿 소성을 위해 조사된 레이저의 열 에너지에 의해 표시부(DP) 내에 위치하는 서브 픽셀의 손상을 방지하기 위해 기판(110)에 위치하는 버퍼층(105) 상에 제1금속패턴(PN1) 및 제2금속패턴(PN2)을 형성할 수 있다.The sealing structure according to another embodiment of the present invention is to prevent damage to the sub-pixels positioned in the display unit DP by the thermal energy of the laser irradiated for frit firing when the frit is used as the adhesive member S. The first metal pattern PN1 and the second metal pattern PN2 may be formed on the buffer layer 105 positioned on the substrate 110.

이와 같은 구조는, 프릿으로 선택된 접착부재(S) 소성시 조사된 레이저에 의해 발생한 열이 제1금속패턴(PN1)에 연장된 제2금속패턴(PN2)을 통해 외부로 방출할 수 있다. 즉, 제1금속패턴(PN1)은 레이저에 의해 발생된 열을 흡수 및 차단하는 역할을 하고, 제2금속패턴(PN2)은 제1금속패턴(PN1) 및 제2금속패턴(PN2)에 전도된 열을 기판(110)의 외부로 방출하는 역할을 할 수 있다.In this structure, heat generated by the laser irradiated during firing of the adhesive member S selected as the frit may be emitted to the outside through the second metal pattern PN2 extending to the first metal pattern PN1. That is, the first metal pattern PN1 absorbs and blocks heat generated by the laser, and the second metal pattern PN2 conducts the first metal pattern PN1 and the second metal pattern PN2. It may serve to discharge the heat to the outside of the substrate 110.

한편, 앞서 도 5 내지 도 7을 참조하여 설명한 밀봉 구조에서, 제1금속패턴(PN1)의 폭은 1.1 mm ~ 1.8 mm로 형성할 수 있고, 제1금속패턴(PN1)의 폭을 포함하는 제2금속패턴(PN2)의 폭은 2.1 mm ~ 2.6 mm로 형성할 수 있다. 단, 제1금속패턴(PN1)의 폭은 1.5 mm 오차 범위 ± 0.2 mm로 형성하는 것이 더 유리하고, 제1금속패턴(PN1)의 폭을 포함하는 제2금속패턴(PN2)의 폭은 2.3 mm 오차 범위 ± 0.2 mm로 형성하는 것이 더 유리하다.Meanwhile, in the sealing structure described above with reference to FIGS. 5 to 7, the width of the first metal pattern PN1 may be 1.1 mm to 1.8 mm, and includes a first width including the width of the first metal pattern PN1. The width of the second metal pattern PN2 may be formed to be 2.1 mm to 2.6 mm. However, it is more advantageous to form the width of the first metal pattern PN1 in a 1.5 mm error range ± 0.2 mm, and the width of the second metal pattern PN2 including the width of the first metal pattern PN1 is 2.3. It is more advantageous to form a mm error range of ± 0.2 mm.

제1금속패턴(PN1)의 폭을 1.1 mm 이상으로 형성하면, 레이저에 의해 발생하는 열 에너지가 표시부(DP)의 내부로 침투되는 현상을 방지하는 효과를 증대시킬 수 있다. 반면, 제1금속패턴(PN1)의 폭을 1.8 mm 이하로 형성하면, 베젤 마진을 크게 형성하지 않는 범위 내에서 레이저에 의해 발생하는 열 에너지가 표시부(DP)의 내부로 침투되는 현상을 방지하는 효과를 가질 수 있다. 이어서, 제1금속패턴(PN1)의 폭을 포함하는 제2금속패턴(PN2)의 폭을 2.1 mm 이상으로 형성하면, 제1금속패턴(PN1)과 중첩되지 않는 범위 내에서 기판(110)의 외곽 영역까지 제2금속패턴(PN2)을 형성할 수 있다. 반면, 제1금속패턴(PN1)의 폭을 포함하는 제2금속패턴(PN2)의 폭을 2.6 mm 이하로 형성하면, 제1금속패턴(PN1)과 중첩되는 범위 내에서 기판(110)의 외곽 영역까지 제2금속패턴(PN2)을 형성할 수 있다.When the width of the first metal pattern PN1 is formed to be 1.1 mm or more, the effect of preventing thermal energy generated by the laser from penetrating into the display portion DP can be increased. On the other hand, when the width of the first metal pattern PN1 is formed to be 1.8 mm or less, it is possible to prevent the thermal energy generated by the laser from penetrating into the display portion DP within the range of not forming a large bezel margin. Can have an effect. Subsequently, when the width of the second metal pattern PN2 including the width of the first metal pattern PN1 is formed to be 2.1 mm or more, the substrate 110 may be formed within the range not overlapping with the first metal pattern PN1. The second metal pattern PN2 may be formed to the outer region. On the other hand, when the width of the second metal pattern PN2 including the width of the first metal pattern PN1 is formed to be 2.6 mm or less, the outside of the substrate 110 within a range overlapping with the first metal pattern PN1. The second metal pattern PN2 may be formed up to the region.

이상 본 발명의 각 실시예는 접착부재 소성 공정시 표시부 내에 위치하는 서 브 픽셀에 포함된 트랜지스터, 유기 또는 무기막 등의 특성 변이 또는 물리적 충격이 발생하는 문제를 최소화할 수 있는 유기전계발광표시장치를 제공하는 효과가 있다.As described above, each embodiment of the present invention is an organic light emitting display device capable of minimizing a problem in which a characteristic change or physical impact of a transistor, an organic or an inorganic layer, etc. included in a subpixel located in a display unit during an adhesive member firing process is minimized. Has the effect of providing.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the technical configuration of the present invention described above may be modified in other specific forms by those skilled in the art to which the present invention pertains without changing its technical spirit or essential features. It will be appreciated that it may be practiced. Therefore, the embodiments described above are to be understood as illustrative and not restrictive in all aspects. In addition, the scope of the present invention is shown by the claims below, rather than the above detailed description. Also, it is to be construed that all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts are included in the scope of the present invention.

도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 개략적인 평면도.1 is a schematic plan view of an organic light emitting display device according to an embodiment of the present invention;

도 2는 도 1에 도시된 서브 픽셀의 회로 구성 예시도.FIG. 2 is an exemplary circuit diagram of a subpixel illustrated in FIG. 1. FIG.

도 3a는 도 2에 도시된 서브 픽셀의 단면 예시도.3A is an exemplary cross-sectional view of the subpixel illustrated in FIG. 2.

도 3b는 도 1에 도시된 서브 픽셀의 다른 단면 예시도.3B is another exemplary cross-sectional view of the subpixel illustrated in FIG. 1.

도 4는 유기 발광다이오드의 계층 구조도.4 is a hierarchical structure diagram of an organic light emitting diode.

도 5는 본 발명의 일 실시예에 따른 밀봉 구조를 설명하기 위한 도 1의 X1-X2영역의 단면도.5 is a cross-sectional view of the region X1-X2 of Figure 1 for explaining a sealing structure according to an embodiment of the present invention.

도 6은 본 발명의 다른 실시예에 따른 밀봉 구조를 설명하기 위한 도 1의 X1-X2영역의 단면도.6 is a cross-sectional view of the region X1-X2 of Figure 1 for explaining a sealing structure according to another embodiment of the present invention.

도 7은 본 발명의 또 다른 실시예에 따른 밀봉 구조를 설명하기 위한 도 1의 X1-X2영역의 단면도.7 is a cross-sectional view of the region X1-X2 of Figure 1 for explaining a sealing structure according to another embodiment of the present invention.

<도면의 주요 부분에 관한 부호의 설명><Explanation of symbols on main parts of the drawings>

110: 기판 190: 밀봉기판110: substrate 190: sealing substrate

PN1: 제1금속패턴 PN2: 제2금속패턴PN1: first metal pattern PN2: second metal pattern

DP: 표시부 P: 서브 픽셀DP: display unit P: subpixel

S: 접착부재 DV: 구동부S: Adhesive member DV: Drive part

Claims (10)

기판;Board; 상기 기판 상에 위치하는 복수의 서브 픽셀을 포함하는 표시부;A display unit including a plurality of subpixels positioned on the substrate; 상기 표시부의 외곽 영역에 위치하며 상기 표시부의 삼면을 둘러싸는 제1금속패턴;A first metal pattern positioned at an outer region of the display unit and surrounding three surfaces of the display unit; 상기 제1금속패턴에 접촉하며 상기 기판의 외곽으로 연장된 복수의 제2금속패턴;A plurality of second metal patterns in contact with the first metal pattern and extending outwardly of the substrate; 상기 기판과 이격 대향하는 밀봉기판; 및A sealing substrate spaced apart from the substrate; And 상기 제1금속패턴의 외곽 영역을 둘러싸도록 위치하며 상기 기판과 상기 밀봉기판을 밀봉하는 접착부재를 포함하는 유기전계발광표시장치.And an adhesive member positioned to surround the outer region of the first metal pattern and sealing the substrate and the sealing substrate. 제1항에 있어서,The method of claim 1, 상기 제1금속패턴 및 상기 제2금속패턴은,The first metal pattern and the second metal pattern, 상기 기판에 함몰 형성된 홈의 내부에 위치하는 유기전계발광표시장치.An organic light emitting display device located in a groove recessed in the substrate. 제1항에 있어서,The method of claim 1, 상기 제1금속패턴 및 상기 제2금속패턴은,The first metal pattern and the second metal pattern, 상기 기판에 함몰 형성된 홈의 내부부터 상기 기판의 외부까지 돌출 형성된 유기전계발광표시장치.An organic light emitting display device protruding from an inside of a groove formed in the substrate to an outside of the substrate. 제1항에 있어서,The method of claim 1, 상기 제1금속패턴 및 상기 제2금속패턴은,The first metal pattern and the second metal pattern, 상기 서브 픽셀에 포함된 트랜지스터의 게이트, 소오스 또는 드레인 중 어느 하나 이상과 동일한 공정 및 동일한 재료로 형성된 유기전계발광표시장치.An organic light emitting display device formed of the same process and the same material as any one or more of a gate, a source, and a drain of a transistor included in the subpixel. 상기 제1금속패턴 및 상기 제2금속패턴은,The first metal pattern and the second metal pattern, 상기 기판 상에 위치하는 버퍼층 상에 위치하는 유기전계발광표시장치.And an organic light emitting display device on the buffer layer on the substrate. 제2항에 있어서,The method of claim 2, 상기 제1금속패턴 및 상기 제2금속패턴의 상부 표면은,The upper surface of the first metal pattern and the second metal pattern, 상기 기판의 표면과 동일한 높이를 갖는 유기전계발광표시장치.An organic light emitting display device having the same height as the surface of the substrate. 제2항 내지 제5항 중 어느 한 항에 있어서,The method according to any one of claims 2 to 5, 상기 제2금속패턴은,The second metal pattern is, 상기 제1금속패턴의 모서리와 인접하는 영역 및 상기 제1금속패턴의 모서리와 모서리의 사이 영역에 위치하는 유기전계발광표시장치.And an organic light emitting display device positioned in an area adjacent to an edge of the first metal pattern and an area between an edge and an edge of the first metal pattern. 제1항에 있어서,The method of claim 1, 상기 접착부재는,The adhesive member, 프릿(Frit)인 유기전계발광표시장치.An organic light emitting display device that is a frit. 제1항에 있어서,The method of claim 1, 상기 제1금속패턴은,The first metal pattern is, 상기 기판 상에 위치하며 외부로부터 공급된 구동신호를 상기 표시부에 전달하는 패드부 방향을 오픈하는 유기전계발광표시장치.An organic light emitting display device positioned on the substrate and opening a pad part to transfer a driving signal supplied from the outside to the display part; 제1항에 있어서,The method of claim 1, 상기 서브 픽셀은,The sub pixel is, 상기 기판 상에 위치하는 하나 이상의 트랜지스터, 커패시터 및 유기 발광다이오드를 포함하는 유기전계발광표시장치.An organic light emitting display device comprising at least one transistor, a capacitor, and an organic light emitting diode on the substrate.
KR1020070132565A 2007-12-17 2007-12-17 Organic Light Emitting Display KR101378862B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070132565A KR101378862B1 (en) 2007-12-17 2007-12-17 Organic Light Emitting Display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070132565A KR101378862B1 (en) 2007-12-17 2007-12-17 Organic Light Emitting Display

Publications (2)

Publication Number Publication Date
KR20090065116A true KR20090065116A (en) 2009-06-22
KR101378862B1 KR101378862B1 (en) 2014-03-28

Family

ID=40993558

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070132565A KR101378862B1 (en) 2007-12-17 2007-12-17 Organic Light Emitting Display

Country Status (1)

Country Link
KR (1) KR101378862B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312509B2 (en) 2013-07-22 2016-04-12 Samsung Display Co., Ltd. Organic light emitting display device
EP4329458A1 (en) * 2012-08-02 2024-02-28 Samsung Display Co., Ltd. Organic light emitting diode display

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100448349B1 (en) * 2000-10-09 2004-09-10 학교법인연세대학교 Method and structure for substrate having inserted electrodes for flat display device and the device using the structure
KR100714000B1 (en) * 2006-07-25 2007-05-04 삼성에스디아이 주식회사 Organic light-emitting display device and the preparing method of the same
KR20070007235A (en) * 2006-12-26 2007-01-15 김규태 Pmoled(passive matrix organic light emitting diode) with tft gate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4329458A1 (en) * 2012-08-02 2024-02-28 Samsung Display Co., Ltd. Organic light emitting diode display
US9312509B2 (en) 2013-07-22 2016-04-12 Samsung Display Co., Ltd. Organic light emitting display device

Also Published As

Publication number Publication date
KR101378862B1 (en) 2014-03-28

Similar Documents

Publication Publication Date Title
KR102155736B1 (en) Organic light emitting display device and manufacturing method thereof
KR101320655B1 (en) Organic Light Emitting Display Device
KR20170132018A (en) Organic light emitting display device
US8384072B2 (en) Organic light emitting diode display
KR101368067B1 (en) Organic Light Emitting Display and Driving Method for the same
KR101383454B1 (en) Light emitting device
US20090078945A1 (en) Light emitting device
KR101476442B1 (en) Organic Light Emitting Display
KR101383490B1 (en) Light emitting device
KR20090065920A (en) Organic light emitting display device
KR101318442B1 (en) Manufacturing Method for Organic Light Emitting Display
KR101475066B1 (en) Organic Light Emitting Display and Manufacturing Method for the same
KR101378862B1 (en) Organic Light Emitting Display
KR101367000B1 (en) Organic Light Emitting Display
KR102427712B1 (en) Organic light emitting diode display
KR20120075055A (en) Organic light emitting diode display device
KR20110056715A (en) Organic light emitting diode device
KR101380442B1 (en) Organic Light Emitting Display and Driving Method for the same
KR101446344B1 (en) Organic Light Emitting Display Device And Method For Manufacturing Of The Same
KR101424272B1 (en) Organic Light Emitting Display and Manufacturing Method for the same
KR20100077474A (en) Organic light emitting display device and fabricating method thereof
KR101613730B1 (en) Organic Light Emitting Display Device and Manufacturing Method thereof
KR20090054324A (en) Driving method for organic light emitting display
KR20100010816A (en) Organic light emitting display and manufacturing method for the same
KR20090073421A (en) Organic light emitting display

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180213

Year of fee payment: 5