KR20090048544A - 간이화한 피치 더블링 프로세스 플로우 - Google Patents

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Abstract

반도체 디바이스(100)를 제조하기 위한 방법은 복수의 맨드럴(124)을 형성하도록 포토레지스트 재료층(111)을 패터닝하는 단계를 포함한다. 방법은 원자층 퇴적(ALD) 프로세스에 의해 산화물 재료(126)를 복수의 맨드럴(124) 상에 퇴적하는 단계를 포함한다. 방법은 노출된 수평 표면으로부터 산화물 재료(126)를 이방성 에칭하는 단계를 더 포함한다. 방법은 포토레지스트 재료(111)를 선택적으로 에칭하는 단계를 더 포함한다.
Figure P1020087027277
반도체, 피치 더블링, 맨드럴, 원자층 퇴적, 제조 방법

Description

간이화한 피치 더블링 프로세스 플로우{SIMPLIFIED PITCH DOUBLING PROCESS FLOW}
본 발명은 일반적으로는 집적 회로 제조에 관한 것으로, 특히 피치 더블링된 집적 회로 피처를 형성하기 위한 간이화한 프로세스에 관한 것이다.
현대 전자공학에서 휴대성, 컴퓨팅 파워, 메모리 용량 및 에너지 효율에 대한 요구가 커짐에 따라 집적 회로는 계속해서 더욱 소형화되고 있다. 그러므로, 전기 디바이스 및 인터커넥트 라인 폭과 같은 집적 회로 구성 피처들의 크기도 계속해서 감소하고 있다. 피처 크기가 감소하는 경향은 동적 랜덤 액세스 메모리("DRAM"), 플래시 메모리, 비휘발성 메모리, 정적 랜덤 액세스 메모리("SRAM"), 강자성("FE") 메모리, 로직 게이트 어레이 등과 같은 메모리 회로 또는 디바이스에서 명백하다.
예를 들면, DRAM은 통상 메모리 셀로 알려진 수 백만개의 동일한 회로 소자를 포함한다. 통상의 메모리 셀은 2개의 전기 디바이스, 즉 저장 커패시터 및 액세스 전계 효과 트랜지스터로 구성된다. 각 메모리 셀은 데이터의 하나의 이진 디지트("비트")를 저장할 수 있는 어드레싱가능한 장소이다. 비트는 트랜지스터를 통해 메모리 셀에 기입되고 저장 커패시터의 참조 전극 상의 전하를 감지함으로써 판독될 수 있다. 이들 구성하는 전자 디바이스 및 이들을 상호접속시키는 도전 라인의 크기를 감소시킴으로써, 메모리 셀을 포함하는 메모리 디바이스의 크기도 감소될 수 있다. 마찬가지로, 이들 디바이스들의 저장 용량은 더 많은 메모리 셀을 메모리 디바이스에 맞추어 넣음으로써 증가될 수 있다.
또 하나의 예로서, 플래시 메모리(예를 들면, 전기적으로 소거가능한 프로그램가능 판독 전용 메모리 또는 "EEPROM")는 통상 한번에 하나의 바이트 대신에 블록으로 소거되고 재프로그래밍되는 메모리 타입이다. 통상의 플래시 메모리는 다수의 메모리 셀을 포함하는 메모리 어레이를 포함한다. 메모리 셀들은 전하를 유지할 수 있는 플로팅 게이트 전계 효과 트랜지스터를 포함한다. 메모리 셀의 데이터는 플로팅 게이트 상의 전하의 존재 또는 부재에 의해 결정된다. 이들 셀은 일반적으로 "소거 블록"이라고 하는 섹션으로 그룹화된다. 플래시 메모리 어레이의 메모리 셀들은 통상 "NOR" 아키텍쳐(각 메모리 셀이 비트 라인에 직접 결합됨) 또는 "NAND" 아키텍쳐(메모리 셀들이 셀 "스트링"으로 결합되어, 각 셀이 비트 라인에 간접적으로 결합되고 액세스 시에는 스트링의 나머지 셀들을 활성화시켜야 함)로 배열된다. 소거 블록 내의 메모리 셀들은 플로팅 게이트를 충전함으로써 랜덤하게 전기적으로 프로그래밍될 수 있다. 전하는 블록 소거 동작에 의해 플로팅 게이트로부터 제거될 수 있고, 소거 블록 내의 모든 플로팅 게이트 메모리 셀은 단일 동작으로 소거된다.
여기에 제공된 예들로부터 명백한 바와 같이, 메모리 디바이스들은 통상 전기 디바이스들 및 전기 디바이스들을 상호접속시키기 위한 도전체들의 큰 패턴 또 는 어레이를 포함한다. 그러한 패턴의 "피치"는 그 패턴에서 2개의 인접하는 피처들에서의 동일한 포인트 간의 거리로서 정의된다. 이들 피처들은 통상 절연체 또는 도전체와 같은 재료 내의 개구에 의해 정의되고, 그 재료에 의해 서로 이격된다. 그러므로, 피치는 피처의 폭과, 그 피처와 인접하는 피처 간의 이격 거리의 폭의 합으로서 이해될 수 있다.
본 발명의 하나의 실시예에서, 반도체 디바이스를 제조하기 위한 방법은 포토레지스트 재료층을 패터닝하여 복수의 맨드럴을 형성하는 단계를 포함한다. 방법은 원자층 퇴적 기술을 이용하여 복수의 맨드럴 상에 산화물 재료를 퇴적하는 단계를 더 포함한다. 방법은 노출된 수평 표면으로부터 산화물 재료를 이방성 에칭하는 단계를 더 포함한다. 방법은 산화물 재료에 대해 포토레지스트 재료를 선택적으로 에칭함으로써, 복수의 산화물 스페이서를 형성하는 단계를 더 포함한다.
본 발명의 다른 실시예에서, 메모리 디바이스를 형성하기 위한 방법은 기판 상에 복수의 맨드럴을 형성하는 단계를 포함한다. 맨드럴은 기판의 노출된 부분에 의해 분리된다. 방법은 약 100℃ 미만의 온도에서 수행되는 원자층 퇴적 기술을 이용하여, 맨드럴 및 기판의 노출된 부분 상에 스페이서 재료를 퇴적하는 단계를 더 포함한다. 방법은 (a) 복수의 맨드럴의 노출된 수평 표면 및 (b) 기판의 노출된 부분으로부터 스페이서 재료를 이방성 에칭하는 단계를 더 포함한다. 복수의 맨드럴의 수직 측벽 상에는 스페이서 재료가 남겨진다.
본 발명의 다른 실시예에서, 집적 회로를 형성하는 방법은 하드마스크층 위에 복수의 맨드럴을 형성하는 단계를 포함한다. 맨드럴은 감광성 재료를 포함한다. 방법은 원자층 퇴적 기술을 이용하여 스페이서 재료를 퇴적하는 단계를 더 포함한다. 스페이서 재료는 복수의 맨드럴을 덮는다. 방법은 수평 표면으로부터 스페이서 재료를 이방성 에칭함으로써, 감광성 재료를 노출시키는 단계를 더 포함한다. 방법은 스페이서 재료를 이방성 에칭한 후에 노출된 감광성 재료를 제거함으로써, 하드마스크층 위에 스페이서들의 패턴을 남기는 단계를 더 포함한다. 방법은 스페이서 패턴을 하드마스크층에 전사하는 단계를 더 포함한다. 방법은 하드마스크층으로부터 스페이서 패턴을 에칭하는 단계를 더 포함한다.
본 발명의 또 하나의 실시예에서, 집적 회로 제조 방법은 리소그래피 기술을 이용하여 하드마스크층 상에 복수의 가늘고 긴 맨드럴을 정의하는 단계를 포함한다. 맨드럴은 포토레지스트 재료를 포함한다. 방법은 맨드럴 주위에 스페이서들의 패턴을 형성하는 단계를 더 포함한다. 스페이서들의 패턴은 리소그래피 기술의 최소 분해능의 피치보다 작은 피치를 가지고 있다. 스페이서들의 패턴은 산화물 재료로 형성된다. 스페이서들의 패턴은 약 100℃ 미만의 온도에서 원자층 퇴적 기술을 이용하여 퇴적된다.
본 발명의 또 하나의 실시예에서, 반도체 디바이스를 제조하기 위한 방법은 포토레지스트 재료층을 패터닝하여 디바이스 어레이 영역에 복수의 맨드럴을 형성하는 단계를 포함한다. 방법은 복수의 맨드럴 및 디바이스 주변 영역 상에 산화물 재료를 퇴적하는 단계를 더 포함한다. 방법은 디바이스 어레이 영역의 노출된 수평 표면으로부터 산화물 재료를 이방성 에칭하는 단계를 더 포함한다. 방법은 디바이스 주변 영역의 산화물 재료 상에 포토레지스트 재료 패턴을 형성하는 단계를 더 포함한다. 방법은 디바이스 어레이 영역 및 디바이스 주변 영역으로부터 포토레지스트 재료를 선택적으로 에칭하는 단계를 더 포함한다.
본 발명의 또 하나의 실시예에서, 메모리 디바이스를 형성하는 방법은 메모리 디바이스의 어레이 영역의 기판 상에 복수의 맨드럴을 형성하는 단계를 포함한다. 맨드럴은 기판의 노출된 부분에 의해 분리된다. 방법은 맨드럴, 기판의 노출된 부분, 및 메모리 디바이스의 주변 영역 상에 스페이서 재료를 퇴적하는 단계를 더 포함한다. 방법은 메모리 디바이스의 주변 영역의 스페이서 재료 상에 주변부 마스크를 퇴적하는 단계를 더 포함한다. 방법은 노출된 수평 표면으로부터 스페이서 재료를 이방성 에칭하는 단계를 더 포함한다. 방법은 (a) 어레이 영역의 맨드럴의 수직 측벽 위, 및 (b) 기판과 주변 영역의 주변부 마스크 사이에는 스페이서 재료가 남겨진다.
본 발명의 또 하나의 실시예에서, 집적 회로를 형성하는 방법은 어레이 영역의 하드마스크층 위에 복수의 맨드럴을 형성하는 단계를 포함한다. 맨드럴은 감광성 재료를 포함한다. 방법은 어레이 영역, 및 어레이 영역을 둘러싸는 주변 영역 상에 산화물 재료를 퇴적하는 단계를 더 포함한다. 산화물 재료는 복수의 맨드럴을 덮는다. 방법은 주변 영역의 산화물 재료 상에 포토레지스트 재료 패턴을 형성하는 단계를 더 포함한다. 방법은 어레이 영역의 수평 표면으로부터 산화물 재료를 이방성 에칭하는 단계를 더 포함한다. 방법은 산화물 재료를 이방성 에칭한 후에 어레이 영역 및 주변 영역으로부터 노출된 포토레지스트 재료를 제거하는 단계를 더 포함한다.
본 발명의 또 하나의 실시예에서, 집적 회로 제조 방법은 리소그래피 기술을 이용하여 집적 회로 어레이 영역의 하드마스크층 상에 복수의 가늘고 긴 맨드럴을 정의하는 단계를 포함한다. 맨드럴은 포토레지스트 재료를 포함한다. 방법은 복수의 가늘고 긴 맨드럴 주위에 스페이서들의 패턴을 형성하는 단계를 더 포함한다. 스페이서들의 패턴은 리소그래피 기술의 최소 분해능의 피치보다 작은 피치를 가지고 있다. 스페이서들의 패턴은 약 100℃ 미만의 온도에서 퇴적되는 산화물 재료로 형성된다.
본 발명의 또 하나의 실시예에서, 부분 형성된 집적 회로는 기판을 포함한다. 부분 형성된 집적 회로는 기판 상에 위치하는 하드마스크층을 더 포함한다. 부분 형성된 집적 회로는 하드마스크층 상에 바로 형성되고 부분 형성된 집적 회로의 어레이 영역에 적어도 부분적으로 위치하는 복수의 스페이서 루프를 더 포함한다. 부분 형성된 집적 회로는 부분 형성된 집적 회로의 주변 영역에 적어도 부분적으로 정의된 마스크를 더 포함하고, 마스크는 또한 하드마스크층 상에 직접 형성된다.
여기에 개시된 집적 회로 및 집적 회로 제조 기술의 실시예들은 첨부된 도면에 예시되어 있는데, 이는 단지 예시의 목적을 위한 것이고 반드시 스케일링되어 그려질 필요가 없다. 그 도면에는 유사한 부분에 유사한 참조부호를 붙인 이하의 도를 포함한다.
도 1a는 복수의 마스크 라인이 그 위에 형성된 기판의 개략적인 단면도이다.
도 1b는 마스크 패턴을 임시층에 전사하는 이방성 에칭 프로세스를 수행한 후의 도 1a의 기판의 개략적인 단면도이다.
도 1c는 마스크 라인을 제거하고 등방성 "수축(shrink)" 에칭을 수행한 후의 도 1b의 기판의 개략적인 단면도이다.
도 1d는 임시층에 남아있는 맨드럴(mandrel) 상에 스페이서 재료를 블랭킷 퇴적한 후의 도 1c의 기판의 개략적인 단면도이다.
도 1e는 피치 배가된 피처 또는 스페이서에 지향성 스페이서 에칭을 수행한 후의 도 1d의 기판의 개략적인 단면도이다.
도 1f는 맨드럴을 제거한 후의 도 1e의 기판의 개략적인 단면도이다.
도 2a는 부분 형성된 집적 회로 예의 개략적인 단면도이다.
도 2b는 도 2a의 부분 형성된 집적 회로의 개략적인 평면도이다.
도 3a는 포토레지스트층의 어레이 영역에 라인을 형성한 후의 도 2a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.
도 3b는 도 3a의 부분 형성된 집적 회로의 개략적인 평면도이다.
도 4a는 트림 에칭을 수행한 후의 도 3a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.
도 4b는 도 4a의 부분 형성된 집적 회로의 개략적인 평면도이다.
도 5a는 포토레지스트 맨드럴 상에 저온 스페이서 재료를 블랭킷 퇴적한 후의 도 4a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.
도 5b는 도 5a의 부분 형성된 집적 회로의 개략적인 평면도이다.
도 6a는 주변 영역에 피처를 정의한 후의 도 5a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.
도 6b는 실질적으로 전체 주변 영역 상에 주변 포토레지스트층을 블랭킷 퇴적한 후의 도 6a의 부분 형성된 집적 회로의 개략적인 평면도이다.
도 6c는 주변 포토레지스트층을 패터닝하여 주변 피처를 정의한 후의 도 6a의 부분 형성된 집적 회로의 개략적인 평면도이다.
도 6d는 주변 포토레지스트층이 저온 스페이서 재료를 부분적으로 덮고 있는 도 6a의 부분 형성된 집적 회로의 개략적인 평면도이다.
도 7a는 저온 스페이서 재료의 이방성 에칭을 수행한 후의 도 6a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.
도 7b는 도 7a의 부분 형성된 집적 회로의 개략적인 평면도이다.
도 8a는 노출된 포토레지스트 재료를 제거한 후의 도 7a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.
도 8b는 도 8a의 부분 형성된 집적 회로의 개략적인 평면도이다.
도 9a는 스페이서의 패턴을 기저 하드마스크층에 전사한 후의 도 8a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.
도 9b는 도 9a의 부분 형성된 집적 회로의 개략적인 평면도이다.
메모리 디바이스를 구성하는 전기 디바이스 및 도전체의 크기가 더욱 더 작 아짐에 따라, 이들 피처들을 형성하는데 이용되는 기술에 훨씬 더 큰 요구가 초래되었다. 예를 들면, 포토리소그래피는 기판 상에 도전 라인과 같은 디바이스 피처를 패터닝하는데 통상 이용된다. 피치의 개념은 이들 피처들의 크기를 기술하는데 이용될 수 있다. 그러나, 광 또는 방사 파장과 같은 광학적 요인으로 인해, 포토리소그래피 기술은 피처가 신뢰성있게 형성될 수 없는 최소 피치를 가지고 있다. 그러므로, 포토리소그래피 기술의 최소 피치는 피처 크기 감소를 제한할 수 있다.
포토리소그래피 기술의 성능을 최소 피치 이상으로 확장하기 위해 제안된 하나의 기술이 "피치 더블링(pitch doubling)" 기술이다. 이러한 기술은 도 1a-1f에 예시되어 있고, 참고로 그 전체 공개 내용이 본원에 원용되는 미국특허 제5,328,810호(1994년 7월 12일 공고됨)에 기재되어 있다. 도 1a를 참조하면, 임시 또는 소모용 재료층(20) 및 기판(30) 위에 놓여지는 포토레지스트층에 라인 패턴(10)을 형성하는데 우선 포토리소그래피가 이용된다. 포토리소그래피를 수행하는데 이용되는 통상의 파장은 157nm, 193nm, 248nm 또는 365nm이고 이들로 제한되지 않는다. 후속 처리 단계들을 수행하기 이전에, 등방성 에칭을 이용하여 라인들(10)이 선택적으로 수축된다. 그리고나서, 도 1b에 도시된 바와 같이, 그 패턴이 이방성 에칭 단계와 같은 에칭 단계에 의해 소모용 재료층(20)에 전사되어, 플레이스홀더 또는 맨드럴(40)을 형성한다. 도 1c에 도시된 바와 같이, 포토레지스트 라인(10)이 벗겨질 수 있고 맨드럴(40)이 등방성 에칭되어 인접하는 맨드럴(40) 간의 거리를 증가시킨다. 도 1d에 도시된 바와 같이, 스페이서 재료층(50)이 맨드럴(40) 상에 순차적으로 퇴적된다. 그리고나서, 도 1e에 도시된 바와 같이, 지향 성 스페이서 에칭으로 수평 표면으로부터 스페이서 재료를 우선적으로 에칭함으로써 맨드럴(40)의 사이드 상에 스페이서(60)가 형성된다. 그리고나서, 도 1f에 도시된 바와 같이, 잔여 맨드럴(40)이 제거되어 스페이서(60)만이 남겨지고 이는 함께 패터닝을 위한 마스크로서 작용한다. 그러므로, 주어진 패턴 영역이 이전에는 하나의 피처 및 하나의 스페이스(각각이 2F의 피치에 대해 폭 F를 가짐)을 정의했지만, 동일한 패턴 영역이 이제는 스페이서(60)에 의해 2개의 피처 및 2개의 스페이스(각각이 F의 피치에 대해 폭 ½F를 가짐)를 포함한다. 결과적으로, 포토리소그래피 기술로 가능한 최소 피처 크기는 피치 더블링 기술을 이용함으로써 효율적으로 감소된다.
이들 기술들을 이용하여 피치가 실제로 감소되지만, 이러한 피치 감소는 통상적으로 "피치 더블링" 또는 더 일반적으로는 "피치 배가(multiplication)"로 지칭된다. 이것은 이들 기술에 의해 기판의 주어진 영역 내에서 피처의 수가 더블링, 더 일반적으로는 배가되기 때문이다. 그러므로, 종래 용어를 이용하면, 특정 인수만큼의 피치의 "배가"는 실제로 그 인수만큼 피치를 감소시키는 것과 관련되어 있다. 종래 용어는 여기에 유지된다. 서로 상에 복수의 스페이서층을 형성함으로써, 정의가능한 피처 크기가 더욱 더 작아질 수 있다. 그러므로, 용어 "피치 배가" 및 "피치 더블링"은 스페이서 형성 프로세스 채용 횟수에 관계없이 일반적으로 프로세스를 지칭한다.
주변부 및 메모리 디바이스 어레이에 패턴을 형성하기 위한 일부 제안된 방법들은 2개의 분리된 카본층의 이용과 관련된다. 예를 들면, 그러한 하나의 방법 에서, 스페이서 루프를 정의하는데 이용되는 맨드럴은 상부 카본층에 형성된다. 피치 더블링 및 주변부 패터닝 프로세스가 수행된 후, 어레이 패턴이 하위 카본층에 전사된다. 이러한 프로세스는 어레이 및 주변 영역에 상이한 크기의 피처들을 형성하게 하지만, 스페이서 루프의 정의에 저온 산화물 재료를 이용하는 것은 기존의 포토레지스트층으로부터 맨드럴을 형성하게 한다. 이것은 양호하게는 상부 카본층을 생략하게 하고, 따라서 제조를 간이화한다.
상기에 따르면, 반도체 또는 집적 회로 디바이스에서 피치 더블링된 피처를 형성하기 위한 간이화한 개선된 기술들이 개발되었다.
특정 실시예들에 따르면, 기판에 전사되는 피처 패턴은 기판 처리에 이용되는 포토리소그래피 기술의 최소 피치 이하의 피치를 가지고 있다. 추가적으로, 특정 실시예들은 로직 또는 게이트 어레이와 휘발성 및 비휘발성 메모리 디바이스, 예컨대 DRAM, 위상 변경 메모리("PCM"), 프로그램가능한 도전체 랜덤 액세스 메모리("PCRAM"), 판독 전용 메모리("ROM"), 플래시 메모리 등을 포함한, 피처 어레이를 형성하는데 이용될 수 있다. 그러한 디바이스들에서, 피치 배가는 예를 들면 디바이스의 어레이 영역에 트랜지스터 게이트 전극 및 도전 라인을 형성하는데 이용가능하다. 선택적으로, 종래의 포토리소그래피를 특정 시퀀스에서 상기 언급된 간이화한 피치 더블링 기술과 조합함으로써, 디바이스의 주변 영역에서 로컬 인터커넥트 및 상보형 금속 산화물 반도체("CMOS") 회로와 같은 로직 회로에 유용한 더 큰 피처를 동시에 처리할 수 있다. 예를 들면, 로직 어레이는 메모리 어레이와 유사한 코어 어레이와 로직 회로를 지지하는 주변부를 가지고 있는 필드 프로그래머 블 게이트 어레이("FPGA")일 수 있다. 메모리 디바이스를 제조하는 동안의 예시적인 마스킹 단계들을 도면에 예시하고 여기에 기재한다.
도 2a 및 2b는 메모리 디바이스와 같은 부분 제조된 집적 회로 예(100)의 개략 단면도 및 평면도를 각각 예시하고 있다. 도 2b는 주변 영역(104)에 의해 둘러싸여 있는 중앙 어레이 영역(102)을 포함하는 집적 회로(100)를 예시하고 있다. 집적 회로(100)가 제조된 후, 어레이 영역(102)은 통상적으로 트랜지스터 및 커패시터와 같은 전기 디바이스 및 도전 라인으로 밀집하게 팝퓰레이트(populate)될 것이라는 것은 자명하다. 피치 배가는 여기에 설명된 바와 같이, 어레이 영역(102)에 피처를 형성하는데 이용될 수 있다.
한편, 주변 영역(104)은 선택적으로 어레이 영역(102)의 것들보다 더 복잡하거나 더 큰 피처들을 포함할 수 있다. 통상적으로 이들 더 복잡하거나 더 큰 피처들(그 예로는 다양한 타입의 로직 회로)의 패터닝에는 피치 배가보다는 종래 포토리소그래피가 이용된다. 주변 영역(104)에 배치된 로직 회로의 기하학적 복잡성은 집적 회로(100)의 이러한 영역에서 피치 배가를 이용하는 것을 더 어렵게 한다. 이에 비해, 어레이 패턴의 통상의 규칙적인 그리드는 피치 배가에 도움이 된다. 추가적으로, 주변 영역(104)의 일부 디바이스들은 전기적 제약으로 인해 더 큰 기하학적 형태를 필요로 하고, 따라서 그러한 디바이스에 대해 종래의 포토리소그래피보다 피치 배가를 덜 유리하게 한다. 상대 스케일에서의 가능한 차이뿐만 아니라, 집적 회로(100)의 주변 영역(104) 및 어레이 영역(102)의 수 및 상대 위치는 다른 실시예들에서는 가변될 수 있다. 어레이 영역(102) 및 주변 영역(104)에 피 처들을 형성하는 데에 상이한 처리 기술을 별도로 이용하는 실시예들에서, 주변 영역(104)은 어레이 영역의 처리 동안에 마스킹될 수 있다.
도 2a는 제1 하드마스크층(108)이 위에 형성된 기판(106)을 포함하는 부분 형성된 집적 회로(100)를 예시하고 있다. 일 실시예로서, 제1 하드마스크층(108)은 실리콘 질화물, 실리콘 산화물 등의 재료, 또는 비정질 카본 재료, 폴리머 재료 등의 유기 재료, 또는 스핀 온 유전체 재료를 포함한다. 양호한 실시예로서, 제1 하드마스크층(108)은, 광에 대한 투과성이 높고, 포토 정렬에 이용되는 광의 파장에 대한 투과성이 있어 포토 정렬에 대한 추가 개선을 제공하는 비정질 카본의 형태를 포함한다. 다른 변형된 실시예로서, 제1 하드마스크층(108)이 생략된다.
선택적인 제2 하드마스크층(110)은 제1 하드마스크층(108) 상에 형성된다. 제2 하드마스크층(110)은 양호하게는 무기 재료를 포함한다. 제2 하드마스크층(110)에 대한 재료 예들은 실리콘 질화물, 폴리결정질 실리콘, 또는 유전체 반사 방지성 코팅("DARC"), 예컨대 실리콘-리치 실리콘 질산화물(silicon-rich silicon oxynitride)를 포함한다. 양호하게는, 제2 하드마스크층(110)을 포함하는 재료는 후속적으로-퇴적된 스페이서 재료에 대해 선택적으로 에칭될 수 있다. 제2 하드마스크층(110)에 대한 DARC의 이용은 포토리소그래피 기술의 분해능 한계 근처의 피치를 가지는 패턴을 형성하는데 특히 유리할 수 있다. 특히, DARC는 광 반사를 감소시킴으로써 분해능을 향상시킬 수 있고, 따라서 포토리소그래피가 패턴의 에지를 정의할 수 있는 정밀도를 증가시킨다. 제1 하드마스크층(108)이 후속적으로 퇴적된 스페이서 재료에 대해 선택적으로 에칭될 수 있는 실시예들에서는 제2 하드마스 크층(110)이 생략된다. 또 다른 실시예들에서, 제2 하드마스크층(110)은 제1 하드마스크층(108)과 후속적으로 기재되는 위에 놓여지는 어레이 포토레지스트층의 사이에 배치되는 유기 스핀 온 반사 방지 코팅("ARC")로 대체된다.
여기에서 맨드럴층으로도 지칭되는 어레이 포토레지스트층(111)은 제2 하드마스크층(110) 상에 형성된다. 어레이 포토레지스트층(111)은 양호하게는 157nm, 193nm, 248nm 또는 365nm 파장 시스템, 193nm 파장 이머션 시스템, 13.7nm 파장 시스템과 같은 극초 자외선 시스템, 또는 전자 빔 리소그래피 시스템에 적합한 포토레지스트 재료와 같은 감광성 재료를 포함한다. 양호한 포토레지스트 재료의 예들은 플루오르화 아르곤 감응 포토레지스트(즉, 플루오르화 아르곤 광원과 이용하는데 적합한 포토레지스트) 및 플루오르화 크립톤 감응 포토레지스트(즉, 플루오르화 크립톤 광원과 이용하는데 적합한 포토레지스트)를 포함한다. 플루오르화 아르곤 포토레지스트는 양호하게는 193nm 파장 시스템과 같은 단 파장의 포토리소그래피 시스템과 이용된다. 플루오르화 크립톤 포토레지스트는 양호하게는 248nm 파장 시스템과 같은 장 파장의 포토리소그래피 시스템과 이용된다. 변형된 실시예에서, 어레이 포토레지스트층(111)은 포토레지스트 재료를 패터닝하는데 몰드 또는 기계적 힘을 이용하는 것과 같이, 나노-임프린트 리소그래피에 의해 패터닝될 수 있는 포토레지스트 재료를 포함한다.
일반적으로, 제1 하드마스크층(108), 제2 하드마스크층(110) 및 어레이 포토레지스트층(111)에 대한 재료는 여기에 개시된 다양한 패턴 형성 및 전사 단계에 대한 화학 및 프로세스 조건에 기초하여 선택된다. 예를 들면, 일 실시예에서, 제 1 하드마스크층(108), 제2 하드마스크층(110) 및 어레이 포토레지스트층(111)은 각각 서로에 대해 선택적으로 에칭될 수 있다. 여기에 이용된 바와 같이, 재료는, 그 재료에 대한 에칭 레이트가 인접하는 재료에 대한 것보다 큰 경우에, "선택적으로 에칭되는"(또는 "우선적으로 에칭되는") 것으로 간주된다. 예를 들면, 특정 실시예들에서, "선택적으로 에칭가능한" 재료는 인접하는 재료에 대한 것보다 적어도 약 2배, 적어도 약 10배, 적어도 약 20배, 또는 적어도 약 40배 큰 에칭 레이트를 가지고 있다. 변형된 실시예들에서, 적합한 다른 재료, 화학 및/또는 프로세스 조건들이 이용되는 경우에 다른 층들이 추가된다.
제1 하드마스크층(108), 제2 하드마스크층(110) 및 어레이 포토레지스트층(111)은 스핀-온 코팅, 스퍼터링, 화학적 증착("CVD"), 또는 원자층 퇴적과 같은 퇴적 프로세스를 이용하여 형성될 수 있다. 예를 들면, 저온 CVD 프로세스(약 550℃ 미만, 약 450℃ 미만, 또는 심지어 약 400℃ 미만)는 양호하게는 비정질 카본층의 화학적 및/또는 물리적 파괴를 감소시키고, 따라서 제1 하드마스크층(108)과 같은 현재의 비정질 카본층 상에 재료를 퇴적하기에 유용하다. 도핑된 비정질 카본층을 포함하는 비정질 카본층의 형성에 관한 추가 정보는 미국특허 제6,573,030호(2003년 6월 3일에 공고됨) 및 미국특허출원 공개 제2005/0042879호(2005년 2월 24일에 공개됨)에 제공된다. 이러한 특허 및 특허 출원 공보의 전체 공개 내용은 참고로 본원에 원용된다.
제1 하드마스크층(108), 제2 하드마스크층(110) 및 어레이 포토레지스트층(111)의 두께는 여기에 개시된 에칭 화학 및 프로세스 조건과의 양립성에 기초하 여 선택된다. 예를 들면, 기저층을 선택적으로 에칭함으로써 위에 놓여지는 층으로부터 기저층으로 패턴을 전사하는 경우와 같이, 다른 재료의 마스크를 통해 재료를 에칭하는 경우에, 재료들이 양쪽 층으로부터 어느 정도 제거된다. 그러므로, 상부 층은 양호하게는 패턴 전사의 동안에 완전히 제거되지 않도록 충분히 두껍다. 일 실시예에서, 제2 하드마스크층(110)은 양호하게는 약 10nm 내지 약 40nm의 두께이고 더 바람직하게는 약 15nm 내지 약 30nm의 두께이다.
어레이 포토레지스트층(111)의 두께는 어레이 포토레지스트층(111)을 패터닝하는데 이용되는 광의 파장에 좌우된다. 포토리소그래피를 수행하는데 248nm 광이 이용되는 일 실시예에서, 어레이 포토레지스트층(111)은 양호하게는 약 50nm 내지 약 300nm의 두께이고, 더 바람직하게는 약 200nm 내지 250nm의 두께이다. 이러한 높이는 포토레지스트층을 패터닝하는데 이용되는 광의 파장에 따라 가변될 수 있다. 라인들이 어레이 포토레지스트층(111)에 후속적으로 형성되기 때문에, 특정 실시예들에서, 어레이 포토레지스트층(111)의 높이는, 키 큰 스페이서 라인은 무너지거나 다르게는 변형되기 때문에, 구조적 무결성 및 형성될 라인들의 어스펙트 비율에 의해 제한된다.
도 3a 및 3b에 예시된 바와 같이, 라인(124)에 의해 경계가 정해지는 트렌치(122)를 포함하는 어레이 포토레지스트층(111)에 패턴이 정의된다. 일부 실시예들에서, 이러한 패턴은 기판 상의 어느 곳에서도 발견될 수 있고, 어레이 영역에 패턴을 정의하는 것은 단지 특정 장점들을 가지는 특정 실시예들만을 나타낸다. 트렌치(122)는 예를 들면 248nm 또는 193nm 광의 포토리소그래피에 의해 형성될 수 있고, 어레이 포토레지스트층(111)은 레티클을 통해 방사에 노출된 후 현상된다. 현상된 후, 예시된 실시예에서 포토레지스트인 잔여 포토정의가능한 재료는 예시된 라인(124)과 같은 마스크 피처를 형성한다. 다른 실시예들에서, 마스크없는 리소그래피 또는 마스크없는 포토리소그래피는 라인(124)을 정의하는데 이용될 수도 있다.
결과적인 라인(124)의 피치는 라인(124)의 폭과 인접하는 트렌치(122)의 폭의 합과 동일하다. 라인(124) 및 트렌치(122)의 이러한 패턴을 이용하여 형성된 피처들의 치수를 감소하기 위해, 피치는 어레이 포토레지스트층(111)을 패터닝하는데 이용되는 포토리소그래피 기술의 한계 또는 그 근처일 수 있다. 예를 들면, 248nm 광을 이용하는 포토리소그래피의 경우, 라인(124)의 피치는 바람직하게는 약 80nm 내지 약 150nm이고 더 바람직하게는 약 90nm 내지 약 120nm이다. 그러므로, 일 실시예에서, 피치는 포토리소그래피 기술의 최소 피치이고, 후속적으로-형성된 피치 배가된 스페이서 패턴은 양호하게는 포토리소그래피 기술의 최소 피치 이하의 피치를 가지고 있다. 다른 실시예들에서, 포토리소그래피 기술의 한계가 도달됨에 따라 위치 에러 및 피처 크기에 대한 마진이 통상 증가하기 때문에, 라인(124)은 200nm와 같은 더 큰 피처 크기를 가지도록 형성되어, 라인(124)의 위치 및 크기에서 에러를 감소시킨다.
도 4a 및 4b에 예시된 바와 같이, 트렌치(122)는 양호하게는 라인(124)을 에칭함으로써 넓혀져서 변형된 트렌치(122') 및 변형된 라인(124')을 형성한다. 라인(124)은 양호하게는 등방성 에칭을 이용하여 에칭되어 이들 피처들을 "축소시킨 다". 적합한 에칭은 SO2/O2/N2/Ar 플라즈마, Cl2/O2/He 플라즈마 또는 HBr/O2/N2 플라즈마와 같은 산소-함유 플라즈마를 이용하는 에칭을 포함한다. 에칭의 정도는 변형된 라인(124')의 폭이 후속 형성되는 피치 더블링된 피처들 간의 원하는 간격과 거의 동일하게 되도록 선택되는 것이 바람직하다. 예를 들면, 일 실시예에서, 라인(124)의 폭은 약 80nm 내지 약 120nm로부터 약 35nm 내지 약 70nm로 줄어들고, 다른 실시예에서 폭은 약 40nm 내지 약 50nm로 줄어든다. 양호하게는, 폭-감소 에칭은 변형된 라인(124')을 라인(124)을 형성하는데 이용되는 포토리소그래피 기술을 이용하여 가능한 것보다 더 좁게 한다. 추가적으로, 에칭은 매끄러운 에지를 가지는 변형된 라인(124')을 제공할 수 있으므로, 변형된 라인(124')의 균일성을 개선한다. 변형된 라인(124')의 핵심적인 치수들이 포토리소그래피 기술의 분해능 한계 아래로 에칭될 수 있으면서도, 이들 피처들 내에서의 동일한 포인트들간의 거리가 동일하게 유지되므로, 이러한 에칭은 변형된 트렌치(122') 및 변형된 라인(124')의 피치를 변경시키지 않는다.
도 5a 및 5b에 예시된 바와 같이, 저온 스페이서 재료(126)의 블랭킷층은 변형된 라인(124') 상에 퇴적된다. 일 실시예에서, 저온 스페이서 재료(126)는 원자층 퇴적("ALD") 기술을 이용하여 퇴적된 산화물 재료층을 포함한다. 일반적으로, 포토레지스트 재료는 무기 또는 카본 재료만큼 고온에 견디지 못한다. 그러므로, 저온 산화물 재료로부터 스페이서를 형성하는 것은 양호하게는 별도의 맨드럴층의 퇴적, 패터닝 및 전사 과정을 제거하게 하며, 이 경우 패터닝된 어레이 포토레지스 트층(111)이 동일한 기능을 하게 된다. 저온 스페이서 재료는 일 실시예에서는 약 200℃ 미만에서, 다른 실시예에서는 약 100℃ 미만에서, 또 다른 실시예에서는 약 80℃ 미만에서 그리고 또 다른 실시예에서는 약 75℃ 미만에서 퇴적된다.
일 실시예에서, 저온 스페이서 재료(126)는 Si2Cl6, H2O 및 C5H5N 프리커서를 이용하여 ALD 프로세스에서 퇴적된다. 그러한 실시예들에서, 스페이서 재료(126)는 하나의 실시예에서는 약 20nm 내지 약 65nm, 또 하나의 실시예에서는 약 25nm 내지 약 60nm, 또 하나의 실시예에서는 약 30nm 내지 약 55nm의 두께로 퇴적된다. 하나의 실시예에서, 스페이서 재료 두께는 약 30nm 내지 약 40nm이고, 다른 하나의 실시예에서는 스페이서 재료 두께는 약 43nm 내지 약 55nm이다. 스페이서 재료 퇴적 레이트는 하나의 실시예에서는 사이클당 약 1Å 내지 사이클당 약 4Å이고 다른 하나의 실시예에서는 사이클당 약 2Å이다.
도 6a 내지 6d에 예시된 바와 같이, 주변 포토레지스트층(128)은 주변 영역(104)에서 선택적으로 퇴적되는데 대해, 어레이 영역(102)의 적어도 일부는 열린채로 남아있다. 양호한 실시예에서, 도 6b에 예시된 바와 같이, 주변 포토레지스트층(128)은 실질적으로 전체 주변 영역(104) 상에 블랭킷 퇴적된다. 다른 실시예에서, 도 6c에 예시된 바와 같이, 주변 포토레지스트층(128)은 패터닝되어 주변 피처들을 정의한다. 주변 피처들의 예로는 랜딩 패드, 트랜지스터, 로컬 인터커넥트 등을 포함한다. 도 6d에 예시된 또 다른 실시예에서, 주변 포토레지스트층(128)은 저온 스페이서 재료(126)의 루핑된 엔드(looped end) 및 변형된 라인(124')의 팁(124″) 상에 퇴적된다. 도 6d에 예시된 실시예는 이러한 구성이 저온 스페이서 재료(126) 상의 루핑된 엔드가 후속 에칭 프로세스 동안에 동작성이 되지 않도록 방지하기 때문에 다마신 구조를 형성하는데 특히 유리하다.
또 다른 변형된 실시예에서, 도 6a 내지 6d의 제2 마스킹 단계는 생략되거나, 더 이른 스테이지에서 수행되거나, 더 나중 스테이지에서 수행된다. 이것은 스페이서 재료(126)가 주변 영역(104)에서 노출되어 유지되도록 한다. 예를 들면, 하나의 구성에서, 주변 포토레지스트층(128)은 어레이 포토레지스트층(111)이 퇴적되는 동일한 퇴적 단계에서 퇴적된다. 그러한 실시예들에서, 어레이 포토레지스트층(111)을 패터닝하는데 이용되는 마스크는 주변 영역(104)에 포토레지스트 패턴 또는 블랭킷층을 남기도록 구성된다. 이러한 프로세스는 결과적으로 스페이서 재료(126)의 개재 없이 주변 영역(104)내의 제2 하드마스크층(110) 상에 포토레지스트가 직접 퇴적되도록 한다.
그리고나서, 도 7a 및 7b에 예시된 바와 같이, 저온 스페이서 재료(126)에 대하여 이방성 에칭을 행하여 부분 형성된 집적 회로(100)의 수평 표면으로부터 스페이서 재료를 제거한다. 스페이서 에칭으로도 알려진 그러한 에칭은 예를 들면 HBr/Cl2-함유 플라즈마를 이용하여 수행될 수 있다. 그러므로, 피치 배가는 스페이서(130)를 형성하도록 달성되었다. 예시된 실시예에서, 스페이서(130)의 피치는 포토리소그래피에 의해 원래 형성된 포토레지스트 라인(124) 및 트렌치(122)(도 3a 및 3b 참조)의 것의 대략 절반이다. 포토레지스트 라인(124)이 약 200nm의 피치를 가지고 있는 경우, 약 100nm 이하의 피치를 가지고 있는 스페이서(130)(약 50nm의 폭의 경우)가 형성될 수 있다. 스페이서(130)가 변형된 라인(124′)의 측벽 상에 형성되기 때문에, 스페이서(130)는 일반적으로 제1 또는 어레이 포토레지스트층(111)에서 변형된 라인(124′)의 패턴의 윤곽을 따르고, 따라서 도 7b에 예시된 바와 같이 폐루프를 통상 형성한다. 그러나, 일반적으로, 스페이서(130)의 구성은 제2 포토레지스트층(128)의 부재 또는 존재 및 그 패턴에 좌우된다(상기 도 6a 내지 6d 및 변형에 대한 설명을 참조).
도 8a 및 8b에 예시된 바와 같이, 잔여 노출된 포토레지스트 재료는 부분 형성된 집적 회로(100)로부터 선택적으로 에칭된다. 이것은 임의의 제2 또는 주변 포토레지스트 재료(128)뿐만 아니라 제1 또는 어레이 포토레지스트층(111)을 포함한다. 이것은 결과적으로 변형된 트렌치(122′)에 의해 분리되는 독립 구조로 서 있는(freestanding) 스페이서(130)의 형성으로 나타나게 된다. 주변 피처들은 이제 주변 영역(104)내의 임의의 잔여 저온 스페이서 재료(126)에 의해 정의된다. 그러므로, 어레이 포토레지스트층(111)은 맨드럴로서 이용되어 스페이서(130)를 형성한다. 포토레지스트 재료는 유기 스트립 프로세스를 이용하여 선택적으로 제거된다. 바람직한 에칭 화학은 SO2를 이용하는 에칭과 같이, 산소-함유 플라즈마 에칭을 포함한다. 주변 포토레지스트층(128)이 제2 하드마스크층(110) 상에 직접 퇴적되는 실시예들에서, 포토레지스트 재료는 집적 회로(100)의 어레이 영역(102)으로부터만 선택적으로 에칭된다. 대안적으로는, 그러한 실시예들에서, 포토레지스 트 재료는 어레이 영역(102) 및 주변 영역(104) 양쪽으로부터 에칭되고, 이어서 주변 영역(104)에 포토레지스트 재료의 후속적인 퇴적이 이어진다. 주변 포토레지스트층이 생략되는 실시예들에서, 하드마스크층(110)은 주변부 어레이 영역(104)에서 노출된다.
독립 구조로 서 있는 스페이서(130)가 형성된 후, 건식 현상 단계 및 in situ 에칭 단계와 같은, 후속 처리 단계들이 수행될 수 있다. 후속 처리 단계들은 도 9a 및 9b에 예시된 바와 같이, 스페이서(130) 및 주변 피처들의 패턴을 기저 제1 하드마스크층(108) 및/또는 제2 하드마스크층(110)에 전사하는데 이용될 수 있다. 특히, 도 9a 및 9b는 제1 하드마스크층(108) 및 제2 하드마스크층(110)에 정의된 스페이서(130)의 패턴을 예시하고 있다. 제2 하드마스크층(110)은 도 9a 및 9b에 예시된 구조로부터 선택적으로 에칭된다. 그리고나서, 이러한 패턴은 기저 기판(106)의 에칭에 의해 기저 기판(106)에 전사될 수 있다. 그 구조는 제1 하드마스크층(108) 및/또는 제2 하드마스크층(110)에 정의된 패턴을 통해 다른 방식으로 처리될 수 있다(예를 들면, 도핑, 산화, 질화 또는 선택적 퇴적). 여기에 언급된 바와 같이, 기판(106)은 다마신 금속화를 위한 절연층 또는 종래 금속화를 위한 금속층과 같이 이전에 퇴적된 층들을 포함할 수 있다.
여기에 개시된 특정 기술들은 양호하게는 상부 카본층 및 비정질 실리콘층과 같은 어레이 피처를 정의하는 추가 층들의 이용없이 스페이서의 피치 더블링된 패턴의 형성을 가능하게 한다. 구체적으로는, 여기에 개시된 바와 같이 어레이 포토레지스트층(111) 상에 직접 저온 산화물 스페이서를 형성함으로써, 감광성 또는 포 토레지스트 재료 자체가 후속 피치 배가 기술에 이용되는 맨드럴을 정의하는데 이용될 수 있다. 이것은 양호하게는 맨드럴을 정의하는 추가적인 마스킹층들을 패터닝할 필요성을 제거한다. 그러한 기술은 양호하게는 추가적인 건식 현상 단계 및 하드마스크 에칭 단계와 같은 그러한 추가 마스킹층들과 연관된 프로세스 단계들이 제거될 수 있게 한다. 또한, 그러한 기술들은 양호하게는 주변 포토레지스트층(128)이 어레이 영역의 스페이서를 형성하는데 이용되는 동일한 저온 스페이서 재료를 이용하여 정의될 수 있게 한다. 여기에 개시된 일부 실시예들은 양호하게는 하드마스크 재료-더 약한 포토레지스트 재료에 비할 경우-가 별도의 하드마스크층의 이용을 요구하지 않고 주변 영역(104)에서 피처를 차단하고 정의하는데 이용될 수 있게 한다.
본 발명의 범주
상기 상세한 설명이 본 발명의 수 개의 실시예들을 개시하고 있지만, 본 공보는 단지 예시적이고 본 발명을 제한하려는 것이 아니라는 것은 자명하다. 개시된 특정 구성 및 동작들은 상기 기재된 것들과 다를 수 있고 여기에 기재된 방법들은 집적 회로 제조 이외의 상황에서 이용될 수 있다는 것은 자명하다.

Claims (46)

  1. 반도체 디바이스를 제조하기 위한 방법으로서,
    포토레지스트 재료층을 패터닝하여 복수의 맨드럴을 형성하는 단계;
    원자층 퇴적 기술을 이용하여 상기 복수의 맨드럴 상에 산화물 재료를 퇴적하는 단계;
    노출된 수평 표면으로부터 상기 산화물 재료를 이방성 에칭하는 단계; 및
    상기 산화물 재료에 대해 상기 포토레지스트 재료를 선택적으로 에칭함으로써, 복수의 산화물 스페이서를 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 산화물 재료는 Si2Cl6, H2O 및 C5H5N으로 이루어진 그룹에서 선택되는 프리커서(precursor)를 이용하여 퇴적되는 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 복수의 맨드럴은 디바이스 어레이 영역에 형성되고,
    상기 산화물 재료는 또한 디바이스 주변 영역 상에 퇴적되는 반도체 디바이스 제조 방법.
  4. 제3항에 있어서, 상기 디바이스 주변 영역의 산화물 재료 상에 포토레지스트 재료의 패턴을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  5. 제4항에 있어서, 상기 포토레지스트 재료를 선택적으로 에칭하는 단계는 상기 디바이스 주변 영역으로부터 포토레지스트 재료를 선택적으로 에칭하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 산화물 재료를 퇴적하기 전에 상기 복수의 맨드럴을 등방성 에칭하여 복수의 변형된 맨드럴을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  7. 제6항에 있어서, 상기 복수의 맨드럴을 등방성 에칭하는 단계는 SO2/O2/N2/Ar 플라즈마, Cl2/O2/He 플라즈마, 및 HBr/O2/N2 플라즈마로 이루어진 그룹에서 선택되는 산소-함유 플라즈마를 이용하는 단계를 포함하는 반도체 디바이스 제조 방법.
  8. 제6항에 있어서, 상기 변형된 맨드럴은 약 35nm 내지 약 70nm의 폭을 가지고 있는 반도체 디바이스 제조 방법.
  9. 제1항에 있어서, 상기 포토레지스트층을 패터닝하는 단계는 나노-임프린트 리소그래피를 이용하는 단계를 포함하는 반도체 디바이스 제조 방법.
  10. 제1항에 있어서, 상기 산화물 재료를 이방성 에칭하는 단계는 HBr/Cl2-함유 플라즈마를 이용하는 단계를 포함하는 반도체 디바이스 제조 방법.
  11. 제1항에 있어서, 상기 산화물 재료는 약 100℃ 미만의 온도에서 퇴적되는 반도체 디바이스 제조 방법.
  12. 제1항에 있어서, 상기 산화물 재료는 약 80℃ 미만의 온도에서 퇴적되는 반도체 디바이스 제조 방법.
  13. 제1항에 있어서, 상기 포토레지스트 재료층은 하드마스크층 상에 패터닝되는 반도체 디바이스 제조 방법.
  14. 제1항에 있어서, 상기 포토레지스트 재료층은 카본층 상에 위치한 실리콘 질산화물층 상에 패터닝되는 반도체 디바이스 제조 방법.
  15. 제1항에 있어서, 상기 복수의 맨드럴은 약 50nm 내지 약 300nm의 높이를 가 지고 있는 반도체 디바이스 제조 방법.
  16. 제1항에 있어서, 상기 포토레지스트 재료층은 비정질 카본, 플루오르화 아르곤 포토레지스트, 및 플루오르화 크립톤 포토레지스트로 이루어진 그룹에서 선택되는 재료를 포함하는 반도체 디바이스 제조 방법.
  17. 메모리 디바이스를 형성하기 위한 방법으로서,
    기판 상에 복수의 맨드럴을 형성하는 단계 - 상기 맨드럴은 상기 기판의 노출된 부분에 의해 분리됨 -;
    약 100℃ 미만의 온도에서 수행되는 원자층 퇴적 기술을 이용하여, 상기 맨드럴 상 및 상기 기판의 노출된 부분 상에 스페이서 재료를 퇴적하는 단계; 및
    (a) 상기 복수의 맨드럴의 노출된 수평 표면 및 (b) 상기 기판의 노출된 부분으로부터 상기 스페이서 재료를 이방성 에칭함으로써, 상기 복수의 맨드럴의 수직 측벽 상에 스페이서 재료를 남기는 단계
    를 포함하는 메모리 디바이스 형성 방법.
  18. 제17항에 있어서, 상기 기판은 상기 스페이서 재료 바로 아래에 하드마스크를 포함하는 메모리 디바이스 형성 방법.
  19. 제17항에 있어서, 상기 복수의 맨드럴을 제거함으로써, 상기 기판 상에 위치 한 스페이서들의 패턴을 남기는 단계를 더 포함하는 메모리 디바이스 형성 방법.
  20. 제19항에 있어서, 상기 스페이서들의 패턴을 포함하는 스페이서들은 약 50nm 이하의 폭을 가지고 있는 메모리 디바이스 형성 방법.
  21. 제19항에 있어서, 상기 스페이서 재료는 상기 맨드럴 상에 두께 x로 퇴적되고, 상기 스페이서들의 패턴을 포함하는 스페이서들은 폭 x를 가지는 메모리 디바이스 형성 방법.
  22. 제19항에 있어서, 상기 스페이서들의 패턴을 비정질 카본 하드마스크에 전사하는 단계를 더 포함하는 메모리 디바이스 형성 방법.
  23. 집적 회로를 형성하는 방법으로서,
    하드마스크층 위에 복수의 맨드럴을 형성하는 단계 - 상기 맨드럴은 감광성 재료를 포함함 -;
    원자층 퇴적 기술을 이용하여 스페이서 재료를 퇴적하는 단계 - 상기 스페이서 재료는 상기 복수의 맨드럴을 덮음 -;
    수평 표면으로부터 상기 스페이서 재료를 이방성 에칭함으로써, 감광성 재료를 노출시키는 단계;
    상기 스페이서 재료를 이방성 에칭한 후에 노출된 감광성 재료를 제거함으로 써, 상기 하드마스크층 위에 스페이서들의 패턴을 남기는 단계;
    상기 스페이서들의 패턴을 상기 하드마스크층에 전사하는 단계; 및
    상기 하드마스크층으로부터 상기 스페이서들의 패턴을 에칭하는 단계
    를 포함하는 집적 회로 형성 방법.
  24. 제23항에 있어서, 상기 하드마스크층은 카본을 포함하는 집적 회로 형성 방법.
  25. 제23항에 있어서,
    상기 맨드럴은 상기 집적 회로의 어레이 영역에 형성되고.
    상기 스페이서 재료는 (a) 상기 집적 회로의 어레이 영역 및 (b) 상기 집적 회로의 주변 영역 상에 퇴적되며, 상기 주변 영역은 상기 어레이 영역을 둘러싸는 집적 회로 형성 방법.
  26. 제25항에 있어서,
    이방성 에칭 전에 상기 주변 영역의 상기 스페이서 재료 상에 감광성 재료의 패턴을 형성하는 단계, 및
    상기 스페이서 재료를 이방성 에칭한 후에 상기 주변 영역으로부터 노출된 감광성 재료를 제거하는 단계
    를 더 포함하는 집적 회로 형성 방법.
  27. 제23항에 있어서, 상기 하드마스크층은 카본과, 실리콘, 실리콘 질화물 및 실리콘 질산화물로 이루어진 그룹에서 선택되는 재료를 포함하는 집적 회로 형성 방법.
  28. 제23항에 있어서, 상기 하드마스크층은 반도체 기판 상에 위치하는 집적 회로 형성 방법.
  29. 제23항에 있어서, 상기 스페이서 재료는 약 100℃ 미만의 온도에서 퇴적되는 집적 회로 형성 방법.
  30. 제23항에 있어서, 상기 스페이서 재료를 퇴적하기 전에 상기 복수의 맨드럴을 등방성 에칭하는 단계를 더 포함하는 집적 회로 형성 방법.
  31. 집적 회로 제조 방법으로서,
    리소그래피 기술을 이용하여 하드마스크층 상에 복수의 가늘고 긴 맨드럴을 정의하는 단계 - 상기 맨드럴은 포토레지스트 재료를 포함함 -; 및
    상기 맨드럴 주위에 스페이서들의 패턴을 형성하는 단계
    를 포함하며,
    상기 스페이서들의 패턴은 상기 리소그래피 기술의 최소 분해능의 피치보다 작은 피치를 가지고 있고,
    상기 스페이서들의 패턴은 산화물 재료로 형성되며,
    상기 스페이서들의 패턴은 약 100℃ 미만의 온도에서 원자층 퇴적 기술을 이용하여 퇴적되는 집적 회로 제조 방법.
  32. 제31항에 있어서, 상기 스페이서들의 패턴은 약 80℃ 미만의 온도에서 퇴적되는 집적 회로 제조 방법.
  33. 제31항에 있어서, 상기 스페이서들의 패턴은 약 30℃ 미만의 온도에서 퇴적되는 집적 회로 제조 방법.
  34. 제31항에 있어서, 상기 스페이서들의 패턴을 상기 하드마스크층에 전사하는 단계를 더 포함하는 집적 회로 제조 방법.
  35. 제34항에 있어서, 상기 스페이서들의 패턴을 상기 하드마스크층에 전사하는 단계는, 상기 하드마스크층 아래에 놓여지는 기판의 일부를 노출시키는 단계를 더 포함하는 집적 회로 제조 방법.
  36. 제31항에 있어서, 상기 스페이서들의 패턴은 상기 맨드럴 주위에 형성되는 스페이서 루프들의 패턴을 포함하는 집적 회로 제조 방법.
  37. 제31항에 있어서, 상기 하드마스크층은 실리콘, 실리콘 질화물 및 실리콘 질산화물로 이루어진 그룹에서 선택되는 재료를 포함하는 집적 회로 제조 방법.
  38. 제31항에 있어서, 상기 하드마스크층은 유전체 반사 방지(antireflective) 코팅을 포함하는 집적 회로 제조 방법.
  39. 제31항에 있어서, 상기 하드마스크층은 유기 반사 방지 코팅을 포함하는 집적 회로 제조 방법.
  40. 제31항에 있어서, 상기 하드마스크층은 반도체 기판 상에 형성되는 집적 회로 제조 방법.
  41. 제31항에 있어서, 상기 하드마스크층은 반도체 기판 및 비정질 카본층 상에 형성되는 집적 회로 제조 방법.
  42. 제31항에 있어서, 상기 맨드럴은 약 50nm 내지 약 300nm의 높이를 가지고 있는 집적 회로 제조 방법.
  43. 제31항에 있어서, 상기 맨드럴은 약 200nm 내지 약 250nm의 높이를 가지고 있는 집적 회로 제조 방법.
  44. 제31항에 있어서, 상기 맨드럴은 비정질 카본, 플루오르화 아르곤 포토레지스트, 및 플루오르화 크립톤 포토레지스트로 이루어진 그룹에서 선택되는 재료를 포함하는 집적 회로 제조 방법.
  45. 제31항에 있어서, 상기 스페이서들의 패턴은 약 70nm 내지 약 120nm의 피치를 가지고 있는 집적 회로 제조 방법.
  46. 제31항에 있어서, 상기 스페이서들의 패턴은 약 80nm 내지 약 100nm의 피치를 가지고 있는 집적 회로 제조 방법.
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