KR20090048544A - Simplified pitch doubling process flow - Google Patents

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Abstract

반도체 디바이스(100)를 제조하기 위한 방법은 복수의 맨드럴(124)을 형성하도록 포토레지스트 재료층(111)을 패터닝하는 단계를 포함한다. 방법은 원자층 퇴적(ALD) 프로세스에 의해 산화물 재료(126)를 복수의 맨드럴(124) 상에 퇴적하는 단계를 포함한다. 방법은 노출된 수평 표면으로부터 산화물 재료(126)를 이방성 에칭하는 단계를 더 포함한다. 방법은 포토레지스트 재료(111)를 선택적으로 에칭하는 단계를 더 포함한다.

Figure P1020087027277

반도체, 피치 더블링, 맨드럴, 원자층 퇴적, 제조 방법

The method for manufacturing the semiconductor device 100 includes patterning the photoresist material layer 111 to form a plurality of mandrels 124. The method includes depositing oxide material 126 on a plurality of mandrels 124 by an atomic layer deposition (ALD) process. The method further includes anisotropically etching the oxide material 126 from the exposed horizontal surface. The method further includes selectively etching the photoresist material 111.

Figure P1020087027277

Semiconductor, Pitch Doubling, Mandrel, Atomic Layer Deposition, Manufacturing Method

Description

간이화한 피치 더블링 프로세스 플로우{SIMPLIFIED PITCH DOUBLING PROCESS FLOW}Simplified pitch doubling process flow {SIMPLIFIED PITCH DOUBLING PROCESS FLOW}

본 발명은 일반적으로는 집적 회로 제조에 관한 것으로, 특히 피치 더블링된 집적 회로 피처를 형성하기 위한 간이화한 프로세스에 관한 것이다.FIELD OF THE INVENTION The present invention generally relates to integrated circuit fabrication, and in particular, to a simplified process for forming pitch doubled integrated circuit features.

현대 전자공학에서 휴대성, 컴퓨팅 파워, 메모리 용량 및 에너지 효율에 대한 요구가 커짐에 따라 집적 회로는 계속해서 더욱 소형화되고 있다. 그러므로, 전기 디바이스 및 인터커넥트 라인 폭과 같은 집적 회로 구성 피처들의 크기도 계속해서 감소하고 있다. 피처 크기가 감소하는 경향은 동적 랜덤 액세스 메모리("DRAM"), 플래시 메모리, 비휘발성 메모리, 정적 랜덤 액세스 메모리("SRAM"), 강자성("FE") 메모리, 로직 게이트 어레이 등과 같은 메모리 회로 또는 디바이스에서 명백하다.As modern electronics demand greater portability, computing power, memory capacity and energy efficiency, integrated circuits continue to get smaller. Therefore, the size of integrated circuit configuration features, such as electrical devices and interconnect line widths, continues to decrease. The tendency of feature size to decrease may be due to memory circuits such as dynamic random access memory ("DRAM"), flash memory, nonvolatile memory, static random access memory ("SRAM"), ferromagnetic ("FE") memory, logic gate arrays, or the like. Obvious on the device.

예를 들면, DRAM은 통상 메모리 셀로 알려진 수 백만개의 동일한 회로 소자를 포함한다. 통상의 메모리 셀은 2개의 전기 디바이스, 즉 저장 커패시터 및 액세스 전계 효과 트랜지스터로 구성된다. 각 메모리 셀은 데이터의 하나의 이진 디지트("비트")를 저장할 수 있는 어드레싱가능한 장소이다. 비트는 트랜지스터를 통해 메모리 셀에 기입되고 저장 커패시터의 참조 전극 상의 전하를 감지함으로써 판독될 수 있다. 이들 구성하는 전자 디바이스 및 이들을 상호접속시키는 도전 라인의 크기를 감소시킴으로써, 메모리 셀을 포함하는 메모리 디바이스의 크기도 감소될 수 있다. 마찬가지로, 이들 디바이스들의 저장 용량은 더 많은 메모리 셀을 메모리 디바이스에 맞추어 넣음으로써 증가될 수 있다.For example, DRAMs include millions of identical circuit elements, commonly known as memory cells. A typical memory cell consists of two electrical devices, namely a storage capacitor and an access field effect transistor. Each memory cell is an addressable place that can store one binary digit ("bit") of data. The bit can be written to the memory cell through the transistor and read by sensing the charge on the reference electrode of the storage capacitor. By reducing the size of these constituent electronic devices and the conductive lines interconnecting them, the size of the memory device including the memory cells can also be reduced. Likewise, the storage capacity of these devices can be increased by fitting more memory cells into the memory device.

또 하나의 예로서, 플래시 메모리(예를 들면, 전기적으로 소거가능한 프로그램가능 판독 전용 메모리 또는 "EEPROM")는 통상 한번에 하나의 바이트 대신에 블록으로 소거되고 재프로그래밍되는 메모리 타입이다. 통상의 플래시 메모리는 다수의 메모리 셀을 포함하는 메모리 어레이를 포함한다. 메모리 셀들은 전하를 유지할 수 있는 플로팅 게이트 전계 효과 트랜지스터를 포함한다. 메모리 셀의 데이터는 플로팅 게이트 상의 전하의 존재 또는 부재에 의해 결정된다. 이들 셀은 일반적으로 "소거 블록"이라고 하는 섹션으로 그룹화된다. 플래시 메모리 어레이의 메모리 셀들은 통상 "NOR" 아키텍쳐(각 메모리 셀이 비트 라인에 직접 결합됨) 또는 "NAND" 아키텍쳐(메모리 셀들이 셀 "스트링"으로 결합되어, 각 셀이 비트 라인에 간접적으로 결합되고 액세스 시에는 스트링의 나머지 셀들을 활성화시켜야 함)로 배열된다. 소거 블록 내의 메모리 셀들은 플로팅 게이트를 충전함으로써 랜덤하게 전기적으로 프로그래밍될 수 있다. 전하는 블록 소거 동작에 의해 플로팅 게이트로부터 제거될 수 있고, 소거 블록 내의 모든 플로팅 게이트 메모리 셀은 단일 동작으로 소거된다.As another example, flash memory (eg, electrically erasable programmable read only memory or “EEPROM”) is a type of memory that is typically erased and reprogrammed in blocks instead of one byte at a time. Conventional flash memory includes a memory array comprising a plurality of memory cells. Memory cells include floating gate field effect transistors capable of retaining charge. The data of the memory cell is determined by the presence or absence of the charge on the floating gate. These cells are generally grouped into sections called "erasure blocks". Memory cells in a flash memory array typically have a "NOR" architecture (each memory cell is directly coupled to a bit line) or a "NAND" architecture (memory cells are coupled into a cell "string" so that each cell is indirectly coupled to a bit line. And the rest of the string must be activated upon access). Memory cells in the erase block can be randomly electrically programmed by charging the floating gate. Charge can be removed from the floating gate by a block erase operation, and all floating gate memory cells in the erase block are erased in a single operation.

여기에 제공된 예들로부터 명백한 바와 같이, 메모리 디바이스들은 통상 전기 디바이스들 및 전기 디바이스들을 상호접속시키기 위한 도전체들의 큰 패턴 또 는 어레이를 포함한다. 그러한 패턴의 "피치"는 그 패턴에서 2개의 인접하는 피처들에서의 동일한 포인트 간의 거리로서 정의된다. 이들 피처들은 통상 절연체 또는 도전체와 같은 재료 내의 개구에 의해 정의되고, 그 재료에 의해 서로 이격된다. 그러므로, 피치는 피처의 폭과, 그 피처와 인접하는 피처 간의 이격 거리의 폭의 합으로서 이해될 수 있다.As is evident from the examples provided herein, memory devices typically include a large pattern or array of electrical devices and conductors for interconnecting the electrical devices. The "pitch" of such a pattern is defined as the distance between identical points in two adjacent features in that pattern. These features are typically defined by openings in a material, such as an insulator or conductor, and spaced apart from each other by that material. Therefore, the pitch can be understood as the sum of the width of the feature and the width of the separation distance between the feature and the adjacent feature.

본 발명의 하나의 실시예에서, 반도체 디바이스를 제조하기 위한 방법은 포토레지스트 재료층을 패터닝하여 복수의 맨드럴을 형성하는 단계를 포함한다. 방법은 원자층 퇴적 기술을 이용하여 복수의 맨드럴 상에 산화물 재료를 퇴적하는 단계를 더 포함한다. 방법은 노출된 수평 표면으로부터 산화물 재료를 이방성 에칭하는 단계를 더 포함한다. 방법은 산화물 재료에 대해 포토레지스트 재료를 선택적으로 에칭함으로써, 복수의 산화물 스페이서를 형성하는 단계를 더 포함한다.In one embodiment of the present invention, a method for manufacturing a semiconductor device includes patterning a photoresist material layer to form a plurality of mandrels. The method further includes depositing oxide material on the plurality of mandrels using atomic layer deposition techniques. The method further includes anisotropically etching the oxide material from the exposed horizontal surface. The method further includes forming a plurality of oxide spacers by selectively etching the photoresist material with respect to the oxide material.

본 발명의 다른 실시예에서, 메모리 디바이스를 형성하기 위한 방법은 기판 상에 복수의 맨드럴을 형성하는 단계를 포함한다. 맨드럴은 기판의 노출된 부분에 의해 분리된다. 방법은 약 100℃ 미만의 온도에서 수행되는 원자층 퇴적 기술을 이용하여, 맨드럴 및 기판의 노출된 부분 상에 스페이서 재료를 퇴적하는 단계를 더 포함한다. 방법은 (a) 복수의 맨드럴의 노출된 수평 표면 및 (b) 기판의 노출된 부분으로부터 스페이서 재료를 이방성 에칭하는 단계를 더 포함한다. 복수의 맨드럴의 수직 측벽 상에는 스페이서 재료가 남겨진다.In another embodiment of the present invention, a method for forming a memory device includes forming a plurality of mandrels on a substrate. The mandrel is separated by the exposed portion of the substrate. The method further includes depositing spacer material on the exposed portions of the mandrel and the substrate using atomic layer deposition techniques performed at temperatures below about 100 ° C. The method further includes anisotropically etching the spacer material from (a) the exposed horizontal surface of the plurality of mandrels and (b) the exposed portion of the substrate. Spacer material remains on the vertical sidewalls of the plurality of mandrels.

본 발명의 다른 실시예에서, 집적 회로를 형성하는 방법은 하드마스크층 위에 복수의 맨드럴을 형성하는 단계를 포함한다. 맨드럴은 감광성 재료를 포함한다. 방법은 원자층 퇴적 기술을 이용하여 스페이서 재료를 퇴적하는 단계를 더 포함한다. 스페이서 재료는 복수의 맨드럴을 덮는다. 방법은 수평 표면으로부터 스페이서 재료를 이방성 에칭함으로써, 감광성 재료를 노출시키는 단계를 더 포함한다. 방법은 스페이서 재료를 이방성 에칭한 후에 노출된 감광성 재료를 제거함으로써, 하드마스크층 위에 스페이서들의 패턴을 남기는 단계를 더 포함한다. 방법은 스페이서 패턴을 하드마스크층에 전사하는 단계를 더 포함한다. 방법은 하드마스크층으로부터 스페이서 패턴을 에칭하는 단계를 더 포함한다.In another embodiment of the present invention, a method of forming an integrated circuit includes forming a plurality of mandrels over a hardmask layer. The mandrel includes a photosensitive material. The method further includes depositing spacer material using atomic layer deposition techniques. The spacer material covers the plurality of mandrels. The method further includes exposing the photosensitive material by anisotropically etching the spacer material from the horizontal surface. The method further includes leaving the pattern of spacers over the hardmask layer by removing the exposed photosensitive material after the anisotropic etching of the spacer material. The method further includes transferring the spacer pattern to the hard mask layer. The method further includes etching the spacer pattern from the hardmask layer.

본 발명의 또 하나의 실시예에서, 집적 회로 제조 방법은 리소그래피 기술을 이용하여 하드마스크층 상에 복수의 가늘고 긴 맨드럴을 정의하는 단계를 포함한다. 맨드럴은 포토레지스트 재료를 포함한다. 방법은 맨드럴 주위에 스페이서들의 패턴을 형성하는 단계를 더 포함한다. 스페이서들의 패턴은 리소그래피 기술의 최소 분해능의 피치보다 작은 피치를 가지고 있다. 스페이서들의 패턴은 산화물 재료로 형성된다. 스페이서들의 패턴은 약 100℃ 미만의 온도에서 원자층 퇴적 기술을 이용하여 퇴적된다.In yet another embodiment of the present invention, an integrated circuit fabrication method includes defining a plurality of elongated mandrels on a hardmask layer using lithographic techniques. The mandrel includes a photoresist material. The method further includes forming a pattern of spacers around the mandrel. The pattern of spacers has a pitch smaller than the pitch of the minimum resolution of the lithographic technique. The pattern of spacers is formed of an oxide material. The pattern of spacers is deposited using atomic layer deposition techniques at temperatures below about 100 ° C.

본 발명의 또 하나의 실시예에서, 반도체 디바이스를 제조하기 위한 방법은 포토레지스트 재료층을 패터닝하여 디바이스 어레이 영역에 복수의 맨드럴을 형성하는 단계를 포함한다. 방법은 복수의 맨드럴 및 디바이스 주변 영역 상에 산화물 재료를 퇴적하는 단계를 더 포함한다. 방법은 디바이스 어레이 영역의 노출된 수평 표면으로부터 산화물 재료를 이방성 에칭하는 단계를 더 포함한다. 방법은 디바이스 주변 영역의 산화물 재료 상에 포토레지스트 재료 패턴을 형성하는 단계를 더 포함한다. 방법은 디바이스 어레이 영역 및 디바이스 주변 영역으로부터 포토레지스트 재료를 선택적으로 에칭하는 단계를 더 포함한다.In another embodiment of the present invention, a method for manufacturing a semiconductor device includes patterning a layer of photoresist material to form a plurality of mandrels in a device array region. The method further includes depositing an oxide material on the plurality of mandrel and device peripheral regions. The method further includes anisotropically etching the oxide material from the exposed horizontal surface of the device array region. The method further includes forming a photoresist material pattern on the oxide material in the region around the device. The method further includes selectively etching the photoresist material from the device array region and the device peripheral region.

본 발명의 또 하나의 실시예에서, 메모리 디바이스를 형성하는 방법은 메모리 디바이스의 어레이 영역의 기판 상에 복수의 맨드럴을 형성하는 단계를 포함한다. 맨드럴은 기판의 노출된 부분에 의해 분리된다. 방법은 맨드럴, 기판의 노출된 부분, 및 메모리 디바이스의 주변 영역 상에 스페이서 재료를 퇴적하는 단계를 더 포함한다. 방법은 메모리 디바이스의 주변 영역의 스페이서 재료 상에 주변부 마스크를 퇴적하는 단계를 더 포함한다. 방법은 노출된 수평 표면으로부터 스페이서 재료를 이방성 에칭하는 단계를 더 포함한다. 방법은 (a) 어레이 영역의 맨드럴의 수직 측벽 위, 및 (b) 기판과 주변 영역의 주변부 마스크 사이에는 스페이서 재료가 남겨진다.In another embodiment of the present invention, a method of forming a memory device includes forming a plurality of mandrels on a substrate in an array region of the memory device. The mandrel is separated by the exposed portion of the substrate. The method further includes depositing spacer material on the mandrel, the exposed portion of the substrate, and the peripheral region of the memory device. The method further includes depositing a peripheral mask on the spacer material of the peripheral region of the memory device. The method further includes anisotropically etching the spacer material from the exposed horizontal surface. The method leaves spacer material (a) over the vertical sidewall of the mandrel of the array region, and (b) between the substrate and the peripheral mask of the peripheral region.

본 발명의 또 하나의 실시예에서, 집적 회로를 형성하는 방법은 어레이 영역의 하드마스크층 위에 복수의 맨드럴을 형성하는 단계를 포함한다. 맨드럴은 감광성 재료를 포함한다. 방법은 어레이 영역, 및 어레이 영역을 둘러싸는 주변 영역 상에 산화물 재료를 퇴적하는 단계를 더 포함한다. 산화물 재료는 복수의 맨드럴을 덮는다. 방법은 주변 영역의 산화물 재료 상에 포토레지스트 재료 패턴을 형성하는 단계를 더 포함한다. 방법은 어레이 영역의 수평 표면으로부터 산화물 재료를 이방성 에칭하는 단계를 더 포함한다. 방법은 산화물 재료를 이방성 에칭한 후에 어레이 영역 및 주변 영역으로부터 노출된 포토레지스트 재료를 제거하는 단계를 더 포함한다.In another embodiment of the present invention, a method of forming an integrated circuit includes forming a plurality of mandrels over a hardmask layer in an array region. The mandrel includes a photosensitive material. The method further includes depositing an oxide material on the array region and a peripheral region surrounding the array region. The oxide material covers the plurality of mandrels. The method further includes forming a photoresist material pattern on the oxide material in the peripheral region. The method further includes anisotropically etching the oxide material from the horizontal surface of the array region. The method further includes removing the exposed photoresist material from the array region and the peripheral region after the anisotropic etching of the oxide material.

본 발명의 또 하나의 실시예에서, 집적 회로 제조 방법은 리소그래피 기술을 이용하여 집적 회로 어레이 영역의 하드마스크층 상에 복수의 가늘고 긴 맨드럴을 정의하는 단계를 포함한다. 맨드럴은 포토레지스트 재료를 포함한다. 방법은 복수의 가늘고 긴 맨드럴 주위에 스페이서들의 패턴을 형성하는 단계를 더 포함한다. 스페이서들의 패턴은 리소그래피 기술의 최소 분해능의 피치보다 작은 피치를 가지고 있다. 스페이서들의 패턴은 약 100℃ 미만의 온도에서 퇴적되는 산화물 재료로 형성된다.In another embodiment of the present invention, an integrated circuit fabrication method includes using lithographic techniques to define a plurality of elongated mandrels on a hardmask layer in an integrated circuit array region. The mandrel includes a photoresist material. The method further includes forming a pattern of spacers around the plurality of elongated mandrels. The pattern of spacers has a pitch smaller than the pitch of the minimum resolution of the lithographic technique. The pattern of spacers is formed of an oxide material that is deposited at a temperature of less than about 100 ° C.

본 발명의 또 하나의 실시예에서, 부분 형성된 집적 회로는 기판을 포함한다. 부분 형성된 집적 회로는 기판 상에 위치하는 하드마스크층을 더 포함한다. 부분 형성된 집적 회로는 하드마스크층 상에 바로 형성되고 부분 형성된 집적 회로의 어레이 영역에 적어도 부분적으로 위치하는 복수의 스페이서 루프를 더 포함한다. 부분 형성된 집적 회로는 부분 형성된 집적 회로의 주변 영역에 적어도 부분적으로 정의된 마스크를 더 포함하고, 마스크는 또한 하드마스크층 상에 직접 형성된다.In another embodiment of the present invention, the partially formed integrated circuit comprises a substrate. The partially formed integrated circuit further includes a hardmask layer located on the substrate. The partially formed integrated circuit further includes a plurality of spacer loops formed directly on the hardmask layer and at least partially located in an array region of the partially formed integrated circuit. The partially formed integrated circuit further comprises a mask at least partially defined in the peripheral region of the partially formed integrated circuit, the mask also being formed directly on the hardmask layer.

여기에 개시된 집적 회로 및 집적 회로 제조 기술의 실시예들은 첨부된 도면에 예시되어 있는데, 이는 단지 예시의 목적을 위한 것이고 반드시 스케일링되어 그려질 필요가 없다. 그 도면에는 유사한 부분에 유사한 참조부호를 붙인 이하의 도를 포함한다.Embodiments of the integrated circuit and integrated circuit fabrication techniques disclosed herein are illustrated in the accompanying drawings, which are for illustrative purposes only and do not necessarily have to be drawn to scale. The figures include the following figures with like reference numerals designating like parts.

도 1a는 복수의 마스크 라인이 그 위에 형성된 기판의 개략적인 단면도이다.1A is a schematic cross-sectional view of a substrate on which a plurality of mask lines are formed.

도 1b는 마스크 패턴을 임시층에 전사하는 이방성 에칭 프로세스를 수행한 후의 도 1a의 기판의 개략적인 단면도이다.FIG. 1B is a schematic cross-sectional view of the substrate of FIG. 1A after performing an anisotropic etching process to transfer a mask pattern to a temporary layer.

도 1c는 마스크 라인을 제거하고 등방성 "수축(shrink)" 에칭을 수행한 후의 도 1b의 기판의 개략적인 단면도이다.FIG. 1C is a schematic cross-sectional view of the substrate of FIG. 1B after removing the mask line and performing an isotropic “shrink” etch.

도 1d는 임시층에 남아있는 맨드럴(mandrel) 상에 스페이서 재료를 블랭킷 퇴적한 후의 도 1c의 기판의 개략적인 단면도이다.FIG. 1D is a schematic cross-sectional view of the substrate of FIG. 1C after blanket deposition of spacer material on the mandrel remaining in the temporary layer. FIG.

도 1e는 피치 배가된 피처 또는 스페이서에 지향성 스페이서 에칭을 수행한 후의 도 1d의 기판의 개략적인 단면도이다.1E is a schematic cross-sectional view of the substrate of FIG. 1D after performing a directional spacer etch on a pitch doubled feature or spacer.

도 1f는 맨드럴을 제거한 후의 도 1e의 기판의 개략적인 단면도이다.FIG. 1F is a schematic cross-sectional view of the substrate of FIG. 1E after removing the mandrel. FIG.

도 2a는 부분 형성된 집적 회로 예의 개략적인 단면도이다.2A is a schematic cross-sectional view of a partially formed integrated circuit example.

도 2b는 도 2a의 부분 형성된 집적 회로의 개략적인 평면도이다.FIG. 2B is a schematic plan view of the partially formed integrated circuit of FIG. 2A.

도 3a는 포토레지스트층의 어레이 영역에 라인을 형성한 후의 도 2a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.3A is a schematic cross-sectional view of the partially formed integrated circuit example of FIG. 2A after forming lines in the array region of the photoresist layer.

도 3b는 도 3a의 부분 형성된 집적 회로의 개략적인 평면도이다.3B is a schematic plan view of the partially formed integrated circuit of FIG. 3A.

도 4a는 트림 에칭을 수행한 후의 도 3a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.4A is a schematic cross-sectional view of the partially formed integrated circuit example of FIG. 3A after performing a trim etch.

도 4b는 도 4a의 부분 형성된 집적 회로의 개략적인 평면도이다.4B is a schematic plan view of the partially formed integrated circuit of FIG. 4A.

도 5a는 포토레지스트 맨드럴 상에 저온 스페이서 재료를 블랭킷 퇴적한 후의 도 4a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.5A is a schematic cross-sectional view of the partially formed integrated circuit example of FIG. 4A after blanket deposition of low temperature spacer material on the photoresist mandrel.

도 5b는 도 5a의 부분 형성된 집적 회로의 개략적인 평면도이다.FIG. 5B is a schematic plan view of the partially formed integrated circuit of FIG. 5A.

도 6a는 주변 영역에 피처를 정의한 후의 도 5a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.6A is a schematic cross-sectional view of the partially formed integrated circuit example of FIG. 5A after defining features in the peripheral region.

도 6b는 실질적으로 전체 주변 영역 상에 주변 포토레지스트층을 블랭킷 퇴적한 후의 도 6a의 부분 형성된 집적 회로의 개략적인 평면도이다.FIG. 6B is a schematic plan view of the partially formed integrated circuit of FIG. 6A after blanket depositing a peripheral photoresist layer over substantially the entire peripheral region.

도 6c는 주변 포토레지스트층을 패터닝하여 주변 피처를 정의한 후의 도 6a의 부분 형성된 집적 회로의 개략적인 평면도이다.6C is a schematic top view of the partially formed integrated circuit of FIG. 6A after patterning the peripheral photoresist layer to define the peripheral features.

도 6d는 주변 포토레지스트층이 저온 스페이서 재료를 부분적으로 덮고 있는 도 6a의 부분 형성된 집적 회로의 개략적인 평면도이다.FIG. 6D is a schematic top view of the partially formed integrated circuit of FIG. 6A with a peripheral photoresist layer partially covering the low temperature spacer material. FIG.

도 7a는 저온 스페이서 재료의 이방성 에칭을 수행한 후의 도 6a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.7A is a schematic cross-sectional view of the partially formed integrated circuit example of FIG. 6A after performing an anisotropic etch of the low temperature spacer material.

도 7b는 도 7a의 부분 형성된 집적 회로의 개략적인 평면도이다.FIG. 7B is a schematic plan view of the partially formed integrated circuit of FIG. 7A.

도 8a는 노출된 포토레지스트 재료를 제거한 후의 도 7a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.8A is a schematic cross-sectional view of the partially formed integrated circuit example of FIG. 7A after removing the exposed photoresist material.

도 8b는 도 8a의 부분 형성된 집적 회로의 개략적인 평면도이다.8B is a schematic plan view of the partially formed integrated circuit of FIG. 8A.

도 9a는 스페이서의 패턴을 기저 하드마스크층에 전사한 후의 도 8a의 부분 형성된 집적 회로 예의 개략적인 단면도이다.FIG. 9A is a schematic cross-sectional view of the partially formed integrated circuit example of FIG. 8A after transferring the pattern of spacers to the underlying hardmask layer. FIG.

도 9b는 도 9a의 부분 형성된 집적 회로의 개략적인 평면도이다.9B is a schematic top view of the partially formed integrated circuit of FIG. 9A.

메모리 디바이스를 구성하는 전기 디바이스 및 도전체의 크기가 더욱 더 작 아짐에 따라, 이들 피처들을 형성하는데 이용되는 기술에 훨씬 더 큰 요구가 초래되었다. 예를 들면, 포토리소그래피는 기판 상에 도전 라인과 같은 디바이스 피처를 패터닝하는데 통상 이용된다. 피치의 개념은 이들 피처들의 크기를 기술하는데 이용될 수 있다. 그러나, 광 또는 방사 파장과 같은 광학적 요인으로 인해, 포토리소그래피 기술은 피처가 신뢰성있게 형성될 수 없는 최소 피치를 가지고 있다. 그러므로, 포토리소그래피 기술의 최소 피치는 피처 크기 감소를 제한할 수 있다.As the size of the electrical devices and conductors that make up memory devices become smaller and smaller, much greater demands have been placed on the techniques used to form these features. For example, photolithography is commonly used to pattern device features such as conductive lines on a substrate. The concept of pitch can be used to describe the size of these features. However, due to optical factors such as light or emission wavelengths, photolithography techniques have a minimum pitch at which features cannot be reliably formed. Therefore, the minimum pitch of photolithography techniques can limit feature size reduction.

포토리소그래피 기술의 성능을 최소 피치 이상으로 확장하기 위해 제안된 하나의 기술이 "피치 더블링(pitch doubling)" 기술이다. 이러한 기술은 도 1a-1f에 예시되어 있고, 참고로 그 전체 공개 내용이 본원에 원용되는 미국특허 제5,328,810호(1994년 7월 12일 공고됨)에 기재되어 있다. 도 1a를 참조하면, 임시 또는 소모용 재료층(20) 및 기판(30) 위에 놓여지는 포토레지스트층에 라인 패턴(10)을 형성하는데 우선 포토리소그래피가 이용된다. 포토리소그래피를 수행하는데 이용되는 통상의 파장은 157nm, 193nm, 248nm 또는 365nm이고 이들로 제한되지 않는다. 후속 처리 단계들을 수행하기 이전에, 등방성 에칭을 이용하여 라인들(10)이 선택적으로 수축된다. 그리고나서, 도 1b에 도시된 바와 같이, 그 패턴이 이방성 에칭 단계와 같은 에칭 단계에 의해 소모용 재료층(20)에 전사되어, 플레이스홀더 또는 맨드럴(40)을 형성한다. 도 1c에 도시된 바와 같이, 포토레지스트 라인(10)이 벗겨질 수 있고 맨드럴(40)이 등방성 에칭되어 인접하는 맨드럴(40) 간의 거리를 증가시킨다. 도 1d에 도시된 바와 같이, 스페이서 재료층(50)이 맨드럴(40) 상에 순차적으로 퇴적된다. 그리고나서, 도 1e에 도시된 바와 같이, 지향 성 스페이서 에칭으로 수평 표면으로부터 스페이서 재료를 우선적으로 에칭함으로써 맨드럴(40)의 사이드 상에 스페이서(60)가 형성된다. 그리고나서, 도 1f에 도시된 바와 같이, 잔여 맨드럴(40)이 제거되어 스페이서(60)만이 남겨지고 이는 함께 패터닝을 위한 마스크로서 작용한다. 그러므로, 주어진 패턴 영역이 이전에는 하나의 피처 및 하나의 스페이스(각각이 2F의 피치에 대해 폭 F를 가짐)을 정의했지만, 동일한 패턴 영역이 이제는 스페이서(60)에 의해 2개의 피처 및 2개의 스페이스(각각이 F의 피치에 대해 폭 ½F를 가짐)를 포함한다. 결과적으로, 포토리소그래피 기술로 가능한 최소 피처 크기는 피치 더블링 기술을 이용함으로써 효율적으로 감소된다.One technique proposed to extend the performance of photolithography techniques beyond the minimum pitch is the "pitch doubling" technique. Such techniques are illustrated in FIGS. 1A-1F and are incorporated by reference in US Pat. No. 5,328,810, issued July 12, 1994, the entire disclosure of which is incorporated herein by reference. Referring to FIG. 1A, photolithography is first used to form a line pattern 10 in a temporary or consumable material layer 20 and a photoresist layer overlying the substrate 30. Typical wavelengths used to perform photolithography are 157 nm, 193 nm, 248 nm or 365 nm and are not limited to these. Prior to performing subsequent processing steps, lines 10 are selectively shrunk using isotropic etching. Then, as shown in FIG. 1B, the pattern is transferred to the consumable material layer 20 by an etching step such as an anisotropic etching step to form a placeholder or mandrel 40. As shown in FIG. 1C, the photoresist line 10 may peel off and the mandrel 40 isotropically etched to increase the distance between adjacent mandrels 40. As shown in FIG. 1D, a spacer material layer 50 is sequentially deposited on the mandrel 40. Then, as shown in FIG. 1E, a spacer 60 is formed on the side of the mandrel 40 by preferentially etching the spacer material from the horizontal surface with directional spacer etching. Then, as shown in FIG. 1F, the residual mandrel 40 is removed leaving only the spacer 60, which together acts as a mask for patterning. Therefore, while a given pattern region previously defined one feature and one space (each having a width F for a pitch of 2F), the same pattern region is now two features and two spaces by the spacer 60. (Each having a width ½ F over the pitch of F). As a result, the minimum feature size possible with the photolithography technique is efficiently reduced by using the pitch doubling technique.

이들 기술들을 이용하여 피치가 실제로 감소되지만, 이러한 피치 감소는 통상적으로 "피치 더블링" 또는 더 일반적으로는 "피치 배가(multiplication)"로 지칭된다. 이것은 이들 기술에 의해 기판의 주어진 영역 내에서 피처의 수가 더블링, 더 일반적으로는 배가되기 때문이다. 그러므로, 종래 용어를 이용하면, 특정 인수만큼의 피치의 "배가"는 실제로 그 인수만큼 피치를 감소시키는 것과 관련되어 있다. 종래 용어는 여기에 유지된다. 서로 상에 복수의 스페이서층을 형성함으로써, 정의가능한 피처 크기가 더욱 더 작아질 수 있다. 그러므로, 용어 "피치 배가" 및 "피치 더블링"은 스페이서 형성 프로세스 채용 횟수에 관계없이 일반적으로 프로세스를 지칭한다. Although the pitch is actually reduced using these techniques, this pitch reduction is commonly referred to as "pitch doubling" or more generally "pitch multiplication." This is because these techniques double the number of features, more generally, within a given area of the substrate. Therefore, using conventional terminology, the "double" of the pitch by a certain factor actually involves reducing the pitch by that factor. Conventional terms remain here. By forming a plurality of spacer layers on each other, the definable feature size can be made even smaller. Therefore, the terms “pitch double” and “pitch doubling” generally refer to a process regardless of the number of times the spacer formation process is employed.

주변부 및 메모리 디바이스 어레이에 패턴을 형성하기 위한 일부 제안된 방법들은 2개의 분리된 카본층의 이용과 관련된다. 예를 들면, 그러한 하나의 방법 에서, 스페이서 루프를 정의하는데 이용되는 맨드럴은 상부 카본층에 형성된다. 피치 더블링 및 주변부 패터닝 프로세스가 수행된 후, 어레이 패턴이 하위 카본층에 전사된다. 이러한 프로세스는 어레이 및 주변 영역에 상이한 크기의 피처들을 형성하게 하지만, 스페이서 루프의 정의에 저온 산화물 재료를 이용하는 것은 기존의 포토레지스트층으로부터 맨드럴을 형성하게 한다. 이것은 양호하게는 상부 카본층을 생략하게 하고, 따라서 제조를 간이화한다.Some proposed methods for forming patterns in the periphery and memory device arrays involve the use of two separate carbon layers. For example, in one such method, the mandrel used to define the spacer loop is formed in the upper carbon layer. After the pitch doubling and peripheral patterning process is performed, the array pattern is transferred to the lower carbon layer. This process allows the formation of different sized features in the array and in the peripheral region, but the use of low temperature oxide materials in the definition of spacer loops allows the formation of mandrel from existing photoresist layers. This preferably omits the upper carbon layer, thus simplifying the production.

상기에 따르면, 반도체 또는 집적 회로 디바이스에서 피치 더블링된 피처를 형성하기 위한 간이화한 개선된 기술들이 개발되었다.According to the above, simplified improved techniques for forming pitch doubled features in semiconductor or integrated circuit devices have been developed.

특정 실시예들에 따르면, 기판에 전사되는 피처 패턴은 기판 처리에 이용되는 포토리소그래피 기술의 최소 피치 이하의 피치를 가지고 있다. 추가적으로, 특정 실시예들은 로직 또는 게이트 어레이와 휘발성 및 비휘발성 메모리 디바이스, 예컨대 DRAM, 위상 변경 메모리("PCM"), 프로그램가능한 도전체 랜덤 액세스 메모리("PCRAM"), 판독 전용 메모리("ROM"), 플래시 메모리 등을 포함한, 피처 어레이를 형성하는데 이용될 수 있다. 그러한 디바이스들에서, 피치 배가는 예를 들면 디바이스의 어레이 영역에 트랜지스터 게이트 전극 및 도전 라인을 형성하는데 이용가능하다. 선택적으로, 종래의 포토리소그래피를 특정 시퀀스에서 상기 언급된 간이화한 피치 더블링 기술과 조합함으로써, 디바이스의 주변 영역에서 로컬 인터커넥트 및 상보형 금속 산화물 반도체("CMOS") 회로와 같은 로직 회로에 유용한 더 큰 피처를 동시에 처리할 수 있다. 예를 들면, 로직 어레이는 메모리 어레이와 유사한 코어 어레이와 로직 회로를 지지하는 주변부를 가지고 있는 필드 프로그래머 블 게이트 어레이("FPGA")일 수 있다. 메모리 디바이스를 제조하는 동안의 예시적인 마스킹 단계들을 도면에 예시하고 여기에 기재한다.According to certain embodiments, the feature pattern transferred to the substrate has a pitch less than or equal to the minimum pitch of the photolithography technique used for substrate processing. Additionally, certain embodiments may include logic or gate arrays and volatile and nonvolatile memory devices such as DRAM, phase change memory ("PCM"), programmable conductor random access memory ("PCRAM"), read-only memory ("ROM"). ), Including flash memory, and the like, to form a feature array. In such devices, pitch multiplication is available, for example, to form transistor gate electrodes and conductive lines in the array region of the device. Optionally, combining conventional photolithography with the simplified pitch doubling technique mentioned above in a particular sequence allows for greater use in logic circuits such as local interconnects and complementary metal oxide semiconductor ("CMOS") circuits in the peripheral region of the device. Features can be processed simultaneously. For example, the logic array may be a field programmable gate array (“FPGA”) having a core array similar to a memory array and a peripheral that supports logic circuitry. Exemplary masking steps during fabrication of the memory device are illustrated in the figures and described herein.

도 2a 및 2b는 메모리 디바이스와 같은 부분 제조된 집적 회로 예(100)의 개략 단면도 및 평면도를 각각 예시하고 있다. 도 2b는 주변 영역(104)에 의해 둘러싸여 있는 중앙 어레이 영역(102)을 포함하는 집적 회로(100)를 예시하고 있다. 집적 회로(100)가 제조된 후, 어레이 영역(102)은 통상적으로 트랜지스터 및 커패시터와 같은 전기 디바이스 및 도전 라인으로 밀집하게 팝퓰레이트(populate)될 것이라는 것은 자명하다. 피치 배가는 여기에 설명된 바와 같이, 어레이 영역(102)에 피처를 형성하는데 이용될 수 있다.2A and 2B illustrate schematic cross-sectional and top views, respectively, of a partially fabricated integrated circuit example 100, such as a memory device. 2B illustrates an integrated circuit 100 that includes a central array region 102 surrounded by a peripheral region 104. After the integrated circuit 100 is fabricated, it is apparent that the array region 102 will typically be densely populated with electrical devices and conductive lines such as transistors and capacitors. Pitch multiplication can be used to form features in the array region 102, as described herein.

한편, 주변 영역(104)은 선택적으로 어레이 영역(102)의 것들보다 더 복잡하거나 더 큰 피처들을 포함할 수 있다. 통상적으로 이들 더 복잡하거나 더 큰 피처들(그 예로는 다양한 타입의 로직 회로)의 패터닝에는 피치 배가보다는 종래 포토리소그래피가 이용된다. 주변 영역(104)에 배치된 로직 회로의 기하학적 복잡성은 집적 회로(100)의 이러한 영역에서 피치 배가를 이용하는 것을 더 어렵게 한다. 이에 비해, 어레이 패턴의 통상의 규칙적인 그리드는 피치 배가에 도움이 된다. 추가적으로, 주변 영역(104)의 일부 디바이스들은 전기적 제약으로 인해 더 큰 기하학적 형태를 필요로 하고, 따라서 그러한 디바이스에 대해 종래의 포토리소그래피보다 피치 배가를 덜 유리하게 한다. 상대 스케일에서의 가능한 차이뿐만 아니라, 집적 회로(100)의 주변 영역(104) 및 어레이 영역(102)의 수 및 상대 위치는 다른 실시예들에서는 가변될 수 있다. 어레이 영역(102) 및 주변 영역(104)에 피 처들을 형성하는 데에 상이한 처리 기술을 별도로 이용하는 실시예들에서, 주변 영역(104)은 어레이 영역의 처리 동안에 마스킹될 수 있다.On the other hand, peripheral region 104 may optionally include more complex or larger features than those of array region 102. Conventional photolithography is used, rather than pitch double, for the patterning of these more complex or larger features (such as various types of logic circuits). The geometrical complexity of the logic circuit disposed in the peripheral region 104 makes it more difficult to use pitch multiplication in this region of the integrated circuit 100. In contrast, a regular regular grid of array patterns helps to double the pitch. In addition, some devices in the peripheral region 104 require larger geometries due to electrical constraints, thus making the pitch double less advantageous than conventional photolithography for such devices. In addition to the possible differences in relative scale, the number and relative positions of peripheral region 104 and array region 102 of integrated circuit 100 may vary in other embodiments. In embodiments that use different processing techniques separately to form features in the array region 102 and the peripheral region 104, the peripheral region 104 may be masked during processing of the array region.

도 2a는 제1 하드마스크층(108)이 위에 형성된 기판(106)을 포함하는 부분 형성된 집적 회로(100)를 예시하고 있다. 일 실시예로서, 제1 하드마스크층(108)은 실리콘 질화물, 실리콘 산화물 등의 재료, 또는 비정질 카본 재료, 폴리머 재료 등의 유기 재료, 또는 스핀 온 유전체 재료를 포함한다. 양호한 실시예로서, 제1 하드마스크층(108)은, 광에 대한 투과성이 높고, 포토 정렬에 이용되는 광의 파장에 대한 투과성이 있어 포토 정렬에 대한 추가 개선을 제공하는 비정질 카본의 형태를 포함한다. 다른 변형된 실시예로서, 제1 하드마스크층(108)이 생략된다.2A illustrates a partially formed integrated circuit 100 that includes a substrate 106 having a first hard mask layer 108 formed thereon. In one embodiment, the first hardmask layer 108 includes a material such as silicon nitride, silicon oxide, or an organic material such as amorphous carbon material, polymer material, or spin-on dielectric material. In a preferred embodiment, the first hardmask layer 108 comprises a form of amorphous carbon that is highly transmissive to light and transmissive to the wavelength of light used in the photo alignment to provide further improvement in photo alignment. . In another modified embodiment, the first hard mask layer 108 is omitted.

선택적인 제2 하드마스크층(110)은 제1 하드마스크층(108) 상에 형성된다. 제2 하드마스크층(110)은 양호하게는 무기 재료를 포함한다. 제2 하드마스크층(110)에 대한 재료 예들은 실리콘 질화물, 폴리결정질 실리콘, 또는 유전체 반사 방지성 코팅("DARC"), 예컨대 실리콘-리치 실리콘 질산화물(silicon-rich silicon oxynitride)를 포함한다. 양호하게는, 제2 하드마스크층(110)을 포함하는 재료는 후속적으로-퇴적된 스페이서 재료에 대해 선택적으로 에칭될 수 있다. 제2 하드마스크층(110)에 대한 DARC의 이용은 포토리소그래피 기술의 분해능 한계 근처의 피치를 가지는 패턴을 형성하는데 특히 유리할 수 있다. 특히, DARC는 광 반사를 감소시킴으로써 분해능을 향상시킬 수 있고, 따라서 포토리소그래피가 패턴의 에지를 정의할 수 있는 정밀도를 증가시킨다. 제1 하드마스크층(108)이 후속적으로 퇴적된 스페이서 재료에 대해 선택적으로 에칭될 수 있는 실시예들에서는 제2 하드마스 크층(110)이 생략된다. 또 다른 실시예들에서, 제2 하드마스크층(110)은 제1 하드마스크층(108)과 후속적으로 기재되는 위에 놓여지는 어레이 포토레지스트층의 사이에 배치되는 유기 스핀 온 반사 방지 코팅("ARC")로 대체된다.An optional second hard mask layer 110 is formed on the first hard mask layer 108. The second hard mask layer 110 preferably comprises an inorganic material. Examples of materials for the second hardmask layer 110 include silicon nitride, polycrystalline silicon, or a dielectric antireflective coating ("DARC"), such as silicon-rich silicon oxynitride. Preferably, the material comprising the second hardmask layer 110 may be selectively etched against the subsequently-deposited spacer material. The use of DARC for the second hard mask layer 110 may be particularly advantageous for forming a pattern having a pitch near the resolution limit of the photolithography technique. In particular, DARC can improve resolution by reducing light reflection, thus increasing the precision with which photolithography can define the edges of the pattern. In embodiments in which the first hardmask layer 108 may be selectively etched against the subsequently deposited spacer material, the second hardmask layer 110 is omitted. In still other embodiments, the second hardmask layer 110 is disposed between the first hardmask layer 108 and an subsequently disposed array photoresist layer that is subsequently described (""). ARC ").

여기에서 맨드럴층으로도 지칭되는 어레이 포토레지스트층(111)은 제2 하드마스크층(110) 상에 형성된다. 어레이 포토레지스트층(111)은 양호하게는 157nm, 193nm, 248nm 또는 365nm 파장 시스템, 193nm 파장 이머션 시스템, 13.7nm 파장 시스템과 같은 극초 자외선 시스템, 또는 전자 빔 리소그래피 시스템에 적합한 포토레지스트 재료와 같은 감광성 재료를 포함한다. 양호한 포토레지스트 재료의 예들은 플루오르화 아르곤 감응 포토레지스트(즉, 플루오르화 아르곤 광원과 이용하는데 적합한 포토레지스트) 및 플루오르화 크립톤 감응 포토레지스트(즉, 플루오르화 크립톤 광원과 이용하는데 적합한 포토레지스트)를 포함한다. 플루오르화 아르곤 포토레지스트는 양호하게는 193nm 파장 시스템과 같은 단 파장의 포토리소그래피 시스템과 이용된다. 플루오르화 크립톤 포토레지스트는 양호하게는 248nm 파장 시스템과 같은 장 파장의 포토리소그래피 시스템과 이용된다. 변형된 실시예에서, 어레이 포토레지스트층(111)은 포토레지스트 재료를 패터닝하는데 몰드 또는 기계적 힘을 이용하는 것과 같이, 나노-임프린트 리소그래피에 의해 패터닝될 수 있는 포토레지스트 재료를 포함한다.An array photoresist layer 111, also referred to herein as a mandrel layer, is formed on the second hard mask layer 110. The array photoresist layer 111 is preferably photosensitive, such as a photoresist material suitable for 157 nm, 193 nm, 248 nm or 365 nm wavelength systems, 193 nm wavelength immersion systems, ultra-ultraviolet systems such as 13.7 nm wavelength systems, or electron beam lithography systems. Contains the material. Examples of preferred photoresist materials include argon fluoride sensitized photoresists (ie, photoresists suitable for use with argon fluoride light sources) and fluorinated krypton sensitized photoresists (ie photoresists suitable for use with fluorinated krypton light sources). do. Argon fluoride photoresists are preferably used with short wavelength photolithography systems such as 193 nm wavelength systems. Fluorinated krypton photoresists are preferably used with long wavelength photolithography systems, such as 248 nm wavelength systems. In a modified embodiment, the array photoresist layer 111 includes a photoresist material that can be patterned by nano-imprint lithography, such as using a mold or mechanical force to pattern the photoresist material.

일반적으로, 제1 하드마스크층(108), 제2 하드마스크층(110) 및 어레이 포토레지스트층(111)에 대한 재료는 여기에 개시된 다양한 패턴 형성 및 전사 단계에 대한 화학 및 프로세스 조건에 기초하여 선택된다. 예를 들면, 일 실시예에서, 제 1 하드마스크층(108), 제2 하드마스크층(110) 및 어레이 포토레지스트층(111)은 각각 서로에 대해 선택적으로 에칭될 수 있다. 여기에 이용된 바와 같이, 재료는, 그 재료에 대한 에칭 레이트가 인접하는 재료에 대한 것보다 큰 경우에, "선택적으로 에칭되는"(또는 "우선적으로 에칭되는") 것으로 간주된다. 예를 들면, 특정 실시예들에서, "선택적으로 에칭가능한" 재료는 인접하는 재료에 대한 것보다 적어도 약 2배, 적어도 약 10배, 적어도 약 20배, 또는 적어도 약 40배 큰 에칭 레이트를 가지고 있다. 변형된 실시예들에서, 적합한 다른 재료, 화학 및/또는 프로세스 조건들이 이용되는 경우에 다른 층들이 추가된다.In general, the materials for the first hardmask layer 108, the second hardmask layer 110, and the array photoresist layer 111 are based on the chemistry and process conditions for the various pattern formation and transfer steps disclosed herein. Is selected. For example, in one embodiment, the first hardmask layer 108, the second hardmask layer 110, and the array photoresist layer 111 may each be selectively etched with respect to each other. As used herein, a material is considered to be "selectively etched" (or "preferably etched") if the etch rate for that material is greater than for the adjacent material. For example, in certain embodiments, a "selectively etchable" material has an etch rate that is at least about 2 times, at least about 10 times, at least about 20 times, or at least about 40 times greater than for adjacent materials. have. In modified embodiments, other layers are added when suitable other material, chemistry and / or process conditions are used.

제1 하드마스크층(108), 제2 하드마스크층(110) 및 어레이 포토레지스트층(111)은 스핀-온 코팅, 스퍼터링, 화학적 증착("CVD"), 또는 원자층 퇴적과 같은 퇴적 프로세스를 이용하여 형성될 수 있다. 예를 들면, 저온 CVD 프로세스(약 550℃ 미만, 약 450℃ 미만, 또는 심지어 약 400℃ 미만)는 양호하게는 비정질 카본층의 화학적 및/또는 물리적 파괴를 감소시키고, 따라서 제1 하드마스크층(108)과 같은 현재의 비정질 카본층 상에 재료를 퇴적하기에 유용하다. 도핑된 비정질 카본층을 포함하는 비정질 카본층의 형성에 관한 추가 정보는 미국특허 제6,573,030호(2003년 6월 3일에 공고됨) 및 미국특허출원 공개 제2005/0042879호(2005년 2월 24일에 공개됨)에 제공된다. 이러한 특허 및 특허 출원 공보의 전체 공개 내용은 참고로 본원에 원용된다.The first hardmask layer 108, the second hardmask layer 110, and the array photoresist layer 111 may undergo deposition processes such as spin-on coating, sputtering, chemical vapor deposition (“CVD”), or atomic layer deposition. It can be formed using. For example, low temperature CVD processes (less than about 550 degrees Celsius, less than about 450 degrees Celsius, or even less than about 400 degrees Celsius) preferably reduce the chemical and / or physical breakdown of the amorphous carbon layer and thus the first hardmask layer ( Useful for depositing materials on current amorphous carbon layers such as 108). Further information on the formation of an amorphous carbon layer comprising a doped amorphous carbon layer is disclosed in US Pat. No. 6,573,030 (published June 3, 2003) and US Patent Application Publication No. 2005/0042879 (February 24, 2005). Published on Sunday). The entire disclosure of these patents and patent application publications is incorporated herein by reference.

제1 하드마스크층(108), 제2 하드마스크층(110) 및 어레이 포토레지스트층(111)의 두께는 여기에 개시된 에칭 화학 및 프로세스 조건과의 양립성에 기초하 여 선택된다. 예를 들면, 기저층을 선택적으로 에칭함으로써 위에 놓여지는 층으로부터 기저층으로 패턴을 전사하는 경우와 같이, 다른 재료의 마스크를 통해 재료를 에칭하는 경우에, 재료들이 양쪽 층으로부터 어느 정도 제거된다. 그러므로, 상부 층은 양호하게는 패턴 전사의 동안에 완전히 제거되지 않도록 충분히 두껍다. 일 실시예에서, 제2 하드마스크층(110)은 양호하게는 약 10nm 내지 약 40nm의 두께이고 더 바람직하게는 약 15nm 내지 약 30nm의 두께이다.The thicknesses of the first hardmask layer 108, the second hardmask layer 110, and the array photoresist layer 111 are selected based on compatibility with the etching chemistry and process conditions disclosed herein. When etching a material through a mask of another material, such as, for example, transferring a pattern from an underlying layer to the underlying layer by selectively etching the base layer, the materials are somewhat removed from both layers. Therefore, the top layer is preferably thick enough so that it is not completely removed during pattern transfer. In one embodiment, the second hardmask layer 110 is preferably about 10 nm to about 40 nm thick and more preferably about 15 nm to about 30 nm thick.

어레이 포토레지스트층(111)의 두께는 어레이 포토레지스트층(111)을 패터닝하는데 이용되는 광의 파장에 좌우된다. 포토리소그래피를 수행하는데 248nm 광이 이용되는 일 실시예에서, 어레이 포토레지스트층(111)은 양호하게는 약 50nm 내지 약 300nm의 두께이고, 더 바람직하게는 약 200nm 내지 250nm의 두께이다. 이러한 높이는 포토레지스트층을 패터닝하는데 이용되는 광의 파장에 따라 가변될 수 있다. 라인들이 어레이 포토레지스트층(111)에 후속적으로 형성되기 때문에, 특정 실시예들에서, 어레이 포토레지스트층(111)의 높이는, 키 큰 스페이서 라인은 무너지거나 다르게는 변형되기 때문에, 구조적 무결성 및 형성될 라인들의 어스펙트 비율에 의해 제한된다.The thickness of the array photoresist layer 111 depends on the wavelength of light used to pattern the array photoresist layer 111. In one embodiment where 248 nm light is used to perform photolithography, the array photoresist layer 111 is preferably between about 50 nm and about 300 nm thick, more preferably between about 200 nm and 250 nm thick. This height may vary depending on the wavelength of light used to pattern the photoresist layer. Because the lines are subsequently formed in the array photoresist layer 111, in certain embodiments, the height of the array photoresist layer 111 is structural integrity and formation, since the tall spacer lines collapse or otherwise deform. It is limited by the aspect ratio of the lines to be.

도 3a 및 3b에 예시된 바와 같이, 라인(124)에 의해 경계가 정해지는 트렌치(122)를 포함하는 어레이 포토레지스트층(111)에 패턴이 정의된다. 일부 실시예들에서, 이러한 패턴은 기판 상의 어느 곳에서도 발견될 수 있고, 어레이 영역에 패턴을 정의하는 것은 단지 특정 장점들을 가지는 특정 실시예들만을 나타낸다. 트렌치(122)는 예를 들면 248nm 또는 193nm 광의 포토리소그래피에 의해 형성될 수 있고, 어레이 포토레지스트층(111)은 레티클을 통해 방사에 노출된 후 현상된다. 현상된 후, 예시된 실시예에서 포토레지스트인 잔여 포토정의가능한 재료는 예시된 라인(124)과 같은 마스크 피처를 형성한다. 다른 실시예들에서, 마스크없는 리소그래피 또는 마스크없는 포토리소그래피는 라인(124)을 정의하는데 이용될 수도 있다.As illustrated in FIGS. 3A and 3B, a pattern is defined in an array photoresist layer 111 that includes trenches 122 bounded by lines 124. In some embodiments, such a pattern can be found anywhere on the substrate, and defining the pattern in the array area represents only specific embodiments with certain advantages. Trench 122 may be formed, for example, by photolithography of 248 nm or 193 nm light, and array photoresist layer 111 is developed after exposure to radiation through the reticle. After being developed, the remaining photodefinable material, which is the photoresist in the illustrated embodiment, forms a mask feature, such as the illustrated line 124. In other embodiments, maskless lithography or maskless photolithography may be used to define line 124.

결과적인 라인(124)의 피치는 라인(124)의 폭과 인접하는 트렌치(122)의 폭의 합과 동일하다. 라인(124) 및 트렌치(122)의 이러한 패턴을 이용하여 형성된 피처들의 치수를 감소하기 위해, 피치는 어레이 포토레지스트층(111)을 패터닝하는데 이용되는 포토리소그래피 기술의 한계 또는 그 근처일 수 있다. 예를 들면, 248nm 광을 이용하는 포토리소그래피의 경우, 라인(124)의 피치는 바람직하게는 약 80nm 내지 약 150nm이고 더 바람직하게는 약 90nm 내지 약 120nm이다. 그러므로, 일 실시예에서, 피치는 포토리소그래피 기술의 최소 피치이고, 후속적으로-형성된 피치 배가된 스페이서 패턴은 양호하게는 포토리소그래피 기술의 최소 피치 이하의 피치를 가지고 있다. 다른 실시예들에서, 포토리소그래피 기술의 한계가 도달됨에 따라 위치 에러 및 피처 크기에 대한 마진이 통상 증가하기 때문에, 라인(124)은 200nm와 같은 더 큰 피처 크기를 가지도록 형성되어, 라인(124)의 위치 및 크기에서 에러를 감소시킨다.The pitch of the resulting line 124 is equal to the sum of the width of the line 124 and the width of the adjacent trench 122. In order to reduce the dimensions of the features formed using this pattern of lines 124 and trenches 122, the pitch may be at or near the limits of the photolithography technique used to pattern the array photoresist layer 111. For example, for photolithography using 248 nm light, the pitch of line 124 is preferably about 80 nm to about 150 nm and more preferably about 90 nm to about 120 nm. Therefore, in one embodiment, the pitch is the minimum pitch of the photolithography technique, and the subsequently-formed pitch doubled spacer pattern preferably has a pitch below the minimum pitch of the photolithography technique. In other embodiments, line 124 is formed to have a larger feature size, such as 200 nm, because the margin for position error and feature size typically increases as the limits of photolithography technology are reached. Reduce the error in the position and size of the

도 4a 및 4b에 예시된 바와 같이, 트렌치(122)는 양호하게는 라인(124)을 에칭함으로써 넓혀져서 변형된 트렌치(122') 및 변형된 라인(124')을 형성한다. 라인(124)은 양호하게는 등방성 에칭을 이용하여 에칭되어 이들 피처들을 "축소시킨 다". 적합한 에칭은 SO2/O2/N2/Ar 플라즈마, Cl2/O2/He 플라즈마 또는 HBr/O2/N2 플라즈마와 같은 산소-함유 플라즈마를 이용하는 에칭을 포함한다. 에칭의 정도는 변형된 라인(124')의 폭이 후속 형성되는 피치 더블링된 피처들 간의 원하는 간격과 거의 동일하게 되도록 선택되는 것이 바람직하다. 예를 들면, 일 실시예에서, 라인(124)의 폭은 약 80nm 내지 약 120nm로부터 약 35nm 내지 약 70nm로 줄어들고, 다른 실시예에서 폭은 약 40nm 내지 약 50nm로 줄어든다. 양호하게는, 폭-감소 에칭은 변형된 라인(124')을 라인(124)을 형성하는데 이용되는 포토리소그래피 기술을 이용하여 가능한 것보다 더 좁게 한다. 추가적으로, 에칭은 매끄러운 에지를 가지는 변형된 라인(124')을 제공할 수 있으므로, 변형된 라인(124')의 균일성을 개선한다. 변형된 라인(124')의 핵심적인 치수들이 포토리소그래피 기술의 분해능 한계 아래로 에칭될 수 있으면서도, 이들 피처들 내에서의 동일한 포인트들간의 거리가 동일하게 유지되므로, 이러한 에칭은 변형된 트렌치(122') 및 변형된 라인(124')의 피치를 변경시키지 않는다.As illustrated in FIGS. 4A and 4B, trench 122 is preferably widened by etching line 124 to form strained trench 122 ′ and strained line 124 ′. Line 124 is preferably etched using an isotropic etch to “shrink” these features. Suitable etching is SO 2 / O 2 / N 2 / Ar Etching using an oxygen-containing plasma such as plasma, Cl 2 / O 2 / He plasma or HBr / O 2 / N 2 plasma. The degree of etching is preferably selected such that the width of the strained line 124 'is approximately equal to the desired spacing between the pitch doubling features subsequently formed. For example, in one embodiment, the width of line 124 is reduced from about 80 nm to about 120 nm to about 35 nm to about 70 nm, and in other embodiments the width is reduced to about 40 nm to about 50 nm. Preferably, the width-reducing etch makes the strained line 124 'narrower than possible using the photolithography technique used to form the line 124. Additionally, etching can provide a strained line 124 'with smooth edges, thereby improving the uniformity of the strained line 124'. While the critical dimensions of the deformed line 124 'can be etched below the resolution limit of photolithography technology, this etching results in the deformed trench 122 because the distance between the same points within these features remains the same. And do not change the pitch of modified line 124 '.

도 5a 및 5b에 예시된 바와 같이, 저온 스페이서 재료(126)의 블랭킷층은 변형된 라인(124') 상에 퇴적된다. 일 실시예에서, 저온 스페이서 재료(126)는 원자층 퇴적("ALD") 기술을 이용하여 퇴적된 산화물 재료층을 포함한다. 일반적으로, 포토레지스트 재료는 무기 또는 카본 재료만큼 고온에 견디지 못한다. 그러므로, 저온 산화물 재료로부터 스페이서를 형성하는 것은 양호하게는 별도의 맨드럴층의 퇴적, 패터닝 및 전사 과정을 제거하게 하며, 이 경우 패터닝된 어레이 포토레지스 트층(111)이 동일한 기능을 하게 된다. 저온 스페이서 재료는 일 실시예에서는 약 200℃ 미만에서, 다른 실시예에서는 약 100℃ 미만에서, 또 다른 실시예에서는 약 80℃ 미만에서 그리고 또 다른 실시예에서는 약 75℃ 미만에서 퇴적된다.As illustrated in FIGS. 5A and 5B, a blanket layer of cold spacer material 126 is deposited on strained line 124 ′. In one embodiment, the low temperature spacer material 126 includes a layer of oxide material deposited using atomic layer deposition (“ALD”) technology. In general, photoresist materials are not as resistant to high temperatures as inorganic or carbon materials. Therefore, forming the spacer from the low temperature oxide material preferably eliminates the deposition, patterning, and transfer process of the separate mandrel layer, in which case the patterned array photoresist layer 111 has the same function. The low temperature spacer material is deposited at less than about 200 ° C. in one embodiment, less than about 100 ° C. in another embodiment, less than about 80 ° C. in another embodiment and less than about 75 ° C. in another embodiment.

일 실시예에서, 저온 스페이서 재료(126)는 Si2Cl6, H2O 및 C5H5N 프리커서를 이용하여 ALD 프로세스에서 퇴적된다. 그러한 실시예들에서, 스페이서 재료(126)는 하나의 실시예에서는 약 20nm 내지 약 65nm, 또 하나의 실시예에서는 약 25nm 내지 약 60nm, 또 하나의 실시예에서는 약 30nm 내지 약 55nm의 두께로 퇴적된다. 하나의 실시예에서, 스페이서 재료 두께는 약 30nm 내지 약 40nm이고, 다른 하나의 실시예에서는 스페이서 재료 두께는 약 43nm 내지 약 55nm이다. 스페이서 재료 퇴적 레이트는 하나의 실시예에서는 사이클당 약 1Å 내지 사이클당 약 4Å이고 다른 하나의 실시예에서는 사이클당 약 2Å이다.In one embodiment, low temperature spacer material 126 is deposited in an ALD process using Si 2 Cl 6 , H 2 O, and C 5 H 5 N precursors. In such embodiments, spacer material 126 is deposited to a thickness of about 20 nm to about 65 nm in one embodiment, about 25 nm to about 60 nm in another embodiment, and about 30 nm to about 55 nm in another embodiment. do. In one embodiment, the spacer material thickness is about 30 nm to about 40 nm, and in another embodiment the spacer material thickness is about 43 nm to about 55 nm. The spacer material deposition rate is about 1 kW per cycle to about 4 kW per cycle in one embodiment and about 2 kW per cycle in another embodiment.

도 6a 내지 6d에 예시된 바와 같이, 주변 포토레지스트층(128)은 주변 영역(104)에서 선택적으로 퇴적되는데 대해, 어레이 영역(102)의 적어도 일부는 열린채로 남아있다. 양호한 실시예에서, 도 6b에 예시된 바와 같이, 주변 포토레지스트층(128)은 실질적으로 전체 주변 영역(104) 상에 블랭킷 퇴적된다. 다른 실시예에서, 도 6c에 예시된 바와 같이, 주변 포토레지스트층(128)은 패터닝되어 주변 피처들을 정의한다. 주변 피처들의 예로는 랜딩 패드, 트랜지스터, 로컬 인터커넥트 등을 포함한다. 도 6d에 예시된 또 다른 실시예에서, 주변 포토레지스트층(128)은 저온 스페이서 재료(126)의 루핑된 엔드(looped end) 및 변형된 라인(124')의 팁(124″) 상에 퇴적된다. 도 6d에 예시된 실시예는 이러한 구성이 저온 스페이서 재료(126) 상의 루핑된 엔드가 후속 에칭 프로세스 동안에 동작성이 되지 않도록 방지하기 때문에 다마신 구조를 형성하는데 특히 유리하다.As illustrated in FIGS. 6A-6D, the peripheral photoresist layer 128 is selectively deposited in the peripheral region 104, while at least a portion of the array region 102 remains open. In a preferred embodiment, as illustrated in FIG. 6B, the peripheral photoresist layer 128 is blanket deposited over substantially the entire peripheral region 104. In another embodiment, as illustrated in FIG. 6C, the peripheral photoresist layer 128 is patterned to define peripheral features. Examples of peripheral features include landing pads, transistors, local interconnects, and the like. In another embodiment illustrated in FIG. 6D, the peripheral photoresist layer 128 is deposited on the looped end of the cold spacer material 126 and the tip 124 ″ of the strained line 124 ′. do. The embodiment illustrated in FIG. 6D is particularly advantageous for forming damascene structures because this configuration prevents the looped end on the low temperature spacer material 126 from becoming operable during subsequent etching processes.

또 다른 변형된 실시예에서, 도 6a 내지 6d의 제2 마스킹 단계는 생략되거나, 더 이른 스테이지에서 수행되거나, 더 나중 스테이지에서 수행된다. 이것은 스페이서 재료(126)가 주변 영역(104)에서 노출되어 유지되도록 한다. 예를 들면, 하나의 구성에서, 주변 포토레지스트층(128)은 어레이 포토레지스트층(111)이 퇴적되는 동일한 퇴적 단계에서 퇴적된다. 그러한 실시예들에서, 어레이 포토레지스트층(111)을 패터닝하는데 이용되는 마스크는 주변 영역(104)에 포토레지스트 패턴 또는 블랭킷층을 남기도록 구성된다. 이러한 프로세스는 결과적으로 스페이서 재료(126)의 개재 없이 주변 영역(104)내의 제2 하드마스크층(110) 상에 포토레지스트가 직접 퇴적되도록 한다. In another modified embodiment, the second masking step of FIGS. 6A-6D is omitted, performed in an earlier stage, or performed in a later stage. This allows the spacer material 126 to remain exposed in the peripheral region 104. For example, in one configuration, the peripheral photoresist layer 128 is deposited in the same deposition step in which the array photoresist layer 111 is deposited. In such embodiments, the mask used to pattern the array photoresist layer 111 is configured to leave a photoresist pattern or blanket layer in the peripheral region 104. This process results in the photoresist deposited directly on the second hardmask layer 110 in the peripheral region 104 without intervening spacer material 126.

그리고나서, 도 7a 및 7b에 예시된 바와 같이, 저온 스페이서 재료(126)에 대하여 이방성 에칭을 행하여 부분 형성된 집적 회로(100)의 수평 표면으로부터 스페이서 재료를 제거한다. 스페이서 에칭으로도 알려진 그러한 에칭은 예를 들면 HBr/Cl2-함유 플라즈마를 이용하여 수행될 수 있다. 그러므로, 피치 배가는 스페이서(130)를 형성하도록 달성되었다. 예시된 실시예에서, 스페이서(130)의 피치는 포토리소그래피에 의해 원래 형성된 포토레지스트 라인(124) 및 트렌치(122)(도 3a 및 3b 참조)의 것의 대략 절반이다. 포토레지스트 라인(124)이 약 200nm의 피치를 가지고 있는 경우, 약 100nm 이하의 피치를 가지고 있는 스페이서(130)(약 50nm의 폭의 경우)가 형성될 수 있다. 스페이서(130)가 변형된 라인(124′)의 측벽 상에 형성되기 때문에, 스페이서(130)는 일반적으로 제1 또는 어레이 포토레지스트층(111)에서 변형된 라인(124′)의 패턴의 윤곽을 따르고, 따라서 도 7b에 예시된 바와 같이 폐루프를 통상 형성한다. 그러나, 일반적으로, 스페이서(130)의 구성은 제2 포토레지스트층(128)의 부재 또는 존재 및 그 패턴에 좌우된다(상기 도 6a 내지 6d 및 변형에 대한 설명을 참조).Then, as illustrated in FIGS. 7A and 7B, anisotropic etching is performed on the low temperature spacer material 126 to remove the spacer material from the horizontal surface of the partially formed integrated circuit 100. Such etching, also known as spacer etching, can be performed using, for example, HBr / Cl 2 -containing plasma. Therefore, pitch doubling has been achieved to form the spacer 130. In the illustrated embodiment, the pitch of the spacer 130 is approximately half that of the photoresist line 124 and the trench 122 (see FIGS. 3A and 3B) originally formed by photolithography. When the photoresist line 124 has a pitch of about 200 nm, a spacer 130 (for a width of about 50 nm) having a pitch of about 100 nm or less may be formed. Since the spacer 130 is formed on the sidewall of the strained line 124 ', the spacer 130 generally outlines the pattern of the strained line 124' in the first or array photoresist layer 111. And thus normally forms a closed loop as illustrated in FIG. 7B. However, in general, the configuration of the spacer 130 depends on the absence or presence of the second photoresist layer 128 and its pattern (see FIGS. 6A-6D and the description of variations above).

도 8a 및 8b에 예시된 바와 같이, 잔여 노출된 포토레지스트 재료는 부분 형성된 집적 회로(100)로부터 선택적으로 에칭된다. 이것은 임의의 제2 또는 주변 포토레지스트 재료(128)뿐만 아니라 제1 또는 어레이 포토레지스트층(111)을 포함한다. 이것은 결과적으로 변형된 트렌치(122′)에 의해 분리되는 독립 구조로 서 있는(freestanding) 스페이서(130)의 형성으로 나타나게 된다. 주변 피처들은 이제 주변 영역(104)내의 임의의 잔여 저온 스페이서 재료(126)에 의해 정의된다. 그러므로, 어레이 포토레지스트층(111)은 맨드럴로서 이용되어 스페이서(130)를 형성한다. 포토레지스트 재료는 유기 스트립 프로세스를 이용하여 선택적으로 제거된다. 바람직한 에칭 화학은 SO2를 이용하는 에칭과 같이, 산소-함유 플라즈마 에칭을 포함한다. 주변 포토레지스트층(128)이 제2 하드마스크층(110) 상에 직접 퇴적되는 실시예들에서, 포토레지스트 재료는 집적 회로(100)의 어레이 영역(102)으로부터만 선택적으로 에칭된다. 대안적으로는, 그러한 실시예들에서, 포토레지스 트 재료는 어레이 영역(102) 및 주변 영역(104) 양쪽으로부터 에칭되고, 이어서 주변 영역(104)에 포토레지스트 재료의 후속적인 퇴적이 이어진다. 주변 포토레지스트층이 생략되는 실시예들에서, 하드마스크층(110)은 주변부 어레이 영역(104)에서 노출된다.As illustrated in FIGS. 8A and 8B, the remaining exposed photoresist material is selectively etched from the partially formed integrated circuit 100. This includes the first or array photoresist layer 111 as well as any second or peripheral photoresist material 128. This results in the formation of freestanding spacers 130 separated by deformed trenches 122 '. Peripheral features are now defined by any residual cold spacer material 126 in the peripheral region 104. Therefore, the array photoresist layer 111 is used as a mandrel to form the spacer 130. The photoresist material is selectively removed using an organic strip process. Preferred etching chemistries include oxygen-containing plasma etching, such as etching using SO 2 . In embodiments in which the peripheral photoresist layer 128 is deposited directly on the second hardmask layer 110, the photoresist material is selectively etched only from the array region 102 of the integrated circuit 100. Alternatively, in such embodiments, the photoresist material is etched from both the array region 102 and the peripheral region 104, followed by subsequent deposition of the photoresist material in the peripheral region 104. In embodiments in which the peripheral photoresist layer is omitted, the hard mask layer 110 is exposed in the peripheral array region 104.

독립 구조로 서 있는 스페이서(130)가 형성된 후, 건식 현상 단계 및 in situ 에칭 단계와 같은, 후속 처리 단계들이 수행될 수 있다. 후속 처리 단계들은 도 9a 및 9b에 예시된 바와 같이, 스페이서(130) 및 주변 피처들의 패턴을 기저 제1 하드마스크층(108) 및/또는 제2 하드마스크층(110)에 전사하는데 이용될 수 있다. 특히, 도 9a 및 9b는 제1 하드마스크층(108) 및 제2 하드마스크층(110)에 정의된 스페이서(130)의 패턴을 예시하고 있다. 제2 하드마스크층(110)은 도 9a 및 9b에 예시된 구조로부터 선택적으로 에칭된다. 그리고나서, 이러한 패턴은 기저 기판(106)의 에칭에 의해 기저 기판(106)에 전사될 수 있다. 그 구조는 제1 하드마스크층(108) 및/또는 제2 하드마스크층(110)에 정의된 패턴을 통해 다른 방식으로 처리될 수 있다(예를 들면, 도핑, 산화, 질화 또는 선택적 퇴적). 여기에 언급된 바와 같이, 기판(106)은 다마신 금속화를 위한 절연층 또는 종래 금속화를 위한 금속층과 같이 이전에 퇴적된 층들을 포함할 수 있다.After the freestanding spacer 130 is formed, subsequent processing steps, such as a dry development step and an in situ etching step, may be performed. Subsequent processing steps may be used to transfer the pattern of spacers 130 and peripheral features to the underlying first hardmask layer 108 and / or the second hardmask layer 110, as illustrated in FIGS. 9A and 9B. have. In particular, FIGS. 9A and 9B illustrate a pattern of spacers 130 defined in the first hardmask layer 108 and the second hardmask layer 110. The second hardmask layer 110 is selectively etched from the structure illustrated in FIGS. 9A and 9B. This pattern can then be transferred to the base substrate 106 by etching the base substrate 106. The structure may be processed in other ways via a pattern defined in the first hardmask layer 108 and / or the second hardmask layer 110 (eg, doping, oxidizing, nitriding or selective deposition). As mentioned herein, the substrate 106 may include previously deposited layers, such as an insulating layer for damascene metallization or a metal layer for conventional metallization.

여기에 개시된 특정 기술들은 양호하게는 상부 카본층 및 비정질 실리콘층과 같은 어레이 피처를 정의하는 추가 층들의 이용없이 스페이서의 피치 더블링된 패턴의 형성을 가능하게 한다. 구체적으로는, 여기에 개시된 바와 같이 어레이 포토레지스트층(111) 상에 직접 저온 산화물 스페이서를 형성함으로써, 감광성 또는 포 토레지스트 재료 자체가 후속 피치 배가 기술에 이용되는 맨드럴을 정의하는데 이용될 수 있다. 이것은 양호하게는 맨드럴을 정의하는 추가적인 마스킹층들을 패터닝할 필요성을 제거한다. 그러한 기술은 양호하게는 추가적인 건식 현상 단계 및 하드마스크 에칭 단계와 같은 그러한 추가 마스킹층들과 연관된 프로세스 단계들이 제거될 수 있게 한다. 또한, 그러한 기술들은 양호하게는 주변 포토레지스트층(128)이 어레이 영역의 스페이서를 형성하는데 이용되는 동일한 저온 스페이서 재료를 이용하여 정의될 수 있게 한다. 여기에 개시된 일부 실시예들은 양호하게는 하드마스크 재료-더 약한 포토레지스트 재료에 비할 경우-가 별도의 하드마스크층의 이용을 요구하지 않고 주변 영역(104)에서 피처를 차단하고 정의하는데 이용될 수 있게 한다.The particular techniques disclosed herein preferably allow for the formation of a pitch doubled pattern of spacers without the use of additional layers that define array features such as top carbon layers and amorphous silicon layers. Specifically, by forming a low temperature oxide spacer directly on the array photoresist layer 111 as disclosed herein, the photosensitive or photoresist material itself may be used to define the mandrel used in subsequent pitch doubling techniques. . This preferably eliminates the need to pattern additional masking layers that define the mandrel. Such a technique preferably allows the process steps associated with such additional masking layers, such as an additional dry development step and a hardmask etch step, to be eliminated. Also, such techniques preferably allow the peripheral photoresist layer 128 to be defined using the same low temperature spacer material used to form the spacer of the array region. Some embodiments disclosed herein may preferably be used to block and define features in the peripheral region 104 without requiring the use of a separate hardmask layer—as compared to the weaker photoresist material. To be.

본 발명의 범주Scope of the invention

상기 상세한 설명이 본 발명의 수 개의 실시예들을 개시하고 있지만, 본 공보는 단지 예시적이고 본 발명을 제한하려는 것이 아니라는 것은 자명하다. 개시된 특정 구성 및 동작들은 상기 기재된 것들과 다를 수 있고 여기에 기재된 방법들은 집적 회로 제조 이외의 상황에서 이용될 수 있다는 것은 자명하다.Although the foregoing detailed description discloses several embodiments of the present invention, it is obvious that this publication is illustrative only and is not intended to limit the invention. It is apparent that the specific configurations and operations disclosed may differ from those described above and the methods described herein may be used in situations other than integrated circuit fabrication.

Claims (46)

반도체 디바이스를 제조하기 위한 방법으로서,As a method for manufacturing a semiconductor device, 포토레지스트 재료층을 패터닝하여 복수의 맨드럴을 형성하는 단계;Patterning the photoresist material layer to form a plurality of mandrels; 원자층 퇴적 기술을 이용하여 상기 복수의 맨드럴 상에 산화물 재료를 퇴적하는 단계;Depositing oxide material on the plurality of mandrels using atomic layer deposition techniques; 노출된 수평 표면으로부터 상기 산화물 재료를 이방성 에칭하는 단계; 및Anisotropically etching the oxide material from the exposed horizontal surface; And 상기 산화물 재료에 대해 상기 포토레지스트 재료를 선택적으로 에칭함으로써, 복수의 산화물 스페이서를 형성하는 단계Selectively etching the photoresist material with respect to the oxide material to form a plurality of oxide spacers 를 포함하는 반도체 디바이스 제조 방법.A semiconductor device manufacturing method comprising a. 제1항에 있어서, 상기 산화물 재료는 Si2Cl6, H2O 및 C5H5N으로 이루어진 그룹에서 선택되는 프리커서(precursor)를 이용하여 퇴적되는 반도체 디바이스 제조 방법.The method of claim 1, wherein the oxide material is deposited using a precursor selected from the group consisting of Si 2 Cl 6 , H 2 O, and C 5 H 5 N. 6 . 제1항에 있어서,The method of claim 1, 상기 복수의 맨드럴은 디바이스 어레이 영역에 형성되고,The plurality of mandrels are formed in a device array region, 상기 산화물 재료는 또한 디바이스 주변 영역 상에 퇴적되는 반도체 디바이스 제조 방법.And the oxide material is also deposited on the region around the device. 제3항에 있어서, 상기 디바이스 주변 영역의 산화물 재료 상에 포토레지스트 재료의 패턴을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.4. The method of claim 3, further comprising forming a pattern of photoresist material on an oxide material in the region around the device. 제4항에 있어서, 상기 포토레지스트 재료를 선택적으로 에칭하는 단계는 상기 디바이스 주변 영역으로부터 포토레지스트 재료를 선택적으로 에칭하는 단계를 더 포함하는 반도체 디바이스 제조 방법.The method of claim 4, wherein selectively etching the photoresist material further comprises selectively etching the photoresist material from the device peripheral region. 제1항에 있어서, 상기 산화물 재료를 퇴적하기 전에 상기 복수의 맨드럴을 등방성 에칭하여 복수의 변형된 맨드럴을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.The method of claim 1, further comprising isotropically etching the plurality of mandrels to form a plurality of modified mandrels prior to depositing the oxide material. 제6항에 있어서, 상기 복수의 맨드럴을 등방성 에칭하는 단계는 SO2/O2/N2/Ar 플라즈마, Cl2/O2/He 플라즈마, 및 HBr/O2/N2 플라즈마로 이루어진 그룹에서 선택되는 산소-함유 플라즈마를 이용하는 단계를 포함하는 반도체 디바이스 제조 방법.The method of claim 6, wherein the isotropic etching of the plurality of mandrels is a group consisting of SO 2 / O 2 / N 2 / Ar plasma, Cl 2 / O 2 / He plasma, and HBr / O 2 / N 2 plasma. And using an oxygen-containing plasma selected from. 제6항에 있어서, 상기 변형된 맨드럴은 약 35nm 내지 약 70nm의 폭을 가지고 있는 반도체 디바이스 제조 방법.The method of claim 6, wherein the modified mandrel has a width of about 35 nm to about 70 nm. 제1항에 있어서, 상기 포토레지스트층을 패터닝하는 단계는 나노-임프린트 리소그래피를 이용하는 단계를 포함하는 반도체 디바이스 제조 방법.The method of claim 1, wherein patterning the photoresist layer comprises using nano-imprint lithography. 제1항에 있어서, 상기 산화물 재료를 이방성 에칭하는 단계는 HBr/Cl2-함유 플라즈마를 이용하는 단계를 포함하는 반도체 디바이스 제조 방법.The method of claim 1, wherein the anisotropic etching of the oxide material comprises using an HBr / Cl 2 -containing plasma. 제1항에 있어서, 상기 산화물 재료는 약 100℃ 미만의 온도에서 퇴적되는 반도체 디바이스 제조 방법.The method of claim 1, wherein the oxide material is deposited at a temperature of less than about 100 degrees Celsius. 제1항에 있어서, 상기 산화물 재료는 약 80℃ 미만의 온도에서 퇴적되는 반도체 디바이스 제조 방법.The method of claim 1, wherein the oxide material is deposited at a temperature of less than about 80 degrees Celsius. 제1항에 있어서, 상기 포토레지스트 재료층은 하드마스크층 상에 패터닝되는 반도체 디바이스 제조 방법.The method of claim 1, wherein the photoresist material layer is patterned on a hard mask layer. 제1항에 있어서, 상기 포토레지스트 재료층은 카본층 상에 위치한 실리콘 질산화물층 상에 패터닝되는 반도체 디바이스 제조 방법.The method of claim 1, wherein the photoresist material layer is patterned on a silicon nitrate layer located on a carbon layer. 제1항에 있어서, 상기 복수의 맨드럴은 약 50nm 내지 약 300nm의 높이를 가 지고 있는 반도체 디바이스 제조 방법.The method of claim 1, wherein the plurality of mandrels have a height of about 50 nm to about 300 nm. 제1항에 있어서, 상기 포토레지스트 재료층은 비정질 카본, 플루오르화 아르곤 포토레지스트, 및 플루오르화 크립톤 포토레지스트로 이루어진 그룹에서 선택되는 재료를 포함하는 반도체 디바이스 제조 방법.The method of claim 1, wherein the photoresist material layer comprises a material selected from the group consisting of amorphous carbon, argon fluoride photoresist, and fluoride krypton photoresist. 메모리 디바이스를 형성하기 위한 방법으로서,A method for forming a memory device, 기판 상에 복수의 맨드럴을 형성하는 단계 - 상기 맨드럴은 상기 기판의 노출된 부분에 의해 분리됨 -;Forming a plurality of mandrels on a substrate, the mandrels separated by an exposed portion of the substrate; 약 100℃ 미만의 온도에서 수행되는 원자층 퇴적 기술을 이용하여, 상기 맨드럴 상 및 상기 기판의 노출된 부분 상에 스페이서 재료를 퇴적하는 단계; 및Depositing spacer material on the mandrel and the exposed portion of the substrate using atomic layer deposition techniques performed at temperatures below about 100 ° C .; And (a) 상기 복수의 맨드럴의 노출된 수평 표면 및 (b) 상기 기판의 노출된 부분으로부터 상기 스페이서 재료를 이방성 에칭함으로써, 상기 복수의 맨드럴의 수직 측벽 상에 스페이서 재료를 남기는 단계(a) anisotropically etching the spacer material from the exposed horizontal surface of the plurality of mandrels and (b) the exposed portion of the substrate, thereby leaving spacer material on the vertical sidewalls of the plurality of mandrels 를 포함하는 메모리 디바이스 형성 방법.And forming a memory device. 제17항에 있어서, 상기 기판은 상기 스페이서 재료 바로 아래에 하드마스크를 포함하는 메모리 디바이스 형성 방법.18. The method of claim 17, wherein the substrate comprises a hard mask directly below the spacer material. 제17항에 있어서, 상기 복수의 맨드럴을 제거함으로써, 상기 기판 상에 위치 한 스페이서들의 패턴을 남기는 단계를 더 포함하는 메모리 디바이스 형성 방법.18. The method of claim 17, further comprising leaving the pattern of spacers located on the substrate by removing the plurality of mandrels. 제19항에 있어서, 상기 스페이서들의 패턴을 포함하는 스페이서들은 약 50nm 이하의 폭을 가지고 있는 메모리 디바이스 형성 방법.20. The method of claim 19, wherein the spacers comprising the pattern of spacers have a width of about 50 nm or less. 제19항에 있어서, 상기 스페이서 재료는 상기 맨드럴 상에 두께 x로 퇴적되고, 상기 스페이서들의 패턴을 포함하는 스페이서들은 폭 x를 가지는 메모리 디바이스 형성 방법.20. The method of claim 19, wherein the spacer material is deposited on the mandrel in thickness x and the spacers comprising the pattern of spacers have a width x. 제19항에 있어서, 상기 스페이서들의 패턴을 비정질 카본 하드마스크에 전사하는 단계를 더 포함하는 메모리 디바이스 형성 방법.20. The method of claim 19, further comprising transferring the pattern of spacers to an amorphous carbon hardmask. 집적 회로를 형성하는 방법으로서,As a method of forming an integrated circuit, 하드마스크층 위에 복수의 맨드럴을 형성하는 단계 - 상기 맨드럴은 감광성 재료를 포함함 -;Forming a plurality of mandrels over the hardmask layer, the mandrels comprising a photosensitive material; 원자층 퇴적 기술을 이용하여 스페이서 재료를 퇴적하는 단계 - 상기 스페이서 재료는 상기 복수의 맨드럴을 덮음 -;Depositing spacer material using atomic layer deposition techniques, the spacer material covering the plurality of mandrels; 수평 표면으로부터 상기 스페이서 재료를 이방성 에칭함으로써, 감광성 재료를 노출시키는 단계; Anisotropically etching the spacer material from a horizontal surface, thereby exposing the photosensitive material; 상기 스페이서 재료를 이방성 에칭한 후에 노출된 감광성 재료를 제거함으로 써, 상기 하드마스크층 위에 스페이서들의 패턴을 남기는 단계;Leaving the pattern of spacers over the hardmask layer by removing the exposed photosensitive material after anisotropically etching the spacer material; 상기 스페이서들의 패턴을 상기 하드마스크층에 전사하는 단계; 및Transferring the pattern of spacers to the hard mask layer; And 상기 하드마스크층으로부터 상기 스페이서들의 패턴을 에칭하는 단계Etching the pattern of spacers from the hardmask layer 를 포함하는 집적 회로 형성 방법.Integrated circuit forming method comprising a. 제23항에 있어서, 상기 하드마스크층은 카본을 포함하는 집적 회로 형성 방법.24. The method of claim 23 wherein the hard mask layer comprises carbon. 제23항에 있어서,The method of claim 23, wherein 상기 맨드럴은 상기 집적 회로의 어레이 영역에 형성되고.The mandrel is formed in an array region of the integrated circuit. 상기 스페이서 재료는 (a) 상기 집적 회로의 어레이 영역 및 (b) 상기 집적 회로의 주변 영역 상에 퇴적되며, 상기 주변 영역은 상기 어레이 영역을 둘러싸는 집적 회로 형성 방법.And the spacer material is deposited on (a) the array region of the integrated circuit and (b) the peripheral region of the integrated circuit, the peripheral region surrounding the array region. 제25항에 있어서,The method of claim 25, 이방성 에칭 전에 상기 주변 영역의 상기 스페이서 재료 상에 감광성 재료의 패턴을 형성하는 단계, 및Forming a pattern of photosensitive material on said spacer material in said peripheral region prior to anisotropic etching, and 상기 스페이서 재료를 이방성 에칭한 후에 상기 주변 영역으로부터 노출된 감광성 재료를 제거하는 단계Removing the exposed photosensitive material from the peripheral region after the anisotropic etching of the spacer material 를 더 포함하는 집적 회로 형성 방법.Integrated circuit forming method further comprising. 제23항에 있어서, 상기 하드마스크층은 카본과, 실리콘, 실리콘 질화물 및 실리콘 질산화물로 이루어진 그룹에서 선택되는 재료를 포함하는 집적 회로 형성 방법.24. The method of claim 23 wherein the hard mask layer comprises carbon and a material selected from the group consisting of silicon, silicon nitride and silicon nitrate. 제23항에 있어서, 상기 하드마스크층은 반도체 기판 상에 위치하는 집적 회로 형성 방법.24. The method of claim 23 wherein the hard mask layer is located on a semiconductor substrate. 제23항에 있어서, 상기 스페이서 재료는 약 100℃ 미만의 온도에서 퇴적되는 집적 회로 형성 방법.24. The method of claim 23 wherein the spacer material is deposited at a temperature of less than about 100 degrees Celsius. 제23항에 있어서, 상기 스페이서 재료를 퇴적하기 전에 상기 복수의 맨드럴을 등방성 에칭하는 단계를 더 포함하는 집적 회로 형성 방법.24. The method of claim 23, further comprising isotropically etching the plurality of mandrels before depositing the spacer material. 집적 회로 제조 방법으로서,As an integrated circuit manufacturing method, 리소그래피 기술을 이용하여 하드마스크층 상에 복수의 가늘고 긴 맨드럴을 정의하는 단계 - 상기 맨드럴은 포토레지스트 재료를 포함함 -; 및Defining a plurality of elongated mandrels on the hardmask layer using lithography techniques, the mandrels comprising photoresist material; And 상기 맨드럴 주위에 스페이서들의 패턴을 형성하는 단계Forming a pattern of spacers around the mandrel 를 포함하며,Including; 상기 스페이서들의 패턴은 상기 리소그래피 기술의 최소 분해능의 피치보다 작은 피치를 가지고 있고,The pattern of spacers has a pitch smaller than the pitch of the minimum resolution of the lithographic technique, 상기 스페이서들의 패턴은 산화물 재료로 형성되며,The pattern of spacers is formed of an oxide material, 상기 스페이서들의 패턴은 약 100℃ 미만의 온도에서 원자층 퇴적 기술을 이용하여 퇴적되는 집적 회로 제조 방법.Wherein the pattern of spacers is deposited using atomic layer deposition techniques at a temperature below about 100 ° C. 제31항에 있어서, 상기 스페이서들의 패턴은 약 80℃ 미만의 온도에서 퇴적되는 집적 회로 제조 방법.32. The method of claim 31 wherein the pattern of spacers is deposited at a temperature of less than about 80 ° C. 제31항에 있어서, 상기 스페이서들의 패턴은 약 30℃ 미만의 온도에서 퇴적되는 집적 회로 제조 방법.32. The method of claim 31 wherein the pattern of spacers is deposited at a temperature of less than about 30 ° C. 제31항에 있어서, 상기 스페이서들의 패턴을 상기 하드마스크층에 전사하는 단계를 더 포함하는 집적 회로 제조 방법.32. The method of claim 31, further comprising transferring the pattern of spacers to the hard mask layer. 제34항에 있어서, 상기 스페이서들의 패턴을 상기 하드마스크층에 전사하는 단계는, 상기 하드마스크층 아래에 놓여지는 기판의 일부를 노출시키는 단계를 더 포함하는 집적 회로 제조 방법.35. The method of claim 34, wherein transferring the pattern of spacers to the hardmask layer further comprises exposing a portion of the substrate underlying the hardmask layer. 제31항에 있어서, 상기 스페이서들의 패턴은 상기 맨드럴 주위에 형성되는 스페이서 루프들의 패턴을 포함하는 집적 회로 제조 방법.32. The method of claim 31 wherein the pattern of spacers comprises a pattern of spacer loops formed around the mandrel. 제31항에 있어서, 상기 하드마스크층은 실리콘, 실리콘 질화물 및 실리콘 질산화물로 이루어진 그룹에서 선택되는 재료를 포함하는 집적 회로 제조 방법.32. The method of claim 31 wherein the hard mask layer comprises a material selected from the group consisting of silicon, silicon nitride and silicon nitrate. 제31항에 있어서, 상기 하드마스크층은 유전체 반사 방지(antireflective) 코팅을 포함하는 집적 회로 제조 방법.32. The method of claim 31 wherein the hardmask layer comprises a dielectric antireflective coating. 제31항에 있어서, 상기 하드마스크층은 유기 반사 방지 코팅을 포함하는 집적 회로 제조 방법.32. The method of claim 31 wherein the hardmask layer comprises an organic antireflective coating. 제31항에 있어서, 상기 하드마스크층은 반도체 기판 상에 형성되는 집적 회로 제조 방법.32. The method of claim 31 wherein the hard mask layer is formed on a semiconductor substrate. 제31항에 있어서, 상기 하드마스크층은 반도체 기판 및 비정질 카본층 상에 형성되는 집적 회로 제조 방법.The method of claim 31, wherein the hard mask layer is formed on a semiconductor substrate and an amorphous carbon layer. 제31항에 있어서, 상기 맨드럴은 약 50nm 내지 약 300nm의 높이를 가지고 있는 집적 회로 제조 방법.The method of claim 31, wherein the mandrel has a height between about 50 nm and about 300 nm. 제31항에 있어서, 상기 맨드럴은 약 200nm 내지 약 250nm의 높이를 가지고 있는 집적 회로 제조 방법.32. The method of claim 31 wherein the mandrel has a height of about 200 nm to about 250 nm. 제31항에 있어서, 상기 맨드럴은 비정질 카본, 플루오르화 아르곤 포토레지스트, 및 플루오르화 크립톤 포토레지스트로 이루어진 그룹에서 선택되는 재료를 포함하는 집적 회로 제조 방법.32. The method of claim 31 wherein the mandrel comprises a material selected from the group consisting of amorphous carbon, argon fluoride photoresist, and fluoride krypton photoresist. 제31항에 있어서, 상기 스페이서들의 패턴은 약 70nm 내지 약 120nm의 피치를 가지고 있는 집적 회로 제조 방법.32. The method of claim 31 wherein the pattern of spacers has a pitch of about 70 nm to about 120 nm. 제31항에 있어서, 상기 스페이서들의 패턴은 약 80nm 내지 약 100nm의 피치를 가지고 있는 집적 회로 제조 방법.32. The method of claim 31 wherein the pattern of spacers has a pitch of about 80 nm to about 100 nm.
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