KR20090045525A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 저온에서 도핑조절이 용이한 ESD를 형성할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴의 양쪽 기판에 고상 에피택시 공정을 이용하여 비정질실리콘을 형성하는 단계; 상기 비정질실리콘 형성시 상기 기판과 비정질실리콘 사이에 성장된 에피택셜실리콘이 잔류하도록 상기 비정질실리콘을 제거하는 단계; 상기 에피택셜실리콘에 불순물을 도핑하는 단계를 포함하고, 고상 에피택시 공정을 이용함으로써 저온에서 도핑조절이 용이한 ESD를 형성할 수 있는 효과가 있다.
고상 에피택시, 전처리, 콘택
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 고상 에피택시 공정을 이용한 반도체 소자의 ESD(Elevated Source/Drain) 제조방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라 콘택 면적이 감소하여 콘택저항(Contact Resistance)의 증가와 동작전류(Drive Current)의 kathgus상이 나타나고 있다. 이로 인해, 반도체 소자의 tWR 불량 및 리프레시(Refresh) 특성저하와 같은 소자열화(Degradation)현상이 나타나고 있다.
따라서, 기존에는 소자의 콘택저항을 낮추고 동작전류를 향상시키고자, 실리콘 기판 정션 부분의 도펀트 농도를 높이거나 현재 사용중인 콘택 폴리실리콘 내의 불순물 농도를 높이는 방법을 사용하고 있다. 그러나, 이 두가지 방법 모두 소자의 누설전류(Leakage Current)가 증가하고 소자의 리프레시 특성이 열화되는 단점이 있다.
한편, 반도체 소자의 집적도가 증가하면서 단채널효과(Short Channel Effect)에 더욱 크게 영햐을 받게 되어 소자의 문턱전압(Threshold Voltage)의 급격한 감소와 소자특성이 열화되는 문제점이 있다. 이를 해결하기 위해, 선택적 에피택셜 성장(Selective Epitaxial Growth)을 이용한 엘리베이티드 소스/드레인(Elevated Source/Drain, 이하 ESD라고 한다.)방법이 적용되고 있다.
그러나, 선택적 에피택셜 성장을 이용하여 ESD를 형성하면 800℃ 가량의 고온이 필요하고, 에피택셜 성장을 위해 선택력(Selectivity)을 반드시 확보해야할 뿐 아니라, 도프드(Doped)/언도프드(Undoped)와 같은 도핑 조절이 쉽지 않은 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 저온에서 도핑조절이 용이한 ESD를 형성할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴의 양쪽 기판에 고상 에피택시 공정을 이용하여 비정질실리콘을 형성하는 단계; 상기 비정질실리콘 형성시 상기 기판과 비정질실리콘 사이에 성장된 에피택셜실리콘이 잔류하도록 상기 비정질실리콘을 제거하는 단계; 상기 에피택셜실리콘에 불순물을 도핑하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 고상 에피택시 공정을 이용함으로써 저온에서 도핑조절이 용이한 ESD를 형성할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 나타내는 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11)에 소자분리막(12)을 형성한다. 기판(11)은 셀영역 또는 주변영역일 수 있다. 소자분리막(12)은 활성영역을 정의하기 위한 것으로, STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
이어서, 기판(11) 상게 게이트절연막(도시생략)을 형성하고, 게이트절연막 상에 게이트패턴(13)을 형성한다. 게이트패턴(13)은 제1전극(13A), 제2전극(13B) 및 게이트하드마스크(13C)의 적층구조일 수 있다. 또한, 제1전극(13A)은 폴리실리콘일 수 있고, 제2전극(13B)은 텅스텐 또는 텅스텐실리사이드일 수 있으며, 게이트하드마스크(13C)는 질화막일 수 있다.
이어서, 게이트패턴(13)의 측벽에 게이트스페이서(14)를 형성한다. 게이트스페이서(14)는 후속 공정에서 게이트패턴(13)의 측벽을 보호하기 위한 것으로, 게이트패턴(13)을 포함하는 전체 구조 상에 절연막을 형성하고, 전면식각을 실시하여 게이트패턴(13)의 측벽에 잔류시킴으로 형성할 수 있다. 게이트스페이서(14)는 질화막으로 형성할 수 있다.
이어서, 게이트패턴(13)의 양쪽 기판(11)에 전처리 공정을 실시한다. 전처리 공정은 30℃∼800℃의 온도에서 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있다. 이때, 습식세정은 HF 계열 용액을 사용하여 실시할 수 있고, 건식세정은 수소, 수소 및 질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나의 분위기에서 실시하되, 플라즈마 공정, 열공정 및 급속열처리 공정으로 이루어진 그룹 중에서 선택된 어느 하나의 공정으로 실시할 수 있다. 또한, 전처리 공정시 인시튜(In-situ) 수소가스계열로 열공정을 진행할 수 있다.
도 1b에 도시된 바와 같이, 게이트패턴(13)의 양쪽 기판(11)에 고상 에피택시 공정을 이용하여 비정질실리콘층(15)을 형성한다. 비정질실리콘층(15)은 400℃∼600℃의 온도에서 언도프드(Undoped)로 형성하거나, 1.0×1019atoms/㎤∼5.0×1020atoms/㎤의 도핑농도로 형성할 수 있다.
또한, 비정질실리콘층(15)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
비정질실리콘층(15) 형성시 비정질실리콘층(15)과 기판(11)의 계면에는 에피택셜실리콘층(16)이 성장한다. 이때, 에피택셜실리콘층(16)이 200Å∼800Å의 두께를 갖도록 비정질실리콘층(15)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 비정질실리콘층(15)을 제거하여 기판(11) 상에 에피택셜실리콘층(16)만을 잔류시킨다. 비정질실리콘층(15)의 제거는 건식 또는 습식식각으로 실시할 수 있다.
후속공정으로 에피택셜실리콘층(16)에 이온주입을 실시할 수 있다.
따라서, 기판(11)이 셀영역인 경우 접합영역(Junction)을, 주변영역일 경우 소스/드레인영역(Source/Drain)을 형성할 수 있다.
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 나타내는 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변영역을 갖는 기판(21) 상에 게이트패턴을 형성한다. 게이트패턴을 형성하기 전에 기판(21)에 소자분리막을 형성하여 활성영역을 정의하고, 기판(21) 상에 게이트절연막을 형성할 수 있다.
게이트패턴은 제1전극(22A), 제2전극(22B) 및 게이트하드마스크(22C)의 적층구조일 수 있다. 또한, 제1전극(22A)은 폴리실리콘일 수 있고, 제2전극(22B)은 텅스텐 또는 텅스텐실리사이드일 수 있으며, 게이트하드마스크(22C)는 질화막일 수 있다.
이어서, 게이트패턴의 측벽에 게이트스페이서(23)를 형성한다. 게이트스페이서(23)는 후속 공정에서 게이트패턴의 측벽을 보호하기 위한 것으로, 게이트패턴을 포함하는 전체 구조 상에 절연막을 형성하고, 전면식각을 실시하여 게이트패턴의 측벽에 잔류시킴으로 형성할 수 있다. 게이트스페이서(23)는 질화막으로 형성할 수 있다.
이어서, 게이트패턴 사이의 기판(21)에 전처리 공정을 실시한다. 전처리 공 정은 30℃∼800℃의 온도에서 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있다. 이때, 습식세정은 HF 계열 용액을 사용하여 실시할 수 있고, 건식세정은 수소, 수소 및 질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나의 분위기에서 실시하되, 플라즈마 공정, 열공정 및 급속열처리 공정으로 이루어진 그룹 중에서 선택된 어느 하나의 공정으로 실시할 수 있다. 또한, 전처리 공정시 인시튜(In-situ) 수소가스계열로 열공정을 진행할 수 있다.
도 2b에 도시된 바와 같이, 게이트패턴의 양쪽 기판(21)에 고상 에피택시 공정을 이용하여 비정질실리콘층(24)을 형성한다. 비정질실리콘층(24)은 400℃∼600℃의 온도에서 언도프드(Undoped)로 형성하거나, 1.0×1019atoms/㎤∼5.0×1020atoms/㎤의 도핑농도로 형성할 수 있다.
또한, 비정질실리콘층(24)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
비정질실리콘층(24) 형성시 비정질실리콘층(24)과 기판(21)의 계면에는 에피택셜실리콘층(25)이 성장한다. 이때, 에피택셜실리콘층(25)이 200Å∼800Å의 두께를 갖도록 비정질실리콘층(24)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 비정질실리콘층(24)을 제거하여 기판(21) 상에 에피택셜실리콘층(25)만을 잔류시킨다. 비정질실리콘층(25)의 제거는 건식 또는 습식식각으로 실시할 수 있다.
후속공정으로 에피택셜실리콘층(25)에 이온주입을 실시하여 셀영역에는 접합영역(Junction)을, 주변영역에는 소스/드레인영역(Source/Drain)을 형성할 수 있다.
도 2d에 도시된 바와 같이, 게이트패턴 사이를 채우도록 에피택셜실리콘층(25) 상에 절연막(26)을 형성한다. 절연막(26)은 게이트패턴 사이를 충분히 채우도록 산화막을 형성하고, 게이트패턴의 상부가 드러나는 타겟으로 평탄화하여 형성할 수 있다.
이어서, 절연막(26) 상에 감광막패턴(27)을 형성한다. 감광막패턴(27)은 절연막(26) 상에 감광막을 코팅하고 노광 및 현상으로 랜딩 플러그 콘택 영역을 오픈시키도록 패터닝하여 형성할 수 있다. 또한, 감광막패턴(27)을 형성하기 전에 하부에 하드마스크패턴을 형성하여 후속 절연막(26) 식각시 식각마진을 확보할 수 있다.
도 2e에 도시된 바와 같이, 자기정렬콘택식각(SAC; Self Aligned Contact Etch)으로 절연막(26)을 식각하여 실시하여 에피택셜실리콘층(25)을 오픈시키는 랜딩 플러그 콘택홀(28)을 형성한다.
이어서, 에피택셜실리콘층(25)에 전처리 공정을 실시할 수 있다.
도 2f에 도시된 바와 같이, 에피택셜실리콘층(28) 상에 도전물질을 매립하고 평탄화하여 랜딩 플러그 콘택(29, Landing Plug Contact)을 형성할 수 있다.
랜딩 플러그 콘택(29)을 자세히 살펴보면, 먼저 에피택셜실리콘층(28) 상에 게이트패턴 사이를 채우도록 폴리실리콘(Poly Silicon) 또는 금속물질을 형성한 후, 게이트패턴의 상부가 노출되는 타겟으로 평탄화하여 랜딩 플러그 콘택(29)을 형성할 수 있다.
특히, 랜딩 플러그 콘택(29)으로 에피택셜실리콘층(28)과 금속물질의 적층구조를 형성하는 경우, 콘택홀을 포함하는 기판(21) 전면에 단차를 따라 제1금속물질을 형성하고, 열처리를 실시하여 에피택셜층(28)과 제1금속물질을 반응시켜 금속실리사이드를 형성한 후, 금속실리사이드 상에 배리어메탈(Barrier Metal)을 형성하고, 배리어메탈 상에 게이트패턴 사이를 채우도록 제2금속물질을 형성할 수 있다. 이때, 제1금속물질은 티타늄(Ti), 코발트(Co) 및 니켈(Ni)로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 배리어메탈은 티타늄질화막(TiN) 또는 텅스텐질화막(ＷN)일 수 있으며, 제2금속물질은 텅스텐(Ｗ)일 수 있다.
위와 같이, 랜딩 플러그 콘택(29)을 에피택셜실리콘층(28)과 폴리실리콘 또는 금속물질의 적층구조로 형성하면 콘택저항을 감소시킬 수 있다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 고상에피택시 공정을 나타내는 TEM사진이다.
도 3a는 셀영역을 나타내고, 도 3b는 주변영역을 나타낸다. 도 3a 및 도 3b를 참조하면, 게이트패턴 사이에 에피택셜실리콘층(a)과 비정질실리콘층(b)이 적층 되어 있는 것을 알 수 있다. 이는, 고상에피택시 공정을 실시하여 기판 상에 비정질실리콘층을 형성할 때 기판과 비정질실리콘층의 계면에서 에피택셜실리콘이 성장하여 적층구조의 형태를 갖는 것이다. 이와 같이, 에피택셜실리콘층이 일정 두께 성장하면 비정질실리콘층을 제거하고 에피택셜실리콘층만을 잔류시켜 셀영역에는 접합영역을, 주변영역에는 소스/드레인영역을 형성할 수 있다.
도 4는 본 발명의 실시예에 따른 콘택플러그를 나타내는 TEM사진이다.
도 4를 참조하면, 게이트패턴(32) 사이에 고상에피택시 공정을 통해 성장한 에피택셜실리콘층(32)과, 제1금속막(33) 및 제2금속막(34)이 적층된 것을 알 수 있다. 이때, 제1금속막(33)은 티타늄질화막과 티타늄실리사이드의 적층구조이고, 제2금속막(34)은 텅스텐일 수 있다.
한편, 본 실시예는 비정질실리콘층을 형성하고, 이때 형성된 에피택셜실리콘층을 남기고 있으나, 고상 에피택시 공정으로 비정질실리콘층 이외에 비정질실리콘게르마늄층 또는 비정질게르마늄층을 형성하여 에피택셜실리콘게르마늄층 또는 에피택셜게르마늄층을 성장시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 나타내는 공정 단면도,
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 나타내는 공정 단면도,
도 3a 및 도 3b는 본 발명의 실시예에 따른 고상에피택시 공정을 나타내는 TEM사진,
도 4는 본 발명의 실시예에 따른 콘택플러그를 나타내는 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 소자분리막
13 : 게이트패턴 14 : 게이트스페이서
15 : 비정질실리콘층 16 : 에피택셜실리콘층
Claims (8)
- 기판 상에 게이트패턴을 형성하는 단계;상기 게이트패턴의 양쪽 기판에 고상 에피택시 공정을 이용하여 비정질실리콘층을 형성하는 단계;상기 비정질실리콘층 형성시 상기 기판과 비정질실리콘층 사이에 성장된 에피택셜실리콘층이 잔류하도록 상기 비정질실리콘층을 제거하는 단계; 및상기 에피택셜실리콘층에 불순물을 도핑하는 단계를 포함하는 반도체 소자의 제조방법
- 제1항에 있어서,상기 비정질실리콘층을 형성하는 단계는,400℃∼600℃의 온도에서 언도프드(Undoped)로 실시하는 반도체 소자의 제조방법.
- 제1항에 있어서,400℃∼600℃의 온도에서 1.0×1019atoms/㎤∼5.0×1020atoms/㎤의 도핑농도 로 실시하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 에피택셜실리콘은 200Å∼800Å의 두께를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 비정질실리콘층을 형성하는 단계 전에,상기 게이트패턴의 측벽에 게이트스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 비정질실리콘층을 형성하는 단계 전에,전처리 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 기판은 셀영역 또는 주변영역인 반도체 소자의 제조방법.
- 제1항에 있어서,상기 에피택셜실리콘층은 셀의 접합영역 또는 주변영역의 소스/드레인 영역인 반도체 소자의 제조방법.
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| KR1020070111389A KR20090045525A (ko) | 2007-11-02 | 2007-11-02 | 반도체 소자의 제조방법 |
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2007
- 2007-11-02 KR KR1020070111389A patent/KR20090045525A/ko not_active Application Discontinuation
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