KR20090044823A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
비휘발성 메모리 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR20090044823A KR20090044823A KR1020070111084A KR20070111084A KR20090044823A KR 20090044823 A KR20090044823 A KR 20090044823A KR 1020070111084 A KR1020070111084 A KR 1020070111084A KR 20070111084 A KR20070111084 A KR 20070111084A KR 20090044823 A KR20090044823 A KR 20090044823A
- Authority
- KR
- South Korea
- Prior art keywords
- floating gate
- film
- conductive
- layer
- gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 21
- 238000007667 floating Methods 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 230000005641 tunneling Effects 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 2
- 230000008878 coupling Effects 0.000 abstract description 10
- 238000010168 coupling process Methods 0.000 abstract description 10
- 238000005859 coupling reaction Methods 0.000 abstract description 10
- 239000002784 hot electron Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67075—Apparatus for fluid treatment for etching for wet etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 커플링 비(coupling ratio)를 향상시키고 플로팅 게이트들간 간섭(interference)을 줄이기 위한 비휘발성 메모리 소자 및 그 제조방법 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 일측면이 오목하게 들어간 ㄷ자 패턴으로 형성된 플로팅 게이트와, 플로팅 게이트의 상부 및 일측면에 플로팅 게이트 일측면의 오목한 부분을 채우면서 순차적으로 형성된 유전체막 및 컨트롤 게이트를 포함하는 비휘발성 메모리 소자를 제공한다.
비휘발성 메모리 소자, 간섭, 커플링 비
Description
본 발명은 반도체 기술에 관한 것으로, 특히, 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자(nonvolatile memory device)는 전원의 공급을 중단하여도 기록 상태를 유지할 수 있는 메모리 소자로, 일반적으로 모스 트랜지스터(MOS transistor) 구조에 전하를 축적할 수 있는 플로팅 게이트(floating gate)를 포함하고 있다.
즉, 비휘발성 메모리 소자는 기판상에 터널링 절연막이라 불리는 얇은 게이트 절연막을 개재하여 플로팅 게이트가 형성되어 있고, 플로팅 게이트 상부에 유전체막을 개재하여 컨트롤 게이트(control gate)가 형성된 구조로, 플로팅 게이트는 터널링 절연막 및 유전체막에 의해 기판 및 컨트롤 게이트와 전기적으로 절연되어 있다.
상술한 비휘발성 메모리 소자의 데이터 기입(program) 방법은, FN 터널링(Flower Nordheim tunneling)을 이용하는 방법과 열전자 주입법(hot electron Injection)을 이용하는 방법이 있다. 이 중 FN 터널링을 이용하는 방법은, 비휘발성 메모리 소자의 컨트롤 게이트에 고전압을 인가함으로써 터널링 절연막에 고전계가 인가되고 이로 인하여 기판의 전자가 터널링 절연막을 통과하여 플로팅 게이트에 주입됨으로써, 데이터가 기입되는 방식이다. 한편, 열전자 주입을 이용하는 방법은, 컨트롤 게이트와 드레인에 고전압을 인가하여 드레인 부근에서 발생한 열전자를 터널링 절연막을 통하여 플로팅 게이트로 주입함으로써, 데이터를 기입하는 방식이다.
따라서, FN 터널링 및 열전자 주입방법은 모두 터널링 절연막에 고전계가 인가되어야 한다. 이때, 터널링 절연막에 고전계를 인가하기 위해서는 높은 커플링 비(coupling ratio)가 필요하게 된다.
커플링 비는 컨트롤 게이트와 플로팅 게이트간에 작용하는 캐패시턴스와 플로팅 게이트와 기판간에 작용하는 캐패시턴스의 비를 의미한다. 커플링 비를 증가시키기 위해서는 컨트롤 게이트와 플로팅 게이트간 접촉 면적을 증가시켜야 하는데, 플로팅 게이트를 평탄한 구조로 형성하는 종래 기술에서는 커플링 비를 증가시키는데 한계가 있으며, 이에 따라 메모리 셀 크기 축소에도 한계가 있다.
또한, 비휘발성 메모리 소자의 고집적화가 진행됨에 따라 비휘발성 메모리 소자의 셀들간의 거리가 점점 좁아지고 있으며, 이에 따라 플로팅 게이트들간 기생 캐패시턴스가 증가되어 플로팅 게이트들간 간섭(interference)이 커져 프로그램 문 턱 전압(Vt) 분포가 불안정한 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 커플링 비를 증가시킬 수 있고 플로팅 게이트간 간섭을 줄일 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판상에 일측면이 오목하게 들어간 ㄷ자 패턴으로 형성된 플로팅 게이트와, 상기 플로팅 게이트의 상부 및 일측면에 상기 플로팅 게이트 일측면의 오목한 부분을 채우면서 순차적으로 형성된 유전체막 및 컨트롤 게이트를 포함하는 비휘발성 메모리 소자를 제공한다.
상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판상에 터널링 절연막과 플로팅 게이트용 제 1 도전막 및 희생막을 순차적으로 형성하는 단계와, 상기 희생막을 패터닝하는 단계와, 상기 희생막을 포함한 전면에 플로팅 게이트용 제 2 도전막을 형성하는 단계와, 상기 플로팅 게이트용 제 2 도전막과 상기 희생막을 패터닝하여 상기 플로팅 게이트용 제 2 도전막을 Γ자 패턴으로 형성하는 단계와, 상기 희생막을 제거하는 단계와, 상기 플로팅 게이트용 제 1, 제 2 도전막상에 유전체막과 컨트롤 게이트용 도전막을 순차적으로 형성하는 단계와, 상기 컨트롤 게이트용 도전막과 상기 유전체막과 상기 플로팅 게이트용 제 1 도전막을 패터닝하여 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한 다.
본 발명에 의하면, 플로팅 게이트를 평탄한 제 1 도전막과 Γ자 형태의 제 2 도전막으로 나누어 형성하고 제 1 도전막과 제 2 도전막 사이의 내부 공간에 컨트롤 게이트를 형성함으로써, 플로팅 게이트와 컨트롤 게이트간의 접합 면적을 늘리어 소자의 커플링 비를 증가시킬 수 있다. 또한, 제 1 도전막의 두께에 준하는 면적만이 인접한 플로팅 게이트와 간섭을 일으키게 되므로 플로팅 게이트간 간섭을 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1a 내지 도 1g는 본 발명에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10)상에 터널링 절연막(11)과 플로팅 게이트용 제 1 도전막(12)과 희생막(13)을 순차적으로 형성한다.
플로팅 게이트용 제 1 도전막(12)은 불순물이 도핑된 도프트 폴리실리콘막으로 형성할 수 있고, 희생막(13)은 산화막 또는 질화막으로 형성할 수 있다.
이어서, 도 1b에 도시된 바와 같이, 사진 식각 공정으로 희생막(13)을 패터닝하여 희생막 패턴(13A)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 희생막 패턴(13A)을 포함한 전면에 플로팅 게이트용 제 2 도전막(14)을 형성한다.
플로팅 게이트용 제 2 도전막(14)은 도프트 폴리실리콘막으로 형성할 수 있다. 플로팅 게이트용 제 2 도전막(14)은 플로팅 게이트용 제 1 도전막(12)과 불순물 농도를 같게 형성하거나, 전기적 특성을 고려하여 불순물 농도를 다르게 하여 형성할 수도 있다.
그리고, 플로팅 게이트용 제 2 도전막(14)을 형성한 후에 플로팅 게이트용 제 2 도전막(14)의 표면을 평탄화시키기 위한 평탄화 공정을 실시할 수도 있다.
이어서, 도 1d에 도시된 바와 같이, 사진 식각 공정으로 플로팅 게이트용 제 2 도전막(14) 및 희생막 패턴(13A)을 패터닝한다.
이때, 식각된 일측면에서는 희생막 패턴(13A)이 노출되고 타측면에서는 희생 막 패턴(13A)이 노출되지 않도록 하여, 플로팅 게이트용 제 2 도전막(14)이 Γ자 패턴으로 형성되도록 한다.
이어서, 도 1e에 도시된 바와 같이, 희생막 패턴(13A)을 제거한다. 희생막 패턴(13A)을 질화막으로 형성한 경우, 희생막 패턴(13A) 제거시 습식 식각 공정을 사용하는 것이 바람직하다.
희생막 패턴(13A)이 제거됨에 따라 플로팅 게이트용 제 1 도전막(12)과 플로팅 게이트용 제 2 도전막(14) 사이에 빈 공간이 형성된다.
그 다음, 플로팅 게이트용 제 1, 제 2 도전막(12, 14)상에 유전체막(15)과 컨트롤 게이트용 도전막(16A, 16B)을 순차적으로 형성한다.
유전체막(15)은 제 1 산화막과 질화막 및 제 2 산화막이 순차적으로 적층된 ONO(Oxide Nitride Oxide) 구조로 형성하는 것이 바람직하나, 산화막만을 이용하거나 높은 유전율을 갖는 물질을 이용하여 형성할 수도 있다. 또한, 유전체막(15)의 두께는 플로팅 게이트용 제 1, 제 2 도전막(12, 14)의 내부 빈 공간의 임계치수의 1/2보다 작게 형성하는 것이 바람직하다. 즉, 플로팅 게이트용 제 1, 제 2 도전막(12, 14)의 내부 빈 공간이 유전체막(15)으로 완전히 매립되지 않도록 형성하는 것이 바람직하다.
컨트롤 게이트용 도전막(16A, 16B)은 플로팅 게이트용 제 1, 제 2 도전막(12, 14) 및 유전체막(15)의 내부 빈 공간이 모두 매립되고, 플로팅 게이트용 제 1, 제 2 도전막(12, 14)상에 일정 두께를 갖도록 형성함이 바람직하다. 컨트롤 게이트용 도전막(16A, 16B)은 폴리실리콘막(16A)과 텅스텐 실리사이드막(WSix, 16B) 이 적층막으로 형성하는 것이 바람직하나, 폴리실리콘막의 단일막으로 형성할 수도 있다.
이어서, 도 1f에 도시된 바와 같이, 사진 식각 공정으로 컨트롤 게이트용 도전막(16B, 16A), 유전체막(15), 플로팅 게이트용 제 1 도전막(12)을 패터닝하여 게이트(17)들을 형성한다.
상기 패터닝 공정에 의해, Γ자 패턴의 플로팅 게이트용 제 2 도전막(14) 하부에 플로팅 게이트용 제 1 도전막(12)이 일자 패턴으로 남겨지며, 플로팅 게이트용 제 2 도전막(14)과 플로팅 게이트용 제 1 도전막(12)은 하나의 플로팅 게이트로 동작한다. 따라서, 플로팅 게이트는 플로팅 게이트용 제 1 도전막(12)의 일자 패턴과 플로팅 게이트용 제 2 도전막(14)의 Γ자 패턴으로 인해 ㄷ자 패턴으로 구성된다. 한편, 컨트롤 게이트용 도전막(16A, 16B)은 플로팅 게이트의 상부 및 오목한 일측면에 오목한 부분을 채우면서 잔류된다. 따라서, 플로팅 게이트와 컨트롤 게이트간 접합 면적은 플로팅 게이트의 오목한 내부 표면적에 해당하는 만큼 증가된다.
이후, 도 1g에 도시된 바와 같이, 통상의 소자 제조공정을 이용하여 게이트(17) 양측면에 스페이서(18)를 형성하고 게이트(17) 양측 기판(10)에 소오스 및 드레인(19)을 형성한다.
상술한 바와 같이 형성된 비휘발성 메모리 소자에서는, 플로팅 게이트용 제 1 도전막(12)의 두께에 준하는 면적만이 인접한 플로팅 게이트와 간섭을 일으키게 되므로, 플로팅 게이트간 간섭에 의한 문턱전압 장애를 줄일 수 있다.
또한, 컨트롤 게이트가 플로팅 게이트용 제 2 도전막(14)의 상부뿐만 아니라 ㄷ자 패턴의 플로팅 게이트의 오목한 측면에 오목한 내부를 채우면서 형성되어 플로팅 게이트와 컨트롤 게이트간 접합 면적이 늘어나므로, 커플링 비가 증가되어 소자의 전기적 특성이 향상된다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 공정 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 터널링 절연막
12 : 플로팅 게이트용 제 1 도전막
13 : 희생막
13A : 희생막 패턴
14 : 플로팅 게이트용 제 2 도전막
15 : 유전체막
16A, 16B : 컨트롤 게이트용 도전막
17 : 게이트
18 : 스페이서
19 : 소오스 및 드레인
Claims (6)
- 기판상에 일측면이 오목하게 들어간 ㄷ자 패턴으로 형성된 플로팅 게이트;상기 플로팅 게이트의 상부 및 일측면에 상기 플로팅 게이트 일측면의 오목한 부분을 채우면서 순차적으로 형성된 유전체막 및 컨트롤 게이트를 포함하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 플로팅 게이트는, 평탄한 구조의 플로팅 게이트용 제 1 도전막;상기 플로팅 게이트용 제 1 도전막상에 형성된 Γ자 구조의 플로팅 게이트용 제 2 도전막으로 구성되는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 유전체막을, 상기 플로팅 게이트의 오목한 부분의 임계치수의 1/2보다 얇은 두께로 구성하는 비휘발성 메모리 소자.
- 기판상에 터널링 절연막과 플로팅 게이트용 제 1 도전막 및 희생막을 순차적 으로 형성하는 단계;상기 희생막을 패터닝하는 단계;상기 희생막을 포함한 전면에 플로팅 게이트용 제 2 도전막을 형성하는 단계;상기 플로팅 게이트용 제 2 도전막과 상기 희생막을 패터닝하여 상기 플로팅 게이트용 제 2 도전막을 Γ자 패턴으로 형성하는 단계;상기 희생막을 제거하는 단계;상기 플로팅 게이트용 제 1, 제 2 도전막상에 유전체막과 컨트롤 게이트용 도전막을 순차적으로 형성하는 단계;상기 컨트롤 게이트용 도전막과 상기 유전체막과 상기 플로팅 게이트용 제 1 도전막을 패터닝하여 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 4항에 있어서,상기 희생막을 질화막 또는 산화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 5항에 있어서,상기 희생막을 질화막으로 형성하는 경우, 상기 희생막 제거시 습식 식각 공정을 사용하는 비휘발성 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070111084A KR20090044823A (ko) | 2007-11-01 | 2007-11-01 | 비휘발성 메모리 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070111084A KR20090044823A (ko) | 2007-11-01 | 2007-11-01 | 비휘발성 메모리 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090044823A true KR20090044823A (ko) | 2009-05-07 |
Family
ID=40855324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070111084A KR20090044823A (ko) | 2007-11-01 | 2007-11-01 | 비휘발성 메모리 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090044823A (ko) |
-
2007
- 2007-11-01 KR KR1020070111084A patent/KR20090044823A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10546946B2 (en) | Method for manufacturing semiconductor device having thinned fins | |
| US7098109B2 (en) | Multi-level memory cell and fabricating method thereof | |
| KR100674958B1 (ko) | 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법 | |
| US7795088B2 (en) | Method for manufacturing memory cell | |
| US9236391B2 (en) | Method of forming split-gate cell for non-volative memory devices | |
| US20070205459A1 (en) | Nonvolatile memory devices and methods of forming the same | |
| US9431256B2 (en) | Semiconductor device and manufacturing method thereof | |
| US8674427B2 (en) | Nonvolatile memory device and method of manufacturing thereof | |
| US6495467B2 (en) | Method of fabricating a non-volatile memory device | |
| US7049189B2 (en) | Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations | |
| US20070148866A1 (en) | Method of manufacturing eeprom device | |
| US11018132B2 (en) | Method of fabricating semiconductor device | |
| US7488645B2 (en) | Method of fabricating a non-volatile memory | |
| TW202018917A (zh) | 非揮發性記憶體及其製造方法 | |
| KR20070049731A (ko) | 플래시 메모리 및 그 제조방법 | |
| US7408219B2 (en) | Nonvolatile semiconductor memory device | |
| KR20030065702A (ko) | 부유게이트형 비휘발성 메모리 장치의 제조방법 | |
| KR100799055B1 (ko) | 플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법 | |
| KR20060062554A (ko) | 요철구조 활성영역을 갖는 비휘발성메모리소자 및 그제조방법 | |
| KR20060089530A (ko) | 하프 리세스된 부유게이트를 갖는 플래쉬 메모리 셀 및 그제조방법 | |
| US11978772B2 (en) | Method of manufacturing semiconductor device | |
| KR20090044823A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| TWI845109B (zh) | 非揮發性記憶體元件 | |
| KR100958627B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR100940644B1 (ko) | 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |