KR20090044669A

KR20090044669A - 반도체소자의 층간 절연 방법

Info

Publication number: KR20090044669A
Application number: KR1020070110867A
Authority: KR
Inventors: 이성표
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-11-01
Filing date: 2007-11-01
Publication date: 2009-05-07

Abstract

본 발명은 배선층 사이에 복수개의 에어갭을 용이하게 형성할 수 있고 RC 시간지연을 감소시키므로써 고속동작을 구현할 수 있는 반도체소자의 배선층간 절연 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 배선층간 절연 방법은 복수의 배선층을 형성하는 단계; 상기 배선층 상에 상기 배선층 사이를 갭필하는 제1절연막을 형성하는 단계; 상기 제1절연막을 선택적으로 식각하여 상기 배선층 사이에 복수의 홀을 형성하는 단계; 및 상기 복수의 홀 상부를 덮는 제2절연막을 형성하여 상기 배선층 사이의 제1절연막 내에 에어갭을 형성하는 단계를 포함하고, 배선층의 사이의 에어갭을 형성할 때, 작은 홀을 여러개 만들면 단차피복성이 좋은 절연 물질을 사용하더라도 쉽게 에어갭을 형성할 수 있을 뿐 만 아니라, 배선층 사이가 넓은 곳에서도 에어갭의 크기를 쉽게 제어할 수 있는 효과가 있으며, 또한 본 발명은 배선층 사이에 복수의 에어갭을 갖도록 층간절연막을 형성하여 유전상수 값을 줄이므로써 RC 시간 지연을 감소시켜 고속 동작을 구현할 수 있는 효과가 있다.

배선층, RC지연, 에어갭, 유전상수

Description

반도체소자의 층간 절연 방법{METHOD FOR INTER DIELECTRIC IN SEMICONDUCTOR DEVICE}

본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 배선층 사이의 절연 방법에 관한 것이다.

최근에 반도체소자가 점점 축소(shrink) 되면서 반도체소자의 동작속도가 RC 시간 지연(RC time delay, R은 배선 저항, C는 절연막의 전기 용량)에 의해 영향을 받고 있다. 이런 RC 시간 지연을 감소 시키기 위해 많은 연구가 이루어지고 있다.

배선저항(R)을 개선하기 위해 배선층 물질로 알루미늄(Al) 대신 구리(Cu)를 사용는 연구가 활발하게 이루어지고 있으며, 또한 절연층의 C값 즉, 유전상수를 줄이기 위해 저유전상수(Low -K)를 갖는 저유전 물질의 개발에 대한 연구가 진행되고 있다.

통상적인 절연물질을 이용하여 유전상수 값을 줄이는 방법이 절연물질 사이에 에어갭(Air gap)을 형성하는 것이다. 에어갭을 형성하기 위해 다마신 공법(Damascene process) 혹은 나쁜 단차피복성(step coverage)을 갖는 물질을 사용 하는 방법을 적용한다. 그러나, 다마신 공법은 비용부담이 크다는 단점이 있다.

도 1은 종래기술에 따른 단차피복성을 이용한 층간 절연방법을 도시한 도면이다.

도 1을 참조하면, 기판(11) 상부에 복수의 배선층(12)을 형성한 후에 단차피복성이 나쁜 절연막(13)을 증착한다. 단차피복성이 나쁜 절연막(13)에 의해 배선층 사이에 에어갭(14)이 형성된다.

그러나, 종래기술의 단차피복성을 이용한 방법은 배선층 사이의 간격이 크면 에어갭의 크기가 줄어들 뿐만 아니라 추후 환경테스트(습기 테스트)에 매우 민감한 문제가 있다. 이와 같은 환경테스트에서의 문제는 배선층을 다른 물질로 캡핑하지 않기 때문이다(도 1의 A 참조).

한편, 단차피복성이 좋은 절연물질은 배선층 사이에서 에어갭을 형성하기 어려운 단점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 배선층 사이에 복수개의 에어갭을 용이하게 형성할 수 있는 반도체소자의 층간 절연 방법을 제공하는데 그 목적이 있다.

또한, 본 발명의 다른 목적은 RC 시간지연을 감소시키므로써 고속동작을 구현할 수 있는 반도체소자의 층간 절연 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 층간 절연 방법은 복수의 배선층을 형성하는 단계; 상기 배선층 상에 상기 배선층 사이를 갭필하는 제1절연막을 형성하는 단계; 상기 제1절연막을 선택적으로 식각하여 상기 배선층 사이에 복수의 홀을 형성하는 단계; 및 상기 복수의 홀 상부를 덮는 제2절연막을 형성하여 상기 배선층 사이의 제1절연막 내에 에어갭을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 복수의 홀 각각은 1∼100nm 크기를 갖고, 상기 제1절연막은 PETEOS, SOG 또는 HSQ를 포함하며, 상기 제2절연막은 산화막을 포함하고, 상기 산화막은 실리콘이 다량 함유된 실리콘산화막을 포함하는 것을 특징으로 한다.

본 발명은 배선층의 사이의 에어갭을 형성할 때, 작은 홀을 여러개 만들면 단차피복성이 좋은 절연 물질을 사용하더라도 쉽게 에어갭을 형성할 수 있을 뿐 만 아니라, 배선층 사이가 넓은 곳에서도 에어갭의 크기 및 갯수를 쉽게 제어할 수 있는 효과가 있다.

그리고, 본 발명은 배선층 사이에 복수의 에어갭을 갖도록 층간절연막을 형성하여 유전상수 값을 줄이므로써 RC 시간 지연을 감소시켜 고속 동작을 구현할 수 있는 효과가 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

본 발명은 배선층 사이의 절연물질에 여러개의 에어갭을 형성하여 단차피복성이 좋은 물질도 쉽게 에어갭을 형성할 뿐만 아니라 보다 효율적으로 에어갭을 형성할 수 있다. 또한 절연물질이 배선층을 에워싸므로 환경 테스트(습기)에 보다 강해진다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 층간 절연 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 하부층(21) 상에 배선층(22)을 형성한다. 이때, 하부층(21)은 기판 또는 절연막을 포함할 수 있고, 배선층(22)에 연결되는 콘택플러그를 포함할 수 있다. 예컨대, 배선층(22)이 구리, 알루미늄과 같은 금속배선인 경우, 하부층(21)은 절연막일 수 있고, 절연막 내에는 플러그(21A)가 구비될 수 있다. 또한, 배선층(22)은 금속배선외에 게이트라인 또는 비트라인을 포함할 수 있다.

이어서, 배선층(22)을 포함하는 전면에 배선층간 절연을 위한 제1절연막(23)을 형성한다. 이때, 제1절연막(23)은 산화막을 포함한다. 바람직하게, 제1절연막(23)은 PETEOS, SOG 또는 HSQ를 포함하고, 더욱 바람직하게는 PETEOS를 증착한 후 SOG(Spin On Glass) 또는 HSQ를 형성하므로써 표면의 평탄화를 얻는다. 이로써, 배선층(22) 사이에서 보이드없이 제1절연막(23)을 갭필할 수 있다.

도 2b에 도시된 바와 같이, 제1절연막(23) 상에 감광막패턴(24)을 형성한다. 이때, 감광막패턴(24)은 복수의 개구(Opening, 24A)를 갖도록 패터닝되어 있다. 예컨대, 개구(24A)는 적어도 2개 이상으로 형성하여 조밀하게 형성한다. 바람직하게, 개구(24A)는 홀 형태로서, 그 크기는 1∼100nm 이다.

이어서, 감광막패턴(24)을 식각마스크로 하여 제1절연막(23)을 식각한다. 이로써 배선층(22) 사이에 복수의 홀(25)이 형성된다. 여기서, 홀(25)은 감광막패턴(24)의 개구(24A)가 전사된 것으로서, 그 크기가 1∼100nm이 된다.

그리고, 홀(25)은 배선층(22)의 측벽을 노출시키지 않도록 배치한다. 이로써, 제1절연막(23)이 배선층(22)의 측벽을 감싸게 되어 후속 환경테스트에서 습기에 대해 보다 강해진다.

도 2c에 도시된 바와 같이, 감광막패턴(24)을 제거한 후에, 제2절연막(26)을 형성한다.

여기서, 제2절연막(26)은 산화막을 포함하며, 바람직하게는 실리콘이 다량 함유된 실리콘산화막(Silicon Rich OXide; SROX)을 포함한다. 그리고, 제2절연막(26)은 1000∼5000Å 두께로 형성하며, 단차피복성이 좋은 물질 또는 단차피복성이 나쁜 물질 모두 적용이 가능하다.

위와 같이, 제2절연막(26)을 형성하면, 제1절연막(23) 내에 형성되어 있는 홀(25)의 상부를 밀폐시키게 되므로, 에어갭(Air gap, 27)이 형성된다.

이때, 홀(25)의 크기가 작기 때문에 제2절연막(26)이 단차피복성이 좋더라도 홀의 크기가 작기 때문에 에어갭(27)이 용이하게 형성될 뿐만 아니라 배선층(22) 사이가 넓어도 복수의 홀에 의해 충분하게 에어갭(27)을 용이하게 형성할 수 있다.

에어갭(27)은 제1절연막(23) 및 제2절연막(26)으로 사용된 물질보다 유전상수값이 현저히 낮기 때문에, 에어갭(27)의 갯수가 증가할 수록 그만큼 배선층(22) 사이의 캐패시턴스를 더욱 낮출 수 있다. 따라서, 에어갭(27)의 크기는 1∼100nm로 하고, 최대한 많은 갯수의 에어갭을 형성하는 것이 바람직하다.

상술한 실시예에 따르면, 본 발명은 배선층(22) 사이에 복수의 에어갭(27)을 갖도록 절연막을 형성하여 유전상수 값을 줄이므로써 RC 시간 지연을 감소시켜 고속 동작을 구현할 수 있다.

또한, 에어갭(27)을 형성하면서도 제1절연막(23)이 배선층(22)을 감싸므로 환경테스트에 보다 강해진다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

* 도면의 주요 부분에 대한 부호의 설명

21 : 하부층 22 : 배선층

23 : 제1절연막 24 : 감광막패턴

25 : 홀 26 : 제2절연막

27 : 에어갭

Claims

복수의 배선층을 형성하는 단계;

상기 배선층 상에 상기 배선층 사이를 갭필하는 제1절연막을 형성하는 단계;

상기 제1절연막을 선택적으로 식각하여 상기 배선층 사이에 복수의 홀을 형성하는 단계; 및

상기 복수의 홀 상부를 덮는 제2절연막을 형성하여 상기 배선층 사이의 제1절연막 내에 에어갭을 형성하는 단계

를 포함하는 반도체소자의 층간 절연 방법.
제1항에 있어서,

상기 복수의 홀을 형성하는 단계에서,

상기 배선층의 측벽을 감싸는 상기 제1절연막을 잔류시키는 반도체소자의 층간 절연 방법.
제1항에 있어서,

상기 복수의 홀을 형성하는 단계는,

상기 제1절연막 상에 감광막패턴을 형성한 후에 진행하는 반도체소자의 층간 절연 방법.
제1항에 있어서,

상기 복수의 홀 각각은 1∼100nm 크기를 갖는 반도체소자의 층간 절연 방법.
제1항에 있어서,

상기 제1절연막은 PETEOS, SOG 또는 HSQ를 포함하는 반도체소자의 층간 절연 방법.
제1항에 있어서,

상기 제1절연막은, PETEOS를 증착한 후 SOG(Spin On Glass) 또는 HSQ를 형성하는 반도체소자의 층간 절연 방법.
제1항에 있어서,

상기 제2절연막은 산화막을 포함하는 반도체소자의 층간 절연 방법.
제7항에 있어서,

상기 산화막은 실리콘이 다량 함유된 실리콘산화막을 포함하는 반도체소자의 층간 절연 방법.
제1항에 있어서,

상기 배선층은, 금속배선, 게이트라인 또는 비트라인을 포함하는 반도체소자의 층간 절연 방법.