KR20090035149A

KR20090035149A - Apparatus for estimating frequency of receiving signal in serial commnication

Info

Publication number: KR20090035149A
Application number: KR1020070100259A
Authority: KR
Inventors: 홍상훈; 한창훈
Original assignee: 경희대학교 산학협력단
Priority date: 2007-10-05
Filing date: 2007-10-05
Publication date: 2009-04-09
Also published as: KR100917391B1

Abstract

An apparatus for determining a frequency of a reception signal in serial communication is provided to compare a frequency of an input signal by outputting a frequency comparison result of a first input signal and a second input signal as a logic value. An edge detector(10) includes a first edge detector(12) and a second edge detector(14). The first edge detector detects a rising edge in a first input signal and outputs a logic value of the low/high according to the detection state of the rising edge. The second edge detector detects the rising edge in a second input signal and outputs the logic value of the low/high according to the detection state of the rising edge. A clock generating unit(20) generates a clock signal whenever receiving a logic value of the high from the first and second edge detectors. A storage unit(30) successively stores a logic value outputted from the first edge detector which is synchronized with the clock signal. A frequency comparator(40) compares the frequency size of the first input signal and the second input signal according to the logic value outputted from the storage unit which is synchronized with the clock signal.

Description

시리얼 통신에서 수신되는 신호의 주파수를 판단하는 장치{Apparatus for estimating frequency of receiving signal in serial commnication}Apparatus for estimating frequency of receiving signal in serial commnication

본 발명은 제1 입력 신호와 제2 입력 신호의 주파수를 비교하는 모듈에 관한 것으로, 보다 구체적으로 제1 입력 신호와 제2 입력 신호의 주파수를 비교하여 비교 결과를 로우/하이의 로직 값으로 출력하는 주파수 비교 모듈에 관한 것이다.The present invention relates to a module for comparing the frequency of the first input signal and the second input signal, and more specifically, to compare the frequency of the first input signal and the second input signal and output the comparison result as a logic value of low / high It relates to a frequency comparison module.

시리얼 통신은 마스터 디바이스와 슬레이브 디바이스 사이에 할당된 하나의 데이터 송수신선과 클락동기선을 이용하여 데이터를 송수신한다. 하나의 데이터 송수신선과 클락동기선을 이용하여 데이터를 송수신 시리얼 통신에서 마스터 디바이스와 슬레이브 디바이스 사이의 송수신 데이터를 정확하게 샘플링하기 위해서는 타이밍 정보를 가진 클락에 의해 마스터 디바이스와 슬레이브 디바이스가 서로 동기화되어야 한다. Serial communication transmits and receives data using one data transmission line and a clock synchronization line allocated between the master device and the slave device. Transmitting and Receiving Data Using One Data Transceiver and Clock Synchronization Line In order to accurately sample transmit and receive data between a master device and a slave device in serial communication, the master device and the slave device must be synchronized with each other by a clock having timing information.

최근 들어 다양한 멀티미디어 장치들이 개발되어 사용되고 있으며 멀티미디어 장치에서 하나의 마스터 디바이스는 다양한 슬레이브 디바이스와 데이터를 통신할 필요가 있다. 이 경우 각각의 슬레이브 디바이스는 서로 다른 송신 속도로 데이터를 마스터 디바이스로 송신한다. 따라서 마스터 디바이스는 서로 다른 속도로 각각의 슬레이브 디바이스로부터 데이터를 수신하기 위하여 각각의 슬레이브 디바이스와 모두 동기화되어야 한다. 이를 위해, 마스터 디바이스는 다양한 슬레이브 디바이스와 모두 동기화될 수 있는 클락 주파수를 이용하여 각각의 슬레이브 디바이스로부터 데이터를 수신한다. Recently, various multimedia devices have been developed and used. In the multimedia device, one master device needs to communicate data with various slave devices. In this case, each slave device transmits data to the master device at different transmission rates. Thus, the master device must be synchronized with each slave device in order to receive data from each slave device at different rates. To this end, the master device receives data from each slave device using a clock frequency that can all be synchronized with the various slave devices.

위에서 설명한, 다양한 슬레이브 디바이스로부터 데이터를 수신하는 마스터 디바이스는 빠른 클락 주파수로 데이터를 송신하는 슬레이브 디바이스 또는 느린 클락 주파수로 데이터를 송신하는 슬레이브 디바이스에 상관없이 각각의 슬레이브 디바이스와 동기화될 수 있는 공통의 클락 주파수를 이용하여 슬레이브 디바이스와 동기화를 달성한다. 마스터 디아비스가 느린 클락 주파수로 데이터를 송신하는 슬레이브 디바이스로부터 데이터를 수신하는 경우에도, 마스터 디바이스는 공통의 클락 주파수를 이용하여 데이터를 샘플링함으로써 데이터 처리 효율이 떨어지며 데이터 처리를 위해 큰 부하가 마스터 디바이스에 주어진다는 문제점이 있다.As described above, a master device receiving data from various slave devices can be synchronized with each slave device regardless of which slave device transmits data at a fast clock frequency or the slave device transmits data at a slow clock frequency. The frequency is used to achieve synchronization with the slave device. Even when the master diabis receives data from a slave device that transmits data at a slow clock frequency, the master device samples the data using a common clock frequency, resulting in inefficient data processing and a large load for the data processing. There is a problem that is given in.

다양한 슬레이브 디바이스와 데이터를 송수신하는 마스터 디바이스가 다양한 슬레이브 디바이스로부터 수신되는 데이터의 수신 주파수를 정확하게 판단함으로써, 마스터 디바이스는 수신 주파수에 적합한 클락 주파수로 슬레이브 디바이스로부터 수신되는 데이터를 샘플링할 수 있다. By accurately determining the reception frequency of the data received from the various slave devices by the master device transmitting and receiving data with the various slave devices, the master device can sample the data received from the slave device at a clock frequency suitable for the reception frequency.

따라서 본 발명이 이루고자 하는 목적은 각각의 슬레이브 디바이스로부터 수신되는 데이터의 수신 주파수를 정확하게 판단하기 위하여, 제1 입력 신호와 제2 입력 신호의 주파수를 비교하여 비교 결과를 로우/하이의 로직 값으로 출력하는 주파수 비교 모듈을 제공하는 것이다.Accordingly, an object of the present invention is to compare the frequency of the first input signal and the second input signal in order to accurately determine the reception frequency of the data received from each slave device to output the comparison result as a logic value of low / high It is to provide a frequency comparison module.

본 발명이 이루고자 하는 다른 목적은 다수의 주파수 비교 모듈을 이용하여 슬레이브 디바이스로부터 수신되는 데이터의 수신 주파수를 판단하는 장치를 제공 하는 것이다. Another object of the present invention is to provide an apparatus for determining a reception frequency of data received from a slave device using a plurality of frequency comparison modules.

본 발명에 따른 주파수 비교 모듈은 제1 입력 신호에서 상승 에지를 검출하여 상승 에지의 검출 여부에 따라 로우/하이의 로직 값을 출력하는 제1 에지 검출부와 제2 입력 신호에서 상승 에지를 검출하며 상승 에지의 검출 여부에 따라 로우/하이의 로직 값을 출력하는 제2 에지 검출부를 구비하는 에지 검출부, 제1 에지 검출부 또는 제2 에지 검출부로부터 하이의 로직 값을 입력받을 때마다 클럭 신호를 발생하는 클럭 발생부, 클럭 신호에 동기되어 제1 에지 검출부로부터 출력되는 로직 값을 순차적으로 저장하는 저장부 및 클럭 신호에 동기되어 저장부에서 출력되는 로직 값에 따라 제1 입력 신호와 제2 입력 신호의 주파수 크기를 비교하는 주파수 비교부를 포함하는 것을 특징으로 한다.The frequency comparison module according to the present invention detects the rising edge in the first input signal and detects the rising edge in the first edge detector and the second input signal which outputs a logic value of low / high depending on whether the rising edge is detected. A clock that generates a clock signal whenever a logic value of high is received from an edge detector, a first edge detector, or a second edge detector that outputs a logic value of low / high according to whether an edge is detected. Generator, a storage for sequentially storing the logic value output from the first edge detector in synchronization with the clock signal and the frequency of the first input signal and the second input signal according to the logic value output from the storage in synchronization with the clock signal Characterized in that it comprises a frequency comparison unit for comparing the magnitude.

본 발명에 따른 주파수 판단 장치는 제1 입력 신호와 제2 입력 신호의 주파수 크기를 비교하는 복수의 주파수 비교 모듈 및 복수의 주파수 비교 모듈로부터 출력되는 비교 결과에 기초하여 제1 입력 신호의 주파수 범위를 판단하는 주파수 판단부를 포함하며, According to an embodiment of the present invention, a frequency determining device determines a frequency range of a first input signal based on a comparison result output from a plurality of frequency comparison modules and a plurality of frequency comparison modules comparing frequency magnitudes of a first input signal and a second input signal. It includes a frequency determination unit for determining,

주파수 비교 모듈은 제1 입력 신호에서 상승 에지를 검출하여 상승 에지의 검출 여부에 따라 로우/하이의 로직 값을 출력하는 제1 에지 검출부와 제2 입력 신호에서 상승 에지를 검출하며 상승 에지의 검출 여부에 따라 로우/하이의 로직 값을 출력하는 제2 에지 검출부를 구비하는 에지 검출부, 제1 에지 검출부 또는 제2 에지 검출부로부터 하이의 로직 값을 입력받을 때마다 클럭 신호를 발생하는 클럭 발생부, 클럭 신호에 동기되어 제1 에지 검출부로부터 출력되는 로직 값을 순차적으로 저장하는 저장부 및 클럭 신호에 동기되어 저장부에서 출력되는 로직 값에 따라 제1 입력 신호와 제2 입력 신호의 주파수 크기를 비교하는 주파수 비교부를 포함하는 것을 특징으로 한다.The frequency comparison module detects the rising edge in the first input signal and detects the rising edge in the second input signal and the first edge detector outputting a logic value of low / high according to whether the rising edge is detected. According to the edge detection unit having a second edge detector for outputting a logic value of the low / high, a clock generator for generating a clock signal every time a logic value of the first input from the first edge detector or the second edge detector, clock A storage unit sequentially stores the logic values output from the first edge detector in synchronization with the signal and compares the frequency magnitudes of the first input signal and the second input signal according to the logic values output from the storage in synchronization with the clock signal. Characterized in that it comprises a frequency comparison unit.

본 발명에 따른 주파수 비교 모듈은 제1 입력 신호와 제2 입력 신호의 주파수를 비교하여 그 비교 결과를 로우/하이의 로직 값으로 출력함으로써, 사용자는 제1 입력 신호와 제2 입력 신호의 주파수를 쉽게 비교할 수 있다.The frequency comparison module according to the present invention compares the frequencies of the first input signal and the second input signal and outputs the comparison result as a logic value of low / high, thereby allowing the user to adjust the frequencies of the first input signal and the second input signal. Easy to compare.

또한 본 발명에 따른 주파수 비교 모듈은 제1 입력 신호와 제2 입력 신호의 주파수를 비교하여 그 비교 결과를 로우/하이의 로직 값으로 출력함으로써, 로직 값을 사용하는 로직 회로와 본 발명에 따른 주파수 비교 모듈을 쉽게 연계하여 사용할 수 있다.In addition, the frequency comparison module according to the present invention compares the frequency of the first input signal and the second input signal and outputs the result of the comparison as a low / high logic value, thereby using a logic circuit using the logic value and the frequency according to the present invention The comparison module can be used easily.

본 발명에 따른 주파수 판단 장치는 다수의 주파수 비교 모듈을 이용하여 슬레이브 디바이스로부터 수신되는 데이터의 수신 주파수를 판단함으로써, 마스터 슬레이브로 하여금 다양한 슬레이브 디바이스로부터 수신되는 데이터를 효율적으로 처리할 수 있도록 한다.The frequency determining apparatus according to the present invention enables the master slave to efficiently process data received from various slave devices by determining the reception frequency of data received from the slave device using a plurality of frequency comparison modules.

이하 첨부한 도면을 참고로 본 발명에 따른 주파수 비교 모듈 및 주파수 판단 장치에 대해 보다 구체적으로 설명한다.Hereinafter, a frequency comparison module and a frequency determination device according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 주파수 비교 모듈을 설명하는 기능 블록 도를 도시하고 있다.1 is a functional block diagram illustrating a frequency comparison module according to an embodiment of the present invention.

입력되는 신호에서 에지를 검출하는 에지 검출부(10)는 제1 에지 검출부(12)와 제2 에지 검출부(14)로 구성되어 있다. 제1 에지 검출부(12)는 제1 입력단자(T1)로 입력되는 제1 입력신호(I1)에서 상승 에지를 검출하며 제2 에지 검출부(12)는 제2 입력단자(T2)로 입력되는 제2 입력신호(I2)에서 상승 에지를 검출한다. 제1 에지 검출부(12)는 제1 입력신호(I1)에서 상승 에지를 검출할 때마다 하이의 로직 값을 출력하며, 상승 에지를 검출하지 못하는 경우 로우의 로직 값을 출력한다. 이와 동일하게, 제2 에지 검출부(14)는 제2 입력신호(I2)에서 상승 에지를 검출할 때마다 하이의 로직 값을 출력하며 상승 에지를 검출하지 못하는 경우 로우의 로직 값을 출력한다. The edge detector 10 that detects an edge from an input signal includes a first edge detector 12 and a second edge detector 14. The first edge detector 12 detects a rising edge from the first input signal I1 input to the first input terminal T1, and the second edge detector 12 is input to the second input terminal T2. 2 A rising edge is detected in the input signal I2. The first edge detector 12 outputs a logic value high whenever the rising edge is detected by the first input signal I1, and outputs a logic value low when the rising edge is not detected. Similarly, the second edge detector 14 outputs a logic value of high whenever a rising edge is detected by the second input signal I2, and outputs a logic value of a low when the rising edge is not detected.

바람직하게, 제1 입력신호(I1)와 제2 입력신호(I2)는 펄스 신호인 것을 특징으로 한다. 본 발명이 적용되는 분야에 따라 펄스 신호가 아닌, 상승 에지를 가지는 다른 종류의 신호가 입력신호로 제1 입력단자와 제2 입력단자를 통해 입력될 수 있으며, 제1 에지 검출부(12)와 제2 에지 검출부(14)는 상승 에지를 가지는 입력 신호에서 상승 에지를 검출한다.Preferably, the first input signal I1 and the second input signal I2 are pulse signals. According to the field to which the present invention is applied, other types of signals having rising edges, not pulse signals, may be input as input signals through the first input terminal and the second input terminal. The two edge detector 14 detects the rising edge from the input signal having the rising edge.

클럭 발생부(20)는 제1 에지 검출부(12) 또는 제2 에지 검출부(14)로부터 하이의 로직 값이 출력될 때마다, 하이의 로직 값을 가지는 클럭 신호를 발생한다. 즉, 클럭 발생부(20)는 제1 에지 검출부(12) 또는 제2 에지 검출부(14)를 통해 제1 입력신호(I1)와 제2 입력신호(I2)에서 중 어느 하나에서 상승 에지가 검출되는 경우, 하이의 로직 값을 가지는 클럭 신호를 발생시킨다. The clock generator 20 generates a clock signal having a logic value of high whenever the logic value of the high is output from the first edge detector 12 or the second edge detector 14. That is, the clock generator 20 detects the rising edge of any one of the first input signal I1 and the second input signal I2 through the first edge detector 12 or the second edge detector 14. If yes, it generates a clock signal having a logic value of high.

저장부(30)는 제1 에지 검출부(12)를 통해 출력되는 하이 또는 로우의 로직 값을 차례로 저장하며 클럭 발생부(20)에서 발생한 클럭 신호에 의해 저장부에 저장된 로직 값을 출력한다. 저장부(30)는 제1 에지 검출부(12)를 통해 차례로 출력되는 4개의 하이 또는 로우의 로직 값을 저장한다. 제1 에지 검출부(12)를 통해 출력되는 4개의 하이 또는 로우의 로직 값을 저장하기 위해, 저장부(30)는 4개의 플립플롭 또는 4개의 래치가 사용되거나 이들의 조합이 사용될 수 있다.The storage unit 30 sequentially stores the logic values of the high or low output through the first edge detector 12 and outputs the logic values stored in the storage unit by the clock signal generated by the clock generator 20. The storage unit 30 stores the logic values of four highs or lows which are sequentially output through the first edge detector 12. In order to store four high or low logic values output through the first edge detector 12, the storage 30 may use four flip-flops or four latches, or a combination thereof.

클럭 발생부(20)로부터 하이의 로직 값을 가지는 클럭 신호가 입력될 때마다 저장부(30)에서 출력되는 로직 값은 제1 입력신호(I1) 또는 제2 입력신호(I2)에서 검출한 상승에지의 존재를 나타낸다. 즉, 클럭 발생부(20)는 제1 입력신호(I1) 또는 제2 입력신호(I2) 중 적어도 어느 하나에서 상승 에지를 검출하는 경우 하이의 로직 값을 가지는 클럭 신호를 발생하며 저장부(30)는 클럭 신호에 동기되어 제1 에지 검출부(12)에서 출력되는 로직 값을 저장하므로, 저장부(30)에서 출력되는 하이의 로직 값은 입력신호(I1)의 상승에지를 의미하며 로우의 로직 값은 입력신호(I2)의 상승에지를 의미한다.Whenever a clock signal having a high logic value is input from the clock generator 20, the logic value output from the storage unit 30 rises detected by the first input signal I1 or the second input signal I2. Indicates the presence of an edge. That is, when the rising edge is detected in at least one of the first input signal I1 or the second input signal I2, the clock generator 20 generates a clock signal having a logic value of high and the storage unit 30. ) Stores the logic value output from the first edge detector 12 in synchronization with the clock signal, so that the logic value of the high output from the storage 30 indicates the rising edge of the input signal I1 and the logic of the low. The value means the rising edge of the input signal I2.

주파수 비교부(40)는 저장부(30)에서 출력되는 4개의 로직 값을 이용하여 제1 입력신호(I1)와 제2 입력신호(I2) 중 어떤 입력신호에서 더 많은 상승에지가 검출되는지, 즉 어떤 입력신호의 주파수가 더 빠른지를 비교하여 주파수 비교 신호를 출력한다. The frequency comparison unit 40 detects more rising edges in which of the first input signal I1 and the second input signal I2 by using four logic values output from the storage unit 30. That is, a frequency comparison signal is output by comparing which input signal has a faster frequency.

도 2는 본 발명에 따른 주파수 비교 모듈에 대한 간략한 회로도의 일 예를 도시하고 있다.2 shows an example of a simplified circuit diagram for a frequency comparison module according to the present invention.

도 2를 참고로 살펴보면, 제1 에지 검출부(12)는 제1 입력신호(I1)의 시간 지연시키고 값을 반전시키기 위한 3개의 NOT 소자, 3개의 NOT 소자를 통과한 제1 입력신호(I1)와 시간 지연되지 않은 제1 입력신호(I1)를 서로 합하는 1개의 NAND 소자와 NOT 소자로 구성되어 있다. 이와 동일하게, 제2 에지 검출부(14)는 제2 입력신호(I2)의 시간을 지연시키고 값을 반전시키기 위한 3개의 NOT 소자, 3개의 NOT 소자를 통과한 제2 입력신호(I2)와 시간 지연되지 않은 제2 입력신호(I2)를 서로 합하는 1개의 NAND 소자와 NOT 소자로 구성되어 있다. Referring to FIG. 2, the first edge detector 12 includes three NOT elements for retarding the time of the first input signal I1 and inverting the values, and a first input signal I1 passing through the three NOT elements. And a first NAND element and a NOT element which sum up the first input signal I1 which is not time delayed. In the same manner, the second edge detector 14 delays the time of the second input signal I2 and inverts the values, and the three input devices I2 and the time passed through the three NOT devices. It consists of one NAND element and a NOT element which sum the non-delayed second input signal I2 with each other.

제1 에지 검출부(12)는 시간지연된 제1 입력신호(I1)와 시간 지연되지 않은 제1 입력신호(I1)을 합하여 제1 입력신호에서 상승 에지를 검출하며, 상승 에지를 검출할 때마다 하이의 로직 값을 출력한다. 제2 에지 검출부(14)는 시간지연된 제2 입력신호(I2)와 시간 지연되지 않은 제2 입력신호(I2)을 합하여 제2 입력신호에서 상승 에지를 검출하며, 상승 에지를 검출할 때마다 하이의 로직 값을 출력한다.The first edge detector 12 detects the rising edge of the first input signal by adding the time delayed first input signal I1 and the non-time delayed first input signal I1 and each time the rising edge is detected. Outputs the logic value of. The second edge detector 14 detects the rising edge of the second input signal by adding the time delayed second input signal I2 and the non-time delayed second input signal I2 and each time the rising edge is detected, the high edge is detected. Outputs the logic value of.

클럭 발생부(20)는 1개의 NOR 소자와 1개의 NOT 소자를 구비하고 있으며 제1 에지 검출부(12) 또는 제2 에지 검출부(14) 중 적어도 어느 하나에서 하이의 로직 값을 출력하는 경우, 하이의 로직 값을 출력하는 OR 소자로 동작한다. When the clock generator 20 includes one NOR element and one NOT element and outputs a logic value of high from at least one of the first edge detector 12 or the second edge detector 14, It acts as an OR element that outputs the logic value of.

도 3 내지 도 5는 클럭 발생부(20)에서 발생하는 클럭 신호의 일 예를 설명하기 위한 도면이다.3 to 5 are diagrams for describing an example of a clock signal generated by the clock generator 20.

도 3(a)는 제1 입력신호(I1)의 일 예이며 도 3(b)는 제1 에지 검출부(12)에서 검출한 제1 입력신호(I1)의 상승에지를 나타내는 하이의 로직 값을 도시하고 있다. 3A illustrates an example of the first input signal I1, and FIG. 3B illustrates a logic value of a high indicating a rising edge of the first input signal I1 detected by the first edge detector 12. It is shown.

도 4(a)는 제2 입력신호(I2)의 일 예이며 도 4(b)는 제2 에지 검출부(14)에서 검출한 제2 입력신호(I2)의 상승에지를 나타내는 하이의 로직 값을 도시하고 있다. FIG. 4A illustrates an example of the second input signal I2, and FIG. 4B illustrates a logic value of high indicating the rising edge of the second input signal I2 detected by the second edge detector 14. It is shown.

도 5는 클럭 발생부(20)에서 출력되는 클럭 신호를 도시하고 있다. 도 3 내지 도5에서 알 수 있는 것과 같이, 클럭 발생부(20)는 제1 에지 검출부(12) 또는 제2 에지 검출부(14)에서 상승 에지를 검출할 때마다 하이의 로직 값을 가지는 클럭 신호를 발생한다.5 illustrates a clock signal output from the clock generator 20. As can be seen in FIGS. 3 to 5, the clock generator 20 has a clock signal having a logic value of high whenever the rising edge is detected by the first edge detector 12 or the second edge detector 14. Occurs.

저장부(30)는 4개의 플립플롭(31, 33, 35, 37)으로 구성되어 있다. 클럭 발생부(20)에서 출력되는 클럭 신호에 동기되어 제1 플립플롭(31) 내지 제4 플립플롭(37)은 제1 에지 검출부(12)로부터 출력되는 하이/로우의 로직 값을 차례로 저장한다. 제1 플립플롭(31) 내지 제4 플립플롭(37)에 제1 에지 검출부(12)로부터 출력되는 하이/로우의 로직 값이 차례로 저장된 후, 제1 플립플롭(31) 내지 제4 플립플롭(37)은 클럭 발생부(20)로부터 출력되는 클럭신호에 동기되어 제1 플립플롭(31) 내지 제4 플립플롭(37)에 저장되어 있던 4개의 로직 값을 출력한다.The storage unit 30 is composed of four flip-flops 31, 33, 35, 37. In synchronization with the clock signal output from the clock generator 20, the first flip-flop 31 to the fourth flip-flop 37 sequentially store high / low logic values output from the first edge detector 12. . After the logic values of the high / low outputs from the first edge detector 12 are sequentially stored in the first flip-flop 31 to the fourth flip-flop 37, the first flip-flop 31 to the fourth flip-flop ( 37 outputs four logic values stored in the first flip-flop 31 to the fourth flip-flop 37 in synchronization with the clock signal output from the clock generator 20.

도 6은 제1 플립플롭(31)의 회로도에 대한 일 예를 도시하고 있으며, 도 7은 제2 플립플롭(33)의 회로도에 대한 일 예를 도시하고 있으며, 도 8은 제3 플립플롭(35)의 회로도에 대한 일 예를 도시하고 있으며 도 9는 제4 플립플롭(37)의 회로도에 대한 일 예를 도시하고 있다.6 illustrates an example of a circuit diagram of the first flip-flop 31, FIG. 7 illustrates an example of a circuit diagram of the second flip-flop 33, and FIG. 8 illustrates a third flip-flop ( An example of the circuit diagram of 35 is shown, and FIG. 9 illustrates an example of the circuit diagram of the fourth flip-flop 37.

도 6을 참고로, 제1 플립플롭(31)은 클락 신호를 게이트 단자의 바이어스 신호로 입력받는 1개의 N-MOSFET(100)와 N-MOSFET(100)의 소스 단자에 직렬로 연결되 어 있는 NOT 소자(103, 105)의 조합으로 구성되어 있다. N-MOSFET(100)는 스위치로 동작하며, N-MOSFET(100)의 게이트 단자로 하이의 로직 값을 가지는 클락 신호가 입력되는 경우, N-MOSFET(100)는 온(on)되어 제1 에지 검출부(12)로부터 입력되는 로직 값이 그대로 NOT 소자(103, 105)를 통해 주파수 비교부(41, 43)로 출력된다.Referring to FIG. 6, the first flip-flop 31 is connected in series to one N-MOSFET 100 and a source terminal of the N-MOSFET 100 that receive a clock signal as a bias signal of a gate terminal. It consists of a combination of NOT elements 103 and 105. The N-MOSFET 100 operates as a switch, and when a clock signal having a high logic value is input to the gate terminal of the N-MOSFET 100, the N-MOSFET 100 is turned on to turn on the first edge. The logic value input from the detector 12 is output as it is to the frequency comparators 41 and 43 through the NOT elements 103 and 105.

도 7을 참고로, 제2 플립플롭(33)은 클락 신호를 게이트 단자의 바이어스 신호로 입력받는 2개의 N-MOSFET(111, 115), 2개의 N-MOSFET(111, 115) 사이에서 2개의 N-MOSFET(111, 115)와 직렬로 접속되어 있으며 역클락 신호를 게이트 단자의 바이어스 신호로 입력받는 1개의 N-MOSFET(113), N-MOSFET(111)과 N-MOSFET(113) 사이에서 N-MOSFET(111)과 N-MOSFET(113)와 직렬로 접속되어 있는 NOT 소자의 조합(112), N-MOSFET(113)과 N-MOSFET(115) 사이에서 N-MOSFET(113)과 N-MOSFET(115)와 직렬로 접속되어 있는 NOT 소자의 조합(114), N-MOSFET(115)와 직렬로 접속되어 있는 NOT 소자의 조합(116)으로 구성되어 있다.Referring to FIG. 7, the second flip-flop 33 includes two N-MOSFETs 111 and 115 that receive a clock signal as a bias signal of a gate terminal, and two N-MOSFETs 111 and 115 between two N-MOSFETs 111 and 115. Between one N-MOSFET 113, an N-MOSFET 111, and an N-MOSFET 113 connected in series with the N-MOSFETs 111 and 115 and receiving an inverse clock signal as a bias signal of a gate terminal. A combination 112 of NOT elements connected in series with the N-MOSFET 111 and the N-MOSFET 113, between the N-MOSFET 113 and the N-MOSFET 115 and the N-MOSFET 113 and N A combination 114 of NOT elements connected in series with the MOSFET 115 and a combination 116 of NOT elements connected in series with the N-MOSFET 115.

N-MOSFET(111)의 게이트 단자로 하이의 로직 값을 가지는 클락 신호가 입력되는 경우, N-MOSFET(111)은 온되고 N-MOSFET(113)은 오프된다. 따라서, 제1 에지 검출부(12)로부터 입력되는 로직 값은 N-MOSFET(113)를 통과하지 못하고 NOT 소자의 조합(112)에 저장된다. 로우의 로직 값을 가지는 클락 신호가 입력되는 경우, N-MOSFET(113)은 온되고 N-MOSFET(115)는 오프되므로 NOT 소자의 조합(112)에 저장되어 있던 로직 값은 NOT 소자의 조합(114)에 저장된다. When a clock signal having a high logic value is input to the gate terminal of the N-MOSFET 111, the N-MOSFET 111 is turned on and the N-MOSFET 113 is turned off. Therefore, the logic value input from the first edge detector 12 does not pass through the N-MOSFET 113 and is stored in the combination 112 of the NOT element. When a clock signal having a logic value of low is inputted, the N-MOSFET 113 is turned on and the N-MOSFET 115 is turned off, so the logic value stored in the combination 112 of the NOT elements is changed to the combination of the NOT elements ( 114).

한편, 하이의 로직 값을 가지는 새로운 클락 신호가 N-MOSFET(111)의 게이트 단자로 입력되는 경우, N-MOSFET(111)은 온되고 N-MOSFET(113)은 오프되며 N-MOSFET(115)는 온된다. 따라서, NOT 소자의 조합(114)에 저장되어 있던 로직 값은 N-MOSFET(115)를 통과하여 주파수 비교부(41, 43)와 제3 플립플롭(35)으로 출력되며, N-MOSFET(111)로는 제1 에지 검출부(12)로부터 새로운 로직 값이 입력되어 NOT 소자의 조합(112)에 저장된다.On the other hand, when a new clock signal having a logic value of high is input to the gate terminal of the N-MOSFET 111, the N-MOSFET 111 is turned on and the N-MOSFET 113 is turned off and the N-MOSFET 115 is turned on. Comes on. Accordingly, the logic value stored in the combination 114 of the NOT elements passes through the N-MOSFET 115 and is output to the frequency comparators 41 and 43 and the third flip-flop 35, and the N-MOSFET 111. ), A new logic value is input from the first edge detector 12 and stored in the combination 112 of the NOT element.

도 8을 참고로, 제3 플립플롭(35)은 역클락 신호를 게이트 단자의 바이어스 신호로 입력받는 1개의 N-MOSFET(121), N-MOSFET(121)와 직렬로 접속되어 있으며 클락 신호를 게이트 단자의 바이어스 신호로 입력받는 1개의 N-MOSFET(123), N-MOSFET(121)과 N-MOSFET(123) 사이에서 N-MOSFET(121)과 N-MOSFET(123)와 직렬로 접속되어 있는 NOT 소자의 조합(122) 및 N-MOSFET(123)와 직렬로 접속되어 있는 NOT 소자의 조합(124)으로 구성되어 있다.Referring to FIG. 8, the third flip-flop 35 is connected in series with one N-MOSFET 121 and an N-MOSFET 121 that receive an inverse clock signal as a bias signal of a gate terminal. The N-MOSFET 121 and the N-MOSFET 123 are connected in series between one N-MOSFET 123, an N-MOSFET 121, and an N-MOSFET 123 that are input as a bias signal of a gate terminal. A combination 122 of NOT elements and a combination 124 of NOT elements connected in series with the N-MOSFET 123.

N-MOSFET(123)의 게이트 단자로 하이의 로직 값을 가지는 클락 신호가 입력되는 경우, N-MOSFET(121)은 오프되고 N-MOSFET(123)은 온된다. 따라서, 제2 플립플롭(33)으로부터 입력되는 로직 값은 N-MOSFET(121)를 통과하지 못하고 NOT 소자의 조합(124)에 저장되어 있던 로직 값은 주파수 비교부(41, 43)와 제4 플립플롭(37)으로 출력된다. 한편, 로우의 로직 값을 가지는 클락 신호가 N-MOSFET(123)의 게이트 단자로 입력되는 경우, N-MOSFET(121)은 온되고 N-MOSFET(123)은 오프된다. 따라서, 제2 플립플랍(33)으로부터 새로운 로직 값이 출력되어 NOT 소자의 조합(122)에 저장된다.When a clock signal having a high logic value is input to the gate terminal of the N-MOSFET 123, the N-MOSFET 121 is turned off and the N-MOSFET 123 is turned on. Accordingly, the logic value input from the second flip-flop 33 does not pass through the N-MOSFET 121, and the logic value stored in the combination 124 of the NOT elements is not equal to the frequency comparators 41 and 43 and the fourth. The flip-flop 37 is output. On the other hand, when a clock signal having a logic value of low is input to the gate terminal of the N-MOSFET 123, the N-MOSFET 121 is turned on and the N-MOSFET 123 is turned off. Thus, a new logic value is output from the second flip-flop 33 and stored in the combination 122 of the NOT elements.

도 9를 참고로, 제4 플립플롭(37)은 역클락 신호를 게이트 단자의 바이어스 신호로 입력받는 1개의 N-MOSFET(131), N-MOSFET(131)와 직렬로 접속되어 있으며 클락 신호를 게이트 단자의 바이어스 신호로 입력받는 1개의 N-MOSFET(133), N-MOSFET(131)과 N-MOSFET(133) 사이에서 N-MOSFET(131)과 N-MOSFET(133)와 직렬로 접속되어 있는 NOT 소자의 조합(132) 및 N-MOSFET(133)와 직렬로 접속되어 있는 NOT 소자의 조합(134)으로 구성되어 있다.Referring to FIG. 9, the fourth flip-flop 37 is connected in series with one N-MOSFET 131 and an N-MOSFET 131 that receive an inverse clock signal as a bias signal of a gate terminal. The N-MOSFET 131 and the N-MOSFET 133 are connected in series between one N-MOSFET 133, an N-MOSFET 131, and an N-MOSFET 133 that are input as a bias signal of a gate terminal. And a combination 132 of NOT elements connected in series with the N-MOSFET 133.

N-MOSFET(133)의 게이트 단자로 하이의 로직 값을 가지는 클락 신호가 입력되는 경우, N-MOSFET(131)은 오프되고 N-MOSFET(133)은 온된다. 따라서, 제3 플립플롭(35)으로부터 입력되는 로직 값은 N-MOSFET(131)를 통과하지 못하고 NOT 소자의 조합(134)에 저장되어 있던 로직 값은 주파수 비교부(41, 43)로 출력된다. 한편, 로우의 로직 값을 가지는 클락 신호가 N-MOSFET(133)의 게이트 단자로 입력되는 경우, N-MOSFET(131)은 온되고 N-MOSFET(133)은 오프된다. 따라서, 제3 플립플랍(35)으로부터 새로운 로직 값이 출력되어 NOT 소자의 조합(132)에 저장된다. When a clock signal having a high logic value is input to the gate terminal of the N-MOSFET 133, the N-MOSFET 131 is turned off and the N-MOSFET 133 is turned on. Therefore, the logic value input from the third flip-flop 35 does not pass through the N-MOSFET 131, and the logic value stored in the combination 134 of the NOT elements is output to the frequency comparators 41 and 43. . On the other hand, when a clock signal having a logic value of low is input to the gate terminal of the N-MOSFET 133, the N-MOSFET 131 is turned on and the N-MOSFET 133 is turned off. Thus, a new logic value is output from the third flip-flop 35 and stored in the combination 132 of the NOT elements.

도 6 내지 도 9를 참고로 살펴본 것과 같이, 제1 에지 검출부(12)를 통해 출력되는 하이 또는 로우의 로직 값은 차례로 제1 플립플롭(31) 내지 제4 플립플롭(37)에 차례로 저장하며 클럭 발생부(20)에서 발생한 클럭 신호에 따라 제1 플립플롭(31) 내지 제4 플립플롭(37)에 저장되어 있던 4개의 로직 값이 주파수 비교부(41, 43)로 출력된다.As described with reference to FIGS. 6 to 9, the logic values of the high or low output through the first edge detector 12 are sequentially stored in the first flip-flop 31 to the fourth flip-flop 37. Four logic values stored in the first flip-flop 31 to the fourth flip-flop 37 are outputted to the frequency comparators 41 and 43 according to the clock signal generated by the clock generator 20.

다시 도 2를 참고로, 주파수 비교부(40)는 제1 플립플롭(31) 내지 제4 플립플롭(37)에서 출력되는 로직 값의 조합을 입력받아 제1 입력신호(I1)와 제2 입력신호(I2) 중 어떤 입력 신호의 주파수가 더 빠른지를 나타내기 위한 주파수 비교 신 호를 출력하는 제1 주파수 비교부(41)와 제2 주파수 비교부(43)로 구성되어 있다. 제1 주파수 비교부(41)는 제1 플립플롭(31) 내지 제4 플립플롭(37)로부터 출력되는 로직 값을 입력받는 3개의 NAND 소자(1, 2, 3)와 3개의 NAND(1, 2, 3)로부터 출력되는 로직 값을 입력받는 1개의 NAND 소자(4)로 구성되어 있다. 제2 주파수 비교부(43)는 제1 플립플롭(31) 내지 제4 플립플롭(37)로부터 출력되는 로직 값을 NOT 게이트로 반전시켜 후 입력받는 3개의 NAND 소자(5, 6, 7)와 3개의 NAND(5, 6, 7)로부터 출력되는 로직 값을 입력받는 1개의 NAND 소자(8)로 구성되어 있다.Referring back to FIG. 2, the frequency comparator 40 receives a combination of logic values output from the first flip-flop 31 to the fourth flip-flop 37 to receive the first input signal I 1 and the second input. A first frequency comparator 41 and a second frequency comparator 43 for outputting a frequency comparison signal for indicating which frequency of the input signal of the signal I 2 are faster. The first frequency comparator 41 may include three NAND elements 1, 2, and 3 that receive logic values output from the first flip-flop 31 to the fourth flip-flop 37. It consists of one NAND element 4 which receives the logic value output from 2, 3). The second frequency comparator 43 inverts a logic value output from the first flip-flop 31 to the fourth flip-flop 37 to the NOT gate, and then receives three NAND elements 5, 6, and 7 which are inputted thereafter. It consists of one NAND element 8 which receives logic values output from three NANDs 5, 6 and 7.

제1 주파수 비교부(41)에서 제1 NAND 소자(1)는 제1 플립플롭(31)과 제2 플립플롭(33)의 로직 값을 입력받으며, 제2 NAND 소자(2)는 제2 플립플롭(33)과 제3 플립플롭(35)의 로직 값을 입력받으며, 제3 NAND 소자(3)는 제1 플립플롭(31), 제3 플립플롭(35) 및 제4 플립플롭(37)의 로직 값을 입력받는다. 제4 NAND 소자(4)는 제1 NAND 소자(1) 내지 제3 NAND 소자(3)로부터 출력되는 로직 값을 입력받아 제1 주파수 비교 신호(O1)를 출력한다.In the first frequency comparator 41, the first NAND element 1 receives logic values of the first flip-flop 31 and the second flip-flop 33, and the second NAND element 2 receives the second flip. The logic values of the flop 33 and the third flip-flop 35 are input, and the third NAND device 3 receives the first flip-flop 31, the third flip-flop 35, and the fourth flip-flop 37. It receives a logic value of. The fourth NAND element 4 receives a logic value output from the first NAND element 1 to the third NAND element 3 and outputs a first frequency comparison signal O1.

제1 주파수 비교부(41)의 제4 NAND(4)에서 출력되는 제1 주파수 비교 신호(O1)의 로직 값은 아래의 수학식(1)과 같다.The logic value of the first frequency comparison signal O1 output from the fourth NAND 4 of the first frequency comparator 41 is expressed by Equation 1 below.

[수학식 1][Equation 1]

O1 = t2×t3 + t1×t2 + t0×t1×t3O1 = t2 × t3 + t1 × t2 + t0 × t1 × t3

여기서, t0은 제4 플립플롭(37)으로부터 제1 NAND 소자(1) 내지 제3 NAND 소자(3)로 출력되는 로직 값을 의미하며, t1은 제3 플립플롭(35)으로부터 제1 NAND 소자(1) 내지 제3 NAND 소자(3)로 출력되는 로직 값을 의미하며, t2은 제2 플립플 롭(33)으로부터 제1 NAND 소자(1) 내지 제3 NAND 소자(3)로 출력되는 로직 값을 의미하며, t3은 제1 플립플롭(31)으로부터 제1 NAND 소자(1) 내지 제3 NAND 소자(3)로 출력되는 로직 값을 의미한다.Here, t0 means a logic value output from the fourth flip-flop 37 to the first NAND device 1 to the third NAND device 3, and t1 represents the first NAND device from the third flip-flop 35. Means a logic value output to the (1) to the third NAND element (3), t2 is a logic output from the second flip-flop 33 to the first NAND element (1) to the third NAND element (3) The value t3 represents a logic value output from the first flip-flop 31 to the first NAND device 1 to the third NAND device 3.

제2 주파수 비교부(43)에서 제5 NAND 소자(5)는 제1 플립플롭(31)과 제2 플립플롭(33)의 로직 값을 NOT게이트를 통과하게 하여 반전시킨 후 입력받으며, 제6 NAND 소자(6)는 제2 플립플롭(33)과 제3 플립플롭(35)의 로직 값을 NOT게이트를 통과하게 하여 반전시킨 후 입력받으며, 제7 NAND 소자(7)는 제1 플립플롭(31), 제3 플립플롭(35) 및 제4 플립플롭(37)의 로직 값을 NOT게이트를 통과하게 하여 반전시킨 후 입력받는다. 제8 NAND 소자(8)는 제5 NAND 소자(5) 내지 제7 NAND 소자(7)로부터 출력되는 로직 값을 입력받아 제2 주파수 비교 신호(O2)를 출력한다. In the second frequency comparator 43, the fifth NAND element 5 receives an input after inverting the logic values of the first flip-flop 31 and the second flip-flop 33 by passing them through a NOT gate. The NAND element 6 receives an input after inverting the logic values of the second flip-flop 33 and the third flip-flop 35 by passing through the NOT gate, and the seventh NAND element 7 receives the first flip-flop ( 31), the logic values of the third flip-flop 35 and the fourth flip-flop 37 are passed through the NOT gate to be inverted and then received. The eighth NAND element 8 receives a logic value output from the fifth NAND element 5 to the seventh NAND element 7 and outputs a second frequency comparison signal O2.

제2 주파수 비교부(43)의 제8 NAND(8)에서 출력되는 제2 주파수 비교 신호(O2)의 로직 값은 아래의 수학식(2)과 같다.The logic value of the second frequency comparison signal O2 output from the eighth NAND 8 of the second frequency comparator 43 is expressed by Equation 2 below.

[수학식 2][Equation 2]

O2 = t2b×t3b + t1b×t2b + t0b×t1b×t3bO2 = t2b × t3b + t1b × t2b + t0b × t1b × t3b

여기서, t0b은 제4 플립플롭(37)으로부터 NOT게이트를 거쳐 반전되어 제5 NAND 소자(5) 내지 제3 NAND 소자(7)로 출력되는 로직 값을 의미하며, t1b은 제3 플립플롭(35)으로부터 NOT게이트를 거쳐 반전되어 제5 NAND 소자(5) 내지 제7 NAND 소자(7)로 출력되는 로직 값을 의미하며, t2b은 제2 플립플롭(33)으로부터 NOT게이트를 거쳐 반전되어 제5 NAND 소자(5) 내지 제7 NAND 소자(7)로 출력되는 로직 값을 의미하며, t3b은 제1 플립플롭(33)으로부터 NOT게이트를 거쳐 반전되어 제5 NAND 소자(5) 내지 제7 NAND 소자(7)로 출력되는 로직 값을 의미한다.Here, t0b denotes a logic value inverted through the NOT gate from the fourth flip-flop 37 and output to the fifth NAND element 5 to the third NAND element 7, and t1b indicates the third flip-flop 35. ) Is a logic value that is inverted through the NOT gate and output to the fifth NAND elements 5 to 7 NAND element 7, and t2b is inverted through the NOT gate from the second flip-flop 33 to be fifth. Means a logic value output to the NAND device (5) to the seventh NAND device (7), t3b is inverted through the NOT gate from the first flip-flop 33, the fifth NAND device (5) to the seventh NAND device It means the logic value outputted in (7).

위의 수학식(1)과 수학식(2)로부터 제1 입력신호(I1)의 주파수가 제2 입력신호(I2)의 주파수보다 더 빠른 경우, 제1 주파수 비교 신호(O1)에서 하이의 로직 값이 출력되며, 제2 입력신호(I2)의 주파수가 제1 입력신호(I1)의 주파수보다 더 빠른 경우, 제2 주파수 비교 신호(O2)에서 하이의 로직 값이 출력되며, 제1 입력신호(I1)의 주파수와 제2 입력신호(I2)의 주파수가 동일한 경우, 제1 주파수 비교 신호(O1)와 제2 주파수 비교 신호(O2)에서는 모두 로우의 로직 값이 출력된다.When the frequency of the first input signal I1 is faster than the frequency of the second input signal I2 from the above equations (1) and (2), the logic of high in the first frequency comparison signal O1 Value is output, and when the frequency of the second input signal I2 is faster than the frequency of the first input signal I1, a logic value of high is output from the second frequency comparison signal O2 and the first input signal. When the frequency of I1 and the frequency of the second input signal I2 are the same, a logic value of a low is output from both the first frequency comparison signal O1 and the second frequency comparison signal O2.

도 10은 본 발명의 일 실시예에 따른 주파수 판단 장치를 설명하는 기능 블록도를 도시하고 있다.10 is a functional block diagram illustrating a frequency determining apparatus according to an embodiment of the present invention.

도 10을 참고로 살펴보면, 도 1 내지 도 9를 참고로 설명한 본 발명에 따른 복수의 주파수 비교 모듈(200-1, 200-2, 200-3,..., 200-n)로 입력신호(I1)와 서로 다른 주파수를 가지는 기준신호(R1, R2, R3,..., Rn)가 각각 입력된다. Referring to FIG. 10, an input signal (eg, a plurality of frequency comparison modules 200-1, 200-2, 200-3,..., 200-n) according to the present invention described with reference to FIGS. 1 to 9 is described. Reference signals R1, R2, R3, ..., Rn having different frequencies from I1) are input, respectively.

제1 주파수 비교 모듈(200-1)은 입력신호(I1)와 기준신호(R1)의 주파수를 비교하여 입력신호(I1)와 기준신호(R1) 중 어떤 신호의 주파수가 더 큰지를 비교한다. 제1 주파수 비교 모듈(200-1)은 비교 결과를 로우/하이의 로직 값으로 출력한다. 제2 주파수 비교 모듈(200-2) 내지 제n 주파수 모듈(200-n)도 각각 입력신호(I2, I3,..., In)와 기준신호(R2, R3,..., Rn)의 주파수를 비교하여 입력신호(I2, I3,..., In)와 기준신호(R2, R3,..., Rn) 중 어떤 신호의 주파수가 더 큰지를 비교하여 비교 결과를 로우/하이의 로직 값으로 출력한다.The first frequency comparison module 200-1 compares the frequencies of the input signal I1 and the reference signal R1 and compares which of the input signal I1 and the reference signal R1 has a greater frequency. The first frequency comparison module 200-1 outputs the comparison result as a logic value of low / high. The second frequency comparison module 200-2 to the n-th frequency module 200-n also have the input signals I2, I3,..., In and the reference signals R2, R3,. Compares the frequency and compares which of the input signals (I2, I3, ..., In) and the reference signals (R2, R3, ..., Rn) has a higher frequency to compare the logic Output as a value.

주파수 판단부(210)는 복수의 주파수 비교 모듈(200-1, 200-2, 200-3,..., 200-n)로부터 출력되는 로직 값을 입력받아, 입력신호(I1)의 주파수가 기준신호(R1, R2, R3,..., Rn) 중 어느 범위에 속하는지 판단한다.The frequency determiner 210 receives logic values output from the plurality of frequency comparison modules 200-1, 200-2, 200-3,..., 200-n, and the frequency of the input signal I1 is increased. It is determined whether it is within the range of the reference signals R1, R2, R3, ..., Rn.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 1은 본 발명의 일 실시예에 따른 주파수 비교 모듈을 설명하는 기능 블록도를 도시하고 있다.1 is a functional block diagram illustrating a frequency comparison module according to an embodiment of the present invention.

도 3(a)는 제1 입력신호의 일 예이며 도 3(b)는 제1 에지 검출부에서 검출한 제1 입력신호의 상승에지를 나타내는 하이의 로직 값을 도시하고 있다. FIG. 3A illustrates an example of the first input signal, and FIG. 3B illustrates a logic value of high indicating the rising edge of the first input signal detected by the first edge detector.

도 4(a)는 제2 입력신호의 일 예이며 도 4(b)는 제2 에지 검출부에서 검출한 제2 입력신호의 상승에지를 나타내는 하이의 로직 값을 도시하고 있다. 4A illustrates an example of the second input signal, and FIG. 4B illustrates a logic value of high indicating the rising edge of the second input signal detected by the second edge detector.

도 5는 클럭 발생부에서 출력되는 클럭 신호를 도시하고 있다.5 illustrates a clock signal output from the clock generator.

도 6은 제1 플립플롭의 회로도에 대한 일 예를 도시하고 있다.6 illustrates an example of a circuit diagram of the first flip-flop.

도 7은 제2 플립플롭의 회로도에 대한 일 예를 도시하고 있다.7 illustrates an example of a circuit diagram of a second flip-flop.

도 8은 제3 플립플롭의 회로도에 대한 일 예를 도시하고 있다.8 shows an example of a circuit diagram of the third flip-flop.

도 9는 제4 플립플롭의 회로도에 대한 일 예를 도시하고 있다.9 shows an example of a circuit diagram of a fourth flip-flop.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

12: 제1 에지 검출부 14: 제2 에지 검출부12: first edge detector 14: second edge detector

20: 클럭 발생부 30: 저장부20: clock generator 30: storage

41: 제1 주파수 비교부 43: 제2 주파수 비교부41: first frequency comparator 43: second frequency comparator

200: 주파수 비교 모듈 210: 주파수 판단부200: frequency comparison module 210: frequency determination unit

Claims

제1 입력 신호에서 상승 에지를 검출하며 상승 에지의 검출 여부에 따라 로우/하이의 로직 값을 출력하는 제1 에지 검출부와 제2 입력 신호에서 상승 에지를 검출하며 상승 에지의 검출 여부에 따라 로우/하이의 로직 값을 출력하는 제2 에지 검출부를 구비하는 에지 검출부;The first edge detector detects the rising edge of the first input signal and outputs a logic value of low / high depending on whether the rising edge is detected, and the rising edge of the second input signal, and detects the rising edge of the first input signal. An edge detector having a second edge detector for outputting a logic value of high;

상기 제1 에지 검출부 또는 제2 에지 검출부로부터 하이의 로직 값을 입력받을 때마다 클럭 신호를 발생하는 클럭 발생부; A clock generator which generates a clock signal whenever a logic value of high is received from the first edge detector or the second edge detector;

상기 클럭 신호에 동기되어 상기 제1 에지 검출부로부터 출력되는 로직 값을 순차적으로 저장하는 저장부; 및A storage unit sequentially storing a logic value output from the first edge detector in synchronization with the clock signal; And

상기 클럭 신호에 동기되어 상기 저장부에서 출력되는 로직 값에 따라 상기 제1 입력 신호와 제2 입력 신호의 주파수 크기를 비교하는 주파수 비교부를 포함하는 것을 특징으로 하는 주파수 비교 모듈. And a frequency comparison unit configured to compare frequency magnitudes of the first input signal and the second input signal according to a logic value output from the storage unit in synchronization with the clock signal.

제 1 항에 있어서, 상기 제1 에지 검출부와 제2 에지 검출부는The method of claim 1, wherein the first edge detector and the second edge detector

각각 상기 제1 입력 신호와 제2 입력 신호에서 상승 에지를 검출하는 경우 하이의 로직 값을 출력하며 상승 에지를 검출하지 못하는 경우 로우의 로직 값을 출력하는 것을 특징으로 하는 주파수 비교 모듈.And a logic value of high when the rising edge is detected in the first input signal and the second input signal, respectively, and a logic value of the low when the rising edge is not detected.

제 2 항에 있어서, 상기 저장부는The method of claim 2, wherein the storage unit

상기 클럭 신호에 제어되어 상기 제1 에지 검출부로부터 출력되는 제1 로직값을 상기 주파수 비교부로 출력하는 제1 저장부;A first storage unit controlled by the clock signal and outputting a first logic value output from the first edge detector to the frequency comparison unit;

상기 클럭 신호에 제어되어 상기 제1 에지 검출부로부터 출력되는 제2 로직 값을 상기 주파수 비교부로 출력하는 제2 저장부;A second storage unit which is controlled by the clock signal and outputs a second logic value output from the first edge detector to the frequency comparison unit;

상기 클럭 신호에 제어되어 상기 제1 에지 검출부로부터 출력되는 제3 로직 값을 상기 주파수 비교부로 출력하는 제3 저장부; 및A third storage unit controlled by the clock signal and outputting a third logic value output from the first edge detector to the frequency comparison unit; And

상기 클럭 신호에 제어되어 상기 제1 에지 검출부로부터 출력되는 제4 로직 값을 상기 주파수 비교부로 출력하는 제4 저장부를 포함하는 것을 특징으로 주파수 비교 모듈. And a fourth storage unit which is controlled by the clock signal and outputs a fourth logic value output from the first edge detector to the frequency comparison unit.

제 3 항에 있어서, 상기 제1 내지 제4 저장부는The method of claim 3, wherein the first to fourth storage unit

래치 또는 플리플롭인 것을 특징으로 하는 주파수 비교 모듈. A frequency comparison module, characterized in that it is a latch or flip-flop.

제 4 항에 있어서, 상기 주파수 비교부는The method of claim 4, wherein the frequency comparison unit

상기 제1 저장부, 제2 저장부, 제3 저장부 및 제4 저장부로부터 출력되는 제1 내지 제4 로직 값에 따라 상기 제1 입력 신호의 주파수 크기가 상기 제2 입력 신호의 주파수 크기보다 큰 경우 1의 값을 출력하며 상기 제1 입력 신호의 주파수 크기와 상기 제2 입력 신호의 주파수 크기가 같은 경우 0의 값을 출력하는 제1 주파수 비교부; 및According to the first to fourth logic values output from the first storage unit, the second storage unit, the third storage unit, and the fourth storage unit, the frequency magnitude of the first input signal is greater than the frequency magnitude of the second input signal. A first frequency comparator for outputting a value of 1 if large and outputting a value of 0 when the frequency magnitude of the first input signal and the frequency magnitude of the second input signal are the same; And

상기 제1 저장부, 제2 저장부, 제3 저장부 및 제4 저장부로부터 출력되는 제 1 내지 제4 로직 값에 따라 상기 제2 입력 신호의 주파수 크기가 상기 제1 입력 신호의 주파수 크기보다 큰 경우 1의 값을 출력하고 상기 제2 입력 신호의 주파수 크기와 상기 제2 입력 신호의 주파수 크기가 같은 경우 0의 값을 출력하는 제2 주파수 비교부를 포함하는 것을 특징으로 하는 주파수 비교 모듈.According to the first to fourth logic values output from the first storage unit, the second storage unit, the third storage unit, and the fourth storage unit, the frequency magnitude of the second input signal is greater than the frequency magnitude of the first input signal. And a second frequency comparator for outputting a value of 1 when the value is large and outputting a value of 0 when the frequency magnitude of the second input signal is the same as the frequency magnitude of the second input signal.

제 5 항에 있어서, 상기 제1 주파수 비교부는The method of claim 5, wherein the first frequency comparison unit

상기 제1 저장부와 제2 저장부로부터 출력되는 로직 값을 입력받는 제1 NAND 소자; A first NAND element configured to receive logic values output from the first storage unit and the second storage unit;

상기 제2 저장부와 제3 저장부로부터 출력되는 로직 값을 입력받는 제2 NAND 소자; A second NAND element configured to receive logic values output from the second storage unit and the third storage unit;

상기 제1 저장부, 제3 저장부 및 제4 저장부로부터 출력되는 로직 값을 입력받는 제3 NAND 소자; 및 A third NAND device configured to receive logic values output from the first storage unit, the third storage unit, and the fourth storage unit; And

상기 제1 NAND 소자 내지 제3 NAND 소자로부터 출력되는 로직 값을 입력받는 제4 NAND 소자를 포함하는 것을 특징으로 하는 주파수 비교 모듈. And a fourth NAND device receiving a logic value output from the first to third NAND devices.

제 6 항에 있어서, 상기 제2 주파수 비교부는The method of claim 6, wherein the second frequency comparison unit

상기 제1 저장부와 제2 저장부로부터 출력되는 로직 값을 반전시켜 입력받는 제5 NAND 소자;A fifth NAND device that receives the inverted logic values output from the first storage unit and the second storage unit;

상기 제2 저장부와 제3 저장부로부터 출력되는 로직 값을 반전시켜 입력받는 제6 NAND 소자; A sixth NAND device that receives the inverted logic values output from the second storage unit and the third storage unit;

상기 제1 저장부, 제3 저장부 및 제4 저장부로부터 출력되는 로직 값을 반전시켜 입력받는 제7 NAND 소자; 및 A seventh NAND element configured to receive the inverted logic values output from the first storage unit, the third storage unit, and the fourth storage unit; And

상기 제5 NAND 소자 내지 제7 NAND 소자로부터 출력되는 로직 값을 입력받는 제8 NAND 소자를 포함하는 것을 특징으로 하는 주파수 비교 모듈. And an eighth NAND device configured to receive logic values output from the fifth to seventh NAND devices.

제1 입력 신호와 제2 입력 신호의 주파수 크기를 비교하는 복수의 주파수 비교 모듈; 및A plurality of frequency comparison modules for comparing frequency magnitudes of the first input signal and the second input signal; And

상기 복수의 주파수 비교 모듈로부터 출력되는 비교 결과에 기초하여 상기 제1 입력 신호의 주파수 범위를 판단하는 주파수 판단부를 포함하며,A frequency determination unit determining a frequency range of the first input signal based on a comparison result output from the plurality of frequency comparison modules;

상기 주파수 비교 모듈은The frequency comparison module

상기 제1 입력 신호에서 상승 에지를 검출하며 상승 에지의 검출 여부에 따라 로우/하이의 로직 값을 출력하는 제1 에지 검출부와 미리 정해진 크기의 주파수를 가지는 상기 제2 입력 신호에서 상승 에지를 검출하며 상승 에지의 검출 여부에 따라 로우/하이의 로직 값을 출력하는 제2 에지 검출부를 구비하는 에지 검출부;Detecting a rising edge in the first input signal and detecting a rising edge in the second input signal having a predetermined magnitude frequency and a first edge detector for outputting a logic value of low / high depending on whether the rising edge is detected; An edge detector including a second edge detector configured to output a logic value of low / high according to whether a rising edge is detected;

상기 저장부에 저장된 로직 값에 따라 상기 제1 입력 신호와 제2 입력 신호의 주파수 크기를 비교하는 주파수 비교부를 포함하는 것을 특징으로 하는 주파수 판단 장치.And a frequency comparator configured to compare frequency magnitudes of the first input signal and the second input signal according to a logic value stored in the storage.