KR100285313B1 - Apparatus for detecting digital frequency - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야end. TECHNICAL FIELD OF THE INVENTION

디지털 주파수 검출장치.Digital frequency detection device.

나. 발명이 해결하고자 하는 기술적 과제I. The technical problem to be solved by the invention

임의의 주파수를 가지고 연속적으로 입력되는 특정 주파수 검출장치.Specific frequency detection device that is input continuously with an arbitrary frequency.

다. 발명의 해결방법의 요지All. Summary of Solution of the Invention

디지털 주파수 검출장치로, 임의의 주파수를 갖고 연속적으로 입력되는 대상신호를 기준클록과 대비하여 라이징 에지 검출시 기준클록의 시점에 연속적인 두 원펄스를 발생하는 원펄스 발생부와, 원펄스 발생부로부터 하나의 원펄스를 수신하면 기준클록을 카운터하는 고주파 카운터부와, 고주파 카운터부의 출력과 대상신호의 폴링 에지를 비교하여 비교신호를 출력하는 비교부와, 원펄스 발생부로부터 발생된 두 원펄스와 저주파 카운터부의 출력을 비교하여 검출신호를 발생하는 비교 출력부로 구성됨을 특징으로 한다.A digital frequency detection device, comprising: a one pulse generator for generating two consecutive one pulses at the time of a reference clock when a rising edge is detected by comparing a target signal continuously input with an arbitrary frequency with a reference clock; A high frequency counter unit for counting a reference clock when a single pulse is received from the high frequency counter unit, a comparison unit for comparing the output of the high frequency counter unit with the falling edge of the target signal, and outputting a comparison signal, and two one pulses generated from the one pulse generator unit And a comparison output unit for comparing the output of the low frequency counter unit and generating a detection signal.

라. 발명의 중요한 용도la. Important uses of the invention

디지털 주파수를 검출하는 모든 장치.Any device that detects digital frequencies.

Description

디지털 주파수 검출장치 {APPARATUS FOR DETECTING DIGITAL FREQUENCY}Digital Frequency Detection Device {APPARATUS FOR DETECTING DIGITAL FREQUENCY}

본 발명은 디지털 주파수를 검출하는 장치에 관한 것으로, 특히 임의의 연속적인 디지털 주파수를 검출하는 장치에 관한 것이다.The present invention relates to an apparatus for detecting digital frequencies, and more particularly to an apparatus for detecting any continuous digital frequency.

일반적으로 임의의 연속적으로 입력되는 주파수 중에서 특정의 주파수를 검출하기 위해서는 상용화된 주파수 검출기에 저항과 캐패시터를 추가하여 사용하고자 하는 주파수를 검출하게 된다. 이러한 경우 상기 저항과 상기 캐패시터값은 검출하고자 하는 주파수에 따라 변경해야 하는 불편함이 있었다. 뿐만 아니라 상기 저항값과 캐패시터 값은 주위의 온도에 따라 변화하며, 또한 검출하고자 하는 주파수의 길이에 따라 상기 주파수 검출기의 주파수 검출능력의 능력이 좌우된다. 따라서 수동소자인 저항과 캐패시터를 이용하는 경우 주변의 온도 변화에 따라 정확한 주파수를 검출하는데 문제가 있었다. 또한 주파수가 낮은 경우 즉, 펄스의 길이가 긴 경우에도 정확한 주파수를 검출하기 어려우며, 오차가 많이 발생하는 문제가 있었다.In general, in order to detect a specific frequency among any continuously input frequency, a resistor and a capacitor are added to a commercialized frequency detector to detect a frequency to be used. In this case, the resistance and the capacitor value have to be changed according to the frequency to be detected. In addition, the resistance value and the capacitor value change according to the ambient temperature, and also the ability of the frequency detector's frequency detection capability depends on the length of the frequency to be detected. Therefore, when using a passive element resistor and capacitor, there was a problem in detecting the correct frequency according to the change of the ambient temperature. In addition, even when the frequency is low, that is, even if the length of the pulse is difficult to detect the exact frequency, there was a problem that a lot of error occurs.

따라서 본 발명의 목적은 프로그램이 가능한 로직 설계를 이용하여 연속적으로 입력되는 디지털 주파수 중에서 특정의 주파수만을 검출하는 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus for detecting only a specific frequency among digital frequencies continuously input using a programmable logic design.

본 발명의 다른 목적은 주위 온도 및 검출하고자 하는 주파수의 길이에 관계없이 특정의 주파수를 검출하는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for detecting a specific frequency regardless of the ambient temperature and the length of the frequency to be detected.

상기한 목적들을 달성하기 위한 본 발명은 디지털 주파수 검출장치로서, 임의의 주파수를 갖고 연속적으로 입력되는 대상신호를 기준클록과 대비하여 라이징 에지 검출시 기준클록의 시점에 연속적인 두 원펄스를 발생하는 원펄스 발생부와, 상기 원펄스 발생부로부터 하나의 원펄스를 수신하면 상기 기준클록을 카운터하는 고주파 카운터부와, 상기 고주파 카운터부의 출력과 상기 대상신호의 폴링 에지를 비교하여 비교신호를 출력하는 비교부와, 상기 원펄스 발생부로부터 발생된 두 원펄스와 상기 저주파 카운터부의 출력을 비교하여 검출신호를 발생하는 비교 출력부로 이루어짐을 특징으로 한다.The present invention for achieving the above object is a digital frequency detection device, which generates two consecutive one-pulse at the time of the reference clock when the rising edge is detected by comparing the target signal continuously input with an arbitrary frequency with the reference clock A one-pulse generator, a high-frequency counter unit for countering the reference clock when receiving one one-pulse from the one-pulse generator, and comparing the output of the high-frequency counter unit with the falling edge of the target signal to output a comparison signal And a comparison output unit for comparing the output of the two one pulses generated from the one pulse generator and the output of the low frequency counter unit to generate a detection signal.

도 1은 본 발명의 바람직한 실시예에 따른 디지털 주파수 검출장치의 블록 구성도.1 is a block diagram of a digital frequency detection device according to a preferred embodiment of the present invention.

도 2는 본 발명의 일 실시예에 따른 원펄스 발생부의 상세 회로도.2 is a detailed circuit diagram of a one-pulse generator according to an embodiment of the present invention.

도 3은 도 2의 회로에 따른 파형도.3 is a waveform diagram according to the circuit of FIG.

도 4는 본 발명의 일 실시예에 따른 고주파 카운터부와 비교부의 상세 회로도.4 is a detailed circuit diagram of a high frequency counter unit and a comparison unit according to an embodiment of the present invention.

도 5는 도 4의 회로에 따른 파형도.5 is a waveform diagram according to the circuit of FIG. 4;

도 6은 본 발명의 일 실시예에 따른 저주파 카운터부와 비교 출럭부의 상세 회로도.6 is a detailed circuit diagram of a low frequency counter unit and a comparison run unit according to an embodiment of the present invention.

도 7은 도 6의 구성에 따른 타이밍도.7 is a timing diagram according to the configuration of FIG.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 바람직한 실시예에 따른 디지털 주파수 검출장치의 블록 구성도이다.1 is a block diagram of a digital frequency detection device according to a preferred embodiment of the present invention.

원펄스(One Pulse) 발생부(10)는 기준클록에 따라 임의의 주파수를 갖고 연속적으로 입력되는 주파수의 라이징 에지(Rising Edge)를 검출하여 서로 다른 시점에 발생되는 두 개의 원펄스를 발생한다. 이하 상기 임의의 주파수를 갖고 연속적으로 입력되는 신호를‘대상신호’라 칭한다. 상기 발생된 원펄스중 하나의 펄스는 고주파 카운터부(20)로 입력되며, 다른 하나의 펄스는 비교부(30)와 비교 출력부(50)로 입력된다. 또한 상기 기준클록은 상기 원펄스 발생부(10)와 상기 고주파 카운터부(20) 및 저주파 카운터부(40)로 입력된다. 상기 고주파 카운터부(20)는 상기 원펄스 발생부(10)로부터 입력되는 원펄스로부터 상기 기준클록을 카운터하여 비교부(30)로 출력한다. 따라서 상기 고주파 카운터부(20)는 상기 기준클록의 주파수에 따라 검출 주파수의 오차를 줄일 수 있으며, 또한 상기 고주파 카운터부(20)의 카운터값을 임의로 변경하여 검출하고자 하는 주파수를 변경할 수 있다.The one pulse generator 10 generates two one pulses generated at different points in time by detecting rising edges of frequencies which are continuously input at random frequencies according to a reference clock. Hereinafter, a signal continuously inputted with the arbitrary frequency is referred to as a 'target signal'. One pulse of the generated one pulse is input to the high frequency counter unit 20, and the other pulse is input to the comparator 30 and the comparison output unit 50. In addition, the reference clock is input to the one pulse generator 10, the high frequency counter 20, and the low frequency counter 40. The high frequency counter unit 20 counts the reference clock from the one pulse input from the one pulse generator 10 and outputs the counter to the comparison unit 30. Therefore, the high frequency counter unit 20 may reduce the error of the detection frequency according to the frequency of the reference clock, and may change the frequency to be detected by arbitrarily changing the counter value of the high frequency counter unit 20.

비교부(30)는 상기 임의의 연속적으로 입력되는 주파수와 상기 고주파 카운터부(20)의 출력에 따라 상기 대상신호가 반전되는가를 검사하여 검출하고자 하는 주파수에 대응하는 카운터값 이전에 폴링 에지(Falling Edge)가 검출되면 정상신호로 검출한다. 또한 상기 저주파 카운터부(40)는 상기 비교부(30)의 출력과 상기 기준클록에 따라 상기 기준클록을 카운터하며, 상기 카운트한 값을 상기 비교 출력부(50)로 출력한다. 상기 비교 출력부(50)는 상기 원펄스 발생부(10)와 상기 저주파 카운터부(40)의 출력에 따라 검출하고자 하는 주파수가 검출될 경우 검출신호를 발생하여 출력한다.The comparator 30 checks whether the target signal is inverted according to the randomly input frequency and the output of the high frequency counter 20, and falls before the counter value corresponding to the frequency to be detected. Edge is detected as normal signal. In addition, the low frequency counter 40 counters the reference clock according to the output of the comparison unit 30 and the reference clock, and outputs the counted value to the comparison output unit 50. The comparison output unit 50 generates and outputs a detection signal when a frequency to be detected is detected according to the output of the one pulse generator 10 and the low frequency counter unit 40.

도 2는 본 발명의 일 실시예에 따른 상기 원펄스 발생부의 상세 회로도이다. 이하 도 2를 참조하여 본 발명에 따른 원펄스 발생부(10)의 구성 및 동작을 상세히 설명한다.2 is a detailed circuit diagram of the one pulse generator according to an embodiment of the present invention. Hereinafter, the configuration and operation of the one-pulse generator 10 according to the present invention will be described in detail with reference to FIG. 2.

먼저 상기 도 2의 구성을 설명한다. 대상신호는 세 개의 직렬 연결된 디-플립플롭(F/F1, F/F2, F/F3)의 최초 정입력단으로 인가된다. 그리고 상기 각 플립플롭들(F/F1, F/F2, F/F3)의 클록 인가단으로 기준클록이 공통으로 입력된다. 또한 상기 제1디플립플롭 F/F1의 정출력단(Q)과 상기 제2디플립플롭의 정출력단(Q)의 출력은 반전되어 제1앤드 게이트(AND1)로 입력된다. 그리고 상기 제2디플립플롭 F/F2의 정출력단(Q)의 출력과 상기 제3디플립플롭의 정출력단(Q)의 출력신호는 반전되어 제2앤드 게이트(AND2)로 입력된다. 상기 제1앤드 게이트(AND1)와 상기 제2앤드 게이트(AND2)는 입력된 각 신호를 논리곱하여 출력한다. 이하 상기 제1앤드 게이트(AND1)의 출력을 A신호라 칭하며, 상기 제2앤드 게이트(AND2)의 출력을 B신호라 칭한다.First, the configuration of FIG. 2 will be described. The target signal is applied to the first positive input of three serially connected de-flip flops (F / F1, F / F2, F / F3). A reference clock is commonly input to the clock application terminals of the flip-flops F / F1, F / F2, and F / F3. In addition, the outputs of the positive output terminal Q of the first flip-flop F / F1 and the positive output terminal Q of the second deflip-flop F are inverted and input to the first end gate AND1. The output of the positive output terminal Q of the second flip-flop F / F2 and the output signal of the positive output terminal Q of the third flip-flop Flop are inverted and input to the second end gate AND2. The first and gate AND1 and the second and gate AND2 multiply and output each input signal. Hereinafter, the output of the first and gate AND1 will be referred to as an A signal, and the output of the second and gate AND2 will be referred to as a B signal.

따라서 상기 대상신호와 상기 기준클록을 도시하면 도 3과 같이 도시할 수 있다. 도 3은 상기 도 2의 회로 구성에 따른 A신호와 B신호의 출력 파형도이다. 임의의 주파수를 가지는 대상신호가 T₁시점에서 하이로 입력되면, 상기 제1앤드 게이트(AND1)는 제1플립플롭(F/F1)의 정출력(Q)과 제2플립플롭(F/F)의 정출력(Q)을 반전하여 논리곱한다. 따라서 상기 제1앤드 게이트(AND1)는 상기 신호들을 논리곱하여 T₂시점에서 원펄스를 즉, A신호를 발생한다. 그리고 제2앤드 게이트(AND2)는 상기 제2플립플롭(F/F2)의 정출력과 제3플립플롭(F/F3)의 정출력을 반전한 신호를 입력하여 논리곱하므로 T₃시점에서 원펄스 즉, B신호를 발생한다. 따라서 상기 대상신호의 라이징 에지(Rising Edge)를 검출하여 원펄스를 발생하게 된다.Accordingly, the target signal and the reference clock may be illustrated as shown in FIG. 3. 3 is an output waveform diagram of signal A and signal B according to the circuit configuration of FIG. 2. When a target signal having an arbitrary frequency is input high at a time point T ₁ , the first and gate AND1 has a positive output Q and a second flip flop F / F of the first flip-flop F / F1. Invert and output the constant output (Q). Therefore, the first AND gate (AND1) is generating a, A signal that is in a one-pulse time T ₂ by multiplying the signal logic. The second AND gate AND2 performs an AND operation on a signal obtained by inverting the positive output of the second flip-flop F / F2 and the positive output of the third flip-flop F / F3, thereby applying a circle at T ₃ . Generate a pulse, that is, a B signal. Therefore, the rising edge of the target signal is detected to generate one pulse.

도 4는 본 발명의 일 실시예에 따른 상기 고주파 카운터부와 상기 비교부의 상세 회로도이다. 이하 도 4를 참조하여 본 발명의 고주파 카운터부와 비교부의 구성을 상세히 설명한다. 먼저 상기 도 4의 구성을 설명하면, 상기 기준클록을 카운트하는 제1카운터(C1)는 상기 기준클록(CLK)과 상기 A신호 및 B신호를 입력으로 하여 카운터값과 C신호를 출력한다. 상기 제1카운터(C1)의 (LCE)단은 카운터 값을 설정하기 위해 미리 카운터의 입력단에 세팅되어 있는 값을 로드하기 위한 입력단이며, 상기 (LCE)단으로 B신호가 입력된다. 그리고 (RST)단은 카운트를 재시작하기 위한 재시작단이며, A신호가 재시작 신호이다. 여기서 카운터(C1)는 검출하고자 하는 주파수의 오차 허용치에 따라 타이머 값을 달리 할 수 있다. 즉 상기 카운터(C1)가 4자리를 카운트하는 경우 초기 설정값을 '0000'으로 설정할 수도 있으며, 이와 달리 '0110'등으로 설정하여 원하는 카운트값을 미리 설정하여 설정된 값을 로드하도록 구성한다. 상기 제1카운터(C1)에 설정된 카운트값이 모두 경과하여 다시 최초값 예를 들어 '0000'으로 돌아가는 경우 상기 제1카운터(C1)는 출력단(CEO)을 통해 하이신호를 출력한다. 상기 제1카운터(C1)에서 출력된 신호는 상태소자(S1)의 리셋단(R)과 제4앤드 게이트(AND4)로 입력된다. 그리고 상기 상태소자(S1)는 A신호에 인에이블되며, 클럭신호에 동기되어 정출럭단(Q)을 통해 하이신호를 출력한다. 제3앤드 게이트(AND3)의 두 입력단으로 상기 하이신호와 상기 대상신호를 반전하여 입력한다. 따라서 상기 제3앤드 게이트(AND3)는 상기 입력된 신호들을 논리합하여 E신호를 출력하며, 상기 제4앤드 게이트(AND4)는 상기 입력된 신호들을 논리합하여 F신호를 출력한다. 여기서 상태소자 S1은 인에이블단을 가지는 D플립플롭으로 구성된다. 또한 상기 카운터 C1과 상기 제1상태소자(S1)를 게이트 어레이(Gate Array)인 FPGA로 구성할 수 있다. 그리고 상기 제1상태소자(S1)의 리셋은 클럭에 동기되어 리셋되는 클럭동기 리셋 소자이다. 상기 도 4의 동작은 도 5의 타이밍도를 참조하여 설명한다.4 is a detailed circuit diagram of the high frequency counter unit and the comparison unit according to an embodiment of the present invention. Hereinafter, the configuration of the high frequency counter unit and the comparison unit of the present invention will be described in detail with reference to FIG. 4. First, the configuration of FIG. 4 will be described. The first counter C1 counting the reference clock outputs a counter value and a C signal by inputting the reference clock CLK, the A signal, and the B signal. The (LCE) terminal of the first counter C1 is an input terminal for loading a value set in advance in the input terminal of the counter in order to set the counter value, and the B signal is input to the (LCE) terminal. The (RST) stage is a restart stage for restarting the count, and the A signal is a restart signal. Here, the counter C1 may change the timer value according to the error tolerance of the frequency to be detected. That is, when the counter C1 counts four digits, the initial setting value may be set to '0000'. Alternatively, the counter C1 may be set to '0110' and the like to set a desired count value in advance to load the set value. When all the count values set in the first counter C1 elapse and return to the initial value, for example, '0000', the first counter C1 outputs a high signal through the output terminal CEO. The signal output from the first counter C1 is input to the reset terminal R and the fourth end gate AND4 of the state device S1. The state element S1 is enabled for the A signal, and outputs a high signal through the rectifying block stage Q in synchronization with the clock signal. The high signal and the target signal are inverted and input to two input terminals of the third and gate AND3. Accordingly, the third end gate AND3 outputs an E signal by ORing the input signals, and the fourth end gate AND4 outputs an F signal by ORing the input signals. Here, the state element S1 is composed of a D flip flop having an enable end. In addition, the counter C1 and the first state device S1 may be configured as an FPGA which is a gate array. The reset of the first state device S1 is a clock synchronization reset device which is reset in synchronization with a clock. The operation of FIG. 4 will be described with reference to the timing diagram of FIG. 5.

도 5는 상기 도 4의 구성에 따른 타이밍도이다. 이하 상기 도 4 내지 도 5를 참조하여 상기 도 4의 회로 구성에 따른 동작을 상세히 설명한다. 상기 A신호와 상기 B신호를 입력으로 하는 카운터 소자(C1)는 상기 A신호에 의해 재시작되며, 상기 B신호에 의해 미리 설정된 값을 로드하여 상기 로드된 값부터 카운트를 시작한다. 또한 상기 A신호를 인에이블 신호로 하는 상기 상태소자(S1)의 정출력(Q)단 출력인 D신호는 상기 T₃시점에서 출력값을 하이상태로 천이한다. 반전된 상기 대상신호와 상기 상태소자(S1)의 출력을 논리곱하여 출력하는 앤드 게이트(AND3)는 상기 대상신호가 로우상태로 천이하는 T₄시점까지 로우상태를 유지하며, 상기 T₄시점에서 하이상태로 천이한다. 한편 상기 카운터 소자(C1)의 출력단(CEO)의 출력인 C신호는 목적하는 주파수보다 하나 적은 기준클록의 값 즉, T₅시점에서 원펄스를 발생한다. 따라서 상기 상태소자(S1)는 T₆시점에서 로우상태로 천이하게 된다. 그러므로 상기 제3앤드 게이트(AND3)의 출력인 E신호와 상기 카운터 소자(C1)의 출력인 C신호를 논리곱하여 출력하는 상기 제4앤드 게이트(AND4)의 출력인 F신호는 상기 T₅시점에 하이상태로 천이하여 T₆시점에서 로우로 천이하게 된다.5 is a timing diagram according to the configuration of FIG. 4. Hereinafter, an operation according to the circuit configuration of FIG. 4 will be described in detail with reference to FIGS. 4 to 5. The counter element C1 which inputs the A signal and the B signal is restarted by the A signal, loads a value preset by the B signal, and starts counting from the loaded value. In addition, the D signal, which is the output of the positive output Q terminal of the state element S1 that uses the A signal as the enable signal, transitions the output value to the high state at the time T ₃ . AND gate (AND3) for output by multiplying the logical output of the inverting said target signal and said state element (S1) maintains a low state to T ₄ the time in which the target signal transitions to a low state, the T high at ₄ time Transition to state. On the other hand, the C signal, which is the output of the output terminal CEO of the counter element C1, generates a one-pulse value at the point of time T ₅ , that is, one reference clock less than a desired frequency. Therefore, the state element S1 transitions to the low state at the time T ₆ . Therefore, the first to the fourth-and-output of F signal is the T ₅ point in time of the gate (AND4) to output multiplied by the logic output of the C signal in the output E signal and the counter element (C1) of the third AND gate (AND3) Transition to the high state causes the transition to low at time T ₆ .

도 6은 본 발명의 일 실시예에 따른 상기 저주파 카운터부와 상기 비교 출럭부의 상세 회로도이다. 이하 도 6을 참조하여 본 발명의 실시예에 따른 저주파 카운터부의 구성을 상세히 설명한다. 제2상태소자(S2)의 디(D)입력단은 외부전원 Vcc에 연결되며, 상기 F신호는 인에이블(CE)단에 연결되고, 클록단은 기준클록을 수신한다. 또한 상기 A신호는 상기 제2상태소자(S2)의 리셋단(R)에 연결되며 정출력단(Q)은 G신호를 출력한다. 상기 G신호는 저주파 카운터(C2)의 미리 설정된 값을 로드하는 로드단(LCE)에 연결되며, 상기 기준클록은 클록단에 인가되고, 상기 A신호는 재시작을 위한 (RST)단에 연결된다. 또한 상기 저주파 카운터(C2)의 H신호를 출력한다. 제3상태소자(S3)의 리셋단(R)은 상기 A신호를 수신하며, 클록단은 기준클록을 수신하고, 인에이블단인 (CE)단은 상기 H신호를 입력으로 하며, 디입력단(D)은 외부전원 Vcc에 연결한다. 또한 상기 제3상태소자(S3)는 I신호를 출력하며, 상기 I신호를 반전하여 제5앤드 게이트(AND5)에 입력한다. 또한 상기 제5앤드 게이트(AND5)의 다른 두 입력단은 상기 G신호와 상기 A신호를 입력하여 상기 3가지의 입력신호를 논리곱하여 J신호를 출력한다. 상기 모든 신호를 합성하여 출력하는 제4상태소자(S4)의 리셋단(R)은 상기 B신호가 인가되며, 클록단에 상기 기준클록이 인가되고, 상기 J신호는 상기 인에이블단(CE)에 연결되며, 상기 디(D)입력단에 외부전원 Vcc에 연결한다. 따라서 상기 제4상태소자(S4)의 정출력단(Q)은 K신호를 출력한다. 여기서도 상기 제2상태소자(S2)와 상기 제3상태소자(S3) 및 상기 제4상태소자(S4)는 클럭에 동기되어 리셋되는 클럭동기 리셋 소자이다.6 is a detailed circuit diagram of the low frequency counter unit and the comparison run unit according to an embodiment of the present invention. Hereinafter, a configuration of a low frequency counter unit according to an embodiment of the present invention will be described in detail with reference to FIG. 6. The D input terminal of the second state device S2 is connected to an external power supply Vcc, the F signal is connected to an enable CE terminal, and the clock terminal receives a reference clock. In addition, the A signal is connected to the reset terminal R of the second state element S2, and the constant output terminal Q outputs a G signal. The G signal is connected to a load terminal LCE which loads a predetermined value of the low frequency counter C2, the reference clock is applied to the clock terminal, and the A signal is connected to the (RST) terminal for restarting. In addition, the H signal of the low frequency counter C2 is output. The reset stage R of the third state element S3 receives the A signal, the clock stage receives the reference clock, the enable stage CE receives the H signal, and the de-input stage ( D) is connected to the external power supply Vcc. In addition, the third state device S3 outputs an I signal, and inverts the I signal to the fifth end gate AND5. In addition, the other two input terminals of the fifth and gate AND5 input the G signal and the A signal to logically multiply the three input signals and output a J signal. The reset signal (R) of the fourth state device (S4) for synthesizing and outputting all the signals is applied with the B signal, the reference clock is applied to the clock terminal, and the J signal is the enable terminal (CE). It is connected to the D (D) input terminal and connected to an external power source Vcc. Therefore, the positive output terminal Q of the fourth state element S4 outputs a K signal. Here again, the second state element S2, the third state element S3 and the fourth state element S4 are clock synchronous reset elements that are reset in synchronization with a clock.

도 7은 상기 도 6의 구성에 따른 타이밍도이다. 이하 도 6 내지 도 7을 참조하여 도 6의 구성에 따른 동작을 상세히 설명한다.7 is a timing diagram according to the configuration of FIG. 6. Hereinafter, operations according to the configuration of FIG. 6 will be described in detail with reference to FIGS. 6 to 7.

검출대상신호가 하이(High)로 입력되면 A신호는 T₁시점에서 원펄스를 발생하며, B신호는 다음 클럭신호에 동기되어 T₂시점에서 원펄스를 발생한다. 따라서 상기 제2상태소자(S2)는 A신호에 동기되어 리셋되며, F신호를 수신하면 인에이블되어 정출력단(Q)으로 하이신호를 출력한다. T₇시점에서 G신호가 하이상태로 천이하고, T₈시점에서 대상신호가 다시 하이상태로 천이하면 검출대상 신호가 검출하고자 하는 주파수가 아닌 것이 된다. 따라서 T₉시점부터 다시 A신호 및 B신호가 T₁₀시점 및 T₁₁시점부터 다시 검출을 하게 된다.When the signal to be detected is input high, signal A generates one pulse at time T ₁ , and signal B generates one pulse at time T ₂ in synchronization with the next clock signal. Therefore, the second state element S2 is reset in synchronization with the A signal, and is enabled when the F state signal is received, and outputs a high signal to the positive output terminal Q. When the G signal transitions to the high state at T ₇ and the target signal transitions to the high state again at T ₈ , the detection target signal is not the frequency to be detected. Therefore, T ₉ is re-A signal and the B signal from the time is again detected from the time point T ₁₀ and T _11.

상술한 구성에 따라 원하는 주파수가 검출되는 경우를 도 2 내지 도 6을 참조하여 설명한다. 대상신호가 입력되면, 상기 기준클럭에 동기되어 제1플립플롭(F/F1) 내지 제3플립플롭(F/F3)의 정출력(Q)을 제1 내지 제2앤드 게이트(AND1, AND2)에 의해 논리합되어 A신호와 B신호를 출력한다. 상기 A신호와 상기 B신호에 의해 제1카운터(C1)는 로드되어 있는 값을 로드하며, 상기 로드된 값을 기준 클럭에 동기시켜 카운트를 시작한다. 따라서 상기 고주파 카운터(C1)는 설정된 카운트값을 모두 카운트하게 되면, 출력단(CEO)을 통해 하이신호를 출력한다. 그러므로, 상기 C신호는 상기 제4앤드 게이트(AND4)의 한 입력단으로 입력되며, 동시에 상기 C신호는 제1상태소자(S1)의 리셋단(R)으로 입력된다.A case where a desired frequency is detected according to the above-described configuration will be described with reference to FIGS. 2 to 6. When a target signal is input, the positive output Q of the first flip-flop F / F1 to the third flip-flop F / F3 is synchronized with the reference clock and the first to second and gate AND1 and AND2. By OR, and outputs A and B signals. The first counter C1 loads the loaded value by the A signal and the B signal, and starts counting by synchronizing the loaded value with a reference clock. Therefore, when the high frequency counter C1 counts all of the set count values, the high frequency counter C1 outputs a high signal through the output terminal CEO. Therefore, the C signal is input to one input terminal of the fourth and gate AND4, and at the same time, the C signal is input to the reset terminal R of the first state element S1.

상기 제1상태소자(S1)는 동기 리셋 소자이므로 출력값은 하이상태를 유지하고 있다. 또한 상기 대상신호는 상기 고주파 카운터(C1)의 출력 이전에 로우상태로 천이된 상태이므로 반전된 신호는 하이상태가 된다. 따라서 반전된 대상신호와 상기 제1상태소자(S1)의 출력값에 의해 하이상태가 된다. 그러면 제3앤드 게이트(AND3)는 하이신호를 출력한다. 이때 상기 고주파 카운터(C1)가 하이신호를 출력하면 제4앤드 게이트(AND4)는 하이신호를 출력한다. 상기 제4앤드 게이트(AND4)가 하이신호를 출력하면 기준클럭에 동기되어 정출력단(Q)은 하이상태를 출력한다. 그러면 저주파 카운터(C2)는 미리 설정된 값을 로드하여 기준클럭을 카운트한다. 이때 저주파 카운터(C2)가 설정된 값을 모두 카운트한 경우 출력단(CEO)을 통해 하이신호를 출력한다. 따라서 H신호가 하이상태이면, 클럭에 동기되어 하이신호를 출력한다. 그러므로 상기 제5앤드 게이트(AND5)는 G신호와 A신호 및 I신호의 반전된 값을 모두 논리합하여 출력한다. 즉, 하이신호가 출력된다. 상기 제5앤드 게이트(AND5)가 하이신호를 출력하면 제4상태소자(S4)는 정출력단(Q)을 통해 하이신호를 출력한다. 즉, 검출하고자 하는 주파수가 검출된 경우 제4상태소자(S4)는 하이신호를 출력한다. 그리고 상기 제4상태소자(S4)의 리셋단(R)은 B신호에 의해 리셋된다. 이와 같은 방법을 통해 고주파 카운터(C1)와 저주파 카운터(C2)에 설정된 값의 오차 범위 안에서 검출하고자 하는 주파수를 검출할 수 있다.Since the first state element S1 is a synchronous reset element, the output value is kept high. In addition, since the target signal is transitioned to a low state before the output of the high frequency counter C1, the inverted signal becomes a high state. Therefore, the state becomes high by the inverted target signal and the output value of the first state element S1. The third end gate AND3 outputs a high signal. In this case, when the high frequency counter C1 outputs a high signal, the fourth end gate AND4 outputs a high signal. When the fourth end gate AND4 outputs a high signal, the positive output terminal Q outputs a high state in synchronization with the reference clock. The low frequency counter C2 then loads a preset value to count the reference clock. At this time, when the low frequency counter C2 counts all of the set values, the high signal is output through the output terminal CEO. Therefore, when the H signal is high, the high signal is output in synchronization with the clock. Therefore, the fifth and gate AND5 outputs the OR of the inverted values of the G signal, the A signal, and the I signal. That is, a high signal is output. When the fifth and gate AND5 outputs a high signal, the fourth state device S4 outputs a high signal through the positive output terminal Q. That is, when the frequency to be detected is detected, the fourth state device S4 outputs a high signal. The reset terminal R of the fourth state device S4 is reset by the B signal. In this manner, a frequency to be detected can be detected within an error range between the values set in the high frequency counter C1 and the low frequency counter C2.

상술한 바와 같이 임의의 연속적으로 입력되는 주파수중에서 특정의 주파수를 검출하기 편리하며, 카운터의 변경만으로 검출하고자 하는 주파수를 변경할 수 있으므로 편리한 잇점이 있다. 또한 디지털 소자를 사용함으로 주위의 온도변화 및 주파수의 길이에 관계없이 검출하고자 하는 주파수를 정확하게 검출할 수 있는 잇점이 있다.As described above, it is convenient to detect a specific frequency among any continuously input frequencies, and it is convenient because the frequency to be detected can be changed only by changing the counter. In addition, the use of a digital device has the advantage that can accurately detect the frequency to be detected irrespective of the temperature change and the length of the frequency around.

Claims (4)

디지털 주파수 검출장치에 있어서,In the digital frequency detection device, 임의의 주파수를 갖고 연속적으로 입력되는 대상신호를 기준클록과 대비하여 라이징 에지 검출시 기준클록의 시점에 연속적인 두 원펄스를 발생하는 원펄스 발생부와,A one pulse generator for generating two consecutive one pulses at the time of the reference clock when the rising edge is detected by comparing a target signal continuously input with an arbitrary frequency with the reference clock; 상기 원펄스 발생부로부터 하나의 원펄스를 수신하면 상기 기준클록을 카운터하는 고주파 카운터부와,A high frequency counter unit for countering the reference clock when receiving one one pulse from the one pulse generator; 상기 고주파 카운터부의 출력과 상기 대상신호의 폴링 에지를 비교하여 비교신호를 출력하는 비교부와,A comparator for comparing the output of the high frequency counter and a falling edge of the target signal to output a comparison signal; 상기 원펄스 발생부로부터 발생된 두 원펄스와 상기 저주파 카운터부의 출력을 비교하여 검출신호를 발생하는 비교 출력부로 구성됨을 특징으로 하는 디지털 주파수 검출장치.And a comparison output unit configured to generate a detection signal by comparing two one pulses generated from the one pulse generator and an output of the low frequency counter unit. 제1항에 있어서, 상기 원펄스 발생부가,The method of claim 1, wherein the one pulse generator, 상기 대상신호를 입력으로 하는 제1디플립플롭과,A first flip-flop that receives the target signal as an input; 상기 제1디플립플롭의 출력신호를 입력으로 하는 제2플릅플롭과,A second flip-flop that receives an output signal of the first flip-flop; 상기 제3디플립플롭의 출력신호를 입력으로 하는 제3디플립플롭과,A third flip-flop that receives an output signal of the third flip-flop; 상기 제1디플립플롭과 상기 제2디플립플롭과 상기 제3디플립플롭의 클록을 상기 기준클록으로 하며,The clocks of the first flip-flop, the second flip-flop and the third dip-flop are the reference clocks, 상기 제1디플립플롭의 출력과 상기 제2디플립플롭의 반전된 신호를 논리곱하는 제1앤드 게이트와,A first end gate for ANDing the output of the first flip-flop and the inverted signal of the second flip-flop; 상기 제2디플립플롭의 출력과 상기 제3디플립플롭의 반전된 신호를 논리곱하는 제2앤드 게이트로 구성됨을 특징으로 하는 디지털 검출장치.And a second end gate for ANDing the output of the second flip-flop and the inverted signal of the third flip-flop. 제1항에 있어서, 상기 고주파 카운터부와 비교부가,According to claim 1, wherein the high frequency counter and the comparison unit, 상기 원펄스 발생부로부터 입력되는 원펄스에 따라 기준클록을 카운터하는 카운터하여 카운터 값을 출력하며, 카운터 종료신호를 출력하는 제1카운터 소자와,A first counter element for counting a reference clock according to the one pulse input from the one pulse generator and outputting a counter value, and outputting a counter end signal; 상기 원펄스 발생부로부터 최초 발생되는 원펄스를 인에이블 신호로 하여 상태를 출력하는 제1상태소자와,A first state device for outputting a state by using the first pulse generated from the one pulse generator as an enable signal; 상기 제1상태소자의 출력과 상기 반전된 대상신호를 논리곱하는 제3앤드 게이트와,A third end gate for ANDing the output of the first state element and the inverted target signal; 상기 제1카운터 소자의 카운터 종료신호와 상기 제3앤드 게이트의 출력을 논리곱하는 제4앤드 게이트로 구성됨을 특징으로 하는 디지털 주파수 검출장치.And a fourth end gate that ANDs the counter end signal of the first counter element and the output of the third end gate. 제3항에 있어서, 상기 저주파 카운터부와 상기 비교 출력부가,The method of claim 3, wherein the low frequency counter and the comparison output unit, 상기 제4앤드 게이트의 출력을 인에이블 신호로 하여 상태를 출력하는 제2상태소자와,A second state device for outputting a state using the output of the fourth end gate as an enable signal; 상기 최초 발생되는 원펄스를 카운터 시작단에 입력하여 상기 기준클록을 카운터하여 카운터 값과 카운터 종료값을 출력하는 제2카운터 소자와,A second counter element configured to input the first generated one pulse to a counter start end to counter the reference clock to output a counter value and a counter end value; 상기 제2카운터 소자의 카운터 종료값을 인에이블 신호로 하여 상태를 출력하는 제3상태소자와,A third state element for outputting a state using the counter end value of the second counter element as an enable signal; 상기 제2상태소자의 출력과 상기 최초 발생되는 원펄스와 상기 제3상태소자의 출력을 반전하여 논리곱하는 제5앤드 게이트와,A fifth end gate which inverts and outputs the output of the second state element, the first pulse generated and the output of the third state element; 상기 제5앤드 게이트의 출력을 인에이블 신호로 하여 상태를 출력하는 상태소자로 구성됨을 특징으로 하는 디지털 주파수 검출장치.And a state element for outputting a state by using the output of the fifth end gate as an enable signal.