KR20090026914A - 칩 인에이블 신호 제어 장치 - Google Patents

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KR20090026914A
KR20090026914A KR1020070091995A KR20070091995A KR20090026914A KR 20090026914 A KR20090026914 A KR 20090026914A KR 1020070091995 A KR1020070091995 A KR 1020070091995A KR 20070091995 A KR20070091995 A KR 20070091995A KR 20090026914 A KR20090026914 A KR 20090026914A
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Abstract

본원 발명은 불휘발성 메모리 장치에 사용되는 칩 인에이블 신호 제어 장치에 관한 것이다.
본원 발명의 멀티 칩 인에이블 제어 장치는 외부의 칩 인에이블 신호들을 입력받는 제1 칩 인에이블 신호 전달 패드 및 제2 칩 인에이블 신호 전달패드와, 제1 제어신호의 레벨에 따라 상기 제1 칩 인에이블 신호 전달패드로부터 전달받은 칩 인에이블 신호를 특정 칩으로 전달하는 제1 칩 인에이블 신호 전달부와, 제2 제어신호의 레벨에 따라 상기 제2 칩 인에이블 신호 전달패드로부터 전달받은 칩 인에이블 신호를 특정 칩으로 전달하는 제2 칩 인에이블 신호 전달부를 포함하는 것을 특징으로 한다.
Figure P1020070091995
멀티 칩 패키지, 칩 인에이블 신호

Description

칩 인에이블 신호 제어 장치{Device for controlling of chip enable signal}
본원 발명은 불휘발성 메모리 장치에 사용되는 칩 인에이블 신호 제어 장치에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 장치의 경우 복수의 칩을 포함하고 있는 멀티 칩 패키지(MCP) 구성을 취하고 있는바, 두개의 칩을 포함하는 더블 다이 패키지(DDP), 네 개의 다이를 포함하는 쿼드러플 다이 패키지(QDP), 상기 DDP나 QDP를 2층으로 적층한 듀얼 스택 패키지(DSP)등이 이에 해당한다. 이와 같이 여러 개의 칩을 포함하고 있는 장치의 경우에도 통상적으로는, 하나의 칩 인에이블 신호(CE)만을 사용하여, 비선택된 칩도 같이 활성화되게 된다. 특히, 네 개의 칩이 포함된 메모리 장치의 경우 하나의 칩 인에이블 신호만 사용하게 되면 비선택된 칩 3개는 IO 패드로부터 원치않는 데이터를 받을 수 있으며, 이는 원하지 않는 전력 소모를 야기하게 된다.
특히 종래의 기술과 같이 칩 안에 하나의 CE 패드만을 가지며, 단면 패드 구조를 적용하는 경우에는 칩인에이블 신호를 제어하기 어려워 ICC를 감소하기 어려워진다.
전술한 문제점을 해결하기 위하여,본원 발명은 멀티 칩 패키지 구성을 갖는 메모리 장치에서 칩 인에이블 신호를 효율적으로 제어할 수 있는 칩 인에이블 신호 제어장치를 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본원 발명의 멀티 칩 인에이블 제어 장치는 외부의 칩 인에이블 신호들을 입력받는 제1 칩 인에이블 신호 전달 패드 및 제2 칩 인에이블 신호 전달패드와, 제1 제어신호의 레벨에 따라 상기 제1 칩 인에이블 신호 전달패드로부터 전달받은 칩 인에이블 신호를 특정 칩으로 전달하는 제1 칩 인에이블 신호 전달부와, 제2 제어신호의 레벨에 따라 상기 제2 칩 인에이블 신호 전달패드로부터 전달받은 칩 인에이블 신호를 특정 칩으로 전달하는 제2 칩 인에이블 신호 전달부를 포함하는 것을 특징으로 한다.
전술한 본원 발명의 구성에 따라 단면 패드 구조의 멀티 칩 패키지 구조의 불휘발성 메모리 장치에서 사용할 수 있는 칩 인에이블 제어장치를 제공할 수 있다. 그에 따라, 멀티 칩 구조의 불휘발성 메모리 장치에서 전체 칩을 활성화 시키지 않을 수 있으므로 ICC 전류를 감소시킬 수 있게 된다. 또한, 단면 패드 구조에 이와 같은 장치를 적용할 경우 단면 패드 구조의 특징에 따라 칩 사이즈를 감소 시킬 수 있고, 패키지 스택 로딩을 감소시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다.
도 1은 양면 패드 구조(2-sided pad scheme)와 단면 패드 구조(1-sided pad scheme)를 비교하여 도시한 도면이다.
양면 패드 구조의 경우 리드 프레임과 와이어링 대상이 되는 패드가 칩의 양 측면에 배열되어 있는 반면, 단면 패드 구조의 경우 패드가 칩의 일 측면에만 배열되어 있는 대신, 일측의 리드 프레임이 타측의 리드 프레임에 비하여 길게 연장되어 있는 것을 특징으로 한다. 특히, 단면 패드 구조의 경우 셀계자의 의도에 따라 패드 위치를 변경할 경우 리드 프레임의 길이도 다르게 조절할 수 있다.
이와 같은 구성상의 차이점에서 볼때, 단면 패드 구조의 경우 패드가 한쪽 측면에 집중되어 있기 때문에 면적의 측면에서 유리할 수 있다. 또한, 양면 패드 구조의 경우 일측면에 있는 패드와 타 측면의 패드 사이가 접촉될 필요가 있는 경우 칩 내부적으로 금속선을 사용하여 접속시켜야 하며, 이로 인해 RC 특성이 단면 패드 구조에 비해 상대적으로 나빠질 수 있다.
이에 본원 발명에서는 단면 패드 구조에서도 효율적으로 사용할 수 있는 멀티칩 인에이블 신호 제어 장치를 제시하고자 한다.
도 2는 본원 발명의 일 실시예에 따른 멀티칩 인에이블 신호 제어 장치를 도시한 도면이다.
먼저 패키지 핀 블록(210)에 포함되어있는 제1 핀(212)으로는 제1 칩 인에이블 신호(CE0#)가 인가되고, 제2 핀(214)으로는 제2 칩 인에이블 신호(CE1#)가 인가되고, 제3 핀(216)으로는 제3 칩 인에이블 신호(CE2#)가 인가되며, 제4 핀(218)으로는 제4 칩 인에이블 신호(CE3#)가 인가된다. 도시된 경우는 총 네 개의 칩이 적층된 경우에 대한 것이며, 칩의 개수에 따라 핀의 개수에 대한 설계 변경이 가능하다.
상기 멀티칩 인에이블 신호 제어 장치는 제1 및 제2 칩 인에이블 신호 전달 패드(222, 228), 제1 및 제2 제어 신호 전달 패드(224, 226), 제1 및 제2 칩 인에이블 신호 전달부(230, 250), 제어 신호 전달부(240), 제어 신호 변환부(260)를 포함한다.
칩의 패드 블록(220)에 포함되어 있는 상기 제1 칩 인에이블 신호 전달 패드(222)는 상기 제1 및 제2 칩 인에이블 신호를 칩 외부로부터 전달받아 칩 내부로 전달한다.
또한, 제2 칩 인에이블 신호 전달 패드(228)는 상기 제3 및 제4 칩 인에이블 신호를 칩 외부로부터 전달받아 칩 내부로 전달한다.
또한, 상기 제1 칩 인에이블 신호 전달부(230)는 상기 제1 칩 인에이블 신호 전달 패드에서 전달되는 제1 및 제2 칩 인에이블 신호를 선택적으로 칩 내부로 전 달한다.
또한, 상기 제2 칩 인에이블 신호 전달부(250)는 상기 제2 칩 인에이블 신호 전달 패드에서 전달되는 제3 및 제4 칩 인에이블 신호를 선택적으로 전달한다.
한편, 각 인에이블 신호 전달부(240, 250)는 로우레벨 신호를 입력받아 활성화된다. 상기 제1 및 제2 제어신호가 이러한 활성화신호로서 기능하게 된다.
또한, 상기 멀티칩 인에이블 신호 제어 장치는 상기 각 칩 인에이블 신호 전달부를 활성화시키는 제어 신호를 칩 외부에서 칩 내부로 전달하는 제1 제어 신호 전달 패드(226), 제2 제어 신호 전달 패드(224)를 포함한다.
상기 제1 제어 신호 전달 패드(226)는 접지전압 전달 패드(Vssq)와 선택적으로 접속되어, 접지전압을 제어신호 전달부(240)로 전달한다. 상기 접지전압 전달 패드와 접속되지 않는 경우에는 플로팅 상태가 된다.
또한, 제2 제어 신호 전달 패드(227)는 전원전압 전달 패드(Vccq)와 선택적으로 접속되어, 전원전압을 제어신호 전달부(240)로 전달한다. 상기 전원전압 전달 패드와 접속되지 않는 경우에는 플로팅 상태가 된다.
또한, 상기 제어 신호 전달부(240)는 상기 제1 제어 신호 또는 제2 제어 신호를 버퍼링하며, 제어신호 변환부(260)는, 상기 제어 신호를 그대로 또는 반전하여 제1 칩 인에이블 신호 전달부 또는 제2 칩 인에이블 신호 전달부로 전송하며, 이 제어신호는 각 인에이블 신호 전달부를 활성화 하는데 사용된다.
상기 제어신호 변환부(260)는 상기 제어 신호를 반전하여 제2 칩 인에이블 신호 전달부로 전송하는 인버터(INV260)를 포함한다.
상기 제어 장치의 동작을 간략하게 설명하기로 한다.
제1 제어신호 전달패드(226)를 통해 접지 전압이 인가되는 경우, 즉 로우레벨의 제1 제어신호가 제어신호 전달부(240)로 입력되면, 이는 제어신호 변환부(260)를 통하여 제1 칩 인에이블 신호 전달부(230) 및 제2 칩 인에이블 신호 전달부(250)로 전송된다. 이때, 제어신호 변환부(260)는 제1 제어신호를 그대로 상기 제1 칩 인에이블 신호 전달부(230)로 전달하고, 제1 제어신호를 반전시켜 하이레벨 신호를 제2 칩 인에이블 신호 전달부(250)로 전송시킨다. 각 칩 인에이블 신호 전달부는 로우레벨 신호를 입력받아 활성화되므로, 제1 칩 인에이블 신호 전달부(230)만 활성화된다. 따라서, 제1 칩 인에이블 신호 전달 패드(222)를 통해 입력되는 제1 칩 인에이블 신호 또는 제2 칩 인에이블 신호만 칩 내부로 전달된다.
한편, 제2 제어신호 전달패드(224)를 통해 전원 전압이 인가되는 경우, 즉 하이레벨의 제2 제어신호가 제어신호 전달부(240)로 입력되면, 이는 제어신호 변환부(260)를 통하여 제1 칩 인에이블 신호 전달부(230) 및 제2 칩 인에이블 신호 전달부(250)로 전송된다. 이때, 제어신호 변환부(260)는 제2 제어신호를 그대로 상기 제1 칩 인에이블 신호 전달부(230)로 전달하고, 제2 제어신호를 반전시켜 로우레벨 신호를 제2 칩 인에이블 신호 전달부(250)로 전송시킨다. 각 칩 인에이블 신호 전 달부는 로우레벨 신호를 입력받아 활성화되므로, 제2 칩 인에이블 신호 전달부(250)만 활성화된다. 따라서, 제2 칩 인에이블 신호 전달 패드(228)를 통해 입력되는 제3 칩 인에이블 신호 또는 제4 칩 인에이블 신호만 칩 내부로 전달된다.
도 3은 본원 발명의 일 실시예에 따른 멀티칩 인에이블 신호 제어 장치의 동작시에 인가되는 전압을 표시한 도면이다.
상기 실시예의 경우 더블 스택 패키지(Double stack package) 구조에 까지 적용할 수 있는 제어 방법이 도시되어 있다.
앞서 설명한 바와 같이 제1 제어신호 전달패드에 접지전압이 인가된 경우 제1 칩 인에이블신호 전달부(230)만 동작하여, 제1 칩인이에블 신호(CE0#) 또는 제2 칩인에이블 신호(CE#1)가 전달된다.
또한, 제2 제어신호 전달패드에 전원전압이 인가된 경우 제2 칩 인에이블신호 전달부(250)만 동작하여, 제3 칩인이에블 신호(CE#3) 또는 제4 칩인에이블 신호(CE#4)가 전달된다.
도 4는 본원 발명의 또다른 실시예에 따른 멀티칩 인에이블 신호 제어 장치의 동작시에 인가되는 전압을 표시한 도면이다.
상기 실시예의 경우 쿼드러플 다이 패키지(quadrupel die package) 구조에 까지 적용할 수 있는 제어 방법이 도시되어 있다.
앞서 설명한 바와 같이 제1 제어신호 전달패드에 접지전압이 인가된 경우 제 1 칩 인에이블신호 전달부(230)만 동작하여, 제1 칩인이에블 신호(CE0#) 또는 제2 칩인에이블 신호(CE#1)가 전달된다.
또한, 제2 제어신호 전달패드에 전원전압이 인가된 경우 제2 칩 인에이블신호 전달부(250)만 동작하여, 제3 칩인이에블 신호(CE#3) 또는 제4 칩인에이블 신호(CE#4)가 전달된다.
도 5는 본원 발명의 또다른 실시예에 따른 멀티칩 인에이블 신호 제어 장치를 도시한 도면이다.
먼저 패키지 핀 블록(510)에 포함되어있는 제1 핀(512)으로는 제1 칩 인에이블 신호(CE0#)가 인가되고, 제2 핀(514)으로는 제2 칩 인에이블 신호(CE1#)가 인가되고, 제3 핀(516)으로는 제3 칩 인에이블 신호(CE2#)가 인가되며, 제4 핀(518)으로는 제4 칩 인에이블 신호(CE3#)가 인가된다. 도시된 경우는 총 네 개의 칩이 적층된 경우에 대한 것이며, 칩의 개수에 따라 핀의 개수에 대한 설계 변경이 가능하다.
상기 멀티칩 인에이블 신호 제어 장치는 제1 및 제2 칩 인에이블 신호 전달 패드(522, 528), 제1 및 제2 제어 신호 전달 패드(524, 526), 제1 및 제2 칩 인에이블 신호 전달부(530, 550), 제어 신호 전달부(540), 제어 신호 변환부(560)를 포함한다.
전체적인 구성은 도 2의 실시예와 유사하며, 다만 제어 신호 변환부(560)의 구성이 도 2의 것과 상이하다. 이에 상이한 구성에 대해서만 살펴보기로 한다.
상기 제어신호 변환부(560)는 상기 제어 신호를 반전하여 제1 칩 인에이블 신호 전달부로 전송하는 인버터(INV560)를 포함한다.
즉, 제어신호 전달부(540)와 제1 칩 인에이블 신호 전달부(530) 사이에 접속된 인버터(INV560)를 포함한다.
상기 제어 장치의 동작을 간략하게 설명하기로 한다.
제1 제어신호 전달패드(526)를 통해 접지 전압이 인가되는 경우, 즉 로우레벨의 제1 제어신호가 제어신호 전달부(540)로 입력되면, 이는 제어신호 변환부(560)를 통하여 제1 칩 인에이블 신호 전달부(530) 및 제2 칩 인에이블 신호 전달부(550)로 전송된다. 이때, 제어신호 변환부(560)는 제1 제어신호를 그대로 상기 제1 칩 인에이블 신호 전달부(530)로 전달하고, 제1 제어신호를 반전시켜 하이레벨 신호를 제2 칩 인에이블 신호 전달부(550)로 전송시킨다. 각 칩 인에이블 신호 전달부는 로우레벨 신호를 입력받아 활성화되므로, 제1 칩 인에이블 신호 전달부(230)만 활성화된다. 따라서, 제1 칩 인에이블 신호 전달 패드(222)를 통해 입력되는 제1 칩 인에이블 신호 또는 제2 칩 인에이블 신호만 칩 내부로 전달된다.
한편, 제2 제어신호 전달패드(224)를 통해 전원 전압이 인가되는 경우, 즉 하이레벨의 제2 제어신호가 제어신호 전달부(240)로 입력되면, 이는 제어신호 변환부(260)를 통하여 제1 칩 인에이블 신호 전달부(230) 및 제2 칩 인에이블 신호 전달부(250)로 전송된다. 이때, 제어신호 변환부(260)는 제2 제어신호를 그대로 상기 제1 칩 인에이블 신호 전달부(230)로 전달하고, 제2 제어신호를 반전시켜 로우레벨 신호를 제2 칩 인에이블 신호 전달부(250)로 전송시킨다. 각 칩 인에이블 신호 전달부는 로우레벨 신호를 입력받아 활성화되므로, 제2 칩 인에이블 신호 전달부(250)만 활성화된다. 따라서, 제2 칩 인에이블 신호 전달 패드(228)를 통해 입력되는 제3 칩 인에이블 신호 또는 제4 칩 인에이블 신호만 칩 내부로 전달된다.
도 6은 본원 발명의 또다른 실시예에 따른 멀티칩 인에이블 신호 제어 장치의 동작시에 인가되는 전압을 표시한 도면이다.
상기 실시예의 경우 더블 스택 패키지(Double stack package) 구조에 까지 적용할 수 있는 제어 방법이 도시되어 있다.
앞서 설명한 바와 같이 제1 제어신호 전달패드에 접지전압이 인가된 경우 제2 칩 인에이블신호 전달부(550)만 동작하여, 제3 칩 인에이블 신호(CE2#) 또는 제2 칩인에이블 신호(CE3#)가 전달된다.
또한, 제2 제어신호 전달패드에 전원전압이 인가된 경우 제1 칩 인에이블신호 전달부(530)만 동작하여, 제1 칩인에이블 신호(CE#0) 또는 제2 칩인에이블 신호(CE#1)가 전달된다.
도 7는 본원 발명의 또다른 실시예에 따른 멀티칩 인에이블 신호 제어 장치의 동작시에 인가되는 전압을 표시한 도면이다.
상기 실시예의 경우 쿼드러플 다이 패키지(quadrupel die package) 구조에 까지 적용할 수 있는 제어 방법이 도시되어 있다.
앞서 설명한 바와 같이 제1 제어신호 전달패드에 접지전압이 인가된 경우 제2 칩 인에이블신호 전달부(550)만 동작하여, 제3 칩인이에블 신호(CE2#) 또는 제4 칩인에이블 신호(CE3#)가 전달된다.
또한, 제2 제어신호 전달패드에 전원전압이 인가된 경우 제1 칩 인에이블신호 전달부(530)만 동작하여, 제1 칩인이에블 신호(CE#0) 또는 제2 칩인에이블 신호(CE#1)가 전달된다.
도 8은 본원 발명의 일 실시예에 따른 멀티칩 인에이블 신호 제어 장치가 탑재된 칩의 리드 프레임 구조를 도시한 도면이다.
도시된 바와 같이, 단면 패드 구조에 따라 좌측의 리드 프레임이 우측의 리드 프레임에 비하여 훨씬 길게 구성되어 있는 것을 볼 수 있다.
또한, 서로 다른 네 개의 칩 인에이블 신호를 입력받는 핀이 포함되어 있다.
도 9는 양면 패드 구조와 단면 패드 구조에서 패키지 커패시턴스를 도시한 도면이다.
앞서 설명한 바와 같이 양면 패드와 단면 패드의 구조상의 차이점에 의하여 커패시턴스에 차이가 발생한다.
양면 패드의 경우 패드 양측을 이어주는 메탈 신호 라인(sig.line)에 의한 커패시턴스가 추가되어 단면 패드 구조에 비하여 더 많은 커패시턴스를 갖게 된다.
그러나, 단면 패드의 경우 상기 메탈 신호 라인은 없는 상태이므로, 커패시턴스 측면에서 훨씬 유리하게 된다.
도 1은 양면 패드 구조(2-sided pad scheme)와 단면 패드 구조(1-sided pad scheme)를 비교하여 도시한 도면이다.
도 2는 본원 발명의 일 실시예에 따른 멀티칩 인에이블 신호 제어 장치를 도시한 도면이다.
도 3은 본원 발명의 일 실시예에 따른 멀티칩 인에이블 신호 제어 장치의 동작시에 인가되는 전압을 표시한 도면이다.
도 4는 본원 발명의 또 다른 실시예에 따른 멀티칩 인에이블 신호 제어 장치의 동작시에 인가되는 전압을 표시한 도면이다.
도 5는 본원 발명의 또 다른 실시예에 따른 멀티칩 인에이블 신호 제어 장치를 도시한 도면이다.
도 6은 본원 발명의 또 다른 실시예에 따른 멀티칩 인에이블 신호 제어 장치의 동작시에 인가되는 전압을 표시한 도면이다.
도 7은 본원 발명의 또 다른 실시예에 따른 멀티칩 인에이블 신호 제어 장치의 동작시에 인가되는 전압을 표시한 도면이다.
도 8은 본원 발명의 일 실시예에 따른 멀티칩 인에이블 신호 제어 장치가 탑재된 칩의 리드 프레임 구조를 도시한 도면이다.
도 9는 양면 패드 구조와 단면 패드 구조에서 패키지 커패시턴스를 도시한 도면이다.
<도면의 주요 부분에 대한 설명>
212, 214, 216, 218: 제1 내지 제4 핀
222, 228: 제1 및 제2 칩 인에이블 신호 전달 패드
224, 226: 제1 제 제2 제어신호 전달 패드
230, 250: 제1 및 제2 칩 인에이블 신호 전달부
240: 제어신호 전달부
260: 제어신호 변환부

Claims (11)

  1. 외부의 칩 인에이블 신호들을 입력받는 제1 칩 인에이블 신호 전달 패드 및 제2 칩 인에이블 신호 전달패드와,
    제1 제어신호의 레벨에 따라 상기 제1 칩 인에이블 신호 전달패드로부터 전달받은 칩 인에이블 신호를 특정 칩으로 전달하는 제1 칩 인에이블 신호 전달부와,
    제2 제어신호의 레벨에 따라 상기 제2 칩 인에이블 신호 전달패드로부터 전달받은 칩 인에이블 신호를 특정 칩으로 전달하는 제2 칩 인에이블 신호 전달부를 포함하는 것을 특징으로 하는 멀티 칩 인에이블 제어 장치.
  2. 제1항에 있어서, 접지전압을 상기 제1 제어신호로서 전달하는 제1 제어신호 전달 패드와,
    전원 전압을 상기 제2 제어신호로서 전달하는 제2 제어신호 전달 패드와,
    상기 제1 제어 신호 또는 제2 제어신호를 버퍼링하는 제어신호 전달부와,
    상기 제어신호 전달부의 출력신호를 상기 제1 칩 인에이블 신호 전달부에 전달하고 상기 제어신호 전달부의 출력신호를 반전시켜 제2 칩 인에이블 신호 전달부에 전달하는 제어신호 변환부를 더 포함하는 것을 특징으로 하는 멀티 칩 인에이블 제어 장치.
  3. 제2항에 있어서, 상기 제어신호 변환부는 상기 제어신호 전달부와 상기 제2 칩 인에이블 신호 전달부 사이에 접속된 인버터를 포함하는 것을 특징으로 하는 멀티 칩 인에이블 제어 장치.
  4. 제2항에 있어서, 상기 제1 칩 인에이블 신호 전달부는 로우레벨의 제1 제어신호 입력시에 활성화되는 것을 특징으로 하는 멀티 칩 인에이블 제어 장치.
  5. 제2항에 있어서, 상기 제2 칩 인에이블 신호 전달부는 하이레벨의 제2 제어신호 입력시에 활성화되는 것을 특징으로 하는 멀티 칩 인에이블 제어 장치.
  6. 제1항에 있어서, 접지전압을 상기 제1 제어신호로서 전달하는 제1 제어신호 전달 패드와,
    전원 전압을 상기 제2 제어신호로서 전달하는 제2 제어신호 전달 패드와,
    상기 제1 제어 신호 또는 제2 제어신호를 버퍼링하는 제어신호 전달부와,
    상기 제어신호 전달부의 출력신호를 반전시켜 상기 제1 칩 인에이블 신호 전달부에 전달하고 상기 제어신호 전달부의 출력신호를 상기 제2 칩 인에이블 신호 전달부에 전달하는 제어신호 변환부를 더 포함하는 것을 특징으로 하는 멀티 칩 인에이블 제어 장치.
  7. 제6항에 있어서, 상기 제어신호 변환부는 상기 제어신호 전달부와 상기 제1 칩 인에이블 신호 전달부 사이에 접속된 인버터를 포함하는 것을 특징으로 하는 멀 티 칩 인에이블 제어 장치.
  8. 제6항에 있어서, 상기 제1 칩 인에이블 신호 전달부는 하이레벨의 제2 제어신호 입력시에 활성화되는 것을 특징으로 하는 멀티 칩 인에이블 제어 장치.
  9. 제6항에 있어서, 상기 제2 칩 인에이블 신호 전달부는 로우레벨의 제1 제어신호 입력시에 활성화되는 것을 특징으로 하는 멀티 칩 인에이블 제어 장치.
  10. 제1항에 있어서, 상기 제1 칩 인에이블 신호 전달 패드는 제1 칩 인에이블 신호 및 제2 칩 인에이블 신호를 상기 제1 칩 인에이블 신호 전달부로 전달하는 것을 특징으로 하는 멀티 칩 인에이블 제어 장치.
  11. 제1항에 있어서, 상기 제2 칩 인에이블 신호 전달 패드는 제3 칩 인에이블 신호 및 제4 칩 인에이블 신호를 상기 제2 칩 인에이블 신호 전달부로 전달하는 것을 특징으로 하는 멀티 칩 인에이블 제어 장치.
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