CN104168012B

CN104168012B - 电压电平转换器和实现其的***

Info

Publication number: CN104168012B
Application number: CN201410205468.4A
Authority: CN
Inventors: J.S.宋; P.肯卡雷
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2013-05-17
Filing date: 2014-05-15
Publication date: 2018-06-19
Anticipated expiration: 2034-05-15
Also published as: KR101959838B1; CN104168012A; KR20140135597A; US9337840B2; US20140340119A1

Abstract

根据在此公开的发明构思，电平转换器可以包括第一电压域中的输入节点和高于第一电压域的第二电压域中的输出节点。输入节点接收第一更低电压域中的输入信号，并且输出节点被配置为输出第二更高电压域中的输入信号的表示。更低电压控制电路可以控制对被布置在第一和第二域之间的边界处的边界节点的更低电压电平的供电。也可以提供更高电压控制电路来控制更高电压电平对边界节点的供电。当更高电压控制电路向边界节点供应更高电压电平时，更低电压控制电路可以切断对边界节点的更低电压电源。更高电压控制电路可以例如包括使能和禁止到更高电压电源的连接的逻辑电路。替换地，更高电压控制电路可以包括耦接在输出节点和边界节点之间的升压电容器。

Description

电压电平转换器和实现其的***

技术领域

在此描述的本发明构思涉及供电电压缩放技术，并且更具体地，涉及电压电平转换器(shifter)和实现电压电平转换器的***。

背景技术

用于电子***的最有效的低功率技术是供电电压缩放。但是，片上***(SOC)/中央处理单元(CPU)供电电压缩放可能限于依据静态随机存取存储器(SRAM)器件中的最小电压要求(即，SRAM Vmin)的一些设计中。这可能尤其是高密度SRAM比特单元的情况。为了克服SRAM Vmin限制并仍然产生低功率器件，已经实现了双供电设计(DSD)技术，其中第一有条件的更低电压域(VDD1或VDDL(逻辑VDD))用于逻辑电路，并且第二更高电压域(VDD2或VDDS(SRAM VDD))用于SRAM单元。DSD技术要求从更低电压域到更高电压域的转变(即，电平转换)。相反，没有明确的电平转换器电路，(从更高电压域到更低电压域的)在其他方向上的转换显然会发生。

用于从更低电压逻辑部向更高电压SRAM宏转变的传统方法是在SRAM输入边界处将明确的电压电平转换器***到电路中。不幸地，此方法具有两个主要的缺点。第一，对于从更低电压域转变到更高电压域的信号，明确的电压电平转换器的***增加了信号延迟。第二个缺点是对于位于更高电压域而不是更低电压域中的SRAM***电路的增加的电力要求。

在替换的方法中，例如图1中所示，DSD技术可以使用单个反相器电平转换器来在更低电压(VDD1)域和更高电压(VDD2)域之间转变。在此方法中，为了电力节约，大部分***电路以及位线可以被布置在更低电压(VDD1)域中。图2是示出经过图1的反相器的各种信号的示意信号图。如图2中所示，此反相器电平转换器设计可以将信号电压从更低电压(VDD1)电平转变为更高电压(VDD2)电平。然而不幸地，由于泄漏电流的问题，逻辑VDD缩放的量可能受到限制。

更具体地，现在参照图1A，更低电压(VDDL)电平被典型地限制在更高电压(VDDH)电平之下至多200mV左右。否则，因为当来自更低电压(VDDL)域的输入电压(V_OH)为高但是仍然小于更高电压(VDDH)电平(即，没有足够高到完全关断PMOS晶体管12)时，被布置在电压域边界处的PMOS晶体管12可以稍微(weakly)导通，所以泄漏电流可能非期望地增加。换言之，如果两个域中的电压(VDDH和VDDL)之间的差太大，则被布置在两个电压域之间的边界处的、反相器i3中的PMOS晶体管12将不会完全切断，并且泄漏电流I_Leak将流过晶体管12。此电力损耗可能显著地减少DSD电路的电力节约优势。因此期望拥有克服这些缺点的电压电平转换器设计。

发明内容

结合本发明构思的原理的实施例提供了能够用在各种***和器件中的简单而有效率的电压电平转换器。

根据本发明构思的一方面，用于在更低电压域和更高电压域之间转变信号的电压电平转换器可以包括被配置为接收在更低电压域中的输入信号的输入，和被配置为输出在更高电压域中的输入信号的更高电压表示的输出。低电压控制电路被优选地包括来响应于高电平输入信号而选择性地禁止对在更低和更高电平电压域之间的边界节点的低电压电源。更高电压控制电路也被优选地提供来响应于高电平输入信号选择性地向边界节点提供更高电平电压。

在一个实施例中，更高电压控制电路包括被配置为响应于低电平输入信号切断对边界节点的更高电平电压电源，并响应于高电平输入信号导通更高电平电压电源的逻辑电路和门电路。更具体地，逻辑电路和门电路可以包括与非门和两个PMOS晶体管。当然，可以使用执行相同或相当功能的任何其他逻辑电路和/或一个或多个门电路。

在另一实施例中，更高电压控制电路可以包括升压电容器，该升压电容器被配置为响应于高电平输入信号将在边界节点的电压电平提升到更高电平电压。此实施例在具有诸如脉冲信号的相对短的持续时间的高电平输入信号的应用中可能尤其有用。具有太长的持续时间的高电平信号可以将电容器耗尽(drain)到它向边界节点提供更高电平电压的能力之下。再次，用于响应于高电平输入信号临时提升在边界节点的电压电平的其他机制也是可能的，并且应该被认为在本发明构思的精神和范围之内。

附图说明

现在将参照附图更详细地描述本发明构思的原理，附图中：

图1是示出传统的基于反相器的电压电平转换器的示意电路图；

图1A是图1的基于反相器的电压电平转换器的一部分的示意电路图，示出与传统技术相关的泄漏电流问题；

图2是示意性地示出经过图1的基于反相器的电压电平转换器中的各个节点的信号的时序图；

图3是示出根据结合本发明构思的原理的一个实施例构造的电压电平转换器的示意电路图；

图4是示意性地示出经过图3的电压电平转换器的各个节点的信号的时序图；

图5是示出根据结合本发明构思的原理的另一实施例构造的电压电平转换器的示意电路图；

图6和6A是示意性地示出经过图5的电压电平转换器的各个节点的信号的时序图；

图7是示出包括根据本发明构思的原理形成的一个或多个电压电平转换器的存储***的示例的示意框图；

图8是示出包括根据本发明构思的原理形成的一个或多个电压电平转换器的存储卡的示例的示意框图；以及

图9是示出包括根据本发明构思的原理形成的一个或多个电压电平转换器的信息处理***的示例的示意框图。

具体实施方式

下文中将参照附图更充分地描述本发明构思的原理，在附图中显示结合本发明构思的原理的示范性实施例。然而，应该注意到，本发明构思不限于下面的示范性实施例，而是可以以各种形式来实现。因此，提供示范性实施例仅仅用来公开发明构思并帮助本领域技术人员理解它们。此外，本发明构思的实施例不限于在附图中显示的特定示例并且其特征不必按比例显示。

在此用来描述这些特定实施例的术语不是意在限制本发明构思。如在此使用的，单数术语“一”、“一个”和“该”意在也可以包括复数形式，除非上下文清楚地指示除外。如在此使用，术语“和/或”包括相关的所列项的任何一个以及任何和所有组合。将理解，当元件被称为“连接”或“耦接”至另一元件时，它可以直接连接或耦接至其他元件或者中间元件可以存在。

还将理解，术语“包括了”、“包括”、“包含了”和/或“包含”当在此使用时，指定所述特征、整数、步骤、操作、元件、和/或组件的存在，但没有排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。还将理解，虽然术语第一、第二等可以在此用来描述各种元件，但是所述元件不应该被这些术语限制。而是，这些术语仅用来区别一个元件与另一个元件。因而，在不脱离本发明构思的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二、第三等元件(并且反之亦然)。在此说明和示出的本发明构思的各方面的示范性实施例包括它们的互补的相应物。遍及说明书，相同的参考数字或相同的参考指示符表示相同的元件。

图1和1A是示出传统的简单反相器电压电平转换器方案的示意电路图。图2是示出用于在图1的电压电平转换器中的各个节点处的信号的信号时序的示意时序图。参照图1、1A和2，在简单的反相器电压电平转换器方案中，在没有布置在边界节点(ind)的相对侧上的反相器(i2和i3)之间的明确的电平转换器电路的情况下，电压域从VDD1改变到VDD2。

虽然此电路设计在面积和设计简洁方面提供了优点，但是由于VDD1(或VDDL)和VDD2(或VDDH)之间的电压电平差，当边界节点(ind)位于高(H)逻辑状态时，在两个电压电平之间的边界处的反相器(i3)的PMOS12可能没有完全关断。换言之，当在边界节点(ind)处的信号位于逻辑高状态(H)时，在边界节点(ind)处的反相器(i3)的PMOS12可以轻微地导通，因为PMOS的栅极14位于更低的电压(VDDL或VDD1)电平而漏极16位于更高的电压(VDDH或VDD2)电平。

因此，当由于高电平输入信号而边界节点(ind)位于H状态时，因为位于边界节点的反相器(i3)的PMOS12没有完全关断，所以降低该更低电压(VDD1)电平将增加通过PMOS12的泄漏电流并且因此可能导致亚稳定性(meta-stability)问题。在具有多个功率域的低功率设计中，因此当根据传统技术使用单个反相器电压电平转换器时，相对于降低更低电压(VDD1)电平的能力，这是显著的限制。

图3是示出根据结合本发明构思的原理的一个实施例构造的电压电平转换器的示意电路图；并且图4是示意性地示出经过图3的电压电平转换器的各个节点的信号的时序图。

现在参照图3和4，当输入信号(IN)转变为高逻辑状态(H)时，更低电压(VDD1)域和更高电压(VDD2)域交会所在的边界节点(ind)最初被来自第一反相器(i1)的信号上拉至更低电压(VDD1)电平。在短延迟(例如，几个门(gate))之后，通过关断更低电压控制电路中的第一晶体管(ip1)，并通过导通在更高电压控制电路中的第二和第三晶体管(分别为ip2和ip3)，在边界节点(ind)处的电压电平被上拉至更高电压(VDD2)电平。

更具体地，例如，更低电压控制电路可以包括接收输入信号(IN)和来自边界节点(ind)的反相的信号作为输入的与非门。然后可以将与非门(i6)的输出连接至第一晶体管(ip1)的栅极。用这种方式，通过与非-选通边界节点(ind)的的输入信号(IN)和反相信号来关断第一晶体管(ip1)。可以将第一晶体管(ip1)的源极连接至更低电压(VDD1)电源，并将漏极连接至边界节点(ind)。

例如，更高电压控制电路可以包括与非门(i7)和两个晶体管(ip2和ip3)。可以将第二晶体管(ip2)连接至边界节点反相器(i3)的输出，使得它被来自反相器(i3)(例如，当边界节点(ind)是高(H)时，其被放电到地)的低电平(L)输出信号(ind_b)导通。与非门(i7)可以接收输入信号(IN)和在边界节点处的信号(ind)作为输入。第三晶体管(ip3)可以使它的栅极连接以从与非门(i7)接收信号，使得第三晶体管(ip3)通过与非-选通输入信号(IN)和边界节点信号(ind)来导通。第三晶体管(ip3)可以使它的源极连接到第二晶体管(ip2)的漏极，并使它的漏极连接至边界节点(ind)。

使用此设计，通过使用更低电压控制电路关断前一级反相器的更低电压(VDD1)供电，并通过使用更高电压控制电路导通更高电压(VDD2)供电从而提高边界节点(ind)的电压电平，可以将边界节点(ind)从更低电压(VDD1)域电平转换到更高电压(VDD2)域。通过更低电压控制电路关断来自更低电压(VDD1)供电的电压供电的原因是当更高电压(VDD2)控制电路被导通时避免短路电流路径。换言之，如果当连接更高电压(VDD2)供电时不从边界节点(ind)断开连接更低电压(VDD1)供电，那么电流将从更高电压(VDD2)流向更低电压(VDD1)。具体地，在此实施例中，如果不关断第一晶体管(ip1)，则短路电流路径将是：VDD2→ip2→ip3→ip1→VDD1。

再次，在图1中显示的传统电路中，因为边界节点(ind)没有被上拉至更高电压(VDD2)电平，所以没有完全关断边界节点反相器(i3)的PMOS12。在此实施例中，通过使用更低电压控制电路来切断从更低电压(VDD1)电源向边界节点的电压供电(例如，通过关断第一电压域(VDD1)的第一PMOS(ip1))，并且使用更高电压控制电路来向边界节点(ind)提供更高电压(VDD2)电平(例如，通过导通更高电压域的第二和第三PMOS晶体管(ip2和ip3))，解决此问题。因此，因为边界节点(ind)电压电平被上拉至更高电压(VDD2)电平，所以完全地关断了在位界节点(ind)处的反相器(i3)的PMOS栅极。

图5是示出根据结合本发明构思的原理的另一实施例构造的电压电平转换器的示意电路图。图6和6A是示意性地示出经过图5的电压电平转换器的各个节点的信号的时序图。

现在参照图5和6，将说明结合本发明构思的原理的替换性实施例。如在先前的实施例中，当脉冲的输入信号转变为高电平(H)时，通过如在传统技术中的反相器操作将边界节点(ind)上拉至更低电压(VDD1)电平。并且再次，像在前的实施例一样，并且不同于传统技术，随着边界节点信号转变为高(H)电平，更低电压控制电路从边界节点断开连接更低电压(VDD1)供电。然而，不同于更早的实施例，不是通过逻辑电路将边界节点连接到更高电压(VDD2)供电，而是将升压电容器(ic1)连接在输出节点和边界节点之间来临时地提升在边界节点的电压电平。更具体地，通过关断更低电压控制电路中的第一晶体管(ip1)并且使用由输出信号驱动的升压电容器(ic1)，将边界节点(ind)提升至更高电压(VDD2)电平。

如在先前的实施例中，更低电压控制电路可以包括与非门(i6)，该与非门(i6)具有耦接到输入节点并通过反相器耦接到边界节点的输入。输出连接至第一晶体管(ip1)的栅极。因此，通过与非-选通输入信号和反相的边界节点信号来关断晶体管(ip1)。

然而，高电压控制电路仅仅是连接在输出节点(OUT)和边界节点(ind)之间的升压电容器(ic1)。因此，在此实施例中，考虑输出信号上的噪声，升压电容器(ic1)可以通过从边界节点(ind)内部缓冲的信号来驱动。

此升压方案主要针对脉冲的输入信号有用，其中脉冲宽度合理地足够短以防止边界节点(ind)在输入信号的“H”相位期间在反相器(i3)的跳变点之下被放电。图6A中的信号时序图示出如果信号宽度太长则在边界节点(ind)的电压急降。

在此实施例中，使用更低电压控制电路切断更低电压(VDD1)供电的原因是防止被升压的边界节点(ind)被放电至更低电压(VDD1)电平。

在此实施例中，通过关断第一电压域(VDD1)中的第一晶体管(ip1)，并且使用由输出信号(OUT)驱动的耦接电容器(ic1)来将在边界节点(ind)的电压电平提升至更高电压(VDD2)电平，避免了现有技术的电流泄漏问题。

如同使用先前的实施例，此设计的重要益处是可以使得更低电压(VDD1)电平低于传统技术中的，这在低功率设计中可能极其有益。

图7是示出可以包括根据本发明构思的原理形成的电压电平转换器的***的一个示例的存储***的示意框图。

参照图7，根据本发明构思的实施例的电子***1100可以包括控制器1110、输入/输出(I/O)单元1120、存储器件1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以与通过其发送电子信号的路径对应。存储器件1130可以包括根据本发明构思的实施例构造的至少一个半导体器件。

控制器1110可以包括微处理器、数字信号处理器、微控制器和其他逻辑器件中的至少一个。其他逻辑器件可以具有与微处理器、数字信号处理器和微控制器中的任何一个类似的功能。I/O单元1120可以包括键区、键盘和/或显示单元。存储器件1130可以存储数据和/或命令。接口单元1140可以向通信网络发送电子数据，或者可以从通信网络接收电子数据。接口单元1140可以无线地或经由一个或多个电线或电缆来工作。例如，接口单元1140可以包括用于无线通信的天线或者用于有线通信的收发器。虽然图中没有示出，但是电子***1100可以进一步包括充当高速缓存的快速DRAM器件和/或快速SRAM器件，用于改善控制器1110的操作。

电子***1100例如可以用在个人数字助理(PDA)、便携式计算机、网络平板、无线手机、移动手机、数字音乐播放器、存储卡或其他电子产品中。其他电子产品也可以通过无线通信接收或发送信息数据。

图8是示出可以包括根据本发明构思的原理形成的一个或多个电压电平转换器的存储卡实施例的存储卡的示意框图。

参照图8，存储卡1200可以包括存储器件1210。存储器件1210可以包括根据上述实施例构造的至少一个半导体器件。存储器件1210可以进一步包括不同于根据上述实施例构造的半导体器件的其他类型的半导体器件(例如，DRAM器件和/或SRAM器件)。存储卡1200可以包括控制在主机和存储器件1210之间的数据通信的存储控制器1220。存储器件1210和存储控制器1220可以包括根据本发明构思的原理构造的半导体器件。

存储控制器1220可以包括控制存储卡1200的整体操作的中央处理单元(CPU)1222。另外，存储控制器1220可以包括用作CPU1222的工作存储器的SRAM器件1221。此外，存储控制器1220可以进一步包括主机接口单元1223和存储接口单元1225。主机接口单元1223可以被配置为包括在存储卡1200和主机之间的数据通信协议。存储接口单元1225可以将存储控制器1220连接至存储器件1210。存储控制器1220可以进一步包括错误检验与纠正(ECC)块1224。ECC块1224可以检测和纠正从存储器件1210中读出的数据的错误。

虽然附图中没有显示，但是存储卡1200可以进一步包括存储与主机接口连接的代码数据的只读存储器(ROM)器件。存储卡1200可以用作便携式数据存储卡。替换地，存储卡1200可以被实现为固态磁盘(SSD)，用作用于计算机***的硬盘。

图9是可以包括根据本发明构思的原理形成的半导体器件的信息处理***1300的示意框图。

参照图9，包括根据本发明构思的原理构造的一个或多个半导体器件的闪存***1300可以安装在诸如移动设备或台式计算机的信息处理***1300中。根据本发明构思的信息处理***1300可以进一步包括通过***总线1360电连接至闪存***1310的调制解调器1320、中央处理单元(CPU)1330、随机存取存储器(RAM)1340和用户接口单元1350。闪存***1310可以与上述存储卡相同。通过CPU1330处理的数据或从闪存***1310的外部输入的数据可以存储在闪存***1310中。

闪存***1310可以是固态磁盘(SSD)，并且信息处理***1300可以在闪存***1310中稳定地存储大量数据。另外，因为闪存***1310的可靠性高，所以闪存***1310可以减少另外为纠错消耗的资源。从而，有可能实现具有快速的数据交换功能的信息处理***1300。即使没有在附图中显示，但是可以在信息处理***1300中进一步提供用作输入/输出单元的应用芯片组和/或照相机图像处理器(CIS)。

可以使用各种封装技术来封装上述半导体器件。例如，根据本发明构思的原理构造的半导体器件可以使用层叠封装(package on package,PoP)技术、球栅阵列(ball gridarrays，BGA)技术、芯片尺寸封装(chip scale package，CSP)技术、塑料带引线芯片载体(plastic leaded chip carrier，PLCC)技术、塑料双列直插封装(plastic dual in-linepackage，PDIP)技术、叠片内裸片封装(die in waffle pack)技术、晶片内裸片形式(diein wafer form)技术、板上芯片(chip on board，COB)、陶瓷双列直插封装(ceramic dualin-line package，CERDIP)技术、塑料标准四边扁平封装(plastic metric quad flatpackage，PMQFP)技术、塑料四边扁平封装(plastic quad flat package，PQFP)技术、小外型封装(small outline package，SOIC)技术、缩小型小外型封装(shrink small outlinepackage，SSOP)技术、薄型小外型封装(thin small outline package，TSOP)、薄型四边扁平封装(thin quad flat package,TOFP)技术、***级封装(system in package，SIP)技术、多芯片封装(multi chip package，MCP)技术、晶片级结构封装(wafer-levelfabricated package，WFP)技术、晶片级处理堆叠封装(wafer-level processed stackpackage，WSP)技术或如对本领域技术人员将是已知的其他技术中的任何一种来封装。

根据本发明构思，有可能将更低电压(VDD1)电平减小到传统技术的之下。从而，可以实现另外的电力节约。

虽然已经参照示例实施例描述了本发明构思的原理，但是对于本领域技术人员将显然，在不脱离这些发明构思的精神和范围的情况下可以对其进行各种改变和修改。因此，应该理解以上实施例不是限制性的，而仅是说明性的。从而，本发明构思的范围要通过以下权利要求及其等同内容的最宽的可允许解释来确定，而不应该被上述描述约束或限制。

Claims

1.一种用于在更低电压域和更高电压域之间转变信号的电平转换器，所述电平转换器包括：

输入节点，被配置为接收在更低电压域中的输入信号；

输出节点，被配置为输出在更高电压域中的输入信号的更高电压表示；

更低电压控制电路，被配置为响应于高电平输入信号选择性地禁止更低电压电源向被布置在更低电压域和更高电压域之间的边界处的边界节点供应更低电压；以及

更高电压控制电路，被配置为响应于高电平输入信号选择性地提高在边界节点处的电压，

其中更低电压控制电路包括逻辑电路，

其中更低电压控制电路逻辑电路包括：

与非门，具有连接至输入节点的第一输入和连接至边界节点的第二输入；以及

晶体管，具有连接至与非门的输出的栅极。

2.如权利要求1所述的电平转换器，其中该逻辑电路被配置为响应于输入信号控制更低电压对边界节点的供电。

3.如权利要求2所述的电平转换器，其中与非门的第二输入通过反相器连接至边界节点。

4.如权利要求1所述的电平转换器，其中更高电压控制电路包括逻辑电路，该逻辑电路被配置为响应于输入信号选择性地对边界节点供应更高电压。

5.如权利要求4所述的电平转换器，其中更高电压控制电路逻辑电路包括：

与非门，具有连接至输入节点的第一输入和连接至边界节点的第二输入；

第一晶体管，具有连接至在边界节点处的反相器的输出的栅极，和连接至更高电压电源的源极；以及

第二晶体管，具有连接至与非门的输出的栅极、连接至第一晶体管的漏极的源极和连接至边界节点的漏极。

6.如权利要求1所述的电平转换器，其中更高电压控制电路包括升压电容器，该升压电容器被配置为响应于高电平输入信号提升在边界节点处的电压电平。

7.如权利要求6所述的电平转换器，其中升压电容器连接在输出节点和边界节点之间。

8.如权利要求1所述的电平转换器，其中电平转换器包括被配置为将电压从更低电压电平转变为更高电压电平的多个反相器，并且其中边界节点连接至在更高电压域中的第一反相器的输入。

9.如权利要求8所述的电平转换器，其中当输入信号为高时，更低电压控制电路被配置为禁止从更低电压电源到边界节点的电流路径。

10.一种将信号电路中的电压电平从更低电压电平转换到更高电压电平的方法，所述方法包括：

接收到具有更低电压电平的更低电压域中的输入节点中的输入信号；

将输入信号从更低电压域转变为具有更高电压电平的更高电压域；以及

输出与输入信号对应的在更高电压域中的输出信号，

其中将输入信号从更低电压域转变为更高电压域的步骤包括响应于高电平输入信号切断对被布置在更低电压域和更高电压域之间的边界节点的更低电压电源，

其中转变输入信号的步骤进一步包括响应于高电平输入信号将边界节点的电压电平提高到更高电压电平，其中提高边界节点的电压电平的步骤包括导通被布置在更高电压电源和边界节点之间的多个晶体管。

11.如权利要求10所述的方法，其中切断更低电压电源的步骤包括使用输入信号和边界节点信号的组合来关断被布置在更低电压电源和边界节点之间的晶体管。

12.如权利要求10所述的方法，其中提高边界节点的电压电平的步骤包括使用升压电容器来提升边界节点的电压电平。

13.一种电子***，包括：

电压电平转换电路，被配置为在更低电压电平域和更高电压电平域之间转变信号，所述电压电平转换电路包括：

输入节点，被配置为接收在更低电压域中的输入信号；

输出节点，被配置为输出包括在更高电压域中的输入信号的更高电压表示的输出信号；

更低电压控制电路，被配置为响应于高电平输入信号选择性地防止更低电压电源对被布置在更低电压电平域和更高电压电平域之间的边界处的边界节点供应更低电压电平的电压；以及

其中更低电压控制电路包括：

晶体管，具有连接至与非门的输出的栅极。

14.如权利要求13所述的***，其中更低电压控制电路包括逻辑电路，该逻辑电路被配置为响应于输入信号控制更低电压对边界节点的供电。

15.如权利要求13所述的***，其中更高电压控制电路包括逻辑电路，该逻辑电路被配置为响应于输入信号选择性地对边界节点供应位于更高电压电平的电压。

16.如权利要求13所述的***，其中更高电压控制电路包括升压电容器，该升压电容器被配置为响应于高电平输入信号提升在边界节点处的电压电平。

17.如权利要求13所述的***，其中电压电平转换电路包括被配置为将电压从更低电压电平转变为更高电压电平的多个反相器，并且其中边界节点连接至在更高电压电平域中的第一反相器的输入。