KR20090020410A - 클럭 펄스 발생 회로 - Google Patents
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Abstract
Description
Claims (35)
- 정위상 클럭 신호와 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 펄스 발생부와;상기 펄스 발생부로부터 출력되는 클럭 신호에 응답하여 상기 클럭 신호간에 오버랩과 듀티 저하 현상을 방지하도록 클럭 신호를 조정하여 출력하는 클럭 조정부와;상기 클럭 조정부로부터 출력되는 클럭 신호에 응답하여 데이터 구동신호를 출력하는 프리 구동부;를 포함하는 클럭 펄스 발생 회로.
- 제 1 항에 있어서,상기 펄스 발생부는 정위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 제1가변부와;상기 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 제2가변부;를 포함하는 클럭 펄스 발생 회로.
- 제 2 항에 있어서,상기 제1가변부는 상기 정위상 클럭 신호를 일정구간 지연시켜 출력하는 제1지연부와;상기 정위상 클럭 신호와 상기 제1지연부의 출력 신호에 응답하여 논리 연산하는 제1논리소자;를 포함하는 클럭 펄스 발생 회로.
- 제 2 항에 있어서,상기 제2가변부는 상기 역위상 클럭 신호를 일정구간 지연시켜 출력하는 제2지연부와;상기 역위상 클럭 신호와 상기 제2지연부의 출력 신호에 응답하여 논리 연산하는 제2논리소자;를 포함하는 클럭 펄스 발생 회로.
- 제 1 항에 있어서,상기 클럭 조정부는 상기 펄스 발생기로부터 출력되는 제1클럭 신호와 제2클럭 신호에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제1조정부와;상기 제1조정부로부터 출력되는 상기 클럭 신호에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제2조정부;를 포함하는 클럭 펄스 발생 회로.
- 제 5 항에 있어서,상기 제1클럭 신호는 정위상 클럭 신호를 이용하여 펄스 폭을 가변한 클럭 신호이고, 상기 제2클럭 신호는 역위상 클럭 신호를 이용하여 펄스 폭을 가변한 클럭 신호인 클럭 펄스 발생 회로.
- 제 5 항에 있어서,상기 제1조정부는 상기 제1클럭 신호에 응답하여 논리 연산하는 제1논리소자와;상기 제2클럭 신호에 응답하여 논리 연산하는 제2논리소자;를 포함하고,상기 제1논리소자의 출력신호는 상기 제2논리소자로 입력되고, 상기 제2논리소자의 출력신호는 상기 제1논리소자로 입력되도록 구성하는 클럭 펄스 발생 회로.
- 제 7 항에 있어서,상기 제2조정부는 상기 제1논리소자로터 출력되는 클럭 신호에 응답하여 논리 연산하는 제3논리소자와;상기 제2논리소자로부터 출력되는 클럭 신호에 응답하여 논리 연산하는 제4논리소자;를 포함하고,상기 제3논리소자의 출력신호는 상기 제4논리소자로 입력되고, 상기 제4논리소자의 출력신호는 상기 제3논리소자로 입력되도록 구성하는 클럭 펄스 발생 회로.
- 제 1 항에 있어서,상기 프리 구동부는 상기 클럭 조정부로부터 출력되는 펄스 신호를 반전시켜 출력하는 인버터;를 포함하는 클럭 펄스 발생 회로.
- 제 9 항에 있어서,상기 프리 구동부는 상기 클럭 조정부로부터 출력되는 펄스 신호를 버퍼링하는 버퍼부;를 더 포함하는 클럭 펄스 발생 회로.
- 정위상 클럭 신호와 역위상 클럭 신호에 응답하여 상기 클럭 신호를 조정하여 출력하는 클럭 조절부와;상기 클럭 조절부로부터 출력되는 클럭 신호에 응답하여 데이터 구동신호를 출력하는 프리 구동부;를 포함하는 클럭 펄스 발생 회로.
- 제 11 항에 있어서,상기 클럭 조절부는 상기 정위상 클럭 신호와 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 펄스 발생부와;상기 펄스 발생부로부터 출력되는 클럭 신호에 응답하여 상기 클럭 신호간에 오버랩과 듀티 저하 현상을 방지하도록 클럭 신호를 조정하여 출력하는 클럭 조정부;를 포함하는 클럭 펄스 발생 회로.
- 제 12 항에 있어서,상기 펄스 발생부는 정위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭 을 가변하여 출력하는 제1가변부와;상기 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 제2가변부;를 포함하는 클럭 펄스 발생 회로.
- 제 13 항에 있어서,상기 제1가변부는 상기 정위상 클럭 신호를 일정구간 지연시켜 출력하는 제1지연부와;상기 정위상 클럭 신호와 상기 제1지연부의 출력 신호에 응답하여 논리 연산하는 제1논리소자;를 포함하는 클럭 펄스 발생 회로.
- 제 13 항에 있어서,상기 제2가변부는 상기 역위상 클럭 신호를 일정구간 지연시켜 출력하는 제2지연부와;상기 역위상 클럭 신호와 상기 제2지연부의 출력 신호에 응답하여 논리 연산하는 제2논리소자;를 포함하는 클럭 펄스 발생 회로.
- 제 12 항에 있어서,상기 클럭 조정부는 상기 펄스 발생기로부터 출력되는 제1클럭 신호와 제2클럭 신호에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제1조정부와;상기 제1조정부로부터 출력되는 상기 클럭 신호에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제2조정부;를 포함하는 클럭 펄스 발생 회로.
- 제 16 항에 있어서,상기 제1클럭 신호는 정위상 클럭 신호를 이용하여 펄스 폭을 가변한 클럭 신호이고, 상기 제2클럭 신호는 역위상 클럭 신호를 이용하여 펄스 폭을 가변한 클럭 신호인 클럭 펄스 발생 회로.
- 제 16 항에 있어서,상기 제1조정부는 상기 제1클럭 신호에 응답하여 논리 연산하는 제1논리소자와;상기 제2클럭 신호에 응답하여 논리 연산하는 제2논리소자;를 포함하고,상기 제1논리소자의 출력신호는 상기 제2논리소자로 입력되고, 상기 제2논리소자의 출력신호는 상기 제1논리소자로 입력되도록 구성하는 클럭 펄스 발생 회로.
- 제 18 항에 있어서,상기 제2조정부는 상기 제1논리소자로터 출력되는 클럭 신호에 응답하여 논리 연산하는 제3논리소자와;상기 제2논리소자로부터 출력되는 클럭 신호에 응답하여 논리 연산하는 제4논리소자;를 포함하고,상기 제3논리소자의 출력신호는 상기 제4논리소자로 입력되고, 상기 제4논리소자의 출력신호는 상기 제3논리소자로 입력되도록 구성하는 클럭 펄스 발생 회로.
- 제 11 항에 있어서,상기 프리 구동부는 상기 클럭 조정부로부터 출력되는 펄스 신호를 반전시켜 출력하는 인버터;를 포함하는 클럭 펄스 발생 회로.
- 제 20 항에 있어서,상기 프리 구동부는 상기 클럭 조정부로부터 출력되는 펄스 신호를 버퍼링하는 버퍼부;를 더 포함하는 클럭 펄스 발생 회로.
- 클럭 신호에 응답하여 상기 클럭 신호를 조정하여 데이터 구동신호로 출력하는 데이터 구동신호 생성부와;상기 데이터 구동신호에 응답하여 입력되는 데이터 신호를 제어하여 출력하는 데이터 제어부;를 포함하는 클럭 펄스 발생 회로.
- 제 22 항에 있어서,상기 데이터 구동신호 생성부는 상기 클럭 신호에 응답하여 상기 클럭 신호를 조정하여 출력하는 클럭 조절부와;상기 클럭 조절부로부터 출력되는 클럭 신호에 응답하여 데이터 구동신호를 출력하는 프리 구동부;를 포함하는 클럭 펄스 발생 회로.
- 제 23 항에 있어서,상기 클럭 조절부는 정위상 클럭 신호와 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 펄스 발생부와;상기 펄스 발생부로부터 출력되는 클럭 신호에 응답하여 상기 클럭 신호간에 오버랩과 듀티 저하 현상을 방지하도록 클럭 신호를 조정하여 출력하는 클럭 조정부;를 포함하는 클럭 펄스 발생 회로.
- 제 24 항에 있어서,상기 펄스 발생부는 정위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 제1가변부와;상기 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 제2가변부;를 포함하는 클럭 펄스 발생 회로.
- 제 25 항에 있어서,상기 제1가변부는 상기 정위상 클럭 신호를 일정구간 지연시켜 출력하는 제1지연부와;상기 정위상 클럭 신호와 상기 제1지연부의 출력 신호에 응답하여 논리 연산하는 제1논리소자;를 포함하는 클럭 펄스 발생 회로.
- 제 25 항에 있어서,상기 제2가변부는 상기 역위상 클럭 신호를 일정구간 지연시켜 출력하는 제2지연부와;상기 역위상 클럭 신호와 상기 제2지연부의 출력 신호에 응답하여 논리 연산하는 제2논리소자;를 포함하는 클럭 펄스 발생 회로.
- 제 24 항에 있어서,상기 클럭 조정부는 상기 펄스 발생기로부터 출력되는 제1클럭 신호와 제2클럭 신호에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제1조정부와;상기 제1조정부로부터 출력되는 상기 클럭 신호에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제2조정부;를 포함하는 클럭 펄스 발생 회로.
- 제 28 항에 있어서,상기 제1클럭 신호는 정위상 클럭 신호를 이용하여 펄스 폭을 가변한 클럭 신호이고, 상기 제2클럭 신호는 역위상 클럭 신호를 이용하여 펄스 폭을 가변한 클럭 신호인 클럭 펄스 발생 회로.
- 제 28 항에 있어서,상기 제1조정부는 상기 제1클럭 신호에 응답하여 논리 연산하는 제1논리소자와;상기 제2클럭 신호에 응답하여 논리 연산하는 제2논리소자;를 포함하고,상기 제1논리소자의 출력신호는 상기 제2논리소자로 입력되고, 상기 제2논리소자의 출력신호는 상기 제1논리소자로 입력되도록 구성하는 클럭 펄스 발생 회로.
- 제 30 항에 있어서,상기 제2조정부는 상기 제1논리소자로터 출력되는 클럭 신호에 응답하여 논리 연산하는 제3논리소자와;상기 제2논리소자로부터 출력되는 클럭 신호에 응답하여 논리 연산하는 제4논리소자;를 포함하고,상기 제3논리소자의 출력신호는 상기 제4논리소자로 입력되고, 상기 제4논리소자의 출력신호는 상기 제3논리소자로 입력되도록 구성하는 클럭 펄스 발생 회로.
- 제 23 항에 있어서,상기 프리 구동부는 상기 클럭 조정부로부터 출력되는 펄스 신호를 반전시켜 출력하는 인버터;를 포함하는 클럭 펄스 발생 회로.
- 제 32 항에 있어서,상기 프리 구동부는 상기 클럭 조정부로부터 출력되는 펄스 신호를 버퍼링하는 버퍼부;를 더 포함하는 클럭 펄스 발생 회로.
- 제 22 항에 있어서,상기 데이터 제어부는 상기 데이터 구동신호에 응답하여 입력되는 데이터 신호를 전달하는 신호 전달부;를 포함하는 클럭 펄스 발생 회로.
- 제 34 항에 있어서,상기 데이터 제어부는 상기 신호 전달부의 출력신호를 래치하는 래치부와;상기 래치부의 출력신호를 버퍼링하는 버퍼부;를 더 포함하는 클럭 펄스 발생 회로.
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