KR20090011939A - 반도체 소자의 비트라인 콘택 형성 방법 - Google Patents

반도체 소자의 비트라인 콘택 형성 방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 비트라인 콘택 형성 방법은, N형 및 P형 비트라인 콘택 영역을 갖는 반도체 기판의 주변 영역 상에 상기 N형 비트라인 콘택 영역을 노출시키는 제1마스크패턴을 형성하는 단계; 상기 노출된 반도체 기판의 N형 비트라인 콘택 영역 내에 N형 불순물을 이온주입하는 단계; 상기 제1마스크패턴을 제거하는 단계; 상기 제1마스크패턴이 제거된 반도체 기판을 열처리하여 상기 제1마스크패턴 제거시 발생된 N형 비트라인 콘택 영역 상의 제1자연산화막과 P형 비트라인 콘택 영역 상에 산화막을 형성하는 단계; 상기 열처리된 반도체 기판에 대해 잔류된 제1마스크패턴 및 산화막이 제거되도록 상기 반도체 기판을 세정하는 단계; 상기 세정된 반도체 기판의 주변 영역 상에 상기 P형 비트라인 콘택 영역을 노출시키는 제2마스크패턴을 형성하는 단계; 상기 노출된 반도체 기판의 P형 비트라인 콘택 영역 내에 P형 불순물을 이온주입하는 단계; 및 상기 제2마스크패턴을 제거하는 단계;를 포함하며, 상기 제2마스크패턴의 제거시, 상기 P형 비트라인 콘택 영역 상에 제2자연산화막이 형성되는 것을 특징으로 한다.

Description

반도체 소자의 비트라인 콘택 형성 방법{Method for manufacturing of Bit line contact of semiconductor device}
본 발명은 반도체 소자의 비트라인 콘택 형성 방법에 관한 것으로서, 보다 상세하게는, 폴리 게이트 구조를 갖는 반도체 소자의 주변 영역 비트라인 콘택의 접촉 저항을 개선할 수 있는 반도체 소자의 비트라인 콘택 형성 방법에 관한 것이다.
반도체 소자가 고집적화, 고속화, 저전력화되고 디자인 룰(Design rule)이 감소함에 따라 반도체 소자를 구성하는 트랜지스터들의 크기도 급속도로 감소하고 있다. 이에 따라, 트랜지스터의 단채널(Short channel) 마진이 줄어들어 트랜지스터의 고속 및 저전압 구동에 많은 문제점이 노출하고 있다.
이에, 반도체 소자의 마진 개선을 확보하기 위한 방안 중의 하나로, 미세 선폭을 가지는 모스펫(MOSFET) 소자에서 단채널 효과(short channel effect)에 관련된 문제를 해결할 수 있는 듀얼 폴리 게이트를 적용하는 반도체 소자가 제안되었다.
한편, 반도체 소자의 고집적화로 듀얼 폴리 게이트를 적용하는 반도체 소자 의 주변 영역 비트라인 콘택의 선폭이 감소하고 있고, 디바이스 설계 측면에서는 접촉 저항을 유지하기 위하여 비트라인 콘택의 선폭이 감소되어야 하나, 비트라인 콘택 CD(Critical dimension)의 감소로 인해 접촉 저항은 증가하고 있다.
이에 따라, 상기 비트라인 콘택의 접촉 저항을 감소시키기 위해 주변 영역의 비트라인 콘택 형성 후, 요구되는 영역에 N형 및 P형 불순물을 각각 이온주입을 수행하는 공정을 추가적으로 진행하여 비트라인 콘택을 제조하고 있다.
도 1a 내지 도 1e는 종래 듀얼 폴리 게이 트구조를 갖는 반도체 소자의 주변 영역 비트라인 콘택 형성 방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 주변 영역의 비트라인 콘택 형성 영역 중 N형 불순물 이온주입 영역을 노출시키는 포토레지스트(Photoresist)로 이루어진 제1마스크패턴(104)을 형성한 후, 상기 노출된 N형 불순물이 이온주입된 영역에 N형 불순물을 이온주입한다.
도 1b를 참조하면, 상기 제1마스크패턴을 제거한다. 이때, 상기 건식 식각 공정으로 상기 N형 불순물이 이온주입된 영역에는 일정 높이의 제1자연산화막(Native oxide : 106a)이 형성된다.
도 1c를 참조하면, 상기 반도체 기판(100)에 잔류하는 제1마스크패턴을 완전히 제거하기 위하여 상기 반도체 기판(100)에 BOE(Buffered oxide etch) 용액을 이용한 습식 식각 공정을 추가적으로 진행한다. 이때, 상기 습식 식각 공정으로 상기 제1자연산화막(106)의 일부 두께가 제거된다.
도 1d를 참조하면, 상기 반도체 기판(100) 상에 P형 불순물 이온주입 영역을 노출시키는 포토레지스트(Photoresist)로 이루어진 제2마스크패턴(108)을 형성한다. 그런 다음, 상기 노출된 P형 불순물이 이온주입된 영역에 P형 불순물을 이온주입한다.
도 1e를 참조하면, 상기 제2마스크패턴을 건식 식각하여 제거한다. 이때, 상기 건식 식각으로 상기 N형 불순물이 이온주입된 영역에는 제2자연산화막(110)이 형성되고, 상기 제2자연산화막(110)은 상기 일정 두께로 제거된 제1자연산화막(106) 보다 높은 높이로 형성된다.
그런 다음, 상기 각 영역에 주입된 N형 및 P형 불순물이 상기 반도체 기판100) 내부로 균일하게 분포하도록 상기 반도체 기판(100)에 열공정을 수행한다.
상기 제1 및 제2자연산화막(106, 108)은 상기 열공정에 의해 상기 N형 및 P형 불순물이 외부로 반도체 기판(100)의 계면으로 외부 확산되는 것을 억제시키는 역할을 한다.
그러나, N형 불순물이 주입된 영역의 제1자연산화막(106)은 습식 식각 공정으로 열공정에 의한 확산 이전에 두께가 줄어들어 오히려 상기 N형 불순물의 농도를 감소시키고 접촉 저항을 증가시키는 결과가 초래하며, 줄어든 제1자연산화막(106)의 두께로 인하여 N형 불순물의 외부확산이 발생한다.
본 발명은 폴리 게이트 구조를 갖는 반도체 소자의 주변 영역 비트라인 콘택의 접촉 저항을 개선할 수 있는 반도체 소자의 비트라인 콘택 형성 방법을 제공한 다.
본 발명에 따른 반도체 소자의 비트라인 콘택 형성 방법은, N형 및 P형 비트라인 콘택 영역을 갖는 반도체 기판의 주변 영역 상에 상기 N형 비트라인 콘택 영역을 노출시키는 제1마스크패턴을 형성하는 단계; 상기 노출된 반도체 기판의 N형 비트라인 콘택 영역 내에 N형 불순물을 이온주입하는 단계; 상기 제1마스크패턴을 제거하는 단계; 상기 제1마스크패턴이 제거된 반도체 기판을 열처리하여 상기 제1마스크패턴 제거시 발생된 N형 비트라인 콘택 영역 상의 제1자연산화막과 P형 비트라인 콘택 영역 상에 산화막을 형성하는 단계; 상기 열처리된 반도체 기판에 대해 잔류된 제1마스크패턴 및 산화막이 제거되도록 상기 반도체 기판을 세정하는 단계; 상기 세정된 반도체 기판의 주변 영역 상에 상기 P형 비트라인 콘택 영역을 노출시키는 제2마스크패턴을 형성하는 단계; 상기 노출된 반도체 기판의 P형 비트라인 콘택 영역 내에 P형 불순물을 이온주입하는 단계; 및 상기 제2마스크패턴을 제거하는 단계;를 포함하며, 상기 제2마스크패턴의 제거시, 상기 P형 비트라인 콘택 영역 상에 제2자연산화막이 형성되는 것을 특징으로 한다.
상기 산화막 형성 공정은 산소(O2) 또는 수증기(H2O)가 10∼1000Pa의 부분 압력을 갖도록 공급되는 조건으로 수행하는 것을 특징으로 한다.
상기 산화막 형성 공정은 200∼500℃ 온도로 수행하는 것을 특징으로 한다.
상기 제1 및 제2마스크패턴은 건식 식각으로 제거하는 것을 특징으로 한다.
상기 습식 세정은 BOE용액으로 수행하는 것을 특징으로 한다.
상기 제2자연산화막을 형성하는 단계 후, 상기 주입된 N형 및 P형 불순물이 상기 반도체 기판 내부로 균일하게 분포하도록 상기 반도체 기판에 열공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제2자연산화막은 상기 제1자연산화막과 동일 높이를 갖도록 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 비트라인 콘택 형성 방법은, N형 비트라인 콘택 영역을 갖는 반도체 기판의 주변 영역 상에 상기 N형 비트라인 콘택 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 반도체 기판의 N형 비트라인 콘택 영역 내에 N형 불순물을 이온주입하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 마스크패턴이 제거된 반도체 기판을 열처리하여 상기 제1마스크패턴 제거시 발생된 N형 비트라인 콘택 영역 상의 자연산화막 상에 산화막을 형성하는 단계; 및 상기 열처리된 반도체 기판에 대해 잔류된 제1마스크패턴 및 산화막이 제거되도록 상기 반도체 기판을 세정하는 단계;를 포함하는 것을 특징으로 한다.
본 발명은 듀얼 폴리 게이트 구조를 갖는 반도체 소자의 주변영역 비트라인 콘택 형성 공정 중 N형 및 P형 불순물의 확산을 위한 열 공정시 산화막 두께의 감소로 N형 불순물이 외부로 확산되는 것을 방지하기 위하여 반도체 소자의 제조 공정 중 발생하는 N형 불순물 이온 주입 영역 상의 산화막 손실을 방지한다.
자세하게, N형 불순물 이온주입을 위한 마스크패턴의 제거시 N형 불순물 이 온 주입 영역 상에 형성되는 산화막에 열산화 공정을 추가적으로 수행하여 상기 산화막의 높이를 높인다.
따라서, 이후 수행되는 습식 세정 공정에서 상기 산화막의 일부 두께로 제거되더라도 후속 열공정시 N형 불순물이 외부로 확산되는 것을 방지할 수 있을 정도의 두께로 산화막이 잔류되어 N형 불순물의 확산을 방지할 수 있어 비트라인 콘택의 접촉 저항을 개선할 수 있다.
이하에서는, 본 발명의 실시예에 따른 반도체 소자의 비트라인 콘택 형성 방법을 도 2a 내지 도 2e를 참조하여 상세히 설명하도록 한다.
도 2a를 참조하면, 듀얼 폴리 게이트 구조를 갖는 반도체 기판(200) 상에 주변 영역의 비트라인 콘택 형성 영역 중 N형 불순물 이온주입 영역을 노출시키는 포토레지스트(Photoresist)로 이루어진 제1마스크패턴(204)을 형성한다. 그런 다음, 상기 노출된 영역에 비소(As)와 같은 N형 불순물을 이온주입 한다.
도 2b를 참조하면, 상기 반도체 기판(200)에 건식 식각 공정을 수행하여 상기 제1마스크패턴을 제거한다. 이때, 상기 건식 식각 공정으로 상기 N형 불순물이 이온주입된 영역에는 일정 높이를 갖는 제1자연산화막(206a)이 형성된다.
도 2c를 참조하면, 상기 반도체 기판(200)에 산소(O2) 또는 수증기(H2O)를 미량 공급하는 조건하에서 열공정을 진행하는 열산화 공정을 수행하여 상기 제1자연산화막(206b)의 높이를 증가시킨다. 이때, 상기 P형 불순물이 주입되는 영역에도 산화막(206c)이 형성된다. 상기 열산화 공정은 상기 산소(O2) 또는 수증기가 10∼ 1000Pa의 부분 압력을 갖도록 공급되는 조건하에서 200 ∼ 500℃ 온도로 수행한다.
도 2d를 참조하면, 상기 N형 불순물 이온주입을 위하여 형성된 상기 제1마스크패턴은 상기 건식 식각 공정으로 완전히 제거되지 않기 때문에, 상기 반도체 기판(200)에 BOE(Buffered oxide etch) 용액을 이용한 습식 식각 공정을 추가적으로 수행하여 상기 잔류하는 제1마스크패턴을 완전히 제거한다.
이때, 상기 습식 식각 공정으로 상기 제1자연산화막(206)은 후속 열공정시 N형 불순물이 외부로 확산되지 않는 정도의 두께로 감소되고, 상기 P형 불순물 이온 주입 영역 상에 형성된 산화막은 제거된다.
도 2e를 참조하면, 상기 반도체 기판(200) 상에 P형 불순물 이온주입 영역을 노출시키는 포토레지스트(Photoresist)로 이루어진 제2마스크패턴(208)을 형성한다. 그런 다음, 상기 노출된 P형 불순물이 이온주입된 영역에 P형 불순물을 이온주입 한다.
도 2f를 참조하면, 상기 제2마스크패턴을 건식 식각 공정으로 제거한다. 이때, 상기 건식 식각 공정으로 상기 P형 불순물이 이온주입된 영역에는 제2자연산화막(210)이 형성된다.
상기 제2마스크패턴은 상기 건식 식각 공정만으로도 완전히 제거되기 때문에 별도의 습식 식각 공정은 필요하지 않으며, 따라서, 상기 제1 및 제2자연산화막(206, 210)은 N형 및 P형 불순물이 후속 열공정에서 외부로 확산되지 않는 정도로 유사한 높이를 갖는다.
그런 다음, 상기 각 영역에 주입된 N형 및 P형 불순물이 상기 반도체 기 판(200) 내부로 균일하게 분포하도록 상기 반도체 기판(200)에 열공정을 수행한다.
이상에서와 같이, 본 발명은 N형 불순물 이온주입을 위한 마스크패턴의 제거시 N형 불순물 이온 주입 영역 상에 형성되는 산화막에 열산화 공정을 추가적으로 수행하여 상기 산화막의 높임으로써 후속에서 수행되는 습식 세정 공정시 상기 산화막의 일부 두께로 제거되더라도 후속 열공정시 N형 불순물이 외부로 확산되는 것을 방지할 수 있어 주입된 이온의 농도의 안정성을 확보할 수 있고, 비트라인 콘택의 접촉 저항을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1e는 종래 듀얼 폴리 게이 트구조를 갖는 반도체 소자의 주변 영역 비트라인 콘택 형성 방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 듀얼 폴리 게이트 구조를 갖는 반도체 소자의 주변 영역 비트라인 콘택 형성 방법을 설명하기 위한 공정별 단면도.

Claims (8)

  1. N형 및 P형 비트라인 콘택 영역을 갖는 반도체 기판의 주변 영역 상에 상기 N형 비트라인 콘택 영역을 노출시키는 제1마스크패턴을 형성하는 단계;
    상기 노출된 반도체 기판의 N형 비트라인 콘택 영역 내에 N형 불순물을 이온주입하는 단계;
    상기 제1마스크패턴을 제거하는 단계;
    상기 제1마스크패턴이 제거된 반도체 기판을 열처리하여 상기 제1마스크패턴 제거시 발생된 N형 비트라인 콘택 영역 상의 제1자연산화막과 P형 비트라인 콘택 영역 상에 산화막을 형성하는 단계;
    상기 열처리된 반도체 기판에 대해 잔류된 제1마스크패턴 및 산화막이 제거되도록 상기 반도체 기판을 세정하는 단계;
    상기 세정된 반도체 기판의 주변 영역 상에 상기 P형 비트라인 콘택 영역을 노출시키는 제2마스크패턴을 형성하는 단계;
    상기 노출된 반도체 기판의 P형 비트라인 콘택 영역 내에 P형 불순물을 이온주입하는 단계; 및
    상기 제2마스크패턴을 제거하는 단계;를 포함하며,
    상기 제2마스크패턴의 제거시, 상기 P형 비트라인 콘택 영역 상에 제2자연산화막이 형성되는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 산화막 형성 공정은 산소(O2) 또는 수증기(H2O)가 10∼1000Pa의 부분 압력을 갖도록 공급되는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 산화막 형성 공정은 200∼500℃ 온도로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 및 제2마스크패턴은 건식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 습식 세정은 BOE용액으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.
  6. 제 1 항에 있어서,
    상기 제2자연산화막을 형성하는 단계 후, 상기 주입된 N형 및 P형 불순물이 상기 반도체 기판 내부로 균일하게 분포하도록 상기 반도체 기판에 열공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.
  7. 제 1 항에 있어서,
    상기 제2자연산화막은 상기 제1자연산화막과 동일 높이를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.
  8. N형 비트라인 콘택 영역을 갖는 반도체 기판의 주변 영역 상에 상기 N형 비트라인 콘택 영역을 노출시키는 마스크패턴을 형성하는 단계;
    상기 노출된 반도체 기판의 N형 비트라인 콘택 영역 내에 N형 불순물을 이온주입하는 단계;
    상기 마스크패턴을 제거하는 단계;
    상기 마스크패턴이 제거된 반도체 기판을 열처리하여 상기 제1마스크패턴 제거시 발생된 N형 비트라인 콘택 영역 상의 자연산화막 상에 산화막을 형성하는 단계; 및
    상기 열처리된 반도체 기판에 대해 잔류된 제1마스크패턴 및 산화막이 제거되도록 상기 반도체 기판을 세정하는 단계;를
    포함하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.
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