KR20090011183A - 오실레이터와 그를 이용한 내부전압 생성회로 - Google Patents

오실레이터와 그를 이용한 내부전압 생성회로 Download PDF

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KR20090011183A
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Abstract

본 발명은 다수의 지연부를 구비하는 오실레이터에 있어서, 상기 다수의 지연부 각각은, 전원전압단과 제1 노드 사이에 소오스-드레인 경로가 형성되고 입력단에 게이트가 연결된 제1 풀업 MOS 트랜지스터와, 상기 제1 노드와 출력단 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트가 연결된 제2 풀업 MOS 트랜지스터와, 상기 제1 노드와 상기 입력단 사이에 연결된 제1 커패시터와, 상기 출력단과 제2 노드 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트가 연결된 제1 풀다운 MOS 트랜지스터와, 상기 제2 노드와 접지전압단 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트 연결된 제2 풀다운 MOS 트랜지스터, 및 상기 제2 노드와 상기 입력단 사이에 연결된 제2 커패시터를 구비하는 오실레이터를 제공한다.
오실레이터, RC 지연시간, 커플링 효과

Description

오실레이터와 그를 이용한 내부전압 생성회로{OSCILLATOR AND INTERNAL VOLTAGE GENERATOR USING SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 오실레이터(oscillator)와 이를 이용한 내부전압 생성회로에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치에는 내부전압 생성회로가 구비되어 있어서, 원하는 전압레벨의 내부전압을 자체적으로 생성하여 사용하고 있다. 내부전압 생성회로는 다양한 구성으로 설계될 수 있으며, 이 중 차지펌핑 동작을 이용하여 내부전압을 생성하는 회로의 경우에는 오실레이터를 구성요소로 가지고 있다.
도 1은 일반적인 오실레이터(oscillator)를 설명하기 위한 회로도이다.
도 1을 참조하면, 오실레이터는 다수의 인버터와 다수의 지연부를 구비한다. 설명의 편의를 위해 도 1에는 세 개의 인버터(110, 150, 170)와 두 개의 지연부(130, 170)만을 도시하였다.
우선, 제1 및 제2 지연부(130, 170)를 생략하고 간단한 동작을 설명하기로 한다.
제1 인버터(110)는 입력된 신호(OSC_OUT)를 반전하여 출력하고, 제2 인버터(150)는 제1 인버터(110)의 출력신호를 입력받아 반전하여 출력하며, 제3 인버터(170)는 제2 인버터(150)의 출력신호를 입력받아 반전하여 제1 인버터(110)에 피드백(feedback)시켜 준다.
결국, 반전 동작과 피드백되는 구성을 통해 제3 인버터(170)의 출력신호(OSC_OUT)는 논리'하이(high)'에서 논리'로우(low)'로 다시 논리'로우'에서 논리'하이'로 오실레이션(oscillation)하게 된다. 즉, 발진신호가 된다.
한편, 저주파로 오실레이션 하는 발진신호(OSC_OUT)를 생성하기 위해서는 제1 및 제2 지연부(130, 170)와 같은 RC 지연회로를 이용한다. 제1 및 제2 지연부(130, 170) 각각은 저항(R1)과 커패시터(C1)를 구비함으로써, 발진신호(OSC_OUT)의 오실레이션 주기를 늘려준다. 즉, 제1 및 제2 지연부(130, 170)에서 반영되는 지연시간(이하, "RC 지연시간" 이라 칭함.)이 길어질수록 저주파수의 발진신호(OSC_OUT)를 생성할 수 있다.
이때, RC 지연시간을 결정하는 중요한 요소는 저항과 커패시터라고 할 수 있다. 설명의 편의를 위해 제1 지연부(130)를 대표로 설명하기로 한다.
저항(R1)의 값을 크게 하면 저항(R1)을 통과하는 신호의 지연시간이 늘어나게 된다. 그리고, 커패시터(C1)의 용량을 크게 하면 충전(charging)/방전(discharging)에 의해 지연시간이 늘어나게 된다. 즉, RC 지연시간을 늘려주기 위해서는 저항(R1)의 값을 크게 하거나 커패시터(C1)의 용량을 크게 하면 된다.
하지만, 저항(R1)의 값을 크게 하면 그만큼 칩 면적이 늘어나게 되고, 커패시터(C1)의 용량을 크게 하면 충전/방전을 하면서 소모되는 전류의 양이 늘어나게 된다. 즉, RC 지연시간을 늘리기 위해서 칩 면적이 늘어나는 부담과 소모되는 전력이 늘어나는 부담을 감수하여야 한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소모되는 전력을 최소화하면서 예정된 주파수를 가지는 발진신호를 생성할 수 있는 오실레이터를 제공하는데 그 목적이 있다.
또한, 칩 면적을 늘리지 않으면서 예정된 주파수를 가지는 발진신호를 생성할 수 있는 오실레이터를 제공하는데 다른 목적이 있다.
또한, 칩 면적을 늘리지 않으며 소모되는 전력을 최소화하면서 펌핑전압을 생성할 수 있는 펌핑전압 생성장치를 제공하는데 또 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 지연부를 구비하는 오실레이터에 있어서, 상기 다수의 지연부 각각은, 전원전압단과 제1 노드 사이에 소오스-드레인 경로가 형성되고 입력단에 게이트가 연결된 제1 풀업 MOS 트랜지스터; 상기 제1 노드와 출력단 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트가 연결된 제2 풀업 MOS 트랜지스터; 상기 제1 노드와 상기 입력단 사이에 연결된 제1 커패시터; 상기 출력단과 제2 노드 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트가 연결된 제1 풀다운 MOS 트랜지스터; 상기 제2 노드와 접지전압단 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트 연결된 제2 풀다운 MOS 트랜지스터; 및 상기 제2 노드와 상기 입력단 사이에 연결 된 제2 커패시터를 구비하는 오실레이터가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 기준전압에 대응하여 내부전압을 검출하기 위한 전압검출수단; 상기 전압검출수단의 출력신호에 응답하며 예정된 주파수 가지는 발진신호를 생성하기 위하여 다수의 지연부를 구비하는 오실레이터; 및 상기 발진신호에 응답하여 차지펌핑을 통해 상기 내부전압을 생성하기 위한 차지펌핑수단을 구비하되, 상기 다수의 지연부 각각은, 전원전압단과 제1 노드 사이에 소오스-드레인 경로가 형성되고 상기 지연부의 입력단에 게이트가 연결된 제1 풀업 MOS 트랜지스터; 상기 제1 노드와 상기 지연부의 출력단 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트가 연결된 제2 풀업 MOS 트랜지스터; 상기 제1 노드와 상기 입력단 사이에 연결된 제1 커패시터; 상기 출력단과 제2 노드 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트가 연결된 제1 풀다운 MOS 트랜지스터; 상기 제2 노드와 접지전압단 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트가 연결된 제2 풀다운 MOS 트랜지스터; 및 상기 제2 노드와 상기 입력단 사이에 연결된 제2 커패시터를 구비하는 내부전압 생성회로가 제공된다.
본 발명은 오실레이터에서 출력되는 발진신호가 예정된 주파수를 가지기 위하여 지연시간을 확보하는데 있어서, 커플링(coupling) 효과에 의한 RC 지연시간을 이용함으로써, 칩 면적에 대한 부담을 줄일 수 있고, 소모되는 전력을 최소화할 수 있다.
상술한 본 발명은 커플링 효과를 이용하여 지연시간을 확보해 줌으로써, 지연시간을 확보하는데 소모하는 전력을 줄일 수 있고, 칩 면적이 늘어나는 것을 막아줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 오실레이터를 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명에 따른 오실레이터는 다수개의 지연부를 구비할 수 있으며, 설명의 편의를 위해 다수개의 지연부 중 한 개의 지연부를 대표로 도시하였다.
지연부는 외부전압단(VDD)과 제1 노드(NOD1) 사이에 소오스-드레인 경로가 형성되고 입력단(IN)에 게이트가 연결된 제1 풀업 PMOS 트랜지스터(PM1)와, 제1 노드(NOD1)와 입력단(IN) 사이에 연결된 제1 커패시터(C2)와, 제2 노드(NOD2)와 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 입력단(IN)에 게이트가 연결된 제2 풀다운 NMOS 트랜지스터(NM2)와, 제2 노드(NOD2)와 입력단(IN) 사이에 연결된 제2 커패시터(C3)와, 제1 및 제2 노드(NOD1, NOD2)를 전원으로 하여 입력단(IN)을 통해 입력되는 신호를 반전하기 위한 인버터(INV1), 및 인버터(INV1)의 출력단과 다음 지연부의 입력단 사이에 연결된 저항(R2)을 구비할 수 있다.
여기서, 인버터(INV1)는 제1 노드(NOD1)와 인버터(INV1)의 출력단 사이에 소오스-드레인 경로가 형성되고 입력단(IN)에 게이트가 연결된 제2 풀업 PMOS 트랜지스터(PM2)와, 인버터(INV1)의 출력단과 제2 노드(NOD2) 사이에 소오스-드레인 경로가 형성되고 입력단(IN)에 게이트가 연결된 제1 풀다운 NMOS 트랜지스터(NM1)를 구비할 수 있다.
도 3은 도 2에 도시된 지연부의 동작을 설명하기 위한 동작 타이밍도이다. 설명의 편의를 위해 저항(R2)에 의한 지연시간은 고려하지 않기로 한다. 즉, 도 2에 도시된 'OUT'단과 인버터(INV1)의 출력단을 동일하게 생각하기로 한다.
도 3에는 도 2의 입력단(IN)과 출력단(OUT)과 제1 노드(NOD1), 및 제2 노드(NOD2)의 동작 타이밍도가 도시되어 있으며, 다시 도 2와 도 3을 참조하여 구간별로 각 노드에 대해 살펴보도록 한다. A 구간은 입력단(IN)이 논리'로우'인 구간이고, B 구간은 입력단(IN)이 논리'로우'에서 논리'하이'로 천이하는 구간이고, C 구간은 입력단(IN)이 논리'하이'인 구간이고, D 구간은 입력단(IN)이 논리'하이'에서 논리'로우'로 천이하는 구간이며, E 구간은 입력단(IN)이 다시 논리'로우'가 되는 구간이다.
우선, 입력단(IN)이 논리'로우'가 되는 A 구간에서 제1 및 제2 풀업 PMOS 트랜지스터(PM1, PM2)가 턴 온(turn on) 상태로 제1 노드(NOD1)는 외부전압단(VDD)의 전압레벨인 상태이며, 제1 및 제2 풀다운 NMOS 트랜지스터(NM1, NM2)가 턴 오프(turn off) 상태로 제2 노드(NOD2)는 접지전압단(VSS)의 전압레벨로 플로 팅(floating) 상태이다.
입력단(IN)이 논리'로우'에서 논리'하이'로 천이하는 구간인 B 구간에서 제1 노드(NOD1)는 외부전압단(VDD)의 전압레벨에서 커플링 효과에 의해 α만큼 올라간 전압레벨이 되고, 제2 노드(NOD2) 역시 커플링 효과에 의해 접지전압단(VSS)의 전압레벨에 β만큼 올라간 전압레벨이 된다. 그래서, 제1 및 제2 풀다운 NMOS 트랜지스터(NM1, NM2)가 턴 온 되면 출력신호(OUT)는 β의 영향에 의한 지연시간 이후 논리'하이'에서 논리'로우'로 천이하게 된다.
입력단(IN)이 논리'하이'가 되는 C 구간에서 제1 및 제2 풀업 PMOS 트랜지스터(PM1, PM2)가 턴 오프 상태로 제1 노드(NOD1)는 외부전압단(VDD)의 전압레벨에서 α만큼 올라간 전압레벨로 플로팅 상태이며, 제1 및 제2 풀다운 NMOS 트랜지스터(NM1, NM2)가 턴 온 상태로 제2 노드(NOD2)는 접지전압단(VSS)의 전압레벨인 상태이다.
입력단(IN)이 논리'하이'에서 논리'로우'로 천이하는 구간인 D 구간에서 제1 노드(NOD1)는 외부전압단(VDD)의 전압레벨에서 α만큼 올라간 전압레벨에 커플링 효과에 의해 β만큼 내려간 전압레벨이 되고, 제2 노드(NOD2) 역시 커플링 효과에 의해 접지전압단(VSS)의 전압레벨에서 α만큼 내려간 전압레벨이 된다. 그래서, 제1 및 제2 풀업 PMOS 트랜지스터(PM1, PM2)가 턴 온 되면 출력신호(OUT)는 β의 영향에 의한 지연시간 이후 논리'로우'에서 논리'하이'로 천이하게 된다.
입력단(IN)이 논리'로우'가 되는 E 구간에서 제1 및 제2 풀업 PMOS 트랜지스터(PM1, PM2)가 턴 온 상태로 제1 노드(NOD1)는 외부전압단(VDD)의 전압레벨 상태 이며, 제1 및 제2 풀다운 NMOS 트랜지스터(NM1, NM2)가 턴 오프 상태로 제2 노드(NOD2)는 접지전압단(VSS)의 전압레벨에서 α만큼 내려간 전압레벨로 플로팅 상태이다.
전술한 바와 같이, 본 발명에 따르면 제1 및 제2 커패시터(C2, C3)의 커플링 효과를 이용하여 출력신호(OUT)에 지연시간을 반영할 수 있다. 때문에, RC 지연시간을 확보하는데 있어서, 전력을 소모하거나 저항의 저항 값을 크게 설계하지 않더라도 예정된 RC 지연시간을 확보하는 것이 가능하다.
그래서, 이러한 지연부를 다수 구비한 오실레이터는 불필요한 전력 소모 없이, 그리고 칩 면적의 부담없이 원하는 저주파수를 가지는 발진신호를 생성하는 것이 가능하다.
한편, 저주파수의 발진신호를 생성하는 오실레이터는 펌핑전압 생성회로에 사용될 수도 있으며, 도 4는 본 발명의 오실레이터를 구비한 펌핑전압 생성회로를 설명하기 위한 블록도이다.
도 4를 참조하면, 펌핑전압 생성회로는 전압검출부(410)와, 오실레이터(430), 및 차지펌핑부(450)를 구비할 수 있다.
전압검출부(410)는 기준전압(V_REF)에 대응하여 펌핑전압(VPP)을 검출하여 검출신호(DET)로써 출력한다. 예컨대, 검출신호(DET)는 기준전압(V_REF)의 전압레벨이 펌핑전압(VPP)의 전압레벨보다 높은 경우 오실레이터(430)를 활성화(enable) 시키기 위해 논리'하이'가 되고, 기준전압(V_REF)의 전압레벨이 펌핑전압(VPP)의 전압레벨보다 낮은 경우 오실레이터(430)를 비활성화(disable) 시키기 위해 논리' 로우'가 된다.
오실레이터(430)는 검출신호(DET)에 응답하여 예정된 주파수를 가지는 발진신호(OSC_OUT)를 생성한다. 오실레이터(430)는 다수의 지연부를 구비할 수 있으며 다수의 지연부 중 적어도 어느 하나는 도 2의 구성을 가지게 된다. 이에 대한 설명은 도 5에서 다시 하기로 한다.
차지펌핑부(450)는 발진신호(OSC_OUT)에 응답하여 차지펌핑 동작을 통해 펌핑전압(VPP)을 생성한다. 즉, 오실레이터(430)가 동작하여 오실레이션하는 발진신호(OSC)가 차지펌핑부(450)에 입력되면 차지펌핑부(450)는 차지펌핑 동작을 통해 펌핑전압(VPP)을 생성한다.
이렇게, 생성된 펌핑전압(VPP)은 다시 전압검출부(410)로 입력되며, 전압검출부(410)는 기준전압(V_REF)과 펌핑전압(VPP)의 전압레벨을 비교하여 오실레이터(430)의 활성화 또는 비활성화를 결정하기 위한 검출신호(DET)를 출력하게 된다.
도 5는 도4의 오실레이터(430)를 설명하기 위한 블록도이다.
도 5를 참조하면, 오실레이터(430)는 검출신호(DET)와 발진신호(OSC_OUT)에 응답하여 오실레이터(430)의 오실레이션 동작을 활성화시키기 위한 오실레이터 활성화부(432)와, 체인 연결된 다수의 지연부를 구비할 수 있다. 여기서는 설명의 편의를 위해 제1 및 제2 지연부(434, 436)만 도시하였다. 제1 및 제2 지연부(434, 436)는 각각 도 2와 같은 구성을 가지는 것을 특징으로 한다.
각 지연부에 대한 기술적 구현 및 동작은 이미 도 2에 설명하였으며 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 이하, 구체적인 설명은 생략 하기로 한다.
결국, 본 발명에 따른 펌핑전압 생성회로는 불필요한 전력 소모 없이, 그리고 칩 면적의 부담없이 펌핑전압을 생성하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 도 2에는 제1 풀업 PMOS 트랜지스터(PM1)와 제2 풀다운 NMOS 트랜지스터(NM2)를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 종류의 트랜지스터로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 도 4에는 오실레이터(430)를 구비하여 외부전원전압보다 높은 전압레벨을 가지는 펌핑전압(VPP)을 생성하는 경우를 일예로 들어 설명하였으나, 본 발명은 오실레이터(430)를 이용하여 접지전압보다 낮은 전압레벨을 생성하는 경우에도 적용될 뿐만 아니라, RC 지연시간을 통해 생성된 저주파수의 발진신호를 이용하고 하는 회로에서 모두 적용할 수 있다.
도 1은 일반적인 오실레이터를 설명하기 위한 회로도.
도 2는 본 발명에 따른 오실레이터를 설명하기 위한 회로도.
도 3은 도 2에 도시된 지연부의 동작을 설명하기 위한 동작 타이밍도.
도 4는 본 발명의 오실레이터를 구비한 펌핑전압 생성회로를 설명하기 위한 블록도.
도 5는 도4의 오실레이터를 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
PM1, PM2 : 제1 및 제2 풀업 PMOS 트랜지스터
NM1, NM2 : 제1 및 제2 풀다운 NMOS 트랜지스터
C2, C3 : 제1 및 제2 커패시터 R2 : 저항

Claims (10)

  1. 다수의 지연부를 구비하는 오실레이터에 있어서,
    상기 다수의 지연부 각각은,
    전원전압단과 제1 노드 사이에 소오스-드레인 경로가 형성되고 입력단에 게이트가 연결된 제1 풀업 MOS 트랜지스터;
    상기 제1 노드와 출력단 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트가 연결된 제2 풀업 MOS 트랜지스터;
    상기 제1 노드와 상기 입력단 사이에 연결된 제1 커패시터;
    상기 출력단과 제2 노드 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트가 연결된 제1 풀다운 MOS 트랜지스터;
    상기 제2 노드와 접지전압단 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트 연결된 제2 풀다운 MOS 트랜지스터; 및
    상기 제2 노드와 상기 입력단 사이에 연결된 제2 커패시터
    를 구비하는 오실레이터.
  2. 제1항에 있어서,
    상기 출력단과 다음 지연부의 입력단 사이에 연결된 저항을 더 구비하는 것을 특징으로 하는 오실레이터.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 풀업 MOS 트랜지스터는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 오실레이터.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 풀다운 MOS 트랜지스터는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 오실레이터.
  5. 기준전압에 대응하여 내부전압을 검출하기 위한 전압검출수단;
    상기 전압검출수단의 출력신호에 응답하며 예정된 주파수 가지는 발진신호를 생성하기 위하여 다수의 지연부를 구비하는 오실레이터; 및
    상기 발진신호에 응답하여 차지펌핑을 통해 상기 내부전압을 생성하기 위한 차지펌핑수단을 구비하되,
    상기 다수의 지연부 각각은,
    전원전압단과 제1 노드 사이에 소오스-드레인 경로가 형성되고 상기 지연부의 입력단에 게이트가 연결된 제1 풀업 MOS 트랜지스터;
    상기 제1 노드와 상기 지연부의 출력단 사이에 소오스-드레인 경로가 형성되 고 상기 입력단에 게이트가 연결된 제2 풀업 MOS 트랜지스터;
    상기 제1 노드와 상기 입력단 사이에 연결된 제1 커패시터;
    상기 출력단과 제2 노드 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트가 연결된 제1 풀다운 MOS 트랜지스터;
    상기 제2 노드와 접지전압단 사이에 소오스-드레인 경로가 형성되고 상기 입력단에 게이트가 연결된 제2 풀다운 MOS 트랜지스터; 및
    상기 제2 노드와 상기 입력단 사이에 연결된 제2 커패시터
    를 구비하는 내부전압 생성회로.
  6. 제5항에 있어서,
    상기 출력단과 다음 지연부의 입력단 사이에 연결된 저항을 더 구비하는 것을 특징으로 하는 내부전압 생성회로.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 풀업 MOS 트랜지스터는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부전압 생성회로.
  8. 제5항 또는 제6항에 있어서,
    상기 제2 풀다운 MOS 트랜지스터는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부전압 생성회로.
  9. 제5항 또는 제6항에 있어서,
    상기 오실레이터는,
    체인 연결된 상기 다수의 지연부와,
    상기 전압검출수단의 출력신호에 응답하여 상기 오실레이터의 오실레이션 동작을 활성화시키기 위한 오실레이터 활성화부를 구비하는 것을 특징으로 하는 내부전압 생성회로.
  10. 제5항 또는 제6항에 있어서,
    상기 내부전압은 외부전원전압보다 높은 전압레벨을 가지는 것을 특징으로 하는 내부전압 생성회로.
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