KR20030002521A - 금속 배선 형성 방법 - Google Patents

금속 배선 형성 방법 Download PDF

Info

Publication number
KR20030002521A
KR20030002521A KR1020010038170A KR20010038170A KR20030002521A KR 20030002521 A KR20030002521 A KR 20030002521A KR 1020010038170 A KR1020010038170 A KR 1020010038170A KR 20010038170 A KR20010038170 A KR 20010038170A KR 20030002521 A KR20030002521 A KR 20030002521A
Authority
KR
South Korea
Prior art keywords
layer
forming
insulating film
plug
film
Prior art date
Application number
KR1020010038170A
Other languages
English (en)
Other versions
KR100390996B1 (ko
Inventor
조영아
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0038170A priority Critical patent/KR100390996B1/ko
Publication of KR20030002521A publication Critical patent/KR20030002521A/ko
Application granted granted Critical
Publication of KR100390996B1 publication Critical patent/KR100390996B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 금속 배선 형성 방법에 관한 것으로, 특히 금속 배선을 정의하는 산화막 측벽에 베리어(Barrier) 금속층 스페이서(Spacer)를 형성하고 상기 산화막 상에 질화막을 형성한 다음 후속 공정으로 알루미늄(Al) 플러그(Plug)를 형성하므로, 상기 질화막의 마스킹(Masking) 역할로 비아홀 형성 공정 등의 공정 마진(Margin)을 증가시키고 플러그를 텅스텐(W)보다 스텝 커버리지(Step coverage)가 좋은 알루미늄층으로 형성하여 보이드(Void) 발생을 방지하는 등 비아 저항을 감소시켜 소자의 특성 및 수율을 향상시키는 특징이 있다.

Description

금속 배선 형성 방법{Method for forming a metal line}
본 발명은 금속 배선 형성 방법에 관한 것으로, 특히 금속 배선을 정의하는산화막 측벽에 베리어(Barrier) 금속층 스페이서(Spacer)를 형성하고 상기 산화막 상에 질화막을 형성한 다음 후속 공정으로 알루미늄(Al) 플러그(Plug)를 형성하여 소자의 특성 및 수율을 향상시키는 금속 배선 형성 방법에 관한 것이다.
반도체 소자는 매년 집적도의 증가 추세를 보이고 있으며, 이러한 집적도의 증가는 소자 각각의 구성 요소 면적 및 크기의 감소를 수반하게 되어 여러 가지 공정상의 제약을 맞게 된다.
종래의 금속 배선 형성 방법은 도 1a에서와 같이, 반도체 기판(11) 상에 제 1 층간 절연막(13)과 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막을 제 1 플러그 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 층간 절연막(13)을 선택 식각하여 콘택홀을 형성하고, 상기 제 1 감광막을 제거한다.
이어, 상기 콘택홀을 포함한 제 1 층간 절연막(13) 상에 제 1 텅스텐층을 형성하고, 상기 제 1 층간 절연막(13)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 제 1 텅스텐층을 연마하여 상기 콘택홀에 제 1 텅스텐 플러그(15)를 형성한다.
도 1b에서와 같이, 상기 제 1 텅스텐 플러그(15)를 포함한 제 1 층간 절연막(13) 상에 제 1 알루미늄층과 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 제 2 감광막을 제 1 금속 배선이 형성될 부위에만 남도록 선택적으로 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 제 1 알루미늄층을 선택 식각하여 제 1 금속 배선(17)을 형성한 후, 상기 제 2 감광막을 제거한다.
도 1c에서와 같이, 상기 제 1 금속 배선(17)을 포함한 제 1 층간 절연막(13) 상에 제 2 층간 절연막(19)과 제 3 감광막(20)을 순차적으로 형성한다.
그리고, 상기 제 3 감광막(20)을 제 2 플러그 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막(20)을 마스크로 상기 제 2 층간 절연막(19)을 선택 식각하여 비아홀을 형성한다.
이때, 상기 비아홀 형성 공정 시 미스얼라인되어 상기 제 1 금속 배선(17) 일측의 제 2 층간 절연막(19)이 식각 되는 현상(A)이 발생된다.
도 1d에서와 같이, 상기 제 3 감광막(20)을 제거하고, 상기 비아홀을 포함한 제 2 층간 절연막(19) 상에 제 2 텅스텐층을 형성하고, 상기 제 2 층간 절연막(19)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 제 2 텅스텐층을 연마하여 상기 비아홀에 제 2 텅스텐 플러그(21)를 형성한다.
그리고, 상기 제 2 텅스텐 플러그(21)를 포함한 제 2 층간 절연막(19) 상에 제 2 알루미늄층(23)을 형성한다.
여기서, 상기 비아홀이 미스얼라인되어 형성되기 때문에 상기 제 2 텅스텐 플러그(21)의 스텝 커버리지가 나빠 상기 제 2 텅스텐 플러그(21)에 보이드(B)가 발생된다.
종래의 금속 배선 형성 방법은 하부 금속 배선 상측의 비아홀 형성 공정 시 미스얼라인이 발생하여 상기 하부 금속 배선 일측의 층간 절연막이 식각 되는 현상이 발생되고 또한 상기 비아홀에 형성되는 텅스텐 플러그의 스텝 커버지가 나쁘기 때문에 보이드가 발생하여 비아 저항이 증가하므로 소자의 특성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 금속 배선을 정의하는 산화막 측벽에 베리어 금속층 스페이서를 형성하고 상기 산화막 상에 질화막을 형성한 다음 후속 공정으로 알루미늄 플러그를 형성하므로, 상기 질화막의 마스킹(Masking) 역할로 비아홀 형성 공정 등의 공정 마진(Margin)을 증가시키고 플러그를 텅스텐보다 스텝 커버리지가 좋은 알루미늄층으로 형성하여 보이드 발생을 방지하는 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 금속 배선 형성 방법을 나타낸 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 31 : 반도체 기판 13, 33 : 제 1 층간 절연막
15, 35 : 제 1 텅스텐 플러그 17 : 제 1 금속 배선
19, 45 : 제 2 층간 절연막 20, 43 : 제 3 감광막
21 : 제 2 텅스텐 플러그 23 : 제 2 알루미늄층
37 : 산화막 39 : Ti/TiN층 스페이서
41 : 질화막 47 : 제 4 감광막
49 : 알루미늄층
본 발명의 금속 배선 형성 방법은 금속 배선을 정의하는 제 1 절연막이 구비된 하부 구조물을 마련하는 단계, 상기 제 1 절연막 양측의 하부 구조물 상에 금속 배선용 도전층 스페이서를 형성하는 단계, 상기 제 1 절연막의 식각 보호막인 제 2 절연막을 상기 제 1 절연막 상에 형성하는 단계, 상기 제 2 절연막을 포함한 전면에 평탄한 층간 절연막을 형성하는 단계, 상기 층간 절연막을 선택 식각하여 비아홀을 형성하되, 상기 제 1 절연막 상에만 상기 층간 절연막이 잔재하는 단계 및 상기 비아홀을 매립하는 플러그를 형성하되, 상기 플러그를 텅스텐보다 스텝 커버리지가 좋은 금속층으로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 금속 배선 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 금속 배선 형성 방법은 도 2a에서와 같이, 반도체 기판(31) 상에 제 1 층간 절연막(33)과 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막을 제 1 플러그 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 층간 절연막(33)을 선택 식각하여 콘택홀을 형성하고, 상기 제 1 감광막을 제거한다.
이어, 상기 콘택홀을 포함한 제 1 층간 절연막(33) 상에 제 1 텅스텐층을 형성하고, 상기 제 1 층간 절연막(33)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 제 1 텅스텐층을 연마하여 상기 콘택홀에 제 1 텅스텐 플러그(35)를 형성한다.
도 2b에서와 같이, 상기 제 1 텅스텐 플러그(35)를 포함한 제 1 층간 절연막(33) 상에 산화막(37)과 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 제 2 감광막을 제 1 금속 배선이 형성될 부위에만 남도록 선택적으로 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 산화막(37)을 선택 식각하여 제 1 금속 배선 형성 부위을 정의한 후, 상기 제 2 감광막을 제거한다.
이어, 상기 산화막(37)을 포함한 제 1 층간 절연막(33) 상에 Ti/TiN층을 형성하고, 상기 Ti/TiN층을 에치백하여 상기 산화막(37) 양측에 Ti/TiN층 스페이서(39)를 형성한다.
여기서, 상기 Ti/TiN층 스페이서(39)는 금속 배선 역할을 한다.
도 2c에서와 같이, 상기 Ti/TiN층 스페이서(39)를 포함한 전면에 질화막(41)과 제 3 감광막(43)을 순차적으로 형성한다.
그리고, 상기 제 3 감광막(43)을 상기 산화막(37) 상측에만 남도록 선택적으로 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 제 3 감광막(43)을 마스크로 상기 질화막(41)을 선택 식각한다.
도 2d에서와 같이, 상기 제 3 감광막(43)을 제거하고, 상기 질화막(41)을 포함한 전면에 제 2 층간 절연막(45)과 제 4 감광막(47)을 순차적으로 형성한다.
그리고, 상기 제 4 감광막(47)을 제 2 플러그 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 4 감광막(47)을 마스크로 상기 제 2 층간 절연막(45)을 선택 식각하여 비아홀을 형성한다.
이때, 상기 비아홀 형성 공정에 있어서 미스얼라인 발생 시 상기 질화막(41)의 마스킹에 의해 상기 산화막(37)이 식각 되는 것을 방지한다.
도 2e에서와 같이, 상기 제 4 감광막(47)을 제거하고, 상기 비아홀을 포함한 제 2 층간 절연막(45) 상에 알루미늄층(49)을 형성하고, 상기 제 2 층간 절연막(45)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 알루미늄층(49)을 평탄화 식각한다.
여기서, 상기 질화막(41) 상의 알루미늄층(49)이 플러그 역할을 하고, 상기 알루미늄층(49) 대신에 구리(Cu)층으로 형성할 수 있다.
본 발명의 금속 배선 형성 방법은 금속 배선을 정의하는 산화막 측벽에 베리어 금속층 스페이서를 형성하고 상기 산화막 상에 질화막을 형성한 다음 후속 공정으로 알루미늄 플러그를 형성하므로, 상기 질화막의 마스킹 역할로 비아홀 형성 공정 등의 공정 마진을 증가시키고 플러그를 텅스텐보다 스텝 커버리지가 좋은 알루미늄층으로 형성하여 보이드 발생을 방지하는 등 비아 저항을 감소시켜 소자의 특성 및 수율을 향상시키는 효과가 있다.

Claims (3)

  1. 금속 배선을 정의하는 제 1 절연막이 구비된 하부 구조물을 마련하는 단계;
    상기 제 1 절연막 양측의 하부 구조물 상에 금속 배선용 도전층 스페이서를 형성하는 단계;
    상기 제 1 절연막의 식각 보호막인 제 2 절연막을 상기 제 1 절연막 상에 형성하는 단계;
    상기 제 2 절연막을 포함한 전면에 평탄한 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 선택 식각하여 비아홀을 형성하되, 상기 제 1 절연막 상에만 상기 층간 절연막이 잔재하는 단계;
    상기 비아홀을 매립하는 플러그를 형성하되, 상기 플러그를 텅스텐보다 스텝 커버리지가 좋은 금속층으로 형성하는 단계를 포함하는 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 도전층 스페이서를 Ti/TiN층 스페이서로 형성함을 특징으로 하는 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 금속층을 알루미늄층과 구리층 중 하나의 층으로 형성함을 특징으로 하는 금속 배선 형성 방법.
KR10-2001-0038170A 2001-06-29 2001-06-29 금속 배선 형성 방법 KR100390996B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0038170A KR100390996B1 (ko) 2001-06-29 2001-06-29 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0038170A KR100390996B1 (ko) 2001-06-29 2001-06-29 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20030002521A true KR20030002521A (ko) 2003-01-09
KR100390996B1 KR100390996B1 (ko) 2003-07-12

Family

ID=27712239

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0038170A KR100390996B1 (ko) 2001-06-29 2001-06-29 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100390996B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101298258B1 (ko) * 2007-02-26 2013-08-22 삼성전자주식회사 상변화 메모리 장치의 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980005671A (ko) * 1996-06-18 1998-03-30 김광호 반도체 장치의 스택콘택 형성방법
KR100285700B1 (ko) * 1998-07-10 2001-04-02 윤종용 반도체장치의콘택형성방법및그구조
KR100333382B1 (ko) * 1999-06-24 2002-04-18 박종섭 반도체 장치의 다층금속배선 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101298258B1 (ko) * 2007-02-26 2013-08-22 삼성전자주식회사 상변화 메모리 장치의 제조 방법

Also Published As

Publication number Publication date
KR100390996B1 (ko) 2003-07-12

Similar Documents

Publication Publication Date Title
JP2003133415A (ja) 半導体素子の導電配線形成方法
KR100390996B1 (ko) 금속 배선 형성 방법
KR20020076458A (ko) 금속배선 형성 방법
KR20030002523A (ko) 금속 배선 형성 방법
KR100226727B1 (ko) 배선 형성 방법
US11984347B2 (en) Semiconductor structure and method for forming same
KR100278274B1 (ko) 반도체장치의스택콘택형성방법
KR100301245B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100249389B1 (ko) 비아 홀의 형성 방법
KR20050069598A (ko) 반도체 소자의 배선 제조 방법
KR100399443B1 (ko) 금속 배선 형성 방법
KR100395907B1 (ko) 반도체소자의 배선 형성방법
KR100458078B1 (ko) 반도체장치의금속배선형성방법
KR20000027911A (ko) 반도체 장치의 콘택 형성 방법
KR100456421B1 (ko) 반도체 소자의 제조 방법
KR20000027924A (ko) 반도체 소자의 금속 배선 형성 방법
KR20030002530A (ko) 금속 배선 형성 방법
KR20020058429A (ko) 반도체소자의 배선 및 그 형성방법
KR20030002525A (ko) 금속 배선 형성 방법
KR20000044952A (ko) 반도체 소자의 금속 배선 형성 방법
KR20000045359A (ko) 반도체소자의 금속배선 형성방법
KR20030002246A (ko) 금속 배선 형성 방법
KR20030058585A (ko) 반도체 소자의 제조 방법
KR20020052489A (ko) 반도체소자의 금속배선 형성방법
KR20030002522A (ko) 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee