KR20080114713A

KR20080114713A - 광 송신기 회로

Info

Publication number: KR20080114713A
Application number: KR1020087021574A
Authority: KR
Inventors: 가즈토시 하세; 히로유키 사사이; 토모아키 이에다
Original assignee: 파나소닉 주식회사
Priority date: 2006-02-22
Filing date: 2007-02-20
Publication date: 2008-12-31
Also published as: EP1989801A1; WO2007099888A1; JP5225854B2; US20100166436A1; JP2009527892A; US7912379B2

Abstract

본 발명은 광 송신기 회로에 관한 것으로서, 피킹 전류 발생부(2)는 하강 에지와 상승 에지에서 디지털 신호(S)의 전환에 동기를 이루는 첨탑형 피킹 전류를 생성한다. 발광소자 구동부(5)는 디지털 신호(S)의 진폭에 대응한 신호 진폭 전류와 피킹 전류를 합성하여 얻어진 구동 전류를 생성한다. 그 다음, 발광소자 구동부(5)는 구동전류를 사용하여 발광소자(1)를 구동한다. 신호해석부(9)는 디지털 신호(S)의 펄스 폭에 기초하여 제어 신호를 설정하기 위해 디지털 신호(S)를 해석한다. 클리핑부(8)는 신호해석부(9)에 의해 설정된 제어신호에 대응하여 구동전류의 피킹 전류를 클리핑한다.

Description

광 송신기 회로{OPTICAL TRANSMITTER CIRCUIT}

본 발명은 광통신 분야에서 사용하는 광 송신기 회로에 관한 것으로, 발광소자를 고속으로 구동할 수 있는 회로를 포함한다.

응답 속도가 비교적 느린 발광 소자(예컨대, LED)를 고속으로 구동하는 구동회로의 일반적인 형태는 피킹(peaking) 기술을 사용한다. 예로서 일본 특허 제2844682호를 참조하라. 상기 피킹 기술에 의해, 발광소자가 고속으로 반응하도록 하기 위해 순시 전류(이하, "피킹 전류"라고 함)가 상기 발광소자에 제공된다. 도 21은 피킹 기술을 사용하는 일반적인 종래의 발광소자 구동회로의 예시 구성을 도시한다. 도 22는 도 21에 도시된 종래 발광소자 구동회로의 동작을 설명하는 파형도를 도시한다.

도 21에 도시된 종래 발광소자 구동회로는 발광소자(101), 피킹(peaking) 전류 발생부(102), 발광소자 구동부(103)를 포함한다. 디지털 신호(도 22의 파형(a))가 발광소자 구동부(103)에 입력된다. 피킹 전류 발생부(102)는 디지털 신호(S)의 상승 및 하강 에지에 첨탑형(spire-shaped) 피킹 전류(P)(도 22의 파형(b))를 발생시킨다. 발광소자 구동부(103)는 디지털 신호(S)와 피킹 전류(P)를 수신하고, 디지털 신호(S)의 진폭에 따른 진폭 전류와 피킹 전류(P)를 합성하여 파 형이 얻어지는 구동 전류(D)(도 22의 파형(c))를 출력한다. 발광소자(101)는 구동전류(D)를 수신하고, 파형이 디지털 신호(S)의 파형과 실질적으로 일치하는 광신호(도 22의 파형(d))를 출력한다. 이것은 발광소자(101)의 고속 응답을 실현하는 것이 가능한 방법이다.

그러나, 전술한 종래 발광소자 구동회로에 의해 실현될 수 있는 고속 응답은 기껏해야 수 Mbps 정도이다. 수백 Mbps 이상의 응답 속도를 실현하기 위해서는 매우 큰 피킹 전류(P)를 요구하며, 이것은 발광소자(101)의 신뢰성이 장시간 동작에 있어서 저하되는 문제를 야기한다.

그러므로, 본 발명의 목적은 간단한 구성에 의해 발광소자의 신뢰성을 저하시키기 않으면서 고속으로 발광소자를 구동할 수 있는 광 송신기 회로를 제공하는 것이다.

본 발명은 수신된 디지털 신호에 따라 발광소자를 구동하는 광 송신기 회로에 관한 것이다. 전술한 목적을 달성하기 위해, 본 발명의 광 송신기 회로는 피킹 전류 발생부, 발광소자 구동부, 신호해석부, 및 클리핑(clipping)부를 포함한다. 발광소자 구동부는 발광소자와 피킹 전류 발생부 사이에 제공되고, 상기 발광소자를 구동하기 위해, 상기 디지털 신호의 진폭에 따른 신호 진폭 전류와 상기 피킹 전류를 합성하여 얻어진 구동 전류를 생성한다. 신호 해석부는 상기 디지털 신호의 진폭과 펄스 폭 중 적어도 하나를 기초로 제어신호를 설정하기 위해 상기 디지털 신호를 해석한다. 상기 클리핑부는 신호해석부에 의해 설정된 상기 제어신호에 따라 구동전류의 피킹 전류를 클리핑한다.

바람직하게는, 클리핑부는 피킹 전류량에 대한 클리핑 전류량의 비율을 소정 값 이하로 설정한다. 바람직하게는, 클리핑부는 발광소자 구동부에 의해 생성된 구동전류의 바이어스 전류를 제어하거나, 발광소자에 공급된 전원 전압을 제어하거나, 또는 발광소자 구동부가 연결되지 않은 피킹 전류 발생부의 단자에 더 근접한 사이드의 전압을 제어한다.

전형적으로는, 신호해석부는 디지털 신호의 펄스 폭을 검출하는 펄스 폭 검출부와, 검출된 펄스 폭에 따라 제어 신호를 설정하는 펄스 폭 제어부를 포함한다. 또는, 신호해석부는 디지털 신호의 진폭을 검출하는 진폭 검출부와, 검출된 진폭에 따라 제어 신호를 설정하는 진폭 제어부를 포함한다.

또는, 신호해석부는 펄스 폭 검출부, 펄스 폭 제어부, 진폭 검출부, 진폭 제어부, 그리고 펄스 폭 제어부로부터 출력된 신호와 진폭 제어부로부터 출력된 신호를 더하여 얻어진 신호를 제어신호로서 설정하는 처리부를 포함할 수 있다. 이러한 구성에 있어서, 신호해석부는 광 송신기 회로와 통신하는 통신장치로부터 전송된 광신호를 수신하는 수광소자; 수광소자로부터 수신된 신호를 증폭하는 증폭부; 증폭부에 의해 증폭된 신호의 진폭을 검출하는 신호 검출부; 및 신호 검출부의 검출 결과를 기초로 펄스 폭 검출부에 입력된 디지털 신호의 진폭을 제어하는 진폭 제어부를 추가로 포함할 수 있다. 진폭 제어부를 사용하는 대신에, 피킹 전류 발생부가 신호 검출부의 검출 결과를 기초로 생성되는 피킹 전류의 양을 제어하는데 사용될 수 있다.

구체적으로는, 피킹 전류 발생부는 서로 직렬로 연결된 제 1 저항기와 제 2 저항기, 및 제 1 저항기에 병렬로 연결된 캐패시터를 포함한다. 특히, 발생되는 피킹 전류의 양이 신호 검출부의 검출 결과에 기초하여 제어되는 경우, 피킹 전류 발생부는 서로 직렬로 접속된 제 1 저항기와 제 2 저항기, 및 제 1 저항기에 병렬로 접속된 캐패시터로 구성되는 블록을 복수 포함하고, 상기 블록들은 신호 검출부의 검출 결과에 기초하여 교체되는 것이 바람직하다.

상기 발광소자는 광 송신기 회로에 제공될 수 있으며, 바람직하게는 발광소자는 LED인 것이다.

(발명의 효과)

본 발명에 의하면, 상기 전압은 피킹 전류 발생부에서 생성되는 상승 에지 순시전류가 디지털 신호의 하이-레벨 전압과 클리핑부에서 설정된 전압에 종속하는 클리핑 전류값에 의해 클리핑되도록 제어된다.

도 1은 본 발명의 제 1 실시예에 따른 광 송신기 회로의 구성을 상세히 도시하고,

도 2는 펄스 폭 제어부(11)의 상세 회로도이고,

도 3은 도 1의 광 송신기 회로의 동작을 도시하는 파형도이고,

도 4는 도 1의 광 송신기 회로의 동작을 도시하는 파형도이고,

도 5는 발광소자(1)의 전류-전압 특성의 예를 도시하고,

도 6은 본 발명의 제 2 실시예에 따른 광 송신기 회로의 구성을 상세히 도시 하고,

도 7은 도 6의 광 송신기 회로의 동작을 도시하는 파형도이고,

도 8은 도 6의 광 송신기 회로의 동작을 도시하는 파형도이고,

도 9는 본 발명의 제 3 실시예에 따른 광 송신기 회로의 구성을 상세히 도시하고,

도 10은 본 발명의 제 4 실시예에 따른 광 송신기 회로의 구성을 상세히 도시하고,

도 11은 본 발명의 제 5 실시예에 따른 광 송신기 회로의 구성을 상세히 도시하고,

도 12는 도 11의 광 송신기 회로의 하강 시간과 클리핑 전류 사이의 관계를 도시하고,

도 13은 본 발명의 제 6 실시예에 따른 광 송신기 회로의 구성을 상세히 도시하고,

도 14는 진폭제어부(13)의 상세 회로도이고,

도 15는 본 발명의 제 7 실시예에 따른 광 송신기 회로의 구성을 상세히 도시하고,

도 16은 본 발명의 제 8 실시예에 따른 광 송신기 회로의 구성을 상세히 도시하고,

도 17은 입력신호 제어부(18)의 상세 회로도이고,

도 18은 본 발명의 제 9 실시예에 따른 광 송신기 회로의 구성을 상세히 도 시하고,

도 19는 피킹 전류 발생부(19)의 상세 회로도이고,

도 20은 클리핑부(8)의 다른 상세 회로도이고,

도 21은 종래의 발광소자 구동회로의 일반적인 구성을 도시하는 기능 블록도이고,

도 22는 도 21의 발광소자 구동회로의 동작을 도시하는 파형도이다.

(제 1 실시예)

도 1은 본 발명의 제 1 실시예에 따른 광 송신기 회로의 구성을 도시한다. 도 1을 참조하면, 제 1 실시예의 광 송신기 회로는 발광부(1), 피킹 전류 발생부(2), 발광소자 구동부(5), 클리핑부(8), 및 신호해석부(9)를 포함한다. 신호해석부(9)는 펄스 폭 검출부(10)와 펄스 폭 제어부(11)를 포함한다. 발광소자(1)는 예컨대 발광 다이오드(LED), 레이저 다이오드(LD), 슈퍼 루미네슨트 다이오드(SLD: super luminescent diode), 수직 공동 면발광 레이저(VCSEL: vertical cavity surface-emitting laser)를 포함할 수 있다. 다음 실시예에서, 발광소자(1)는 광 송신기 회로에 포함된다. 그러나, 발광소자(1)는 다른 실시예에서는 광 송신기 회로의 나머지와 분리될 수 있다.

발광소자 구동부(5)는 트랜지스터(Q1), 저항기(R16), 및 캐패시터(C7, C8)를

포함한다. 트랜지스터(Q1)는 NPN형 바이폴라 트랜지스터, N채널 FET 등이 될 수 있다. 트랜지스터(Q1)의 베이스는 서로 직렬로 연결된 저항기(R16)와 캐패시 터(C8)를 통해 접지되고, 캐패시터(C7)를 통해 디지털 신호(S)를 수신한다. 트랜지스터(Q1)의 컬렉터는 발광 소자(1)의 캐소드 단자에 연결된다. 트래지스터(Q1)의 에미터는 피킹 전류 발생부(2)에 연결된다. 클리핑부(8)에서 출력된 DC 전압은 저항기(R16)와 캐패시터(C8) 사이의 접속점에 인가된다.

피킹 전류 발생부(2)는 저항기(R1, R2)와 캐패시터(C1)를 포함한다. 저항기(R1, R2)는 서로 직렬로 연결되어, 발광소자 구동부(5)의 트랜지스터(Q1)의 에미터와 음의 전원(-Vcc) 사이에 삽입된다. 캐패시터(C1)는 저항기(R1)에 병렬로 연결된다. 피킹 전류 발생부(2)는 디지털 신호(S)의 변화에 동기를 이루고 상승 에지에서 양이고 하강 에지에 음인 첨탑형 피킹 전류를 발생시킨다.

펄스 폭 검출부(10)는 수신된 디지털 신호(S)를 발광소자 구동부(5)에 출력하고, 디지털 신호(S)의 펄스 폭을 검출하고, 검출 결과를 검출된 펄스 폭으로서 펄스 폭 제어부(11)에 출력한다. 펄스 폭 제어부(11)는 소정의 기준 펄스 폭과 상기 검출된 펄스 폭을 비교하여 상기 비교 결과에 기초한 제어 신호를 클리핑부(8)에 출력하는 비교부(11a)를 포함하며, 도 2에 그 예가 도시되어 있다. 펄스 폭 검출부(10)의 예는 펄스의 상승 또는 하강 에지를 검출하는 부분이지만, 다른 적당한 구성이라도 사용될 수 있다. 비교부(11a)는 펄스 폭 검출부(10)의 예로서 사용되지만, 메모리부가 제공될 수 있으며, 이것은 다양한 제어 신호를 저장하여 그 중 하나가 상기 검출된 펄스 폭에 따라 메모리부로부터 판독될 수 있도록 한다.

클리핑부(8)는 저항기(R7~R19), 가변저항기(R20), 및 트랜지스터(Q2)를 포함한다. 트랜지스터(Q2)는 PNP형 바이폴라 트랜지스터, P채널 FET 등이 될 수 있다. 가변저항기(R20), 저항기(R19), 및 저항기(R18)는 서로 직렬로 연결되어, 전원(Vcc)과 GND 사이에 삽입된다. 저항기(R18)와 저항기(R19) 사이의 접속점은 트랜지스터(Q2)의 베이스에 접속된다. 트랜지스터(Q2)의 에미터는 저항기(R17)를 통해 전원(Vcc)에 연결되고, 에미터에 나타나는 DC 전압은 발광소자 구동부(5)의 저항기(R16)와 캐패시터(C8)의 사이의 접속점에 출력된다. 트랜지스터(Q2)의 컬렉터는 접지된다.

다음에, 이러한 구성을 갖는 제 1 실시예의 광 송신기 회로의 동작이 도 3을 참조하여 설명될 것이다. 도 3은 제 1 실시예의 광 송신기 회로의 동작을 도시하는 파형도이다. 도 4는 도 3의 파형(f)의 일부를 확대하여 도시한다.

디지털 신호(S)(도 3의 파형(a))는 펄스 폭 검출부(10)를 통해 캐패시터(C7)에 입력된다. 디지털 신호(S)는 하이-레벨 전압(VH)과 로우-레벨 전압(VL)을 갖는 펄스 전압 신호이다. 디지털 신호(S)는 클리핑부(8)에 의해 발생된 바이어스 전압에 따라 평균 전압(VbM), 하이-레벨 전압(VbH), 로우-레벨 전압(VbL)을 갖는 디지털 신호(S')(도 3의 파형(b))로 변환되고, 트랜지스터(Q1)의 베이스에 입력된다. 그러므로, 에미터에서 나타나는 하이-레벨 전압(VeH)과 로우-레벨 전압(VeL)(도 3의 파형(c))은 수학식 1과 수학식 2로 각각 표현될 수 있다.

VeH = VbH - VBE

VeL = VbL - VBE

여기서 VBE는 트랜지스터(Q1)의 베이스와 에미터 사이의 전압이다.

트랜지스터(Q1)의 에미터에서 발생하는 전류(도 3의 파형(d))는 로우-레벨 전압(VeL)의 정상 상태에서 IeL(=(VeL-(Vcc))/(R1+R2))이다. 로우-레벨 전압(VeL)에서 하이-레벨 전압(VeH)로 상승 전환시, 순시 피킹 전류(Iep)가 캐패시터(C1)의 충전/방전 때문에 흐르며, 그 다음에 하이-레벨 전압(VeH)에서 일정하게 된다. 그 다음에, IeH(=(VeH-(-Vcc))/(R1+R2)가 흐른다. 마찬가지로, 하이-레벨 전압(VeH)에서 로우-레벨 전압(VeL)로 하향 전환시, 순시 피킹 전류(Ie(-p))가 흐르며, 그 다음에 로우-레벨 전압(VeL)의 정상 상태로 복귀한다. 피킹 전류(Iep, Ie(-p))는 R1, R2, IeH, IeL을 사용하여 각각 수학식 3과 4로 표현될 수 있다. 여기서 B1은 상수이다.

Iep = B1 x (R1/R2) x (IeH - IeL) + IeH

Ie(-p) = -B1 x (R1/R2) x (IeH - IeL) + IeL

그러므로, 도 4에서 피킹 전류량(a1)은 수학식 5와 같이 표현될 수 있다.

a1 = Iep - IeH = IeL - Ie(-p) = B1 x (R1/R2) x (IeH - IeL)

에미터 전류와 사실상 동일한 전류가 컬렉터 전류로서 트랜지스터(Q1)를 통해서 흘러, 발광소자(1)에 공급된다. 그러나, 발광소자(1)는 도 5에 도시된 전류-전압 특성을 가지며, 이에 의해 전류량이 증가하면(예컨대, If1에서 If2로), 발광 소자(1)의 순방향 전압이 증가한다(예컨대, Vf1에서 Vf2로). 그러므로, 도 3의 파형(d)에 도시된 상승-에지 순시 전류(Iep)가 흐를 때, 아주 높은 순방향 전압이 있을 것이다. 컬렉터 전압(도 3의 파형(e))은 전원 전압(Vcc)과 발광소자(1)의 순방향 전압 사이의 차이에 기초하여 얻어질 수 있다. 이와 같이, 상승 에지에서 컬렉터 전압은 피킹 전류(Iep)에 대응하는 전압(Vcp)이며, 이것은 로우-레벨 전압(VcL)에서 정상 상태보다 더 낮다.

그러나, 트랜지스터(Q1)의 컬렉터 전압은 에미터 전압(컬렉터-에미터 포화 전압(VCE))보다 더 낮아지지 않기 때문에, 상승-에지 컬렉터 전압은 에미터 전압(VeH)보다 더 낮아지지 않고 에미터 전압(VeH)과 사실상 동일한(Vcc≒VeH) Vcclip로 일정하게 된다.

발광소자(1)의 구동 전류(IdH, IdL)는 각각 IeH 및 IeL과 사실상 동일하지만, 상승-에지 순시 전류(Idp)는 Vcclip, 발광소자(1)의 애노드 단자 전압(Vcc)(이실시예에서), 및 발광소자(1)의 저항 성분(Rd)를 사용하여 수학식 6으로 표현된 클리핑 전류값(Idclip)에서 클리핑 된 전류이다(도 3의 파형(f)).

Idclip = (Vcc - Vcclip)/Rd

그 다음, 상승 에지에서 클리핑 전류량(a2)은 수학식 7로 표현될 수 있다. 하강 에지에서 클리핑 전류량(a2)은 수학식 8로 표현될 수 있다.

a2 = Iep - Idclip

a2 = -Vcc - Ie(-p)

이와 같이, 클리핑부(8)로부터 트래지스터(Q1)에 공급되는 베이스 전압(VbM)을 적절히 설정함으로써 의도된 클리핑 양을 쉽게 획득하는 것이 가능하다.

전술한 바와 같이, 본 발명의 제 1 실시예에 의한 광 송신기 회로에 의해, 디지털 신호(S)의 전송 속도에 의한 상승-에지 순시 전류의 클리핑 전류량을 조정함으로써 발광소자(1)의 신뢰성을 저하시키기 않으면서 발광소자(1)의 고속 응답을 실현하는 것이 가능하다.

(제 2 실시예)

도 6은 본 발명의 제 2 실시예에 따른 광 송신기 회로의 구성을 도시한다. 제 2 실시예의 광 송신기 회로는 피킹 전류 발생부(2)가 접속되는 전위가 음의 전원(-Vcc)이 아닌 0 V 전위(GND)인 점에서 제 1 실시예와 상이하다.

계속해서 도 7과 8을 참조하여, 제 2 실시예의 광 송신기 회로의 동작이 설명될 것이다. 도 7은 제 2 실시예의 광 송신기 회로의 동작을 도시하는 파형도이다. 도 8은 도 7의 파형(e)의 일부를 확대해서 도시한다.

디지털 신호(S)(도 7의 파형(a))가 펄스 폭 검출부(10)를 통해 캐패시터( C7)에 입력된다. 디지털 신호(S)는 클리핑부(8)에 의해 발생된 바이어스 전압에 따라 평균 전압(VbM), 하이-레벨 전압(VbH), 및 로우-레벨 전압(VbL)을 갖는 디지털 신호(S')(도 7의 파형(b))로 변환되고, 트랜지스터(Q1)의 베이스에 입력된다. 그 다음, 저항기(R1, R2)에 의한 전압 분배에 의해 얻어진 정상 상태 전압(Ve2H, Ve2L)과 디지털 신호(S')의 상승-에지와 하강-에지에서 발생한 순시 전압(Ve2p, Ve2(-p))이 제공되는 전압 파형이 피킹 전류 발생부(2)의 저항기(R2)의 단자들 사이에서 얻어진다.

이제 이것이 설명될 것이다(도 7의 파형(d)).

트랜지스터(Q1)의 베이스에 공급된 바이어스 전류(Ib)가 감소되면서, 하강-에지 피킹 전류(Ie(-p))가 제로 레벨 이하로 감소한다. 그러나 실제로는 0 V 전위(GND)에서 클리핑이 일어나며(도 7의 파형(d)), 피킹 전류는 제로 레벨이다(도 7의 파형(e)). 이와 같이, 클리핑이 일어나는 하강-에지 피킹 전류(Ie(-p))와 관련하여, 클리핑이 없는 하강-에지 피킹 전류와 동일한 전류가 제로 레벨 이하에서 흐르는 것으로 간주된다. 그러므로, 클리핑 전류(a2)는 다음 수학식 9로 표현될 수 있다.

a2 = 0 - Ie(-p)

전술한 바와 같이, 본 발명의 제 2 실시예에 따른 광 송신기 회로에 의해, 피킹 전류 발생부(2)가 접속되는 전위는 GND이고, 이에 의해 상승-에지와 하강-에지 순시 전류 모두를 용이하게 클리핑하는 것이 가능하다.

(제 3 실시예)

도 9는 본 발명의 제 3 실시예에 따른 광 송신기 회로의 구성을 도시한다. 제 3 실시예는 발광소자 구동부(6)의 구성과 클리핑부(8)가 접속되는 위치에 있어서 제 1 실시예와 상이하다. 이제 제 3 실시예가 제 1 실시예의 구성과 다른 부분 에 초점을 맞추어 설명될 것이다.

발광소자 구동부(6)는 트랜지스터(Q1), 저항기(R8, R9), 및 캐패시터(C7)를 포함한다. 트랜지스터(Q1)는 NPN형 바이폴라 트랜지스터, N채널 FET 등이 될 수 있다. 트랜지스터(Q1)의 베이스는 서로 직렬로 연결된 저항기(R8, R9)에 의한 전압 분배로 얻어진 전위와, 캐패시터(C7)를 통해 디지털 신호(S)를 수신한다. 트랜지스터(Q1)의 컬렉터는 발광소자(1)의 캐소드 단자에 연결된다. 트랜지스터(Q1)의 에미터는 피킹 전류 발생부(2)를 통해 음의 전원(-Vcc)에 연결된다. 클리핑부(8)로부터 출력된 DC 전압은 발광소자(1)의 애노드 단자에 인가된다.

발광소자(1)를 통해 흐르는 상승-에지 순시 전류(Ip)가 클리핑되는 클리핑 전류값(Idclip)은 제 1 실시예에서 설명된 바와 같이 발광소자(1)의 애노드 단자 전압에 종속한다. 그러므로, 클리핑 전류값(Idclip)은 발광소자(1)의 애노드 단자의 전압을 제어함으로써 조정될 수 있다.

전술한 바와 같이, 본 발명의 제 3 실시예에 따른 광 송신기 회로에 의하면, 클리핑부(8)는 발광소자(1)의 애노드 단자에 연결되고, 이에 의해 상승-에지 순시 전류의 클리핑 양이 다른 구성에 의해 조정될 수 있다.

트랜지스터(Q1)의 에미터는 피킹 전류 발생부(2)를 통해 GND에 접속될 수 있다.

(제 4 실시예)

도 10은 본 발명의 제 4 실시예에 따른 광 송신기 회로의 구성을 도시한다. 제 4 실시예는 클리핑부(8)가 연결되는 위치에 있어서 제 3 실시예와 상이하다. 이제 제 4 실시예가 제 3 실시예와 상이한 구성을 중심으로 설명될 것이다.

발광소자 구동부(6)의 트랜지스터(Q1)의 컬렉터는 발광소자(1)의 캐소드 단자에 연결된다. 전원(Vcc)은 발광소자(1)의 애노드 단자에 연결된다. 트랜지스터(Q1)의 에미터는 피킹 전류 발생부(2)를 통해 클리핑부(8)의 트랜지스터(Q1)의 에미터에 연결된다.

트랜지스터(Q1)의 에미터를 통해 흐르는 상승-에지 순시 전류(Iep)는 제 1 실시예에서와 같이 피킹 전류 발생부(2)의 전원인 음의 전원(-Vcc)에 종속한다. 이와 같이, 피킹 전류 발생부(2)의 전원이 제어됨에 따라, 순시 전류(Iep)가 변하고, 이에 의해 클리핑의 양을 변화시킨다.

전술한 바와 같이, 본 발명의 제 4 실시예에 따른 광 송신기 회로에 의해, 클리핑부(8)는 피킹 전류 발생부(2)를 통해 트랜지스터(Q1)의 에미터에 연결되며, 이에 의해 상승-에지 순시 전류의 클리핑 양이 상이한 구성에 의해 조정될 수 있다. 이러한 구성에 의해, 하강-에지 순시 전류의 클리핑 양도 조정될 수 있다.

(제 5 실시예)

도 11은 본 발명의 제 5 실시예에 따른 광 송신기 회로의 구성을 도시한다. 도 11을 참조하면, 제 5 실시예의 광 송신기 회로는 발광소자(1), 피킹 전류 발생부(2), 발광소자 구동부(7), 클리핑부(8), 및 신호해석부(9)를 포함한다. 신호해석부(9)는 펄스 폭 검출부(10)와 펄스 폭 제어부(11)를 포함한다. 제 3 실시예는 발광소자(1) 및 피킹 전류 발생부(2)의 배치와 발광소자 구동부(7)의 구성에서 제 1 실시예와 상이하다. 이제 제 5 실시예가 제 1 실시예의 구성과 상이한 부분에 중점을 두어 설명될 것이다.

발광소자 구동부(7)는 트랜지스터(Q1), 저항기(R16), 및 캐패시터(C7, C8)를

포함한다. 트랜지스터(Q1)는 PNP형 바이폴라 트랜지스터나 P채널 FET 등이 될 수 있다. 트랜지스터(Q1)의 베이스는 서로 직렬로 연결된 저항기(R16)와 캐패시터(C8)를 통해 접지되고, 캐패시터(C7)를 통해 디지털 신호(S)를 수신한다. 트랜

지스터(Q1)의 컬렉터는 발광소자(1)의 애노드 단자에 연결된다. 트랜지스터(Q1)의 에미터는 피킹 전류 발생부(2)에 연결된다. 클리핑부(8)로부터 출력된 DC 전압은 저항기(R16)와 캐패시터(C8) 사이의 접속점에 인가된다.

피킹 전류 발생부(2)는 저항기(R1, R2)와 캐패시터(C1)를 포함한다. 저항기(R1, R2)는 서로 직렬로 연결되어, 발광소자 구동부(7)의 트랜지스터(Q1)의 에미터와 양의 전원(Vcc) 사이에 삽입된다. 캐패시터(C1)는 저항기(R1)에 병렬로 연결된다.

다음, 이러한 구성을 갖는 제 5 실시예의 광 송신기 회로의 동작이 설명된다.

디지털 신호(S)가 펄스 폭 검출부(10)를 통해 캐패시터(C7)에 입력된다. 디지털 신호(S)는 클리핑부(8)에 의해 발생된 바이어스 전압에 의해 평균 전압(VbM), 하이-레벨 전압(VeH), 및 로우-레벨 전압(VeL)을 갖는 디지털 신호(S')로 변환되고, 트랜지스터(Q1)의 베이스에 입력된다. 이와 같이, 트랜지스터(Q1)의 에미터에 나타나는 하이-레벨 전압(VeH)과 로우-레벨 전압(VeL)은 수학식 10과 11로 각각 표현될 수 있다:

VeH = VbH + VBE

VeL = VbL + VBE

트랜지스터(Q1)의 에미터에 나타나는 전류는 정상 상태의 하이-레벨 전압(VeH)에서 IeL(=(Vcc-VeH)/(R1+R2))이다. 하이-레벨 전압(VeH)에서 로우-레벨 전압(VeL)로 하강 전환시, 캐패시터(C1)의 충전/방전으로 인해 순시 전류(Iep)가 흐르며, 그 다음에 로우-레벨 전압(VeL)에서 일정하게 된다. 그 다음에, IeH(=(Vcc-VeL)/(R1+R2))가 흐른다. 마찬가지로, 로우-레벨 전압(VeL)에서 하이-레벨 전압(VeH)로 상승 전환시, 순시 전류(Ie(-p))가 흐르며, 그 다음에 하이-레벨 전압(VeH)에서 정상 상태로 복귀한다. 여기서, Iep와 Ie(-p)는 각각 수학식 3과 4로 표현될 수 있다. 피킹 전류량(a1)과 클리핑 전류량(a2)는 수학식 5와 9로 각각 표현될 수 있다.

예를 들면, 발광소자(1)가 500 Mbps의 전송 속도와 14.4 mApp의 펄스 전류 진폭(=IeH-IeL)으로 구동되는 경우, 클리핑이 일어나지 않는 조건(a2/a1=0)에 필요한 바이어스 전류(Ib)는 실험적으로 139.5 mA이고, B1 x (R1/R2) = 9.15이다. 상승-에지 피킹 전류(Iep)와 하강-에지 피킹 전류(Ie(-p))는 수학식 3과 4를 기초로 각각 278.4 mA와 0 mA이다. 바이어스 전류(Ib)가 클리핑이 일어나지 않는 조건으로부터 점차 감소할 때, 클리핑이 일어나고, 발광소자(1)의 출력 파형은 나빠진다. 그 다음에, 하강 시간(tf)이 1 ns인 a2/a1의 값은 약 0.8로 결정된다. a2/a1 = 0.8인 조건에서, 바이어스 전류(Ib)는 36.6 mA이며, 이에 의해 전력 소모는 클리핑이 일어나지 않는 경우와 비교하여 약 75% 감소된다. 다른 값들은 다음과 같다: Iep=175.5 mA, Ieclip=0 mA (Ie(-p)= -102.9 mA), a1=131.7 mA, 그리고 a2=102.9 mA.

도 12는 a2/a1(즉, 피킹 전류량(a1)과 클리핑 전류량(A2) 사이의 비율)가 매개변수인 펄스 전류 진폭(=IeH-IeL)과 바이어스 전류(Ib)에 따라 변화될 때 하강 시간(tf)에 대한 실험적인 결과를 도시한다. 하강 시간(tf)이 클수록, 응답 속도는 낮아진다. 하강 시간(tf)이 1 ns에서 전송 속도가 500 Mbps인 경우, 수학식 12를 만족시키도록 a2/a1을 설정함으로써 500 Mbps의 높은 응답 속도가 실현될 수 있다.

0 < a2/a1 ≤ 0.8

도 12는 수학식 13에 의해 표현될 수 있다. 시간(tf)와 관련하여, a2/a1이 작을 때 피킹 전류에 의해 결정되는 펄스의 하강 시간(제 1 항)이 지배적이 되고, a2/a1이 클 경우 발광소자 구동부(7)로부터 출력된 클리핑 전류에 의해 결정되는 하강 시간(제 2 항)이 지배적이 된다. 수학식 13에서, A1, A2, N1 및 N2는 상수이다. 제 1 항에서 시간 상수 τ1은 피킹 전류 발생부(2)의 저항기(Q1, R2)와 캐패시터(C1)에 의해 설정된 피킹 전류의 과도 응답에 의해 결정되며, 제 2 시간 상수 τ2는 발광소자 구동부(7)의 발광소자(1)와 트랜지스터(Q1)의 과도 응답에 의해 결정된다. 이와 같이 a2/a1는 전송 속도에 따라 설정될 수 있다.

전술한 바와 같이, 본 발명의 제 5 실시예에 따른 광 송신기 회로에 의하면, 피킹 전류량에 대한 클리핑 전류량의 비율이 디지털 신호(S)의 전송 속도에 따라 소정의 값 이하로서 상기 전송 속도에 대해 필요한 최소의 클리핑의 양에 도달하도록 클리핑의 양을 자동으로 조정하는 것이 가능하다.

이와 같이, 전력 소모를 줄이면서 발광소자(1)의 높은 응답 속도를 실현하는 것이 가능하다.

(제 6 실시예)

도 13은 본 발명의 제 6 실시예에 따른 광 송신기 회로의 구성을 도시한다. 도 13을 참조하면, 제 6 실시예의 광 송신기 회로는 발광소자(1), 피킹 전류 발생부(2), 발광소자 구동부(5) 클리핑부(8), 및 신호해석부(9)를 포함한다. 신호해석부(9)는 진폭 검출부(12)와 진폭 제어부(13)를 포함한다. 제 6 실시예는 진폭 검출부(12) 및 진폭 제어부(13)의 구성에서 제 1 실시예와 상이하다. 이제 제 6 실시예의 광 송신기 회로가 제 1 실시예와 다른 구성에 중점을 두어 설명될 것이다.

진폭 검출부(12)는 수신된 디지털 신호(S)를 발광소자 구동부(5)에 출력하고, 디지털 신호(S)의 진폭을 검출하고, 검출 결과를 검출된 진폭으로서 진폭 제어부(13)에 출력한다. 진폭 제어부(13)는 상기 검출된 진폭과 소정의 기준 진폭을 비교하여 그 비교 결과에 기초한 제어 신호를 클리핑부(8)에 출력하는 비교부(13a) 를 포함하며 이것은 도 14에 예시되어 있다. 비교부(13a) 대신에, 다양한 제어 신호를 저장하는 메모리부가 제공되어, 제어 신호들 중 하나가 상기 검출된 진폭에 따라 메모리부로부터 판독될 수도 있다. 클리핑부(8)는 진폭 제어부(13)로부터 출력된 제어 신호에 따라 도 1에 도시된 가변 저항기(R20)의 값을 변경하여 클리핑의 양을 조정함으로써 피킹 전류량에 대한 클리핑 전류량의 비율이 소정의 값 이하가 되도록 한다.

예를 들면, 상기 검출된 진폭이 기준 진폭보다 큰 경우, 피킹 전류 발생부(2)에서 발생하는 피킹 전류는 커지며, 이에 의해 클리핑부(8)의 바이어스 전류(Ib)는 증가한다. 상기 검출된 진폭이 기준 진폭보다 더 작은 경우, 클리핑부(8)의 바이어스 전류(Ib)는 감소한다. 이와 같이, 디지털 신호(S)의 진폭에 따른 값으로 조정되는 클리핑 전류량(a2)을 갖는 구동 전류를 발광소자(1)에 공급하는 것이 가능하다.

전술한 바와 같이, 본 발명의 제 6 실시예에 따른 광 송신기 회로에 의하면, 피킹 전류량에 대한 클리핑 전류량의 비율이 디지털 신호(S)의 전송 속도에 따라 소정의 값 이하로서 상기 진폭에 대해 필요한 최소의 클리핑의 양에 도달하도록 클리핑의 양을 자동으로 조정하는 것이 가능하다.

(제 7 실시예)

도 15는 본 발명의 제 7 실시예에 따른 광 송신기 회로의 구성을 도시한다. 도 15를 참조하면, 제 7 실시예의 광 송신기 회로는 발광소자(1), 피킹 전류 발생부(2), 발광소자 구동부(5), 클리핑부(8), 및 신호해석부(9)를 포함한다. 신호해석부(9)는 펄스 폭 검출부(10), 펄스 폭 제어부(11), 진폭 검출부(12), 진폭 제어부(13), 및 처리부(14)를 포함한다. 제 7 실시예의 구성은 제 1 실시예와 제 6 실시예를 결합하여 얻어지며, 처리부(14)는 전술한 실시예들과의 차이가 된다. 이제 제 7 실시예의 광 송신기 회로가 전술한 실시예들과의 차이에 중점을 두어 설명된다.

처리부(14)는 펄스 폭 제어부(11)로부터 출력된 제어 신호와 진폭 제어부(13)로부터 출력된 제어 신호를 가산하여 그 결과를 최종 제어신호로서 클리핑부(8)에 출력한다. 이와 같이, 전송 속도와 디지털 신호(S)의 진폭에 모두에 대응한 제어 신호를 출력하는 것이 가능하다.

전술한 바와 같이, 본 발명의 제 7 실시예에 따른 광 송신기 회로에 의하면, 디지털 신호(S)의 진폭과 전송 속도 모두에 대응하여 피킹 전류량에 대한 클리핑 전류량의 비율을 소정의 값 이하가 되도록 클리핑의 양을 자동으로 조정하여, 전송 속도와 진폭에 대해 필요한 최소의 클리핑 양으로 하는 것이 가능하다. 이와 같이, 전력 소모를 줄이면서 발광소자(1)의 고속 응답을 실현하는 것이 가능하다.

디지털 신호(S)의 전송 속도를 검출하는 프로세스와 디지털 신호(S)의 진폭을 검출하는 프로세스는 순서가 바뀔 수 있다. 처리부(14)가 펄스 폭 제어부(11)의 제어 신호와 진폭 제어부(13)의 제어 신호를 가산한 결과를 최종적인 제어신호로 하여 출력하는 방법예를 설명했지만, 다양한 최종 제어 신호를 저장하는 메모리 부를 제공하여 다양한 제어 신호에 대응하여 어느 하나의 최종 제어 신호를 메모리부로부터 판독하는 구성도 가능하다.

(제 8 실시예)

도 16은 본 발명의 제 8 실시예에 관련된 광 송신기 회로의 구성을 도시한다. 도 16에 있어서, 제 8 실시예의 광 송신기 회로는 발광소자(1), 피킹 전류 발생부(2), 발광소자 구동부(5), 클리핑부(8), 및 신호해석부(9)를 포함한다. 신호해석부(9)는 펄스 폭 검출부(10), 펄스 폭 제어부(11), 진폭 검출부(12), 진폭 제어부(13), 처리부(14), 수광소자(15), 증폭부(16), 신호 검출부(17), 및 입력신호 제어부(18)를 포함한다. 제 8 실시예는 수광소자(15), 증폭부(16), 신호 검출부(17), 및 입력신호 제어부(18)의 구성에서 제 7 실시예와 상이하다. 이제 제 7 실시예의 구성과 다른 부분에 중점을 두어 제 8 실시예의 광 송신기 회로를 설명한다.

수광소자(15)는 광 송신기 회로가 통신하는 상대 통신장치(도시하지 않음)의 광신호를 수신하고, 상기 광신호에 대응한 전기 신호를 증폭부(16)로 출력한다. 수광소자(15) 대신에 안테나를 구비하여, 광 송신기 회로가 상대 통신장치로부터 무선 신호를 수신하는 구성이 될 수도 있다. 증폭부(16)는 수광소자(15)의 전기 신호를 소정의 이득으로 증폭한다. 신호 검출부(17)는 증폭부(16)에 의해 증폭된 전기 신호의 진폭을 검출하고, 그 검출 결과를 검출신호로서 입력신호 제어부(18)에 출력한다.

입력신호 제어부(18)는 예컨대 도 17에 도시된 바와 같이 비교부(18a)와 가 변이득 증폭부(18b)를 포함한다. 비교부(18a)는 소정의 기준 신호와 검출신호를 비교하여, 비교 결과에 기초한 제어 신호를 이득 제어 신호로서 가변 이득 증폭부(18b)에 출력한다. 가변 이득 증폭부(18b)는 이득 제어 신호에 대응하여 디지털 신호(S)의 진폭을 제어한다. 디지털 신호(S)의 진폭이 제어될 수 있는 한 어떤 다른 적당한 것이라도 사용될 수 있다. 진폭이 제어된 디지털 신호(S)는 펄스 폭 검출부(10)에 입력된다.

예를 들면, 전송 거리가 길고 수광소자(15)에 의해 수신된 광신호가 작은 경우, 신호검출부(17)는 입력신호 제어부(18) 내의 기준이되는 진폭보다 작은 진폭을 검출하고, 이에 의해 입력신호 제어부(18)는 디지털 신호(S)의 진폭이 증가하도록 제어 처리를 수행한다.

상기 결과에 기초하여, 클리핑부(8)의 바이어스 전류(Ib)는 증가한다. 전송 거리가 짧고 수광소자(15)에 의해 수신된 광신호가 큰 경우, 반대의 제어가 수행된다.

전술한 바와 같이, 본 발명의 제 8 실시예에 관련된 광 송신기 회로에 의하면, 신호가 전송되는 상대 통신장치와의 거리에 기초한 디지털 신호(S)의 전송 속도와 진폭 모두에 대응하여, 피킹 전류량에 대한 클리핑 전류량의 비율이 소정의 값 이하로 되도록 클리핑의 양을 자동으로 조정하여, 전송 속도 및 진폭에 대해 필요한 최소 클리핑 양으로 하는 것이 가능하다. 이와 같이, 전력 소모를 줄이면서, 발광소자(1)의 고속 응답을 실현하는 것이 가능하다.

(제 9 실시예)

도 18은 본 발명의 제 9 실시예에 따른 광 송신기 회로의 구성을 도시한다. 도 18에 있어서, 제 9 실시예의 광 송신기 회로는 발광소자(1), 피킹 전류 발생부(19), 발광소자 구동부(5), 클리핑부(8) 및 신호해석부(9)를 포함한다. 신호해석부(9)는 펄스 폭 검출부(10), 펄스 폭 제어부(11), 진폭 검출부(12), 진폭 제어부(13), 처리부(14), 수광소자(15), 증폭부(16), 및 신호 검출부(17)를 포함한다. 제 9 실시예는 피킹 전류 발생부(19)의 구성에 있어서 제 8 실시예와 상이하다. 이제 제 9 실시예의 광 송신기 회로가 제 8 실시예와 다른 구성을 중심으로 설명한다.

신호 검출부(17)는 증폭부(16)에 의해 증폭된 전기 신호의 진폭을 검출하고, 검출 결과를 검출신호로서 피킹 전류 발생부(19)에 출력한다. 피킹 전류 발생부(19)는 예컨대 도 19에 도시된 바와 같이 복수의 상이한 값을 갖는 파형 피킹부(19a)와 선택부(19b)를 포함한다. 선택부(19b)는 상기 검출된 신호에 따라 복수의 상이한 값의 파형 피킹부(19a) 중 어느 하나를 선택한다.

전술한 바와 같이, 본 발명의 제 9 실시예에 따른 광 송신기 회로에 의하면, 신호가 전송되는 상대 통신장치와의 거리에 기초한 디지털 신호(S)의 진폭과 전송 속도 모두에 대응하여, 피킹 전류량에 대한 클리핑 전류량의 비율을 소정의 값 이하로 하여, 전송 속도 및 진폭에 대해 필요한 최소의 클리핑 양으로 하는 것이 가능하다. 이와 같이, 전력 소모를 줄이면서 발광소자(1)의 고속 응답을 실현하는 것이 가능하다.

저항기, 캐패시터, 및 트랜지스터를 사용하는 상기 제 1 내지 제 9 실시예들 의 상세한 회로는 모두 하나의 예이며, 그것들 각각은 동일한 기능을 하는 한 다른 적당한 것으로 대체될 수 있다. 예를 들면, 클리핑부(8)에서, 도 19에 도시된 바와 같이, 가변저항기(R20)는 상이한 저항값을 갖는 복수의 저항기와 셀렉터 스위치의 조합에 의해 대체될 수 있다. 만일 입력 디지털 신호(S)가 고정적이면, 가변저항기(R20)의 저항값은 디지털 신호(S)의 진폭이나 펄스 폭을 검출하지 않고 고정될 수 있다.

제 6 내지 제 9 실시예 각각은 제 1 실시예의 광 송신기 회로에 대한 신호 해석부(9)의 다양한 가능한 구성의 응용에 관한 것이다. 신호 해석부(9)의 다양한 가능한 구성은 제 2 내지 제 5 실시예의 광 송신기 회로에 마찬가지로 응용될 수 있으며 이에 의해 유사한 효과를 달성한다.

본 발명의 광 송신기 회로는 광통신 분야에서 사용되는 발광소자를 구동하는 구동회로 등에서 사용될 수 있으며, 신뢰성을 저하시키지 않으면서 발광소자의 고속 응답을 실현해야 하는 경우에 특히 적합하다.

Claims

수신된 디지털 신호(S)에 따라 발광소자(1)를 구동하는 광 송신기 회로에 있어서,

상기 디지털 신호(S)의 상승 에지와 하강 에지에 동기를 이루어 피킹 전류(peaking current)를 발생하는 피킹 전류 발생부(2 또는 9);

상기 발광소자(1)와 상기 피킹 전류 발생부(2 또는 9) 사이에 위치하고, 상기 디지털 신호(S)의 진폭에 대응하는 신호 진폭 전류와 상기 피킹 전류를 합성하여 얻어진 구동전류를 생성하고, 상기 구동전류를 사용하여 상기 발광소자(1)를 구동하는 발광소자 구동부(5,6, 또는 7);

디지털 신호(S)의 펄스 폭과 진폭 중 하나 이상에 기초한 제어 신호를 설정하기 위해 상기 디지털 신호(S)를 해석하는 신호해석부(9); 및

상기 신호해석부(9)에 의해 설정된 상기 제어신호에 따라 상기 구동 전류의 피킹 전류를 클리핑(clipping) 하는 클리핑부(8)를 포함하는 것을 특징으로 하는 광 송신기 회로.
제 1 항에 있어서,

상기 클리핑부(8)는 상기 피킹 전류량에 대한 클리핑 전류량의 비율을 소정값 이하로 설정하는 것을 특징으로 하는 광 송신기 회로.
제 1 항에 있어서,

상기 클리핑부(8)는 상기 발광소자 구동부(5, 6, 또는 7)에 의해 생성된 구동전류의 바이어스 전류를 제어하는 것을 특징으로 하는 광 송신기 회로.
제 1 항에 있어서,

상기 클리핑부(8)는 상기 발광소자(1)에 공급된 전원 전압을 제어하는 것을 특징으로 하는 광 송신기 회로.
제 1 항에 있어서,

상기 클리핑부(8)는 상기 발광소자 구동부(5, 6, 또는 7)이 접속되지 않은 피킹 전류 발생부(2 또는 19)의 단자에 더 근접한 측의 전압을 제어하는 것을 특징으로 하는 광 송신기 회로.
제 1 항에 있어서,

상기 신호해석부(9)는,

상기 디지털 신호(S)의 펄스 폭을 검출하는 펄스 폭 검출부(10); 및

상기 검출된 펄스 폭에 따라 제어 신호를 설정하는 펄스 폭 제어부(11)를 포함하는 것을 특징으로 하는 광 송신기 회로.
제 1 항에 있어서,

상기 신호해석부(9)는 상기 디지털 신호(S)의 진폭을 검출하는 진폭 검출부(12); 및

상기 검출된 진폭에 따라 제어신호를 설정하는 진폭 제어부(13)를 포함하는 것을 특징으로 하는 광 송신기 회로.
제 1 항에 있어서,

상기 디지털 신호(S)의 펄스 폭을 검출하는 펄스 폭 검출부(10);

상기 검출된 펄스 폭에 따라 신호를 출력하는 펄스 폭 제어부(11);

상기 디지털 신호(S)의 진폭을 검출하는 진폭 검출부(12);

상기 검출된 진폭에 따라 신호를 출력하는 진폭 제어부(13); 및

상기 펄스 폭 제어부(11)에서 출력된 상기 신호와 상기 진폭 제어부(13)에서 출력된 상기 신호를 가산하여 얻어진 신호를 제어신호로서 설정하는 처리부(14);

를 포함하는 것을 특징으로 하는 광 송신기 회로.
제 8 항에 있어서,

신호해석부(9)는,

상기 광 송신기 회로와 통신하는 통신장치에서 전송된 광신호를 수신하는 수광소자(15);

상기 수광소자(15)에 의해 수신된 상기 신호를 증폭하는 증폭부(16);

상기 증폭부(16)에 의해 증폭된 신호의 진폭을 검출하는 신호 검출부(17); 및

상기 신호 검출부(17)의 검출 결과에 기초하여 상기 펄스 폭 검출부(10)에 입력된 디지털 신호(S)의 진폭을 제어하는 진폭 제어부(18);

를 추가로 포함하는 것을 특징으로 하는 광 송신기 회로.
제 8 항에 있어서,

상기 광 송신기 회로와 통신하는 통신장치에서 전송된 광신호를 수신하는 수광소자(15);

상기 수광소자(15)에 의해 수신된 상기 신호를 증폭하는 증폭부(16); 및

상기 증폭부(16)에 의해 증폭된 신호의 진폭을 검출하는 신호 검출부(17);

를 추가로 포함하고,

상기 피킹 전류 발생부(19)는 상기 신호 검출부(17)의 검출 결과에 기초하여 생성되는 피킹 전류량을 제어하는 것을 특징으로 하는 광 송신기 회로.
제 1 항에 있어서,

상기 피킹 전류 발생부(2)는 서로 직렬로 연결된 제 1 저항기(R1)와 제 2 저항기(R2), 및 상기 제 1 저항기(R1)와 병렬로 연결된 캐패시터(C1)를 포함하는 것을 특징으로 하는 광 송신기 회로.
제 10 항에 있어서,

상기 피킹 전류 발생부(19)는 복수의 블록(19a)을 포함하고,

상기 블록 각각은 서로 직렬로 연결된 제 1 저항기(R1)와 제 2 저항기(R2), 및 제 1 저항기(R1)에 병렬로 연결된 캐패시터(C1)를 포함하고,

상기 블록들은 상기 신호 검출부(17)의 검출 결과에 기초하여 서로 교체되는 것을 특징으로 하는 광 송신기 회로.
제 1 항에 있어서,

상기 발광소자(1)는 상기 광 송신기 회로에 구비되는 것을 특징으로 하는 광송신기 회로.
제 1 항에 있어서,

상기 발광소자(1)는 LED인 것을 특징으로 하는 광 송신기 회로.