KR20080113630A - Plasma display apparatus - Google Patents

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Abstract

A plasma display apparatus is provided to reduce wrong discharge, so improving the reliability of the device and image quality. In diving a period, from a start time to finish time of a driving signal into a first period, a second period, and a third period successively, a first voltage, supplied to a scan electrode and sustain electrode at a first address period of the first period and third period, is lower than that of a voltage supplied to the scan electrode and sustain electrode at the second address period.

Description

플라즈마 디스플레이 장치{Plasma display apparatus}Plasma display apparatus

도 1은 플라즈마 디스플레이 패널 구조에 대한 일실시예를 나타내는 사시도이다.1 is a perspective view illustrating an embodiment of a structure of a plasma display panel.

도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 나타내는 단면도이다.2 is a cross-sectional view illustrating an embodiment of an electrode arrangement of a plasma display panel.

도 3은 하나의 프레임(frame)을 복수의 서브필드(subfield)로 나누어 플라즈마 디스플레이 패널을 시분할 구동시키는 방법에 대한 일실시예를 나타내는 타이밍도이다.FIG. 3 is a timing diagram illustrating an embodiment of a method of time-divisionally driving a plasma display panel by dividing one frame into a plurality of subfields.

도 4 내지 도 7은 본 발명에 따른 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들의 파형에 대한 실시예들을 나타내는 타이밍도이다.4 to 7 are timing diagrams illustrating embodiments of waveforms of driving signals for driving a plasma display panel according to the present invention.

본 발명은 플라즈마 디스플레이(Plasma Display) 장치에 관한 것으로서, 보다 상세하게는 상기 플라즈마 디스플레이 패널(Panel)을 구동시키기 위한 구동 신호에 관한 것이다.The present invention relates to a plasma display device, and more particularly, to a driving signal for driving the plasma display panel.

일반적으로 플라즈마 디스플레이 패널은 상부기판과 하부기판 사이에 형성된 격벽이 하나의 단위 셀을 이루는 것으로, 각 셀 내에는 네온(Ne), 헬륨(He) 또는 네온 및 헬륨의 혼합기체(Ne+He)와 같은 주 방전 기체와 소량의 크세논을 함유하는 불활성 가스가 충진되어 있다. 고주파 전압에 의해 방전이 될 때, 불활성 가스는 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 격벽 사이에 형성된 형광체를 발광시켜 화상이 구현된다. 이와 같은 플라즈마 디스플레이 패널은 얇고 가벼운 구성이 가능하므로 차세대 표시 장치로서 각광받고 있다.In general, a plasma display panel is a partition wall formed between an upper substrate and a lower substrate to form one unit cell, and each cell includes neon (Ne), helium (He), or a mixture of neon and helium (Ne + He) and An inert gas containing the same main discharge gas and a small amount of xenon is filled. When discharged by a high frequency voltage, the inert gas generates vacuum ultraviolet rays and emits phosphors formed between the partition walls to realize an image. Such a plasma display panel has a spotlight as a next generation display device because a thin and light configuration is possible.

플라즈마 디스플레이 장치는 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동될 수 있으며, 각 서브필드는 리셋 구간과, 어드레스 구간 및, 서스테인 구간으로 분할될 수 있다.The plasma display apparatus may be time-divided by dividing a frame into a plurality of subfields, and each subfield may be divided into a reset period, an address period, and a sustain period.

플라즈마 디스플레이 장치에 전원이 공급되거나 차단되는 동안, 패널에서 오방전이 발생하여 장치의 신뢰도를 저하시키는 문제가 있었다..While power is supplied to or cut off from the plasma display device, there is a problem in that an incorrect discharge occurs in the panel, thereby lowering the reliability of the device.

본 발명은 오방전 발생을 감소시켜 장치의 신뢰도 및 영상의 화질을 개선할 수 있는 플라즈마 디스플레이 장치를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a plasma display device that can reduce the occurrence of mis-discharge to improve the reliability and image quality of the device.

상기한 기술적 과제를 해결하기 위한 본 발명에 의한 플라즈마 디스플레이 장치는, 상부기판에 스캔 전극 및 서스테인 전극이 형성된 플라즈마 디스플레이 패널 및 상기 전극들에 구동 신호를 인가하는 구동회로를 포함하며, 상기 구동 신호의 인가 시작 시점부터 인가 종료 시점까지의 구간이 제1 구간, 제2 구간 및 제3 구간으로 순차적으로 나뉘어질 때, 상기 제1 구간과 제3 구간 중 어느 하나의 제1 어드레스 구간에서 상기 스캔 전극과 서스테인 전극에 인가되는 전압의 차인 제1 전압은 상기 제2 구간의 제2 어드레스 구간에서 상기 스캔 전극과 서스테인 전극에 인가되는 전압의 차인 제2 전압보다 작은 것을 특징으로 한다.According to an aspect of the present invention, there is provided a plasma display apparatus including a plasma display panel having a scan electrode and a sustain electrode formed on an upper substrate, and a driving circuit configured to apply a driving signal to the electrodes. When the interval from the start of the application to the end of the application is sequentially divided into a first section, a second section, and a third section, the scan electrode and the scan electrode in any one of the first address section and the third section. The first voltage, which is the difference between the voltages applied to the sustain electrode, is smaller than the second voltage, which is the difference between the voltages applied to the scan electrode and the sustain electrode in the second address period of the second period.

이하, 첨부된 도면을 참조하여 본 발명에 따른 플라즈마 디스플레이 장치에 관하여 상세히 설명한다. 도 1은 본 발명에 따른 플라즈마 디스플레이 패널에 대한 일실시예를 사시도로 도시한 것이다.Hereinafter, a plasma display device according to the present invention will be described in detail with reference to the accompanying drawings. 1 is a perspective view showing an embodiment of a plasma display panel according to the present invention.

도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널은 상부기판(10) 상에 형성되는 유지 전극 쌍인 스캔 전극(11) 및 서스테인 전극(12), 하부기판(20) 상에 형성되는 어드레스 전극(22)을 포함한다.As shown in FIG. 1, the plasma display panel includes a scan electrode 11, a sustain electrode 12, a sustain electrode pair formed on the upper substrate 10, and an address electrode 22 formed on the lower substrate 20. It includes.

상기 유지 전극 쌍(11, 12)은 통상 인듐틴옥사이드(Indium-Tin-Oxide;ITO)로 형성된 투명전극(11a, 12a)과 버스 전극(11b, 12b)을 포함하며, 상기 버스 전극(11b, 12b)은 은(Ag), 크롬(Cr) 등의 금속 또는 크롬/구리/크롬(Cr/Cu/Cr)의 적층형이나 크롬/알루미늄/크롬(Cr/Al/Cr)의 적층형으로 형성될 수 있다. 버스 전극(11b, 12b)은 투명전극(11a, 12a) 상에 형성되어, 저항이 높은 투명전극(11a, 12a)에 의한 전압 강하를 줄이는 역할을 한다.The sustain electrode pairs 11 and 12 generally include transparent electrodes 11a and 12a and bus electrodes 11b and 12b formed of indium tin oxide (ITO), and the bus electrodes 11b and 12b. 12b) may be formed of a metal such as silver (Ag) or chromium (Cr) or a stack of chromium / copper / chromium (Cr / Cu / Cr) or a stack of chromium / aluminum / chromium (Cr / Al / Cr). . The bus electrodes 11b and 12b are formed on the transparent electrodes 11a and 12a to serve to reduce voltage drop caused by the transparent electrodes 11a and 12a having high resistance.

한편, 본 발명의 일실시예에 따르면 유지 전극쌍(11, 12)은 투명전극(11a 12a)과 버스 전극(11b, 12b)이 적층된 구조 뿐만 아니라, 투명 전극(11a, 12a)이 없이 버스 전극(11b, 12b)만으로도 구성될 수 있다. 이러한 구조는 투명 전극(11a, 12a)을 사용하지 않으므로, 패널 제조의 단가를 낮출 수 있는 장점이 있다. 이러한 구조에 사용되는 버스 전극(11b, 12b)은 위에 열거한 재료 이외에 감광성 재료등 다양한 재료가 가능할 것이다.Meanwhile, according to the exemplary embodiment of the present invention, the sustain electrode pairs 11 and 12 may not only have a structure in which the transparent electrodes 11a 12a and the bus electrodes 11b and 12b are stacked, but also the buses without the transparent electrodes 11a and 12a. Only the electrodes 11b and 12b may be configured. This structure does not use the transparent electrodes (11a, 12a), there is an advantage that can lower the cost of manufacturing the panel. The bus electrodes 11b and 12b used in this structure may be various materials such as photosensitive materials in addition to the materials listed above.

스캔 전극(11) 및 서스테인 전극(12)의 투명전극(11a, 12a)과 버스전극(11b, 11c)의 사이에는 상부 기판(10)의 외부에서 발생하는 외부광을 흡수하여 반사를 줄여주는 광차단의 기능과 상부 기판(10)의 퓨리티(Purity) 및 콘트라스트를 향상시키는 기능을 하는 블랙 매트릭스(Black Matrix, BM, 15)가 배열된다.Light between the scan electrodes 11 and the sustain electrodes 12 between the transparent electrodes 11a and 12a and the bus electrodes 11b and 11c to absorb external light generated outside the upper substrate 10 to reduce reflection. A black matrix (BM, 15) is arranged that functions to block and to improve the purity and contrast of the upper substrate 10.

본 발명의 일실시예에 따른 블랙 매트릭스(15)는 상부 기판(10)에 형성되는데, 격벽(21)과 중첩되는 위치에 형성되는 제1 블랙 매트릭스(15)와, 투명전극(11a, 12a)과 버스전극(11b, 12b)사이에 형성되는 제2 블랙 매트릭스(11c, 12c)로 구성될 수 있다. 여기서, 제 1 블랙 매트릭스(15)와 블랙층 또는 블랙 전극층이라고도 하는 제 2 블랙 매트릭스(11c, 12c)는 형성 과정에서 동시에 형성되어 물리적으로 연결될 수 있고, 동시에 형성되지 않아 물리적으로 연결되지 않을 수도 있다. The black matrix 15 according to the exemplary embodiment of the present invention is formed on the upper substrate 10, the first black matrix 15 and the transparent electrodes 11a and 12a formed at positions overlapping the partition wall 21. And the second black matrices 11c and 12c formed between the bus electrodes 11b and 12b. Here, the first black matrix 15 and the second black matrices 11c and 12c, also referred to as black layers or black electrode layers, may be simultaneously formed and physically connected in the formation process, or may not be simultaneously formed and thus not physically connected. .

또한, 물리적으로 연결되어 형성되는 경우, 제 1 블랙 매트릭스(15)와 제 2 블랙 매트릭스(11c, 12c)는 동일한 재질로 형성되지만, 물리적으로 분리되어 형성되는 경우에는 다른 재질로 형성될 수 있다.In addition, when physically connected and formed, the first black matrix 15 and the second black matrix 11c and 12c may be formed of the same material, but may be formed of different materials when they are formed separately.

스캔 전극(11)과 서스테인 전극(12)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(13)과 보호막(14)이 적층된다. 상부 유전체층(13)에는 방전에 의하여 발생된 하전입자들이 축적되고, 유지 전극 쌍(11, 12)을 보호하는 기능을 수행할 수 있다. 보호막(14)은 가스 방전시 발생된 하전입자들의 스피터링으로부터 상부 유전체층(13)을 보호하고, 2차 전자의 방출 효율을 높이게 된다.The upper dielectric layer 13 and the passivation layer 14 are stacked on the upper substrate 10 having the scan electrode 11 and the sustain electrode 12 side by side. Charged particles generated by the discharge are accumulated in the upper dielectric layer 13, and the protective electrode pairs 11 and 12 may be protected. The protective film 14 protects the upper dielectric layer 13 from sputtering of charged particles generated during gas discharge, and increases emission efficiency of secondary electrons.

또한, 어드레스 전극(22)은 스캔 전극(11) 및 서스테인 전극(12)과 교차되는 방향으로 형성된다. 또한, 어드레스 전극(22)이 형성된 하부기판(20) 상에는 하부 유전체층(23)과 격벽(21)이 형성된다.In addition, the address electrode 22 is formed in a direction crossing the scan electrode 11 and the sustain electrode 12. In addition, the lower dielectric layer 23 and the partition wall 21 are formed on the lower substrate 20 on which the address electrode 22 is formed.

또한, 하부 유전체층(23)과 격벽(21)의 표면에는 형광체층이 형성된다. 격벽(21)은 세로 격벽(21a)와 가로 격벽(21b)가 폐쇄형으로 형성되고, 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다.In addition, phosphor layers are formed on the surfaces of the lower dielectric layer 23 and the partition wall 21. The partition wall 21 has a vertical partition wall 21a and a horizontal partition wall 21b formed in a closed shape, and physically distinguishes discharge cells, and prevents ultraviolet rays and visible light generated by the discharge from leaking into adjacent discharge cells.

본 발명의 일실시예에는 도 1에 도시된 격벽(21)의 구조뿐만 아니라, 다양한 형상의 격벽(21)의 구조도 가능할 것이다. 예컨대, 세로 격벽(21a)과 가로 격벽(21b)의 높이가 다른 차등형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 적어도 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다. In an embodiment of the present invention, not only the structure of the partition wall 21 illustrated in FIG. 1, but also the structure of the partition wall 21 having various shapes may be possible. For example, a channel in which a channel usable as an exhaust passage is formed in at least one of the differential partition structure, the vertical partition 21a, or the horizontal partition 21b having different heights of the vertical partition 21a and the horizontal partition 21b. A grooved partition structure having a groove formed in at least one of the type partition wall structure, the vertical partition wall 21a, or the horizontal partition wall 21b may be possible.

여기서, 차등형 격벽 구조인 경우에는 가로 격벽(21b)의 높이가 높은 것이 더 바람직하고, 채널형 격벽 구조나 홈형 격벽 구조인 경우에는 가로 격벽(21b)에 채널이 형성되거나 홈이 형성되는 것이 바람직할 것이다.Here, in the case of the differential partition wall structure, the height of the horizontal partition wall 21b is more preferable, and in the case of the channel partition wall structure or the groove partition wall structure, it is preferable that a channel is formed or the groove is formed in the horizontal partition wall 21b. something to do.

한편, 본 발명의 일실시예에서는 R, G 및 B 방전셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, R, G 및 B 방전셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전셀의 형상도 사각형상 뿐만 아니라, 오각형, 육 각형 등의 다양한 다각 형상도 가능할 것이다.Meanwhile, in one embodiment of the present invention, although the R, G and B discharge cells are shown and described as being arranged on the same line, it may be arranged in other shapes. For example, a Delta type arrangement in which R, G, and B discharge cells are arranged in a triangular shape may be possible. In addition, the shape of the discharge cell may be not only rectangular, but also various polygonal shapes such as a pentagon and a hexagon.

또한, 상기 형광체층은 가스 방전시 발생된 자외선에 의해 발광되어 적색(R), 녹색(G) 또는 청색(B) 중 어느 하나의 가시광을 발생하게 된다. 여기서, 상부/하부 기판(10, 20)과 격벽(21) 사이에 마련된 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.In addition, the phosphor layer emits light by ultraviolet rays generated during gas discharge to generate visible light of any one of red (R), green (G), and blue (B). Here, an inert mixed gas such as He + Xe, Ne + Xe and He + Ne + Xe for discharging is injected into the discharge space provided between the upper / lower substrates 10 and 20 and the partition wall 21.

도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 도시한 것으로, 플라즈마 디스플레이 패널을 구성하는 복수의 방전셀들은 도 2에 도시된 바와 같이 매트릭스 형태로 배치되는 것이 바람직하다. 복수의 방전셀들은 각각 스캔 전극 라인(Y1 내지 Ym), 서스테인 전극 라인(Z1 내지 Zm) 및 어드레스 전극 라인(X1 내지 Xn)의 교차부에 마련된다. 스캔 전극 라인(Y1 내지 Ym)은 순차적으로 구동되거나 동시에 구동될 수 있고, 서스테인 전극 라인(Z1 내지 Zm)은 동시에 구동될 수 있다. 어드레스 전극라인(X1 내지 Xn)은 기수 번째 라인들과 우수 번째 라인들로 분할되어 구동되거나 순차적으로 구동될 수 있다.FIG. 2 illustrates an embodiment of an electrode arrangement of a plasma display panel, and a plurality of discharge cells constituting the plasma display panel are preferably arranged in a matrix form as shown in FIG. 2. The plurality of discharge cells are provided at the intersections of the scan electrode lines Y1 to Ym, the sustain electrode lines Z1 to Zm, and the address electrode lines X1 to Xn, respectively. The scan electrode lines Y1 to Ym may be driven sequentially or simultaneously, and the sustain electrode lines Z1 to Zm may be driven simultaneously. The address electrode lines X1 to Xn may be driven by being divided into odd-numbered lines and even-numbered lines, or sequentially driven.

도 2에 도시된 전극 배치는 본 발명에 따른 플라즈마 패널의 전극 배치에 대한 일실시예에 불과하므로, 본 발명은 도 2에 도시된 플라즈마 디스플레이 패널의 전극 배치 및 구동 방식에 한정되지 아니한다. 예컨데, 상기 스캔 전극 라인(Y1 내지 Ym)들 중 2 개의 스캔 전극 라인이 동시에 스캐닝되는 듀얼 스캔(dual scan) 방식도 가능하다. 또한, 상기 어드레스 전극 라인(X1 내지 Xn)은 패널의 중앙 부분에서 상, 하로 분할되어 구동될 수도 있다.Since the electrode arrangement shown in FIG. 2 is only an embodiment of the electrode arrangement of the plasma panel according to the present invention, the present invention is not limited to the electrode arrangement and driving method of the plasma display panel shown in FIG. 2. For example, a dual scan method in which two scan electrode lines among the scan electrode lines Y1 to Ym are simultaneously scanned is possible. In addition, the address electrode lines X1 to Xn may be driven by being divided up and down in the center portion of the panel.

도 3은 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동시키 는 방법에 대한 일실시예를 타이밍도로 도시한 것이다. 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정 개수 예컨대 8개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ...SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 서스테인 구간(S1, ..., S8)로 분할된다.3 is a timing diagram illustrating an embodiment of a time division driving method by dividing a frame into a plurality of subfields. The unit frame may be divided into a predetermined number, for example, eight subfields SF1, ..., SF8 to realize time division gray scale display. Each subfield SF1, ... SF8 is divided into a reset section (not shown), an address section A1, ..., A8 and a sustain section S1, ..., S8.

여기서, 본 발명의 일실시예에 따르면 리셋 구간은 복수 개의 서브필드 중 적어도 하나에서 생략될 수 있다. 예컨대, 리셋 구간은 최초의 서브필드에서만 존재하거나, 최초의 서브필드와 전체 서브필드 중 중간 정도의 서브필드에서만 존재할 수도 있다.Here, according to an embodiment of the present invention, the reset period may be omitted in at least one of the plurality of subfields. For example, the reset period may exist only in the first subfield or may exist only in a subfield about halfway between the first subfield and all the subfields.

각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극(X)에 표시 데이터 신호가 인가되고, 각 스캔 전극(Y)에 상응하는 스캔 펄스가 순차적으로 인가된다.In each address section A1, ..., A8, a display data signal is applied to the address electrode X, and scan pulses corresponding to each scan electrode Y are sequentially applied.

각 서스테인 구간(S1, ...,S8)에서는, 스캔 전극(Y)과 서스테인 전극(Z)에 서스테인 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 서스테인 방전을 일으킨다.In each of the sustain periods S1, ..., S8, a sustain pulse is alternately applied to the scan electrode Y and the sustain electrode Z to form wall charges in the address periods A1, ..., A8. Sustain discharge occurs in the discharge cells.

플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 서스테인 방전 구간(S1, ..., S8)내의 서스테인 방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 서스테인 펄스의 수가 할당될 수 있다. 만일 133계조의 휘도를 얻기 위해서는, 서브필드1 구간, 서브필드3 구간 및 서브필드8 구간 동안 셀들을 어드레싱하여 서스테인 방전하면 된다.The luminance of the plasma display panel is proportional to the number of sustain discharge pulses in the sustain discharge periods S1, ..., S8 occupied in the unit frame. When one frame forming one image is represented by eight subfields and 256 gradations, each subfield in turn has different sustains at a ratio of 1, 2, 4, 8, 16, 32, 64, and 128. The number of pulses can be assigned. In order to obtain luminance of 133 gradations, cells may be sustained by addressing the cells during the subfield 1 section, the subfield 3 section, and the subfield 8 section.

각 서브필드에 할당되는 서스테인 방전 수는, APC(Automatic Power Control) 단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 즉, 도 3에서는 한 프레임을 8개의 서브필드로 분할하는 경우를 예로 들어 설명하였으나 본 발명은 그에 한정되지 아니하며, 한 프레임을 형성하는 서브필드의 수를 설계사양에 따라 다양하게 변형하는 것이 가능하다. 예를 들어, 한 프레임을 12 또는 16 서브필드 등과 같이, 8 서브필드 이상으로 분할하여 플라즈마 디스플레이 패널을 구동시킬 수 있다.The number of sustain discharges allocated to each subfield may be variably determined according to the weights of the subfields according to the APC (Automatic Power Control) step. That is, in FIG. 3, a case in which one frame is divided into eight subfields has been described as an example. However, the present invention is not limited thereto, and the number of subfields forming one frame may be variously modified according to design specifications. . For example, a plasma display panel may be driven by dividing one frame into eight or more subfields, such as 12 or 16 subfields.

또한 각 서브필드에 할당되는 서스테인 방전 수는 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대, 서브필드 4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드 6 에 할당된 계조도를 32 에서 34 로 높일 수 있다.The number of sustain discharges allocated to each subfield can be variously modified in consideration of gamma characteristics and panel characteristics. For example, the gray level assigned to subfield 4 may be lowered from 8 to 6, and the gray level assigned to subfield 6 may be increased from 32 to 34.

도 4는 상기 분할된 하나의 서브필드에 대해, 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 제1 실시예를 타이밍도로 도시한 것이다.4 is a timing diagram illustrating a first embodiment of driving signals for driving a plasma display panel with respect to the divided subfield.

상기 서브필드는 스캔 전극들(Y) 상에 정극성 벽전하를 형성하고 서스테인 전극들(Z) 상에 부극성 벽전하를 형성하기 위한 프리 리셋(pre reset) 구간, 프리 리셋 구간에 의해 형성된 벽전하 분포를 이용하여 전 화면의 방전셀들을 초기화하기 위한 리셋(reset) 구간, 방전셀을 선택하기 위한 어드레스(address) 구간 및 선택된 방전셀들의 방전을 유지시키기 위한 서스테인(sustain) 구간을 포함한다.The subfield is a wall formed by a pre-reset section and a pre-reset section for forming positive wall charges on the scan electrodes Y and negative wall charges on the sustain electrodes Z. A reset section for initializing the discharge cells of the entire screen using the charge distribution, an address section for selecting the discharge cells, and a sustain section for maintaining the discharge of the selected discharge cells.

리셋 구간은 셋업(setup) 구간 및 셋 다운(setdown) 구간으로 이루어지며, 상기 셋업 구간에서는 모든 스캔 전극으로 상승 램프 파형(Ramp-up)이 동시 인가되어 모든 방전셀에서 미세 방전이 발생되고, 이에 따라 벽전하가 생성된다. 상기 셋 다운 구간에는 상기 상승 램프 파형(Ramp-up)의 피크 전압보다 낮은 정극성 전압에서 하강하는 하강 램프파형(Ramp-down)이 모든 스캔 전극(Y)으로 동시에 인가되어 모든 방전셀에서 소거방전이 발생되고, 이에 따라 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요 전하를 소거시킨다.The reset section includes a setup section and a setdown section. In the setup section, rising ramp waveforms (Ramp-up) are simultaneously applied to all scan electrodes to generate fine discharges in all discharge cells. Thus, wall charges are generated. In the set down period, a falling ramp waveform (Ramp-down) falling at a positive voltage lower than the peak voltage of the rising ramp waveform (Ramp-up) is simultaneously applied to all the scan electrodes (Y), thereby erasing and discharging the discharge cells. Is generated, thereby eliminating unnecessary charges during wall charges and space charges generated by the setup discharges.

어드레스 구간에는 스캔 전극으로 부극성의 스캔 전압(Vsc)을 가지는 스캔 신호가 순차적으로 인가되고, 이와 동시에 상기 어드레스 전극(X)으로 정극성의 데이터 신호가 인가된다. 이러한 상기 스캔 신호와 데이터 신호 간의 전압 차와 상기 리셋 구간 동안 생성된 벽전압에 의해 어드레스 방전이 발생 되어 셀이 선택된다. 한편, 어드레스 방전의 효율을 높이기 위해, 상기 어드레스 구간 동안 서스테인 바이어스 전압(Vzb)이 서스테인 전극에 인가된다.In the address period, a scan signal having a negative scan voltage Vsc is sequentially applied to the scan electrode, and at the same time, a positive data signal is applied to the address electrode X. The address discharge is generated by the voltage difference between the scan signal and the data signal and the wall voltage generated during the reset period, thereby selecting the cell. On the other hand, in order to increase the efficiency of the address discharge, a sustain bias voltage Vzb is applied to the sustain electrode during the address period.

서스테인 구간에는 스캔 전극과 서스테인 전극에 교번적으로 서스테인 전압(Vs)을 가지는 서스테인 펄스가 인가되어 스캔 전극과 서스테인 전극 사이에 면방전 형태로 서스테인 방전이 발생된다.In the sustain period, a sustain pulse having a sustain voltage Vs is alternately applied to the scan electrode and the sustain electrode to generate sustain discharge in the form of surface discharge between the scan electrode and the sustain electrode.

상기 서스테인 방전이 발생한 후, 어드레스 구간에서 선택된 온셀(ON cell)의 스캔 전극 또는 서스테인 전극에 남아있는 벽전하를 약한 방전을 발생시킴에 의해 소거시키는 소거 구간이 서스테인 구간 이후에 더 포함될 수 있다.After the sustain discharge occurs, an erase period for erasing the wall charge remaining in the scan electrode or the sustain electrode of the selected ON cell in the address period by generating a weak discharge may be further included after the sustain period.

상기 소거 구간은 복수의 서브필드 전체 또는 그 중 일부의 서브필드에 포함될 수 있으며, 서스테인 구간에서 마지막 서스테인 펄스가 인가되지 않은 전극에 상기 약한 방전을 위한 소거 신호가 인가되는 것이 바람직하다.The erase period may be included in all or some of the plurality of subfields, and the erase signal for the weak discharge is preferably applied to the electrode to which the last sustain pulse is not applied in the sustain period.

상기 소거 신호는 점진적으로 증가하는 램프(ramp) 형태의 신호, 저전압 광 폭 펄스(low-voltage wide pulse), 고전압 협폭 펄스(high-voltage narrow pulse), 기하급수적으로 증가하는 신호(exponential signal) 또는 half-sinusoidal pulse 등이 사용될 수 있다.The cancellation signal may be a ramp-type signal, a low-voltage wide pulse, a high-voltage narrow pulse, an exponential signal, or Half-sinusoidal pulses can be used.

또한, 상기 약한 방전을 발생시키기 위해 스캔 전극 또는 서스테인 전극에 복수의 펄스가 순차적으로 인가될 수도 있다.In addition, a plurality of pulses may be sequentially applied to the scan electrode or the sustain electrode to generate the weak discharge.

도 4에 도시된 구동 파형들은 본 발명에 따른 플라즈마 디스플레이 패널을 구동시키기 위한 신호들에 대한 일실시예로서, 상기 도 4에 도시된 파형들에 의해 본 발명은 한정되지 아니한다. 예컨데, 상기 프리 리셋 구간이 생략될 수 있으며, 도 4에 도시된 구동 신호들의 극성 및 전압 레벨은 필요에 따라 변경이 가능하고, 상기 서스테인 방전이 완료된 후에 벽전하 소거를 위한 소거 신호가 서스테인 전극에 인가될 수도 있다. 또한, 상기 서스테인 신호가 스캔 전극(Y)과 서스테인(Z) 전극 중 어느 하나에만 인가되어 서스테인 방전을 일으키는 싱글 서스테인(single sustain) 구동도 가능하다.The driving waveforms shown in FIG. 4 are exemplary embodiments of signals for driving the plasma display panel according to the present invention, and the present invention is not limited to the waveforms shown in FIG. 4. For example, the pre-reset period may be omitted, and the polarity and the voltage level of the driving signals illustrated in FIG. 4 may be changed as necessary. After the sustain discharge is completed, an erase signal for erasing wall charge may be applied to the sustain electrode. May be authorized. In addition, the single sustain driving may be performed by applying the sustain signal to only one of the scan electrode (Y) and the sustain (Z) electrode to generate a sustain discharge.

일반적으로, 플라즈마 디스플레이 장치에 전원이 공급되면(Power ON), 미리 정해진 일정 시간 동안 또는 패널에 공급될 구동 전압이 정상 수준에 이를 때까지 패널에 영상을 디스플레이하지 아니하고 장치의 정상 동작을 준비하는 파워 온 시퀀스(power on sequence)가 존재한다. 또한, 플라즈마 디스플레이 장치로의 전원 공급이 차단되기 이전에도, 구동 회로 또는 패널 등으로의 전원 공급을 원할히 종료하기 위해 상기 파원 온 시퀀스와 유사한 파워 오프 시퀀스(power on sequence)가 존재한다.In general, when the plasma display device is powered (Power ON), the power for preparing a normal operation of the device without displaying an image on the panel for a predetermined time or until the drive voltage to be supplied to the panel reaches a normal level There is a power on sequence. In addition, even before the power supply to the plasma display device is cut off, a power on sequence similar to the power on sequence exists to smoothly terminate the power supply to the driving circuit or the panel.

예를 들어, 플라즈마 디스플레이 장치에 전원이 공급되기 시작한 후 일정 시간 동안, 화면 표시 신호(Dispaly Enable Signal)가 로우 레벨(low level)인 "0"의 값을 가져 데이터 신호가 패널로 인가되지 아니하여, 패널에 영상이 디스플레이 되지 아니한다. 상기 일정 시간이 경과한 후, 화면 표시 신호(Dispaly Enable Signal)가 하이 레벨(high level)인 "1"의 값을 가지게 되면 데이터 신호가 패널로 인가되어, 패널에 영상이 디스플레이된다. 또한, 플라즈마 디스플레이 장치에 전원 공급이 종료되기 전 일정 시간 동안, 화면 표시 신호(Dispaly Enable Signal)가 다시 로우 레벨(low level)인 "0"의 값을 가져, 패널에 영상이 디스플레이 되지 아니한다.For example, during a predetermined time after power is supplied to the plasma display device, the data signal is not applied to the panel because the display enable signal has a value of "0" which is a low level. , No image is displayed on the panel. After the predetermined time has elapsed, if the disabling enable signal has a value of "1" which is a high level, the data signal is applied to the panel, and the image is displayed on the panel. In addition, during a predetermined time before the power supply to the plasma display device is terminated, the disabling enable signal again has a low level of "0", and thus no image is displayed on the panel.

그러나, 상기 파워 온 시퀀스 또는 파워 오프 시퀀스 동안의 어드레스 구간에서, 도 4에 도시된 바와 같이 스캔 전극(Y)에 부극성의 스캔 전압(Vsc)이 인가되고 서스테인 전극(Z)에 정극성의 바이어스 전압(Vzb)이 인가되는 경우, 상기 스캔 전극(X)과 서스테인 전극(Z) 사이의 높은 전압 차에 의해 상기 두 전극간 방전이 발생할 수 있으며, 그로 인해 영상이 디스플레이되지 않는 패널에 오방전으로 인한 휘점이 발생할 수 있다.However, in the address period during the power on sequence or the power off sequence, as shown in FIG. 4, a negative scan voltage Vsc is applied to the scan electrode Y and a positive bias voltage is applied to the sustain electrode Z. When (Vzb) is applied, a discharge may occur between the two electrodes due to a high voltage difference between the scan electrode (X) and the sustain electrode (Z), and as a result, an incorrect discharge may occur in a panel on which an image is not displayed. Bright spots may occur.

따라서, 본 발명에 따른 플라즈마 디스플레이 장치는, 파워 온 시퀀스 또는 파워 오프 시퀀스 동안의 어드레스 구간에서 상기 스캔, 서스테인 전극(X, Y) 각각에 인가되는 전압의 차를 영상이 패널에 디스플레이되는 동안의 어드레스 구간에서 상기 두 전극에 인가되는 전압의 차보다 작도록 하는 것이 바람직하다. 보다 바람직하게는, 파워 온 시퀀스 또는 파워 오프 시퀀스 동안의 어드레스 구간에서, 상기 스캔, 서스테인 전극(X, Y)에 인가되는 전압의 차를 상기 두 전극 사이에서 방전이 발생하기 시작하는 방전 개시 전압보다 작도록 한다. 그로 인해, 파워 온 시퀀스 또는 파워 오프 시퀀스 동안 스캔 전극(Y)과 서스케인 전극(Z) 사이의 오방전 발생을 감소시킬 수 있다.Accordingly, in the plasma display device according to the present invention, the difference between the voltage applied to each of the scan and sustain electrodes X and Y in the address period during the power-on sequence or the power-off sequence is displayed. Preferably, the interval is smaller than the difference between the voltages applied to the two electrodes. More preferably, in the address period during the power on sequence or the power off sequence, the difference between the voltages applied to the scan and sustain electrodes (X, Y) is greater than the discharge start voltage at which discharge begins to occur between the two electrodes. Make it small. As a result, it is possible to reduce the occurrence of erroneous discharges between the scan electrode Y and the sustain electrode Z during the power on sequence or the power off sequence.

상기한 바와 같은 오방전 방지와 동시에 파워 온 시퀀스 및 파워 오프 시퀀스를 안정적으로 수행하여 정상 동작 상태까지 빠르게 이를 수 있도록 하기 위해, 파워 온 시퀀스 또는 파워 오프 시퀀스 동안의 어드레스 구간에서의 상기 두 전극간 전압차는 영상이 디스플레이되는 동안의 어드레스 구간에서의 상기 두 전극 간 전압차보다 80 내지 180V 작은 것이 바람직하다.The voltage between the two electrodes in the address period during the power on sequence or the power off sequence to stably perform the power-on sequence and power-off sequence at the same time as described above to stably perform the power-on sequence and power-off sequence The difference is preferably 80 to 180V smaller than the voltage difference between the two electrodes in the address period while the image is displayed.

도 5는 플라즈마 디스플레이 패널의 구동 파형에 대한 제2 실시예를 타이밍도로 도시한 것으로, 플라즈마 디스플레이 장치에 전원이 공급되어 구동 회로에서 패널로 구동 신호가 인가되기 시작하는 시점부터 전원 공급이 종료되어 패널로의 구동 신호 인가가 종료되는 시점까지를 도시한 것이다.FIG. 5 is a timing diagram illustrating a second embodiment of a driving waveform of the plasma display panel. The power supply is terminated when the power is supplied to the plasma display apparatus and the driving signal is applied to the panel from the driving circuit. Up to the time point at which the driving signal is applied to the furnace is shown.

도 5에 있어서, 제1 구간은 구동 신호의 인가 시작 시점부터 파워 온 시퀀스가 종료되는 시점까지의 구간이며, 제2 구간은 패널에 영상이 디스플레이되는 정상 동작 구간이고, 제 3 구간은 파워 오프 시퀀스가 수행되기 시작하는 시점부터 구동 신호의 인가 종료 시점까지 구간이다.In FIG. 5, a first section is a section from a start point of applying a driving signal to a time point at which a power-on sequence ends, a second section is a normal operation section in which an image is displayed on a panel, and a third section is a power-off sequence. Is a period from the time point at which is started to the end time of application of the driving signal.

상기 파워 온 시퀀스는 구동 회로 등에 사용되는 모든 전압들이 적정 전압의 90%에 이를 때까지 수행되는 것이 바람직하다. 그를 위해, 상기 제1 구간은 1초 이상이어야 하며, 사용자의 편의성 및 제품의 신뢰성을 향상시키기 위해 상기 제2 구 간은 4초 이내인 것이 바람직하다. 따라서, 1초당 60 프레임(frame)이라고 가정하면, 상기 제1 구간의 프레임 개수는 60 내지 240일 수 있다. The power on sequence is preferably performed until all voltages used in the driving circuit and the like reach 90% of the proper voltage. For this purpose, the first section should be at least 1 second, and the second section is preferably within 4 seconds to improve user convenience and product reliability. Therefore, assuming 60 frames per second, the number of frames in the first section may be 60 to 240.

상기와 같은 이유로 파워 오프 시퀀스를 수행하기 위한 상기 제3 구간도 1초 내지 4초인 것이 바람직하며, 프레임 개수는 60 내지 240인 것이 바람직하다.For the same reason, the third interval for performing the power off sequence is also preferably 1 second to 4 seconds, and the number of frames is preferably 60 to 240.

상기한 바와 같이, 상기 제1 구간 및 제3 구간에서는 화면 표시 신호(Dispaly Enable Signal)가 로우 레벨(low level)인 "0"의 값을 가져 데이터 신호가 패널로 인가되지 아니하며. 상기 제2 구간에서는 화면 표시 신호(Dispaly Enable Signal)가 하이 레벨(high level)인 "1"의 값을 가져 데이터 신호가 패널로 인가된다.As described above, the data signal is not applied to the panel because the display enable signal has a low value of "0" in the first section and the third section. In the second section, a data signal is applied to the panel with a value of “1” having a dispaly enable signal of high level.

도 5를 참조하면, 제1 구간의 a번째 플레임 중 l번째 서브필드의 어드레스 구간동안 서스테인 전극(Z)에 바이어스 전압(Vzb)이 인가되지 아니하고 기준 전압인 그라운드 전압(GND)이 인가된다. 그로 인해, 제2 구간의 어드레스 구간에서 스캔 전극(Y)과 서스테인 전극(Z)에 인가되는 전압의 차(Vzb-Vsc)보다 적은 전압 차(-Vsc)를 가져, 제1 구간의 a번째 플레임 중 l번째 서브필드에서 오방전이 발생하지 아니할 수 있다.Referring to FIG. 5, the bias voltage Vzb is not applied to the sustain electrode Z during the address period of the l-th subfield of the a-th frame of the first period, and the ground voltage GND, which is a reference voltage, is applied. Therefore, in the address section of the second section, the voltage difference (-Vsc) is smaller than the difference Vzb-Vsc of the voltage applied to the scan electrode Y and the sustain electrode Z, and the a-th frame of the first section is present. False discharge may not occur in the lth subfield.

상기 제1 구간에 속하는 모든 어드레스 구간동안 서스테인 전극(Z)에 그라운드 전압을 인가할 수도 있으며, 그와 달리 제3 구간 중 일부의 어드레스 구간동안 서스테인 전극(Z)에 그라운드 전압을 인가할 수도 있다.The ground voltage may be applied to the sustain electrode Z during all the address periods belonging to the first section. Alternatively, the ground voltage may be applied to the sustain electrode Z during the address period of some of the third sections.

또한, 제3 구간의 c번째 플레임 중 n번째 서브필드의 어드레스 구간동안 서스테인 전극(Z)에 그라운드 전압(GND)을 인가하여, 오방전이 발생하지 않도록 할 수 있다.In addition, the ground voltage GND may be applied to the sustain electrode Z during the address period of the n-th subfield of the c-th frame of the third period, thereby preventing mis-discharge.

상기 제3 구간에 속하는 모든 어드레스 구간동안 서스테인 전극(Z)에 그라운드 전압을 인가할 수도 있으며, 그와 달리 제3 구간 중 일부의 어드레스 구간동안 서스테인 전극(Z)에 그라운드 전압을 인가할 수도 있다.The ground voltage may be applied to the sustain electrode Z during all the address periods belonging to the third period. Alternatively, the ground voltage may be applied to the sustain electrode Z during some address periods of the third period.

도 6은 플라즈마 디스플레이 패널의 구동 파형에 대한 제3 실시예를 타이밍도로 도시한 것이다.FIG. 6 is a timing diagram illustrating a third embodiment of the drive waveform of the plasma display panel.

도 6에 도시된 바와 같이, 제1 구간 및 제 3 구간의 어드레스 구간에서 스캔 전극(Y)과 서스테인 전극(Z) 사이의 전압 차를 제 2 구간의 어드레스 구간에서 보다 작도록 하기 위해, 제1 구간 및 제 3 구간의 전체 또는 일부의 어드레스 구간동안 스캔 전극(Y)에 스캔 신호를 인가하지 아니하고 그라운드 전압을 인가할 수 있다. 그러한 경우, 스캔 전극(Y)과 서스테인 전극(Z) 사이의 전압 차가 0V가 되므로 상기 두 전극 사이의 오방전을 완전히 방지할 수 있다.As shown in FIG. 6, in order to make the voltage difference between the scan electrode Y and the sustain electrode Z smaller in the address period of the second period in the address period of the first and third sections, the first period. The ground voltage may be applied to the scan electrode Y without applying the scan signal to all or part of the address period of the period and the third period. In such a case, since the voltage difference between the scan electrode Y and the sustain electrode Z becomes 0 V, misdischarge between the two electrodes can be completely prevented.

상기에서는 도 5 및 도 6을 참조하여 제1 구간 및 제 3 구간의 어드레스 구간에서 스캔 전극(Y) 또는 서스테인 전극(Z)에 그라운드 전압을 인가하는 것을 예로 들어 본 발명에 따른 실시예를 설명하였으나, 그 이외에도 스캔 전극(Y)과 서스테인 전극(Z) 사이의 전압 차를 방전 개시 전압보다 작도록 하는 구동 신호들이 적용 가능하다.In the above, an embodiment according to the present invention has been described with reference to FIG. 5 and FIG. 6 as an example of applying a ground voltage to the scan electrode Y or the sustain electrode Z in the address section of the first section and the third section. In addition to these, driving signals for applying a voltage difference between the scan electrode Y and the sustain electrode Z to be smaller than the discharge start voltage are applicable.

예를 들어, 제1 구간 또는 제 3 구간의 어드레스 구간에서 스캔 전극(Y)에 인가되는 스캔 신호의 부극성 전압을 제2 구간에서의 스캔 신호의 부극성 전압(Vsc)보다 큰 값으로 하여 스캔 전극(Y)과 서스테인 전극(Z) 사이의 전압 차를 감소시킬 수 있다. 제2 구간의 어드레스 구간에서의 스캔 전극(Z)과 서스테인 전극(Z) 사이의 전압 차(Vzb-Vsc)가 250V 이상일 때, 제1 구간 또는 제 3 구간의 어드레스 구간에서의 상기 두 전극간 전압 차를 상기 250V보다 작도록 하여 상기 두 전극간 오방전을 방지할 수 있다.For example, the scan is performed by setting the negative voltage of the scan signal applied to the scan electrode Y to be greater than the negative voltage Vsc of the scan signal in the second section in the address section of the first section or the third section. The voltage difference between the electrode Y and the sustain electrode Z can be reduced. When the voltage difference Vzb-Vsc between the scan electrode Z and the sustain electrode Z in the address section of the second section is 250 V or more, the voltage between the two electrodes in the address section of the first section or the third section The difference between the two electrodes can be prevented by making the difference less than 250V.

또한, 제1 구간 또는 제 3 구간의 어드레스 구간에서 서스테인 전극(Z)에 인가되는 바이어스 전압을 제2 구간에서의 서스테인 바이어스 전압(Vzb)보다 작은 값으로 하여 스캔 전극(Y)과 서스테인 전극(Z) 사이의 전압 차를 감소시킬 수 있다. 상기한 바와 같이, 제1 구간 또는 제 3 구간의 어드레스 구간에서의 상기 두 전극간 전압 차를 상기 250V보다 작도록 하여, 방전 개시 전압보다 작은 전압 차에 의해 상기 두 전극간 오방전을 방지할 수 있다.In addition, the scan electrode Y and the sustain electrode Z may have a bias voltage applied to the sustain electrode Z in the address section of the first section or the third section smaller than the sustain bias voltage Vzb in the second section. Can reduce the voltage difference between As described above, the voltage difference between the two electrodes in the address section of the first section or the third section is less than the 250V, thereby preventing mis-discharge between the two electrodes by the voltage difference smaller than the discharge start voltage. have.

또한, 플라즈마 디스플레이 장치의 사용자의 채널(channel)을 바꿀 때도 화면 표시 신호(Display Enable Signal)이 로우 레벨인 "0"을 가져 패널에 영상이 디스플레이되지 않을 수 있다. 따라서 상기와 같이 화면 표시 신호(Display Enable Signal)이 로우 레벨인 "0"을 가지는 구간에 있어서, 어드레스 구간에서의 구동 신호 파형을 상기 도 5 및 도 6을 참조하여 설명한 바와 같은 파형을 가지도록 하여 영상이 디스플레이되지 않는 동안의 오방전을 감소시킬 수 있다.In addition, even when the user's channel of the plasma display apparatus is changed, an image may not be displayed on the panel because the display enable signal has a low level "0". Therefore, in the section in which the display enable signal has a low level of "0" as described above, the driving signal waveform in the address section has a waveform as described with reference to FIGS. 5 and 6. Misdischarge can be reduced while the image is not displayed.

도 7은 플라즈마 디스플레이 패널의 구동 파형에 대한 제4 실시예를 타이밍도로 도시한 것으로, 패널에 영상이 디스플레이되는 구간, 예를 들어 도 5 및 도 6의 제2 구간 동안 인가되는 구동 신호의 파형을 도시한 것이다.FIG. 7 is a timing diagram illustrating a fourth embodiment of a driving waveform of a plasma display panel, and illustrates waveforms of driving signals applied during a period in which an image is displayed on the panel, for example, the second period in FIGS. 5 and 6. It is shown.

도 7을 참조하면, 복수의 서브필드 중 K 서브필드의 리셋 구간에서, 각 스캔 전극에는 점진적으로 상승하는 셋업 신호와 점진적으로 하강하는 셋다운 신호가 공급될 수 있다. 셋업 구간에 어드레스 전극(X)에는 오방전을 억제하기 위하여 정극성의 바이어스 전압이 공급될 수 있다.Referring to FIG. 7, in the reset period of the K subfield among the plurality of subfields, each scan electrode may be supplied with a gradually rising setup signal and a gradually descending setdown signal. In the setup period, the bias electrode having a positive polarity may be supplied to the address electrode X to suppress erroneous discharge.

셋업 구간에서 모든 방전셀 내에서 셋업 방전이 발생되어 벽전하가 축적되고, 셋다운 구간에서는 점진적으로 하강하는 셋다운 신호를 공급하여 미약한 소거방전을 발생시키며, 이로 인하여 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 방전셀 내부에 균일하게 잔류된다. 한편, 복수개의 서브필드 중 소정의 서브필드에서, 스캔 신호가 공급되기 전에, 방전 안정화를 위해 선택적으로 소정의 정극성 전압 및/또는 부극성 전압을 갖는 안정화 신호가 더 공급될 수 있다. 이러한 안정화 신호는 방전셀 내에 충분한 벽전하 상태를 조성하여 어드레스 방전이 안정적으로 수행되도록 하는 역할을 한다.In the setup section, setup discharges are generated in all the discharge cells, and wall charges are accumulated, and in the setdown section, a weak drop discharge is generated by supplying a gradually decreasing set down signal, which causes stable address discharge. The wall charge of is uniformly retained inside the discharge cell. Meanwhile, in a predetermined subfield of the plurality of subfields, a stabilization signal having a predetermined positive voltage and / or negative voltage may be further supplied for discharge stabilization before the scan signal is supplied. This stabilization signal serves to create a sufficient wall charge state in the discharge cell so that the address discharge can be stably performed.

복수의 서브필드 중 K 서브필드의 어드레스구간에서, 각 스캔전극(Y)으로 스캔신호가 순차적으로 공급됨과 동시에, 어드레스전극(X)에는 스캔전극(Y)에 공급되는 스캔신호와 동기되는 정극성의 데이터신호가 공급된다. 각 스캔 전극에 이러한, 스캔신호 및 데이터 신호의 전압차와 리셋 구간 동안 생성된 벽전압이 합쳐져 방전셀 내부에서는 어드레스 방전이 발생되어 서스테인 방전을 위한 벽전하가 형성된다. The scan signal is sequentially supplied to each scan electrode Y in the address section of the K subfield among the plurality of subfields, and the positive polarity is synchronized with the scan signal supplied to the scan electrode Y to the address electrode X. The data signal is supplied. The voltage difference between the scan signal and the data signal and the wall voltage generated during the reset period are added to each scan electrode, so that an address discharge is generated in the discharge cell, thereby forming wall charge for sustain discharge.

복수의 서브필드 중 K 서브필드의 서스테인 구간에서, 스캔 전극(Y)과 서스테인 전극(Z)에 교번적으로 서스테인 신호가 공급되며, 어드레스방전에 의해 선택된 방전셀은 각각의 서스테인 신호가 공급될 때마다 서스테인방전, 즉 표시방전이 일어난다.In the sustain period of the K subfield among the plurality of subfields, the sustain signal is alternately supplied to the scan electrode Y and the sustain electrode Z, and the discharge cells selected by the address discharge are supplied with the respective sustain signals. Sustain discharge, that is, display discharge, occurs every time.

한편, 복수의 서브필드 중 L 서브필드는 리셋 구간, 어드레스 구간 및 서스테인 구간으로 이루어져 복수의 서브필드 중 K 서브필드에서의 리셋 구간, 어드레스 구간 및 서스테인 구간과 거의 유사하게 각 전극들에 구동신호가 공급될 수 있다. Meanwhile, the L subfield of the plurality of subfields includes a reset period, an address period, and a sustain period, and a driving signal is applied to each electrode almost similarly to the reset period, the address period, and the sustain period in the K subfield. Can be supplied.

다만, L 서브필드는 리셋 구간은 K 서브필드의 리셋 구간과 달리 셋업 구간 및 셋다운 후 정극성의 전압 및 부극성의 전압이 공급되지 않을 수 있다. 이는 플라즈마 디스플레이 패널의 구동시 타이밍 마진의 확보를 위한 것이다. 따라서, 셋업 구간 및 셋 다운 후 정극성의 전압 및 부극성의 전압은 서브필드 별로 선택적으로 공급될 수 있다.However, in the L subfield, unlike the reset period of the K subfield, the positive voltage and the negative voltage may not be supplied after the setup period and the set down. This is to ensure timing margin when the plasma display panel is driven. Therefore, the voltage of the positive polarity and the voltage of the negative polarity after the setup period and the set down may be selectively supplied for each subfield.

또한, L 서브필드는 리셋 구간은 K 서브필드의 리셋 구간과 달리 점진적으로 상승하는 셋업 신호가 공급되지 않을 수 있다. L 서브필드와 같이 점진적으로 상승하는 셋업 신호가 공급되지 않는 서브필드의 경우, 리셋 구간동안 어드레스 전극에 정극성의 바이어스 전압이 공급되지 않는 것이 바람직하다.In addition, in the L subfield, unlike the reset period of the K subfield, the reset period may not be supplied with a gradually rising setup signal. In the case of a subfield in which a gradually rising set-up signal is not supplied, such as the L subfield, it is preferable that the positive bias voltage is not supplied to the address electrode during the reset period.

복수의 스캔 전극(Y)들 중 적어도 두 개의 전극에서 리셋 구간, 어드레스 구간 및 서스테인 구간 중 어느 하나의 구간의 길이를 달리할 수 있다. 또한, 리셋 구간이 셋업 구간과 셋다운 구간으로 나뉜다면 스캔전극 중 적어도 두 개의 전극에서 셋업 구간과 셋다운 구간 중 어느 하나의 구간의 길이를 달리할 수 있다.At least two electrodes of the plurality of scan electrodes Y may have different lengths of one of a reset period, an address period, and a sustain period. In addition, if the reset period is divided into a setup period and a setdown period, the length of any one of the setup period and the setdown period may be different in at least two electrodes of the scan electrodes.

이상에서는 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구범위에 정의된 본 발명의 정신 및 범위에 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 앞으로 의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.Although the above has been described in detail with respect to preferred embodiments of the present invention, those skilled in the art to which the present invention pertains, the present invention without departing from the spirit and scope of the invention defined in the appended claims It will be appreciated that various modifications or changes can be made. Accordingly, modifications to future embodiments of the present invention will not depart from the technology of the present invention.

상기한 바와 같이 구성되는 본 발명에 따른 플라즈마 디스플레이 장치에 의하면, 장치에 전원이 공급되어 패널 구동을 준비하는 구간 또는 전원 공급이 차단되어 패널 구동을 종료하는 구간에서 어드레스 구간 동안 스캔 전극과 서스테인 전극 사이의 전압 차를 감소시킴으로써, 패널에 영상이 디스플레이되지 않는 구간동안 오방전이 발생하는 것을 방지할 수 있으며, 그로 인해 플라즈마 디스플레이 장치의 신뢰도를 향상시킬 수 있다.According to the plasma display device according to the present invention configured as described above, between the scan electrode and the sustain electrode during the address period in the section of the power supply is supplied to the device to prepare the panel drive or the power supply is cut off to terminate the panel drive By reducing the voltage difference of, it is possible to prevent erroneous discharge from occurring during a period in which no image is displayed on the panel, thereby improving the reliability of the plasma display device.

Claims (14)

상부기판에 스캔 전극 및 서스테인 전극이 형성된 플라즈마 디스플레이 패널 및 상기 전극들에 구동 신호를 인가하는 구동회로를 포함하는 플라즈마 디스플레이 장치에 있어서,A plasma display apparatus comprising a plasma display panel having scan electrodes and sustain electrodes formed on an upper substrate, and a driving circuit for applying a driving signal to the electrodes. 상기 구동 신호의 인가 시작 시점부터 인가 종료 시점까지의 구간이 제1 구간, 제2 구간 및 제3 구간으로 순차적으로 나뉘어질 때,When the section from the start time of the application of the driving signal to the end of the application is sequentially divided into a first section, a second section and a third section, 상기 제1 구간과 제3 구간 중 어느 하나의 제1 어드레스 구간에서 상기 스캔 전극과 서스테인 전극에 인가되는 전압의 차인 제1 전압은 상기 제2 구간의 제2 어드레스 구간에서 상기 스캔 전극과 서스테인 전극에 인가되는 전압의 차인 제2 전압보다 작은 것을 특징으로 하는 플라즈마 디스플레이 장치.The first voltage, which is a difference between the voltage applied to the scan electrode and the sustain electrode in any one of the first and third periods, may be applied to the scan electrode and the sustain electrode in the second address period of the second period. And a second voltage which is a difference of the applied voltages. 제1항에 있어서,The method of claim 1, 상기 제1 구간 및 제3 구간은 상기 패널에 영상이 디스플레이되지 않는 구간이며, 상기 제2 구간은 상기 패널에 영상이 디스플레이되는 구간인 것을 특징으로 하는 플라즈마 디스플레이 장치. The first and third sections are sections in which an image is not displayed on the panel, and the second section is a section in which an image is displayed on the panel. 제1항에 있어서,The method of claim 1, 상기 제1 구간 및 제3 구간은 화면 표시 신호(Display Enable Signal)가 로우 레벨인 구간이며, 상기 제2 구간은 상기 화면 표시 신호(Display Enable Signal)가 하이 레벨인 구간인 것을 특징으로 하는 플라즈마 디스플레이 장치.The first and third sections are sections in which a display enable signal is at a low level, and the second section is a section in which the display enable signal is at a high level. Device. 제1항에 있어서,The method of claim 1, 상기 제1 구간은 상기 구동 신호의 인가 시작 시점으로부터 1 내지 4초 이후에 종료되며, 상기 제3 구간은 상기 구동 신호의 인가 종료 시점으로부터 1 내지 4초 이전에 시작되는 것을 특징으로 하는 플라즈마 디스플레이 장치.The first section is terminated after 1 to 4 seconds from the start point of applying the driving signal, and the third section is started 1 to 4 seconds before the end point of the application of the drive signal. . 제1항에 있어서,The method of claim 1, 상기 제1 구간과 제3 구간 중 적어도 하나의 프레임 수는 60 내지 240인 것을 특징으로 하는 플라즈마 디스플레이 장치.The number of frames of at least one of the first section and the third section is 60 to 240, the plasma display device. 제1항에 있어서, 상기 제1 전압은The method of claim 1, wherein the first voltage is 상기 스캔 전극과 상기 서스테인 전극 사이의 방전 개시 전압보다 작은 것을 특징으로 하는 플라즈마 디스플레이 장치.And a discharge start voltage between the scan electrode and the sustain electrode. 제1항에 있어서, 상기 제1 전압은The method of claim 1, wherein the first voltage is 250V 보다 작은 것을 특징으로 하는 플라즈마 디스플레이 장치.Plasma display device, characterized in that less than 250V. 제1항에 있어서, 상기 제2 전압은The method of claim 1, wherein the second voltage is 250V 이상인 것을 특징으로 하는 플라즈마 디스플레이 장치.The plasma display device, characterized in that more than 250V. 제1항에 있어서,The method of claim 1, 상기 제1 전압과 상기 제2 전압 사이의 차는 80 내지 180V인 것을 특징으로 하는 플라즈마 디스플레이 장치.And a difference between the first voltage and the second voltage is 80 to 180V. 제1항에 있어서,The method of claim 1, 상기 제1 어드레스 구간에서 상기 스캔 전극에 인가되는 전압은 상기 제2 어드레스 구간에서 상기 스캔 전극에 인가되는 전압보다 큰 것을 특징으로 하는 플라즈마 디스플레이 장치.The voltage applied to the scan electrode in the first address period is greater than the voltage applied to the scan electrode in the second address period. 제1항에 있어서,The method of claim 1, 상기 제1 어드레스 구간에서 상기 서스테인 전극에 인가되는 전압은 상기 제2 어드레스 구간에서 상기 서스테인 전극에 인가되는 전압보다 작은 것을 특징으로 하는 플라즈마 디스플레이 장치.And a voltage applied to the sustain electrode in the first address period is smaller than a voltage applied to the sustain electrode in the second address period. 제1항에 있어서,The method of claim 1, 상기 제1 어드레스 구간에서 상기 서스테인 전극에 인가되는 전압과 상기 제2 어드레스 구간에서 상기 서스테인 전극에 인가되는 전압 사이의 차는 80 내지 180V인 것을 특징으로 하는 플라즈마 디스플레이 장치.And a difference between the voltage applied to the sustain electrode in the first address period and the voltage applied to the sustain electrode in the second address period is 80 to 180V. 제1항에 있어서,The method of claim 1, 상기 제1 어드레스 구간동안 상기 스캔 전극에 그라운드 전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 장치.And a ground voltage is applied to the scan electrode during the first address period. 제1항에 있어서,The method of claim 1, 상기 제1 어드레스 구간동안 상기 서스테인 전극에 그라운드 전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 장치.And a ground voltage is applied to the sustain electrode during the first address period.
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